KR102089699B1 - 적층 세라믹 전자부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시형태는 유전체 층과 내부전극이 번갈아 배치된 액티브부, 상기 액티브부의 상측에 배치되는 상부 커버부 및 상기 액티브부의 하측에 배치되는 하부 커버부를 포함하는 세라믹 본체; 상기 상부 커버부 및 하부 커버부 중 적어도 어느 한편의 내부에 배치된 버퍼층; 및 상기 세라믹 본체의 양 측면에 배치된 외부전극;을 포함하며, 상기 버퍼층은 도전성 금속을 1 내지 40 부피% 함량으로 포함하는 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 전자부품 역시 고신뢰성이 요구된다.
또한, 적층 세라믹 전자부품은 최근 박층화 기종이 양산중에 있으며, 초고용량 적층 세라믹 전자부품의 수요도 증가하는 실정이다.
이러한 박층화 및 고용량 적층 세라믹 전자부품의 고신뢰성에서 문제가 되는 요소는 크랙 발생, 딜라미네이션, 내전압 특성 등이 있으며, 적층 세라믹 전자부품 내부의 유전체층과 전극의 소성 수축률 차이에 기인하는 수직 크랙 역시 적층 세라믹 전자부품의 신뢰성에 영향을 미칠 수 있다.
따라서 적층 세라믹 전자부품의 신뢰성을 향상시키기 위해서는 유전체층과 전극의 소성 수축률 차이를 감소시킬 필요가 있다.
본 발명의 일 실시예의 목적은 적층 세라믹 전자부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태는 유전체 층과 내부전극이 번갈아 배치된 액티브부, 상기 액티브부의 상측에 배치되는 상부 커버부 및 상기 액티브부의 하측에 배치되는 하부 커버부를 포함하며, 상기 상부 커버부 및 하부 커버부 중 적어도 어느 한편의 내부에 배치된 버퍼층은 도전성 금속을 1 내지 40 부피% 함량으로 포함하는 적층 세라믹 전자부품을 제공한다.
상기 버퍼층의 열수축률은 상기 상부 및 하부 커버부의 열수축률에 비해 더 크고, 상기 액티브부의 최외층 내부전극의 열수축률에 비해 더 작을 수 있다.
상기 버퍼층은 상기 액티브부의 유전체층에 포함된 유전체 그레인과 상기 내부전극에 포함된 유전체 그레인을 포함할 수 있다.
본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 전자부품을 포함하는 적층 세라믹 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시형태에 의하면 세라믹 본체 내 액티브부와 상하부 커버부의 소성시 수축률을 조절하여 액티브부와 커버부의 크랙 및 수직 크랙 발생이 저감되는 고신뢰성 적층 세라믹 전자부품의 제공이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 도시하는 사시도이다.
도 2는 도 1의 A-A' 단면도이다
도 3은 도 2의 P 영역을 확대한 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 P 영역을 확대한 확대도이다.
도 5는 도 1의 적층 세라믹 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다
도 3은 도 2의 P 영역을 확대한 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 P 영역을 확대한 확대도이다.
도 5는 도 1의 적층 세라믹 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 세라믹 본체(110) 및 외부전극(131, 132)을 포함한다.
본 발명의 일 실시형태에 따르면, 도 1 및 도 2에 도시된 T-방향은 세라믹 본체(110)의 두께 방향, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향이다.
상기 두께(T) 방향은 상기 내부전극 및 유전체층의 적층 방향을 의미한다.
도 1 및 도 2를 참조하면, 상기 세라믹 본체(110)는 두께 방향으로 마주보는 상면(ST) 및 하면(SB), 폭 방향으로 마주보는 제1 측면(1) 및 제2 측면(2), 길이 방향으로 마주보는 제3 측면(3) 및 제4 측면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상은 특별히 제한은 없다. 예를 들어, 상기 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)과 내부전극(121, 122)을 포함한다.
상기 세라믹 본체는 유전체층(111)상에 형성된 내부전극(121, 122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층된 액티브부(150)와 상기 액티브부의 상측 및 하측에 배치되는 커버부(160)를 포함한다.
상기 상측 및 하측, 상면 및 하면은 특별한 표시가 없는한 세라믹 본체에서 별도로 구별되는 것은 아니고 각각 두께 방향 일측 및 타측, 두께 방향으로 대향하는 일면 및 타면과 동일한 의미로 이해될 수 있으며, 상기 상면 및 하면은 각각 세라믹 본체의 두께 방향으로 대향하는 제1 주면 및 제2 주면의 의미로 이해될 수 있다.
상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 유전체층(111)을 사이에 두고 상기 유전체층 상에 번갈아 배치될 수 있다.
상기 제1 내부전극(121)은 상기 세라믹 본체의 길이 방향 제3 측면(3)을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 길이 방향 제4 측면(4)을 통해 노출될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 본체의 길이 방향 제3 측면(3) 및 제4 측면(4)에 배치되어 상기 제1 내부전극(121) 및 제2 내부전극(122)과 연결될 수 있다.
상기 외부전극(131, 132)은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있으며, 상기 제1 외부전극(131)은 제1 내부전극(121)과 연결되고 상기 제2 외부전극(132)은 제2 내부전극(121)과 연결될 수 있다.
상기 외부전극은 전도성 페이스트를 상기 세라믹 본체의 길이 방향 제3 측면(3) 및 제4 측면(4)에 도포하고 소성하여 형성할 수 있으며, 외부전극의 형상 및 형성방법은 특별히 한정되지 않는다.
상기 외부전극(131, 132)은 상기 세라믹 본체의 길이 방향 제3 측면(3) 및 제4 측면(4)에 배치되며, 상기 세라믹 본체의 폭 방향 제1 측면(1), 제2 측면(2) 및 두께 방향으로 마주보는 상면(ST) 및 하면(SB)으로 연장하여 형성될 수도 있다.
본 발명의 일 실시형태에 따르면 도 2에 도시된 바와 같이 상기 유전체층(111) 및 내부전극(121, 122)은 세라믹 본체의 두께(T) 방향으로 적층될 수 있다.
상기 커버부(160)는 상기 액티브부(150)를 외부 충격으로부터 보호하기 위해 상기 액티브부(150)의 최외측 내부전극의 외측에 배치될 수 있다.
상기 커버부(160)는 상기 액티브부(150)의 상측에 배치되는 상부 커버부(161)와 상기 액티브부(150)의 하측에 배치되는 하부 커버부(162)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면 상기 상부 커버부(161) 및 하부 커버부(162)는 내부에 배치된 버퍼층(123)을 포함할 수 있다.
상기 버퍼층(123)은 상기 세라믹 본체(110)의 소성시 액티브부(150)와 커버부(160) 사이의 열 수축률을 조절하는 수축조절부일 수 있다.
내부전극 및 유전체층이 박층화되는 경우 액티브부의 두께는 감소하고 커버부의 두께는 증가 될 수 있다.
또한, 고용량 적층 세라믹 커패시터를 구현하기 위하여 내부전극의 적층수는 증가하게 된다.
상기와 같이 내부전극이 박층화되고 적층 세라믹 커패시터가 고용량화되는 경우 세라믹 본체의 소성시 액티브부의 내부전극의 열 수축률과 커버부의 유전체층의 열 수축률의 차이로 인하여 세라믹 본체에 크랙이 발생할 수 있다.
상기 내부전극과 유전체층의 소성시 열 수축률의 차이는 금속과 세라믹의 열 수축률의 차이에 기인하는 것으로 판단된다.
특히, 상기와 같이 내부전극이 박층화됨에 따라 액티브부의 두께는 감소하고 커버부의 두께는 증가하고, 고용량 적층 세라믹 커패시터를 구현하기 위하여 내부전극의 적층수가 증가함에 따라 상기 액티브부와 커버부 사이의 열 수축률 차이는 심화되는 문제가 있다.
상기 세라믹 본체(110)는 내부전극 페이스트가 인쇄된 그린 시트 및 내부전극 페이스트가 인쇄되지 않은 그린시트가 적층된 그린시트 적층체의 소성으로 형성될 수 있다.
내부전극 페이스트가 인쇄된 그린 시트는 액티브부(150)를 형성하고 내부전극 페이스트가 인쇄되지 않은 그린시트는 커버부(160)를 형성한다.
상기 그린시트는 세라믹 본체를 구성하는 유전체 파우더와 상기 유전체 파우더를 결합하는 바인더를 포함할 수 있고 그외 용제 및 기타 첨가제 등을 더 포함할 수 있다. 상기 바인더는 에폭시 수지와 같은 수지 조성물을 포함할 수 있다.
바인더 또는 그외의 탄소를 포함하는 유기 성분은 상기 그린시트 적층체의 소성 시 제거되는 것이 바람직한 성분으로, 소성과정에서 산소와 결합하여 이산화탄소(CO2) 등의 형태로 외부로 배출되어 제어된다.
상기 그린시트 적층체를 소성하여 세라믹 본체를 형성하는 과정에서 소성시 내부전극 페이스트가 인쇄된 그린 시트로 형성되는 액티브부(150)와 내부전극 페이스트가 인쇄되지 않은 그린시트로 형성되는 커버부(160) 사이에는 열 수축률의 차이로 인하여 수직 크랙이 발생하는 문제가 있을 수 있다.
상기 수직 크랙은 상기 적층 세라믹 전자부품을 구현하는 과정에서 발생할 수 있는 신뢰성 저하의 문제로서 제품 불량으로 이어지는 심각한 문제를 야기할 수 있다.
이러한 문제점은 내부전극의 박층화로 인하여 커버부(160)의 두께가 증가하는 경우 그리고, 고용량 적층 세라믹 커패시터를 구현하기 위하여 내부전극의 적층수가 증가하는 경우 더욱 부각될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 커버부(160)가 버퍼층(123)을 포함함으로써, 커버부(160)의 두께가 증가하더라도 세라믹 본체 내의 액티브부(150)와 커버부(160) 사이의 열 수축률을 효율적으로 조절하여 세라믹 본체의 수직 크랙 발생을 감소시킬 수 있다.
상기 버퍼층(123)은 상기 상부 커버부(161) 및 하부 커버부(162) 중 적어도 어느 한편의 내부에 배치될 수 있다.
이에 제한되는 것은 아니나, 예를 들어 상기 버퍼층(123)은 상기 상부 커버부(161) 및 하부 커버부(162) 양편의 내부에 모두 배치될 수 있다.
이 경우, 상기 세라믹 본체(110)의 소성시 발생할 수 있는 상부 커버부(161) 및 하부 커버부(162)의 수직 크랙 발생을 모두 방지할 수 있어 신뢰성이 보다 보장될 수 있다.
도 3은 도 2의 P 영역의 확대도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 의한 적층 세라믹 전자부품에 있어서 상기 버퍼층(123)은 도전성 금속을 1 내지 40 부피% 함량으로 포함할 수 있다.
상기 도전성 금속은 상기 내부전극(121, 122)이 포함하는 것과 동일한 것일 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 버퍼층(123)이 상기 도전성 금속을 1 내지 40 부피% 함량으로 포함하므로, 상기 액티브부(150)와 상기 커버부(160)를 포함하는 상기 세라믹 본체(110)를 소성시 양자 사이의 소성 열 수축률 차이를 조절할 수 있다.
일반적인 적층 세라믹 전자부품의 경우 도전성 금속을 1 내지 40 부피% 함량으로 포함하는 버퍼층을 커버부에 배치하지 않기 때문에, 유전체층과 내부전극 사이의 열 수축률의 차이로 인하여 소성시 세라믹 본체에 수직 크랙이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 상기 도전성 금속을 1 내지 40 부피% 함량으로 포함하는 버퍼층(123)이 상기 커버부(160)와 상기 액티브부(150) 특히, 상기 액티브부(150)의 최외층 내부전극(121, 122) 사이에 배치됨으로써, 상기 액티브부(150)와 상기 커버부(160)의 열 수축률 차이를 줄임으로써, 소성시 세라믹 본체에 수직 크랙 발생을 막을 수 있다.
상기 버퍼층(123)은 상기 도전성 금속을 1 내지 40 부피% 함량으로 포함하는 것 이외에는 세라믹 재질의 물질을 포함할 수 있다.
특히, 상기 버퍼층(123)이 포함하는 상기 세라믹 재질의 물질은 상기 액티브부(150)의 유전체층과 상기 커버부(160)의 유전체층이 포함하는 세라믹 재질과 동일한 재질의 물질일 수 있다.
상기 세라믹 재질의 물질은 특별히 제한되는 것은 아니나, 예를 들어 티탄산바륨(BaTiO3)계 물질, 티탄산스트론튬(SrTiO3)계 물질 등일 수 있다.
즉, 상기 버퍼층(123)은 유전체 그레인을 포함할 수 있다.
또한, 특별히 제한되는 것은 아니나, 예를 들어 상기 버퍼층(123)은 상기 액티브부(150)의 최외층 내부전극과 인접한 위치에 배치될 수 있다.
이로 인하여, 상기 세라믹 본체(110)의 소성시 열 수축률이 가장 큰 상기 액티브부(150)의 최외층 내부전극(121, 122)과 열 수축률이 가장 작은 커버부(160)의 유전체층 사이에서 내부전극과 유전체층의 열 수축률의 중간 정도의 열 수축률을 갖는 버퍼층(123)을 배치함으로써, 급격한 열 수축률의 차이를 줄여 수직 크랙을 방지할 수 있는 것이다.
상기 버퍼층(123)이 상기 도전성 금속을 1 부피% 미만의 함량으로 포함할 경우에는 상기 버퍼층(123)이 포함하는 도전성 금속의 부피 함량이 너무 작아 본 발명의 일 실시형태에서 의도하는 상기 세라믹 본체(110)의 소성시 상기 액티브부(150)와 커버부(160)의 열 수축률 차이를 조절할 수 없다.
한편, 상기 버퍼층(123)이 상기 도전성 금속을 40 부피% 를 초과하는 함량으로 포함할 경우에는 상기 버퍼층(123)이 포함하는 도전성 금속의 부피 함량이 너무 크기 때문에 쇼트 불량이 발생할 수 있다.
구체적으로, 상기 버퍼층(123)이 상기 도전성 금속을 40 부피% 를 초과하는 함량으로 포함할 경우 상기 도전성 금속이 서로 뭉쳐 상기 세라믹 본체(110)의 길이 방향 양 측면으로 연결될 수 있으므로, 이 경우 전기 전도도가 급격히 증가함에 따라 쇼트 불량이 발생할 수 있다.
즉, 본 발명의 일 실시형태에 따르면 상기 버퍼층(123)이 포함하는 도전성 금속은 상기 세라믹 본체(110)의 길이 방향 양 측면에 대하여 절연될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 도 2의 P 영역을 확대한 확대도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서 상기 버퍼층(123)은 상기 액티브부(150)의 유전체층(111)에 포함된 유전체 그레인(11a)과 상기 내부전극(121, 122)에 포함된 유전체 그레인(11b)을 포함할 수 있다.
즉, 상기 버퍼층(123)은 상기 액티브부(150)의 유전체층(111)에 포함된 유전체 그레인(11a)과 상기 유전체 그레인(11a)보다 평균 입경이 작은 상기 내부전극(121, 122)에 포함된 유전체 그레인(11b)을 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 버퍼층(123)이 서로 크기가 다른 이종의 유전체 그레인(11a, 11b)을 포함하고, 도전성 금속(21)을 포함함으로써 상기 액티브부(150)와 상기 커버부(160) 사이에서 소성시 열 수축률을 조절할 수 있다.
상기 버퍼층(123)의 열수축률은 상기 상부 및 하부 커버부(161, 162)의 열 수축률에 비해 더 크고, 상기 액티브부(150)의 최외층 내부전극(121, 122)의 열 수축률에 비해 더 작을 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 버퍼층(123)이 상기 액티브부(150)의 유전체층(111)에 포함된 유전체 그레인(11a)과 상기 유전체 그레인(11a)보다 평균 입경이 작은 상기 내부전극(121, 122)에 포함된 유전체 그레인(11b) 및 도전성 금속(21)을 포함함으로써, 상기 액티브부(150)와 상기 커버부(160) 사이의 열 수축률 차이를 효과적으로 조절할 수 있다.
즉, 상기 버퍼층(123)이 도전성 금속(21)을 포함할 뿐만 아니라, 상기 이종 사이즈의 유전체 그레인(11)을 포함함으로써 상기 이종 사이즈의 유전체 그레인(11)의 각 사이즈별 유전체 그레인의 함유 비율을 조절함으로써 상기 액티브부(150)와 상기 커버부(160)의 열 수축률의 중간 정도의 열 수축률을 갖도록 조절하기 용이하다.
본 발명의 다른 실시형태에 따르면, 유전체층(111) 및 내부전극(121, 122)이 번갈아 배치된 액티브부(150), 상기 액티브부(150)의 상측에 배치되는 상부 커버부(161) 및 상기 액티브부(150)의 하측에 배치되는 하부 커버부(162)를 포함하는 세라믹 본체(110)와 상기 상부 커버부(161) 및 하부 커버부(162) 중 적어도 어느 한편의 내부에 배치된 수축조절부(123) 및 상기 세라믹 본체(110)의 양 측면에 배치된 외부전극(131, 132)을 포함하며, 상기 수축조절부(123)는 유전체 그레인(11)과 도전성 금속(21)을 포함하는 적층 세라믹 전자부품(100)을 제공한다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
실험 예
본 발명의 실시예와 비교예에 따른 적층 세라믹 전자부품은 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 중 일부의 세라믹 그린 시트 상에 스크린 인쇄 공정으로 니켈을 포함하는 내부 전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성한다.
또한 커버부를 형성하는 내부전극 패턴이 인쇄되지 않은 세라믹 그린 시트와 세라믹 슬러리와 내부 전극용 도전성 페이스트를 혼합한 버퍼층 형성용 시트를 마련하였다.
상기 버퍼층 형성용 시트는 티탄산바륨(BaTiO3) 등의 파우더와 니켈을 포함하여 형성된 슬러리로 제작하였으며, 상기 니켈은 소성후 부피 비율로 1 내지 40 부피%를 포함하도록 조절하여 포함하였다.
다음으로, 내부전극이 인쇄된 세라믹 그린 시트와 내부전극 패턴이 인쇄되지 않은 세라믹 그린 시트를 적층하되, 상기 시트 사이에 버퍼층 형성용 시트를 추가하여 적층하고 등압 압축 성형하였다.
압착이 완료된 세라믹 적층체를 내부전극 패턴의 일단이 절단면을 통해 번갈아 노출되도록 개별 칩의 형태로 절단하였고, 절단된 칩은 탈바인더를 진행하였다.
이후, 절단된 칩을 소성하여 세라믹 본체를 형성하였다.
소성 후 세라믹 본체의 사이즈는 길이×폭×두께(L×W×T)은 약 1.6mm×0.8mm×0.8mm(L×W, 1608 사이즈, 오차 범위 ±0.1mm)이었다.
이중 액티브부의 두께는 약 0.5mm 이었으며, 액티브부에 포함된 유전체층의 두께는 약 1.3μm, 내부전극의 두께는 약 1.0μm 이었다.
제작된 세라믹 본체에서 상부 커버부 및 하부 커버부의 두께는 각각 약 0.15mm 이었으며, 버퍼층은 약 1.5μm의 두께로 형성되었다.
본 발명의 비교예는 일반적인 방법과 같이 버퍼층 형성용 시트는 제작하지 않고, 액티브부 형성용 내부전극이 인쇄된 세라믹 그린 시트와 커버부 형성용 내부전극 패턴이 인쇄되지 않은 세라믹 그린 시트를 적층한 것을 제외하고는 상술한 적층 세라믹 커패시터의 제작방법과 동일하게 제작하였다.
적층 세라믹 전자부품의 실장 기판
도 5는 도 1의 적층 세라믹 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자부품(100)의 실장 기판(200)은 적층 세라믹 전자부품(100)의 내부전극이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 전자부품(100)은 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
123 : 버퍼층, 수축조절부
131, 132 : 외부전극
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
123 : 버퍼층, 수축조절부
131, 132 : 외부전극
Claims (13)
- 유전체 층과 내부전극이 번갈아 배치된 액티브부, 상기 액티브부의 상측에 배치되는 상부 커버부 및 상기 액티브부의 하측에 배치되는 하부 커버부를 포함하는 세라믹 본체;
상기 상부 커버부 및 하부 커버부 중 적어도 어느 한편의 내부에 배치된 버퍼층; 및
상기 세라믹 본체의 양 측면에 배치된 외부전극;을 포함하며,
상기 버퍼층은 도전성 금속을 1 내지 40 부피% 함량으로 포함하며, 상기 버퍼층은 상기 액티브부의 유전체층에 포함된 유전체 그레인과, 상기 내부전극에 포함되며, 상기 액티브부의 유전체층에 포함된 유전체 그레인보다 평균 입경이 작은 유전체 그레인을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 버퍼층은 상기 액티브부의 최외층 내부전극과 인접한 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 버퍼층은 유전체 그레인을 포함하는 적층 세라믹 전자부품.
- 삭제
- 제1항에 있어서,
상기 버퍼층의 열수축률은 상기 상부 및 하부 커버부의 열수축률에 비해 더 크고, 상기 액티브부의 최외층 내부전극의 열수축률에 비해 더 작은 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 버퍼층이 포함하는 도전성 금속은 상기 세라믹 본체의 길이 방향 양 측면에 대하여 절연된 적층 세라믹 전자부품.
- 유전체 층과 내부전극이 번갈아 배치된 액티브부, 상기 액티브부의 상측에 배치되는 상부 커버부 및 상기 액티브부의 하측에 배치되는 하부 커버부를 포함하는 세라믹 본체;
상기 상부 커버부 및 하부 커버부 중 적어도 어느 한편의 내부에 배치된 수축조절부; 및
상기 세라믹 본체의 양 측면에 배치된 외부전극;을 포함하며,
상기 수축조절부는 유전체 그레인과 도전성 금속을 포함하며, 상기 수축조절부는 상기 액티브부의 유전체층에 포함된 유전체 그레인과, 상기 내부전극에 포함되며, 상기 액티브부의 유전체층에 포함된 유전체 그레인보다 평균 입경이 작은 유전체 그레인을 포함하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 수축조절부가 포함하는 상기 도전성 금속의 함량은 1 내지 40 부피%를 만족하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 수축조절부는 상기 액티브부의 최외층 내부전극과 인접한 적층 세라믹 전자부품.
- 삭제
- 제7항에 있어서,
상기 수축조절부의 열수축률은 상기 상부 및 하부 커버부의 열수축률에 비해 더 크고, 상기 액티브부의 최외층 내부전극의 열수축률에 비해 더 작은 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 수축조절부가 포함하는 도전성 금속은 상기 세라믹 본체의 길이 방향 양 측면에 대하여 절연된 적층 세라믹 전자부품.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제7항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품의 실장 기판.
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