JP2006190934A - ３次元スパイラルインダクタを内蔵したプリント基板およびその製造方法 - Google Patents

Abstract

【課題】小さな面積でも大きなインダクタンス値が得られる３次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を提供する。
【解決手段】複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含む。
【選択図】図１０

Description

本発明はインダクタ内蔵型プリント基板およびその製造方法に係り、より詳しくはプリント基板の効率的な空間活用のために、垂直に形成されたスパイラル構造を重複して形成した、インダクタを内蔵したプリント基板およびその製造方法に関するものである。

電気および電子回路において、一般に使用される受動素子は、大別して抵抗、キャパシタ、インダクタである。そのなかで、キャパシタとインダクタはエネルギーを貯蔵および供給し得る最も基本的な素子で、周波数特性を有するため、使用周波数、電圧、電流によって材料を異にしなければならない。

一方、最近の電子機器は小型化、軽量化および薄型型されており、このような機器に使用されている受動素子も製造技術および設計技術の発達につれてさらに小型化されている。特に、前述したキャパシタおよびインダクタの小型化は製品の大きさを決定する重要な基準となる。

このうち、インダクタは、ほかの受動素子とは異なり、低電力の信号用として使用されている極めて一部の場合を除くと、既成品がないため、インダクタを必要とする場合、設計、製作、試験、評価、外注などの多くの段階を経て採用する場合が一般的である。

そして、二つ以上のインダクタを一つのコアに共有させると変圧器となる。一般に、変圧器は、電気的絶縁、インピーダンスの変換、電圧および電流の大きさ変換、フィルタなどの目的で使用する重要な素子である。

したがって、インダクタと変圧器はコアに巻線がなされているため、基本的に同一構造を有するが、使用用途には顕著な違いがある。

従来のＩＣパッケージまたはプリント基板に使用されているインダクタの構造は、基板外層にマイクロストリップで構成する２次元（２Ｄ）形態をなし、インダクタをマイクロストリップのようにパターンにより具現するためには線路を長く形成しても可能であるが、空間的な制約があるので、図１（ａ）、（ｂ）、（ｃ）に示すように、３つのタイプのインダクタＩｄの形態が主に用いられる。

インダクタＩｄは狭い空間にパターンを長く形成するために縒った方式である。このなかで、スパイラルインダクタ（図１（ａ）参照）が長いパターンの形成に有利であるので多く使用される。これは、一方向に同心円を描くため、相互インダクタンスにおいて、同一方向に磁場が加わって、小さな値でも大きなインダクタンス値を生成することができる利点がある。

図１（ｂ）のメアンダー型（meander line）インダクタＩｄは単に蛇行状に形成したものである。ところが、これは、相互インダクタンスが反対であって互いに相殺するため、大きさに比べてあまり高くないインダクタンス値を生成することが難しいという欠点があり、図１（ｃ）のループインダクタＩｄは、形状および性能が前記２つのタイプのインダクタＩｄより低いため、多く使用されることはなく、ただフィルタの特性ゆえに、たまに使用される。

前記３つのタイプのインダクタＩｄのなかでは、スパイラルインダクタ（図１（ａ）参照）が最も有利であるが、最近に小型化および複雑化している電子機器に使用するには、平面構造としてはあまり大きな基板面積を占めながらも充分なインダクタンス値が得られない問題点がある。

このような問題点を解決するための従来技術としては、特許文献１にインダクタ内蔵のプリント基板およびその製造方法がよく開示されている。

インダクタの構造は二つの形態がある。第１形態は、図２ａおよび図２ｂに示すように、絶縁層２３を介して形成された導体配線２２ａと導体配線２６ａをビアホール２５で電気的に接続させてインダクタ部を形成することにより、プリント基板にインダクタが内蔵された構造となる。

図２ａには絶縁層を示していないが、その製造方法としては、図３ａ〜図３ｆに示すように、第１絶縁層２１上に銅箔層を積層して導体層２２を形成し（図３ａ）、導体層２２上に所定のレジスタパターンを形成し、レジスタパターンをマスクとして導体層２２をエッチングした後、レジスタパターンを分離して第１導体配線２２ａを形成する（図３ｂ）。

そして、第１導体配線２２ａの形成された第１絶縁層２１上に第２絶縁層２３を形成し（図３ｃ）、第２絶縁層２３の所定位置にビアホール用スルーホール（through hole）２４を形成し（図３ｄ）、無電解銅メッキおよび電解銅メッキにより、ビアホール２５および導体層２６を形成する（図３ｅ）。導体層２６をパターニング処理して第２導体配線２６ａを形成し、インダクタ部を形成した後（図３ｆ）、各層に配線層およびビアホールも同時に形成することにより、インダクタ内蔵のプリント基板を製作する。

第２形態は、図４に示すように、環状の導体配線３１、３２、３３を絶縁層（図示せず）に埋め込んで形成し、ビアホール４１、４２で電気的に接続してインダクタを形成するもので、その製造方法としては、第1絶縁層上に形成された第１環状導体配線３１の端子電極３１ｂと第２絶縁層上に形成された第２環状導体配線３２の端子電極３２ａが第２絶縁層に形成されたビアホール４１を介して電気的に接続され、さらに第２絶縁層上に形成された第２環状導体配線３２の端子電極３２ｂと第３絶縁層に形成された第３環状導体配線３３の端子電極３３ａが第３絶縁層に形成されたビアホール４２を介して電気的に接続されることにより、インダクタが形成される。このように、環状の導体配線間に絶縁層を介在してビアホールで電気的に接続する方式で所望数だけ積層してインダクタ部を形成するもので、各層に配線層およびビアホールなども同時に形成することで、インダクタを内蔵したプリント基板が得られる。

また、ほかの従来の技術として、特許文献２の“プリント基板およびその製造方法”に開示されたインダクタ構造がある。

図５〜図９に基づき、従来のほかの実施形態について説明する。図５は従来技術の実施形態によるプリント基板を示すもので、インダクタを含む一部を表面で示す断面図である。プリント基板の形態としては、図５に示すように、絶縁層を介在して位置する上下配線と、前記上下配線を電気的に接続するビアとからなるインダクタ５１を内蔵するプリント基板において、インダクタ５１が存在する部分とその周辺部が異種樹脂、すなわち磁性体を含有する樹脂５２と磁性体を含有しない樹脂５３とからなるプリント基板である。

図６は図５の線Ａ−Ａ’についての断面図、図７は図５の線Ｂ−Ｂ’についての断面図である。図６および図７に示すように、配線パターン（図示せず）が形成された基板５６上に第１絶縁樹脂層５４が形成され、その上に第２絶縁樹脂層５５が形成されている。第２絶縁樹脂層５５に対しては、エキシマーレーザなどで樹脂厚を調整し、インダクタが形成される部分およびその付近の樹脂を除去することで、下部配線５８の深さまで溝を形成する。磁性体含有樹脂５２を前記溝に形成して上部配線６２を形成したものである。ここで、図８において、磁性体を形成する部分は、各ビアの内側（ビア間）のみであってもよい。

図５の一変形例において、図８は図５のＡ−Ａ’についての断面図で、図５に示す実施例の第１絶縁樹脂層５４に磁性材料を設けたプリント基板を示す。この変形例は、予め基板５６上に穿孔加工する部分より大きい面積の導体絶縁層５０で第１絶縁樹脂層を形成して下部配線５８を形成した後、エキシマーレーザ加工より安価の炭酸ガスレーザなどにより、第１絶縁樹脂層まで溝を加工したものである。

この場合、炭酸ガスレーザなどにより、絶縁層５９および下部配線５８をストッパーとして下部配線５８のない樹脂部が熔解して基板上の導体絶縁層５９まで溝を形成する。この溝の形成後、第２絶縁樹脂層を形成し、以後の過程は第１実施例と同様である。

図５のさらにほかの変形例は、図９に示すように、第１実施形態のように第１絶縁樹脂層を形成して上部配線６２を形成した後、炭酸ガスレーザなどで溝を形成し、その溝に磁性体含有樹脂を形成したものである。この場合、上部配線６２と下部配線５８をストッパーとして溝を形成する。

その結果、インダクタの上部配線の下側に存在する樹脂と下部配線の上側に存在する樹脂の異なるプリント基板が得られる。

しかし、従来技術および改善された従来技術によると、スパイラルインダクタが最も有利ではあるが、最近に小型にかつ複雑になる電子機器に使用される場合においては、余り大きな基板面積を占め、充分なインダクタンス値が得られない問題点があった。

特開２００２−３２４９６２号公報 特開２００３−２０９３３１号公報

したがって、本発明はこのような従来の問題点を解決するためになされたもので、小型化および複雑化される電子機器のＩＣパッケージまたはプリント基板において、小さな面積でも大きなインダクタンス値が得られる３次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を提供することをその目的とする。

上記目的を解決するため、本発明は、複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホール（conductive through hole）と、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなる、３次元スパイラルインダクタを内蔵したプリント基板を提供する。

また、前記目的を達成するため、本発明は、絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第１段階と、前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第２段階と、両側に絶縁層を積層し導体層を積層する第３段階と、前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第４段階とを含んでなる、３次元スパイラルインダクタが内蔵されたプリント基板の製造方法を提供する。

前記のような本発明によると、小面積の基板に多くの素子を装着しなければならない携帯電話、ＭＰ３機能の携帯電話のような小型機器において、小面積でも高インダクタンス値の具現を可能にする効果がある。

また、本発明によると、インダクタの不利な要素であるキャパシタの増大なしで高インダクタンスの具現を可能にする効果がある。

以下に添付図面を参照しながら本発明の好適な実施例による３次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を詳細に説明する。

図１０は本発明の第１実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる４層構造の３次元インダクタの斜視図である。

同図にしめすように、本発明の第１実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる４層構造の３次元インダクタは、複数のコイル導体パターン１１００ａ〜１１００ｄ、複数のコイルビアホール１１０１ａ〜１１０１ｃ、および二つのリードアウトパターン１１０３ａ、１１０３ｂを備えており、複数のコイルビアホール１１０１ａ〜１１０１ｃの両側にはそれぞれランド部１１０１ａａおよび１１０１ａｂ、１１０１ｂａおよび１１０１ｂｂ、１１０１ｃａおよび１１０１ｃｂを備えている。

図面から分かるように、前記複数のコイル導体パターン１１００ａ〜１１００ｄはマイクロストリップ状に形成され、互いに平行に離隔されている。

そして、前記複数のコイルビアホール１１０１ａ〜１１０１ｃは前記複数のコイル導体パターン１１００ａ〜１１００ｄに垂直に形成され、対応する複数のコイル導体パターン１１００ａ〜１１００ｄ間を電気的に連結させる。

この際、複数のコイルビアホール１１０１ａ〜１１０１ｃはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。

また、複数のコイルビアホール１１０１ａ〜１１０１ｃの両側には、導電性を強化するため、それぞれランド部１１０１ａａおよび１１０１ａｂ、１１０１ｂａおよび１１０１ｂｂ、１１０１ｃａおよび１１０１ｃｂが形成されている。

そして、二つのリードアウトパターン１１０３ａ、１１０３ｂはそれぞれ最外側導体パターン１１００ａ、１１００ｂに直角にマイクロストリップ状に連結され、導体パターン１１００ａ、１１００ｂの外部との電気的通路をなしている。

ここで、コイルの巻数は１．５であるが、このために４層の回路層が必要であり、三つのコイルビアホール１１０１ａ〜１１０１ｃが必要であることが分かる。

そして、コイル導体パターン１１００ａ〜１１００ｄは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。

この実施形態においては、巻数を１．５にして具現した例を示すが、より多い巻数のインダクタを具現することもできる。

また、複数のコイル導体パターン１１００ａ〜１１００ｄの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。

すなわち、複数のコイル導体パターン１１００ａ〜１１００ｄの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびＱ値が変化する。

この際、内側のコイル導体パターン１１００ａ〜１１００ｄの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン１１００ａ〜１１００ｄの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン１１００ａ〜１１００ｄの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。

ここで、インダクタンスをＬ、直流抵抗をＲ、共振周波数をｆ₀とすると、Ｑ値は、Ｑ＝２πｆ₀Ｌ／Ｒで表現できるので、Ｑ値が増加する。

導体パターン１１００ａ〜１１００ｄの材料としては、Ａｇ、Ｐｄ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ−Ｐｄなどが使用可能である。

そして、コイル導体パターン１１００ａ〜１１００ｄとコイルビアホール１１０１ａ〜１１０１ｃは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。より詳細に説明すると、銅張積層板にコイルビアホール１１０１ｂ、１１０１ｃ用のスルーホールを加工し、無電界銅メッキおよび電界銅メッキでメッキ層を形成してスルーホールに導電性を付与し、導体層にフォトレジスト層を形成する。その後、このフォトレジスト層をフォトマスクで被覆し、露光を行う。露光されたレジスト層に現像工程を行い、レジスト層の不要な部分を除去する。前記導体層は、レジスト層で塗布された部分を残してエッチング液で除去する。これにより、コイル導体パターン１１００ｃ、１１００ｄとリードアウトパターン１１０３ｂが形成される。

その後、コイル導体パターン１１００ｃ、１１００ｄの両側に絶縁層を積層し、導体ヒアホール１１０１ａ用のスルーホールを加工する。そして、スルーホールに無電解銅メッキおよび電界銅メッキを施して、スルーホールに導電性を付与して導体層を形成する。その後、スルーホールを導電性ペーストで充填した後、前述した過程を繰り返し行ってコイル導体パターン１１００ａ、１１００ｂおよびリードアウトパターン１１０３ａを形成する。

図１１は本発明の第２実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる６層構造の３次元インダクタの斜視図であって、巻数を増大した例を示す。

同図に示すように、本発明の第２実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる３次元インダクタは、複数のコイル導体パターン１２００ａ〜１２００ｆと、前記複数のコイル導体パターン１２００ａ〜１２００ｆ間を連結する複数のコイルビアホール１２０１ａ〜１２０１ｅと、二つのリードアウトパターン１２０３ａ、１２０３ｂとを備えている。

図面から分かるように、コイルの巻数は２．５であるが、このために６層の回路層が必要であり、六つのコイルビアホール１２０１ａ〜１２０１ｅが必要である。

そして、コイル導体パターン１２００ａ〜１２００ｆは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。

この実施形態においては、前記複数のコイル導体パターン１２００ａ〜１２００ｆの幅はほぼ同等に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。

すなわち、複数のコイル導体パターン１２００ａ〜１２００ｆの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびＱ値が変化する。

この際、内側のコイル導体パターン１２００ａ〜１２００ｆの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン１２００ａ〜１２００ｆの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン１２００ａ〜１２００ｆの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。

ここで、導体パターン１２００ａ〜１２００ｄの材料としては、Ａｇ、Ｐｄ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ−Ｐｄなどが使用可能である。

そして、コイル導体パターン１２００ａ〜１２００ｆとコイルビアホール１２０１ａ〜１２０１ｅは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。

図１２は本発明の第３実施形態による、３次元スパイラルインダクタの絶縁層が省略された状態を示す斜視図である。

同図にしめすように、本発明の第３実施形態が第１実施形態および第２実施形態と異なる点は、側方向にスパイラル構造が三つ重複して拡張されていることである。

すなわち、本発明の第３実施形態においては、三つの垂直面が想定可能であり、三つの垂直面にはそれぞれ巻数が１．７５であるスパイラル構造を有するインダクタ部が設けられ、それぞれのインダクタ部はリード接続パターン１３０４ａ、１３０４ｂにより電気的な接続を維持している。

それぞれの垂直面に設けられたインダクタ部のうち、第１インダクタ部を例として説明すると、複数のコイル導体パターン１３００ａ〜１３００ｄ、複数のコイルビアホール１３０１ａ〜１３０１ｃ、およびリードアウトパターン１３０３ａを備えており、複数のコイルビアホール１３０１ａ〜１３０１ｃの両側にはそれぞれランド部１３０１ａａおよび１３０１ａｂ、１３０１ｂａおよび１３０１ｂｂ、１３０１ｃａおよび１３０１ｃｂを備えている。

図面から分かるように、前記複数のコイル導体パターン１３００ａ〜１３００ｄはマイクロストリップ状に形成され、互いに平行に離隔されている。

そして、前記複数のコイルビアホール１３０１ａ〜１３０１ｃは前記複数のコイル導体パターン１３００ａ〜１３００ｄに垂直に形成され、対応する複数のコイル導体パターン１３００ａ〜１３００ｄ間を電気的に連結させる。

この際、複数のコイルビアホール１３０１ａ〜１３０１ｃはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。

また、複数のコイルビアホール１３０１ａ〜１３０１ｃの両側には、導電性を増大させるため、それぞれランド部１３０１ａａおよび１３０１ａｂ、１３０１ｂａおよび１３０１ｂｂ、１３０１ｃａおよび１３０１ｃｂが形成されている。

そして、リードアウトパターン１３０３ａはそれぞれ最外側導体パターン１３００ａ、１３００ｂに直角にマイクロストリップ状に連結され、導体パターン１３００ａ、１３００ｂの外部との電気的通路をなしている。

ここで、コイルの巻数は１．５であるが、このために４層の回路層が必要であり、三つのコイルビアホール１３０１ａ〜１３０１ｃが必要であることが分かる。

そして、コイル導体パターン１３００ａ〜１３００ｄは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタ部を形成する。

この実施形態においては、巻数を１．５にした例を示すが、より多い巻数のインダクタとすることもできる。

また、複数のコイル導体パターン１３００ａ〜１３００ｄの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にすることもできる。

すなわち、複数のコイル導体パターン１３００ａ〜１３００ｄの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるようにすることもできる。これによって直流抵抗値およびＱ値が変化する。

この際、内側のコイル導体パターン１３００ａ〜１３００ｄの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン１３００ａ〜１３００ｄの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン１３００ａ〜１３００ｄの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。

ここでは、第１インダクタ部を例として説明したが、第２インダクタ部および第３インダクタ部においても同様である。

ここで、分離されたインダクタ部を電気的に接続する必要がある。第１インダクタ部と第２インダクタ部は第１リード接続パターン１３０４ａにより電気的に接続することができ、第２インダクタ部と第３インダクタ部は第２リード接続パターン１３０４ｂにより電気的に接続することができる。

そして、このようなリード接続パターン１３０４ａ、１３０４ｂは、最外側巻線に位置するものと最内側巻線に位置するものが交番に配列されている。

このようなリード接続パターン１３０４ａ、１３０４ｂがインダクタンスの増加に及ぼす影響は非常に僅かであるが、寄生抵抗または寄生キャパシタンスに及ぼす影響が大きいため、その幅をできるだけ小さくすることにより、寄生抵抗または寄生キャパシタンスを最小化することができる。

本発明の第３実施形態においては、三つのインダクタからなった３次元スパイラルインダクタを例として説明したが、そのほかにも、それ以上の巻線数を有する３次元スパイラルインダクタの設計も可能であろう。

図１３ａ〜図１３ｈは、本発明の第３実施形態の製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。

図１３ａに示すように、銅張積層板１４００の両側銅箔を電気的に接続するためのコイルビアホールを形成するためのスルーホール１４０３を機械的ドリルまたはレーザドリルで形成する。

図１３ｃに示すように、前記スルーホール１４０３に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層１４０４を形成し、図１３ｄに示すように、スルーホール１４０３を導電性ペーストで充填するかまたはフィルメッキを行うことで、導電性を向上させる。

ついで、両側の銅箔１４０２ａ、１４０２ｂにフォトレジスト層を形成し、フォトレジスト層をフォトマスクで被覆し、露光させる。

露光されたレジスト層を現像させて、レジスト層の不要な部分を除去する。

そして、この導体層を、レジスト層で塗布された部分のみ残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。

その後、図１３ｅに示すように、コイル導体パターンの両側に絶縁層１４１１ａ、１４１１ｂと銅箔１４１２ａ、１４１２ｂを積層し、図１３ｆに示すように、コイルビアホール用スルーホール１４１３、１４１４を形成し、図１３ｇに示すように、スルーホール１４１３、１４１４に導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層１４１５を形成する。

図１３ｈに示すように、スルーホール１４１３、１４１４を導電性ペーストで充填するかあるいはフィルメッキすることで、導電性を向上させる。

ついで、無電解および電解銅メッキ層１４１５にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。

その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。

図１４ａ〜図１４ｆは、本発明の第３実施形態の製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。

図１４ａに示すように、絶縁層１４０１と両側の銅箔１４０２ａ、１４０２ｂからなる銅張積層板１４００を用意する。

そして、図１３ｂのように、銅張積層板１４００の両側銅箔を電気的に接続し得るコイルビアホールを形成するためのスルーホール１４０３を機械的ドリルまたはレーザドリルで形成することになるが、図１２の線Ｂ−Ｂ’についての切断面上にはスルーホールが位置しないため、図面上の変化はない。

図１４ｂに示すように、図１３ｂで形成されたスルーホール１４０３に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層１４０４を形成する。

図１４ｃに示すように、両側の銅箔１４０２ａ、１４０２ｂにフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。

その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。

その後、図１４ｄに示すように、コイル導体パターンの両側に絶縁層１４１１ａ、１４１１ｂと銅箔１４１２ａ、１４１２ｂを積層し、図１４ｅに示すように、図１３ｆで形成されたコイルビアホール用スルーホールに導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層１４１５を形成する。

図１４ｆに示すように、無電解および電解銅メッキ層１４１５にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。

その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、外層のコイル導体パターンとリードアウトパターンが形成される。

図１５ａおよび参考図１は、従来のスパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が３回であり、図１６ａおよび参考図３は、本発明の側方向拡張構造の３次元スパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が１０回である。図１５ａおよび図１６ａにおいて、色相の変化はそれぞれの電流密度の変化を示す。凡例は各色がいくらの電流密度を意味するかを示す。

図１５ｂおよび参考図２は、図１５ａの従来のスパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタの大きさが横１１００μｍ×縦１１００μｍであることを示す。

図１６ｂおよび参考図４は、図１６ａの側方向拡張構造の３次元スパイラルインダクタＩｄの平面図であって、本発明の側方向拡張構造の３次元スパイラルインダクタＩｄの大きさが横１０００μｍ×縦１１００μｍであることを示す。

これら図によると、ほぼ同一の横縦長の空間内に、従来のスパイラルインダクタＩｄの巻数は３回であるに対し、本発明の３次元スパイラルインダクタＩｄの巻数は１０回であって、７回が多いことを示す。また、従来のスパイラルインダクタと本発明の３次元スパイラルインダクタＩｄのインダクタンス値およびキャパシタンス値を下記表１に示す。

表１から、本発明の３次元スパイラルインダクタＩｄは、従来のスパイラルインダクタＩｄに比べ、インダクタンスがほぼ２倍以上増加したことが分かる。

さらに、インダクタンスが増加した分とは異なり、インダクタＩｄの不利な要素であるキャパシタンスは微小に増加したことが分かる。

ついで、本発明の３次元スパイラルインダクタＩｄが相対的にどんなに小さい面積で従来技術のスパイラルインダクタと同一インダクタンスが得られるかを調べる。

図１７ａおよび参考図５は、従来のスパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が３回であり、図１８ａおよび参考図７は、本発明の側方向拡張構造の３次元スパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が５回である。ここで、凡例は各色相に相当する電流密度の変化を示す。

図１７ｂおよび参考図６は、図１７ａの従来のスパイラルインダクタＩｄにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタＩｄの大きさが横１１００μｍ×縦１１００μｍであることを示す。ここで、凡例は各色相に相当する電流密度の変化を示す。

図１８ｂおよび参考図８は、図１８ａの側方向拡張構造の３次元スパイラルインダクタＩｄの平面図であって、本発明の側方向拡張構造の３次元スパイラルインダクタＩｄの大きさが横４００μｍ×縦１１００μｍであることを示し、図１７ａの従来のスパイラルインダクタＩｄより使用面積を６３％減らしたことを示す。

これら図によると、使用面積が６３％も減少したが、従来のスパイラルインダクタＩｄの巻数は３回であり、本発明の３次元スパイラルインダクタの巻数は５回であることから、本発明の３次元スパイラルインダクタＩｄが２回多いことを示す。そして、従来のスパイラルインダクタと本発明の３次元スパイラルインダクタＩｄのインダクタンス値およびキャパシタンス値を下記表２に示す。

表２から、本発明の３次元スパイラルインダクタＩｄは従来のスパイラルインダクタＩｄに比べ、使用面積がおよそ６３％減少したにもかかわらず、ほぼ同一のインダクタンス値を有することが分かる。

そして、インダクタンスが増加したにもかかわらず、インダクタＩｄの不利な要素であるキャパシタンスは却って減少したことが分かる。

以上、添付図面を参照しながら本発明による３次元インダクタ内蔵型プリント基板およびその製造方法の好適な実施形態について説明したが、これは本発明の一実施形態にすぎないもので、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、携帯電話、ＭＰ３機能のような小型機器に適用可能である。

一般の平面インダクタの構造を示す平面図である。 従来技術による３次元インダクタの構造を示す斜視図である。 従来技術による３次元インダクタの構造を示す斜視図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による３次元インダクタの製造工程を示す断面図である。 従来技術による重複環状インダクタの構造を示す斜視図である。 従来技術によるほかの３次元インダクタの構造を示す断面図である。 図５の線Ａ−Ａ’についての断面図である。 図５の線Ｂ−Ｂ’についての断面図である。 図５の従来技術による３次元インダクタの変形例を示す断面図である。 図５の従来技術による３次元インダクタのほかの変形例を示す断面図である。 本発明の第１実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる４層構造の３次元インダクタの斜視図である。 本発明の第２実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる６層構造の３次元インダクタの斜視図である。 本発明の第３実施形態による３次元スパイラルインダクタ内蔵型プリント基板に用いられる側方向拡張構造の３次元インダクタの斜視図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ａ−Ａ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 図１２に示す３次元インダクタの製造工程を示す、図１２の線Ｂ−Ｂ’についての断面図である。 従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。 図１５ａの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。 本発明による巻数１０回の側方向拡張構造の３次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。 図１６ａの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。 従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。 図１７ａの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。 本発明による巻数６回の側方向拡張構造の３次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。 図１８ａの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。

符号の説明

１１００ａ〜１１００ｄ、１２００ａ〜１２００ｆ、１３００ａ〜１３００ｋ コイル導体パターン
１１０１ａ〜１１０１ｃ、１２０１ａ〜１２０１ｅ、１３０１ａ〜１３０１ｊ コイルビアホール
１１０３ａ、１１０３ｂ、１２０３ａ、１２０３ｂ、１３０３ａ、１３０３ｂ リードアウトパターン

Claims (8)

1. 複数の絶縁層および導体層を含んでなるプリント基板において、
   前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなる複数のコイル導体パターンと、
   前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、
   前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなることを特徴とする、３次元スパイラルインダクタを内蔵したプリント基板。
2. 前記複数の導電性スルーホールの内部が伝導性物質で充填されていることを特徴とする請求項１記載の３次元スパイラルインダクタを内蔵したプリント基板。
3. 前記複数の導電性スルーホールの内壁にメッキ層が施されていることを特徴とする請求項１記載の３次元スパイラルインダクタを内蔵したプリント基板。
4. 前記コイル導体パターンが基板の中心層から外側に行くほど幅が増加することを特徴とする請求項１記載の３次元スパイラルインダクタを内蔵したプリント基板。
5. 前記コイル導体パターンが前記垂直面に平行な複数の垂直面のそれぞれに複数形成され、前記導電性スルーホールが前記複数の垂直面のそれぞれに複数形成され、各垂直面上の複数の導体層のなかで、前記中心層に対して対称な導体層に位置するコイル導体パターン間を電気的に接続し、各垂直面上のスパイラルインダクタが、一垂直面のスパイラルインダクタと隣接水力面のスパイラルインダクタの回転方向が反対となるように、形成されることを特徴とする請求項１記載の３次元スパイラルインダクタを内蔵したプリント基板。
6. 絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第１段階と、
   前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第２段階と、
   両側に絶縁層を積層し導体層を積層する第３段階と、
   前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第４段階とを含んでなることを特徴とする、３次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
7. 前記第３段階と前記第４段階を繰り返し行って巻数を増加させる第５段階をさらに含むことを特徴とする請求項６記載の３次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
8. 前記コイル導体パターンが中心層から外側に行くほど、幅が大きくなることを特徴とする請求項６記載の３次元スパイラルインダクタが内蔵されたプリント基板の製造方法。

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