JP2003234433A - 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法 - Google Patents

半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法

Info

Publication number
JP2003234433A
JP2003234433A JP2002020762A JP2002020762A JP2003234433A JP 2003234433 A JP2003234433 A JP 2003234433A JP 2002020762 A JP2002020762 A JP 2002020762A JP 2002020762 A JP2002020762 A JP 2002020762A JP 2003234433 A JP2003234433 A JP 2003234433A
Authority
JP
Japan
Prior art keywords
semiconductor device
ball
electrode
ball electrode
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002020762A
Other languages
English (en)
Inventor
Shigeji Oida
成志 老田
Shigeki Sakaguchi
茂樹 坂口
Hiroharu Omori
弘治 大森
Tateo Sanemori
健郎 實盛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002020762A priority Critical patent/JP2003234433A/ja
Priority to TW91122028A priority patent/TW577131B/zh
Priority to EP20020022210 priority patent/EP1298726A3/en
Priority to US10/260,400 priority patent/US6853077B2/en
Priority to KR20020059689A priority patent/KR100559611B1/ko
Publication of JP2003234433A publication Critical patent/JP2003234433A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109Indium [In] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10992Using different connection materials, e.g. different solders, for the same connection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0502Patterning and lithography
    • H05K2203/0545Pattern for applying drops or paste; Applying a pattern made of drops or paste
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3463Solder compositions in relation to features of the printed circuit board or the mounting process
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3485Applying solder paste, slurry or powder
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Abstract

(57)【要約】 【課題】 熱的ダメージを防止でき、優れた接続信頼性
を有する、鉛フリーのボール電極を備えた半導体装置を
提供すること。 【解決手段】 複数の素子電極を有する半導体素子5
と、複数の素子電極の少なくとも1つに電気的に接続さ
れたボール電極1とを備えた半導体装置100である。
ボール電極1は、7〜9.5重量%の亜鉛を含み、残り
が錫であるSn−Zn系鉛フリー半田合金から構成され
ている。

Description

【発明の詳細な説明】
【0001】
【発明の属する分野】本発明は、半導体装置、半導体装
置の実装方法、および実装体の製造方法に関し、特に、
複数のボール電極が二次元的に配列されたBGA(ボー
ル・グリッド・アレイ)型の半導体装置に関する。
【0002】
【従来の技術】半導体装置およびそれを用いた基板実装
においては、はんだ接続が不可欠である。今日において
も、錫−鉛共晶はんだ合金が広範囲にわたって利用され
ている。はんだ接続に、錫−鉛共晶はんだ合金が用いら
れる理由として、次のようなものが挙げられる。
【0003】まず、錫−鉛共晶はんだ合金の共晶点が低
いことである。半導体装置そのものの耐熱温度はもとよ
り、基板実装時に使用されるプリント配線板の耐熱温度
と比較しても、錫−鉛共晶はんだ合金は、低温で融点に
達する。このため、錫−鉛共晶はんだ合金を用いれば、
半導体装置およびプリント配線板に熱的損傷を与えるこ
となく、はんだ接続が可能である。もう一つの理由とし
て、錫−鉛共晶はんだ合金は、接合信頼性に優れている
ことが挙げられる。確実な動作を保証する上で、接合信
頼性が優れていることは重要なポイントとなる。
【0004】
【発明が解決しようとする課題】しかしながら、近年の
地球環境問題に対し、鉛を含む製品の見直しや代替が行
われている。すなわち、酸性雨により鉛が溶出し地下水
を汚染し、その地下水を飲用することで人体に血液障害
や中枢神経障害を引き起こすと言われており、鉛を含ま
ないはんだが注目を浴びている。
【0005】鉛を含まないはんだ合金(以下、「鉛フリ
ー半田合金」と呼ぶ。)は、ここ数年飛躍的に研究され
ており、成分の種類とその配合率との組み合わせで無限
に近い種類のはんだ合金が開発されている。このことに
より半導体装置を供給する側である半導体装置製造会社
のはんだ合金組成と、半導体装置を受け入れる側である
セット組み立て会社のはんだ合金の組成が異なることが
多い。
【0006】はんだ合金の組成が異なる場合であって
も、例えば電解メッキのように、半導体装置側のはんだ
合金がごく少量で、セット基板側のはんだ合金クリーム
量に比べ極端に少ないときには、異なるはんだ合金組成
による影響は生じにくいと言われている。しかしなが
ら、たとえば、はんだ合金ボール電極を有するボールグ
リッドアレイパッケージ(以下、「BGAパッケージ」
と呼ぶ)の場合、そのはんだ合金ボール電極は、実装基
板側のクリーム半田量とほぼ同質量、同体積となるた
め、異なるはんだ合金組成による影響が大いに生じると
言われている。つまり、リフロー炉によるBGAパッケ
ージはんだ接続の際に、異なるはんだ合金では融点が異
なるため、はんだ合金ボール電極と実装基板側のクリー
ム半田との間で空気の巻き込みが起こり、ボイドが発生
し、接続信頼性の低下につながるという現象が起こる。
【0007】今日、鉛フリー半田合金においては、特
に、Sn−Ag−Cu系ハンダが盛んに研究開発されて
おり、その他に、Sn−Ag−Cu−Bi系ハンダも研
究開発されている。また、これらの鉛フリー半田合金か
らなるクリーム半田の実用化もされており、Sn−Ag
−Cu系ハンダの半田金属ボールの開発も行われてい
る。一方、研究開発が盛んなSn−Ag−Cu系ハン
ダ、Sn−Ag−Cu−Bi系ハンダとは別に、酸化し
やすい欠点があるものの、溶融温度が比較的低いという
長所を有するSn−Zn系ハンダの研究も行われてお
り、Sn−Zn系ハンダのクリーム半田も開発されてい
る。ただし、Sn−Zn系ハンダからなる半田金属ボー
ル電極は、今日においてまだ存在していないのが実情で
ある。
【0008】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、より低温度で半田接続を実行
可能で、優れた接続信頼性を有する、鉛フリーのボール
電極を備えた半導体装置にある。また、本発明の他の目
的は、接続信頼性に優れた半導体装置の実装方法および
実装体を提供することである。
【0009】
【課題を解決するための手段】本発明による第1の半導
体装置は、複数の素子電極を有する半導体素子と、前記
複数の素子電極の少なくとも1つに電気的に接続された
ボール電極とを備え、前記ボール電極は、7〜9.5重
量%の亜鉛を含み、残りが錫であるSn−Zn系鉛フリ
ー半田合金から構成されている。
【0010】本発明による第2の半導体装置は、複数の
素子電極を有する半導体素子と、前記複数の素子電極の
少なくとも1つに電気的に接続されたボール電極とを備
え、前記ボール電極は、7〜9.5重量%の亜鉛と、1
〜5重量%のビスマスとを含み、残りが錫であるSn−
Zn系鉛フリー半田合金から構成されている。
【0011】本発明による第3の半導体装置は、複数の
素子電極を有する半導体素子と、前記複数の素子電極の
少なくとも1つに電気的に接続されたボール電極とを備
え、前記ボール電極は、7〜9.5重量%の亜鉛と、1
〜5重量%のインジウムとを含み、残りが錫であるSn
−Zn系鉛フリー半田合金から構成されている。
【0012】本発明による第4の半導体装置は、複数の
素子電極を有する半導体素子と、前記複数の素子電極の
少なくとも1つに電気的に接続されたボール電極とを備
え、前記ボール電極は、7〜9.5重量%の亜鉛と、1
〜4重量%のビスマスと、1〜4重量%のインジウムと
を含み、残りが錫であるSn−Zn系鉛フリー半田合金
から構成されている。
【0013】本発明による第5の半導体装置は、複数の
素子電極を有する半導体素子と、前記複数の素子電極の
少なくとも1つに電気的に接続されたボール電極とを備
え、前記ボール電極は、鉛フリー半田合金から構成され
ており、前記鉛フリー半田合金の融点は、180℃以上
200℃以下であることを特徴とする。
【0014】ある好適な実施形態において、前記鉛フリ
ー半田合金は、鉛フリー合金の状態図において、液相−
固相共存領域を有する合金である。
【0015】ある好適な実施形態において、前記半導体
装置を実装基板に実装する実装面には、前記ボール電極
を含む複数のボール電極が二次元的に配列されている。
【0016】前記二次元的に配列された前記複数のボー
ル電極のうち、少なくとも中央部に位置するものは、前
記ボール電極であることが好ましい。
【0017】ある好適な実施形態において、前記二次元
的に配列された前記複数のボール電極のそれぞれは、全
部、前記ボール電極である。
【0018】ある好適な実施形態において、前記ボール
電極と前記少なくとも1つの素子電極とは、配線基板を
介して電気的に接続されており、前記配線基板の表面
に、前記半導体素子が接合されており、前記配線基板の
裏面に、前記ボール電極が設けられている。
【0019】ある好適な実施形態において、前記配線基
板の前記表面には、複数の配線電極が形成されており、
前記複数の素子電極は、前記半導体素子が前記配線基板
に接合する面に設けられており、前記複数の素子電極の
それぞれと、それに対応する配線電極とは、突起電極を
介して互いに電気的に接続されている。
【0020】ある好適な実施形態において、前記配線基
板の前記表面には、複数の配線電極が形成されており、
前記複数の素子電極は、前記半導体素子が前記配線基板
に接合する面とは異なる面に設けられており、前記複数
の素子電極のそれぞれと、それに対応する配線電極と
は、金属細線を介して互いに電気的に接続されている。
【0021】ある好適な実施形態において、前記配線基
板は、有機材料から構成されており、前記配線基板の前
記裏面には、前記ボール電極が設けられる位置に裏面電
極が形成されており、前記裏面電極は、フラックス処理
が施された構成、または、下層から順にニッケルメッキ
と金メッキとが形成された構成を有している。
【0022】ある好適な実施形態において、前記配線基
板は、セラミック材料から構成されており、前記配線基
板の前記裏面には、前記ボール電極が設けられる位置に
裏面電極が形成されており、前記裏面電極上には、下層
から順に、ニッケルメッキと金メッキとが形成されてお
り、その上に、前記ボール電極が載置されている。
【0023】ある好適な実施形態において、前記複数の
素子電極が形成された前記半導体素子の主面上に、前記
複数の素子電極のそれぞれを露出するように絶縁層が形
成されており、前記絶縁層上には、前記複数の素子電極
の少なくとも1つに電気的に接続された配線層が形成さ
れており、前記ボール電極は、前記配線層の一部に載置
されている。
【0024】前記絶縁層は、低弾性率の樹脂から構成さ
れた弾性体層であることが好ましい。
【0025】ある好適な実施形態において、前記ボール
電極と前記少なくとも1つの素子電極とは、銅系または
鉄系リードフレームを介して電気的に接続されており、
前記半導体素子は、前記リードフレームの一部に接合さ
れており、前記リードフレームのうち、前記ボール電極
が設けられる部位には、裏面電極が形成されており、前
記裏面電極上には、ニッケルメッキとパラジウムメッキ
と金メッキとが下層から形成されており、そして、その
上に、前記ボール電極が載置されている。
【0026】ある好適な実施形態において、前記ボール
電極と前記少なくとも1つの素子電極とは、銅系または
鉄系リードフレームを介して電気的に接続されており、
前記半導体素子は、前記リードフレームの一部に接合さ
れており、前記リードフレームのうち、前記ボール電極
が設けられる部位には、裏面電極が形成されており、前
記裏面電極上には、錫およびビスマスからなる合金メッ
キが形成されており、そして、その上に、前記ボール電
極が載置されている。
【0027】本発明による第1の半導体装置の実装方法
は、ボール電極を有する半導体装置を実装基板にリフロ
ー実装する半導体装置の実装方法であって、前記実装基
板上に設けられた導体配線のうち、前記ボール電極が接
触することとなる位置の周囲の部位上に、前記導体配線
と接触したときの前記ボール電極に接触しないように、
クリーム半田を塗布する工程(a)と、前記実装基板の
前記導体配線上に、前記ボール電極を接触させる工程
(b)と、前記半導体装置および前記実装基板を、高温
雰囲気のリフロー槽中に通す工程(c)とを包含し、前
記工程(c)において、前記ボール電極が前記クリーム
半田よりも先または同時に溶融して、前記ボール電極と
前記導体配線とが接続される。
【0028】前記工程(a)において、前記クリーム半
田は、前記導体配線上において略円環状に塗布されるこ
とが好ましい。
【0029】前記クリーム半田の塗布が連続的でなく、
少なくとも一箇所以上の間隙が存在してもよい。
【0030】本発明による第2の半導体装置の実装方法
は、ボール電極を有する半導体装置を実装基板に実装す
る、半導体装置の実装方法であって、前記ボール電極
は、液相−固相共存領域を有する半田合金からなり、前
記実装基板は、金属突起が設けられた導体配線を有して
おり、前記ボール電極を、前記金属突起に突き刺し、そ
れによって、前記ボール電極に余分な空気を巻き込むこ
と無くはんだ接続を実行する。
【0031】ある好適な実施形態において、前記ボール
電極は、鉛フリー半田合金から構成されている。
【0032】本発明による第3の半導体装置の実装方法
は、ボール電極を有する半導体装置を実装基板に実装す
る半導体装置の実装方法であって、上記半導体装置を用
意する工程と、前記実装基板上に設けられた導体配線上
に、Sn−Zn系鉛フリー半田合金から構成されたクリ
ーム半田を供給する工程と、前記ボール電極と前記クリ
ーム半田を接触させる工程と、前記半導体装置および前
記実装基板を、高温雰囲気のリフロー槽に通す工程とを
包含する。
【0033】前記クリーム半田が供給される前記導体配
線の表面には、下層から順にニッケルメッキと金メッキ
とが形成されていることが好ましい。
【0034】本発明による第1の実装体の製造方法は、
複数のボール電極が二次元的に配列されたBGA型の半
導体装置が、前記複数のボール電極のそれぞれに対応す
る配線電極を備えた実装基板に実装された実装体の製造
方法であって、前記複数のボール電極のそれぞれが、融
点180℃以上200℃以下の鉛フリー半田合金から構
成されているBGA型の半導体装置と、前記実装基板と
を用意する工程と、前記半導体装置の各ボール電極が前
記配線電極に接触したときに、当該各ボール電極に接触
しないような略円環状の形状を有するクリーム半田を前
記配線電極上に塗布する工程と、前記半導体装置の各ボ
ール電極を前記配線電極に接触させる工程と、塗布され
た前記クリーム半田よりも、先または同時に各ボール電
極を溶融させて、はんだ接続をする工程とを包含する。
【0035】本発明による第2の実装体の製造方法は、
複数のボール電極が二次元的に配列されたBGA型の半
導体装置が、前記複数のボール電極のそれぞれに対応す
る配線電極を備えた実装基板に実装された実装体の製造
方法であって、前記複数のボール電極のそれぞれが、鉛
フリー合金の状態図において、液相−固相共存領域を有
する鉛フリー半田合金から構成されているBGA型の半
導体装置を用意する工程と、前記配線電極上に金属突起
が設けられた前記実装基板を用意する工程と、前記半導
体装置の各ボール電極に前記金属突起を突き刺して、各
ボール電極と前記配線電極とを接触させた状態で、はん
だ接続をする工程とを包含する。
【0036】本発明による第1の実装体は、ボール電極
を有する半導体装置が実装基板に実装されてなる実装体
であって、前記半導体装置は、上記半導体装置であり、
前記実装基板は、前記半導体装置の前記ボール電極に対
応して配置された導体配線を有しており、前記導体配線
上に付与されたクリーム半田と、前記半導体装置の前記
ボール電極とが溶融して形成された半田ボールによっ
て、前記半導体装置と前記実装基板とは互いに電気的に
接続されており、前記クリーム半田は、Sn−Zn系鉛
フリー半田合金から構成されている。
【0037】本発明による第2の実装体は、ボール電極
を有する半導体装置が実装基板に実装されてなる実装体
であって、前記半導体装置は、上記半導体装置であり、
前記実装基板は、前記半導体装置の前記ボール電極に対
応して配置された導体配線を有しており、前記導体配線
上に付与されたクリーム半田と、前記半導体装置の前記
ボール電極とが溶融して形成された半田ボールによっ
て、前記半導体装置と前記実装基板とは互いに電気的に
接続されており、前記半田ボールは、Sn−Zn系鉛フ
リー半田合金から構成されている。
【0038】ある好適な実施形態において、前記半田ボ
ールは、少なくとも錫および亜鉛を含み、かつ、鉛、
銀、銅を実質的に含まない。
【0039】前記半田ボールは、さらに、ビスマスおよ
びインジウムの少なくとも一方を含んでいてもよい。
【0040】本発明による第3の実装体は、ボール電極
を有する半導体装置が実装基板に実装されてなる実装体
であって、前記半導体装置は、上記半導体装置であり、
そして、前記半導体装置が有する前記ボール電極と前記
少なくとも1つの素子電極とは、配線基板を介して電気
的に接続されており、前記配線基板の裏面に、前記ボー
ル電極が設けられており、前記配線基板の前記裏面に
は、前記ボール電極が設けられる位置に裏面電極が形成
されており、前記裏面電極は、下層から順にニッケルメ
ッキと金メッキとが形成された構成を有しており、前記
実装基板は、前記ボール電極に対応して配置された導体
配線を有しており、前記導体配線のうち、クリーム半田
が供給される部分の表面には、下層から順にニッケルメ
ッキと金メッキとが形成されている。
【0041】前記クリーム半田は、Sn−Zn系鉛フリ
ー半田合金から構成されていることが好ましい。
【0042】
【発明の実施の形態】以下、図面を参照しながら、本発
明による実施の形態を説明する。以下の図面において
は、説明の簡潔化のため、実質的に同一の機能を有する
構成要素を同一の参照符号で示す。なお、本発明は、以
下の実施形態に限定されない。
【0043】(実施の形態1)図1から図3は、本発明
による実施形態1にかかる半導体装置100の構成を模
式的に示している。図1は、半導体装置100をボール
電極1側から見た底面図であり、図2は、半導体装置1
00の側面図であり、そして、図3は、図2に示した構
成の断面図である。
【0044】本実施形態の半導体装置100は、複数の
ボール電極が二次元的に配列されているBGA(ボール
・グリッド・アレイ)型の半導体装置であり、いわゆる
BGAパッケージである。半導体装置100は、半導体
集積回路が形成された半導体素子(半導体チップまたは
ICチップ)5を含んでおり、半導体素子5に設けられ
た複数の素子電極(不図示)の少なくとも1つは、複数
のボール電極1の少なくとも1と電気的に接続されてい
る。なお、ボール電極1は、半導体装置100と実装基
板(例えば、プリント配線板)との間の熱膨張係数の差
により生じる熱応力を吸収する、緩衝材的な役割も持っ
ている。
【0045】本実施形態では、半導体素子5とボール電
極1との電気的接続を行うための配線基板(インタポー
ザ)4の上に、半導体素子5が配置されている。配線基
板4は、有機材料から構成されており、例えば、プラス
チック基板(エポキシ基板など)である。配線基板4の
うち、半導体素子5が配置された表面とは反対側の裏面
上には、複数の裏面電極(ランド)が形成されており、
各裏面電極上に、ボール電極1が載置されている。この
ボール電極1が配列された配線基板4の裏面が、半導体
装置100を実装基板(不図示)に実装するための実装
面となる。
【0046】配線基板4の表面には、複数の表面電極
(不図示)が形成されており、複数の表面電極の少なく
とも1つと、半導体素子5の複数の素子電極の少なくと
も1とが、金属細線(ワイヤー)8により電気的に接続
されている。金属細線8は、ワイヤボンディングによ
り、各素子電極と各表面電極を接続するように形成され
る。配線基板4の表面には、半導体素子5および金属細
線8を覆うように、モールド材(例えば、モールド樹
脂)6が形成されている。なお、配線基板4の複数の表
面電極の少なくとも1つは、複数の裏面電極の少なくと
も1つと電気的に接続されており、これにより、配線基
板4を介して、ボール電極1と半導体素子5との電気的
接続が図られている。
【0047】ボール電極1は、融点が180℃以上20
0℃以下の鉛フリー半田合金から構成されている。鉛フ
リー半田合金は、実質的に鉛を含まない半田合金(Pb
許容量0.10質量%程度)であり、本実施形態では、
次の組成を有する鉛フリー半田合金から、ボール電極1
は構成されている。
【0048】(1)7〜9.5重量%の亜鉛を含み、残
りが錫であるSn−Zn系鉛フリー半田合金(2元
系); (2)7〜9.5重量%の亜鉛と、1〜5重量%のビス
マスとを含み、残りが錫であるSn−Zn系鉛フリー半
田合金(3元系、Bi入り); (3)7〜9.5重量%の亜鉛と、1〜5重量%のイン
ジウムとを含み、残りが錫であるSn−Zn系鉛フリー
半田合金(3元系、In入り); (4)7〜9.5重量%の亜鉛と、1〜4重量%のビス
マスと、1〜4重量%のインジウムとを含み、残りが錫
であるSn−Zn系鉛フリー半田合金(4元系)。
【0049】これらのSn−Zn系鉛フリー半田合金の
融点は、180℃以上200℃以下(すなわち、190
℃前後)であり、Sn−Ag−Cu系鉛フリー半田合金
の融点(218℃前後)や、Sn−Ag−Cu−Bi系
鉛フリー半田合金の融点(215℃前後)と比較する
と、大幅に融点(溶解温度)が低い。
【0050】一般に、鉛フリー半田合金の融点は、従来
から使用されている錫−鉛共晶半田合金の融点よりも高
く、それゆえ、鉛フリー半田合金のはんだ接続を行う場
合には、通常よりも高温処理が必要となる。この高温処
理は、半導体装置への熱的ダメージを与えてしまうこと
になる。また、熱的ダメージだけでなく、はんだ接続部
の金属間化合物の変化により、接続信頼性の低下が起こ
ることも考えられる。この高温時における接続信頼性低
下の原因は、不明であるが、本願発明者の実験結果によ
れば、はんだ合金接続強度が、リフロー温度に依存して
いることは明らかであった。
【0051】本願発明者が行った実験結果を図4に示
す。図4は、はんだ合金接続強度を表すボールシェア強
度[gf]と、リフローピーク温度[℃]との関係を示
すグラフである。なお、図中の参照(Ref)は、錫−鉛
共晶半田合金を表している。一番上の鉛フリー半田合金
の「Sn/2.5Ag/2.5Bi/0.5Cu」は、
2.5重量%の銀、2.5重量%のビスマス、0.5重
量%の銅を含み、残りが錫であることを意味している。
他の鉛フリー半田合金も同様の意味で表記してある。図
4からわかるように、錫−鉛共晶半田合金では、リフロ
ー温度の依存性は見られなかったが、他の鉛フリー半田
合金では、リフロー温度の依存性が見られる。
【0052】本実施形態のボール電極1を構成する鉛フ
リー半田合金は、180℃以上200℃以下の融点を有
するものであるので、他の鉛フリー半田合金と比較し
て、半導体装置への熱的ダメージを大幅に低減させるこ
とができる。また、他の鉛フリー半田合金よりも低い高
温で溶解させることができるので、はんだ接続部の金属
間化合物の変化も抑制でき、接続信頼性の低下を抑制な
いし緩和することができる。つまり、本実施形態の半導
体装置100は、180℃以上200℃以下の融点を有
するボール電極1を備えているので、半導体装置100
の裏面に位置するボール電極1を溶融接続する際に、低
温でボール電極1が溶融する。このため、半導体装置1
00への熱的ダメージを防止でき、加えて、はんだ接続
部の金属間化合物の変化による接続信頼性の低下も回避
できる。
【0053】なお、180℃以上200℃以下の融点を
有するのであれば、ボール電極1を構成する鉛フリー半
田合金は、上記(1)から(4)に示したSn−Zn系
のものに限定されず、他のSn−Zn系の鉛フリー半田
合金でもよいし、また、Sn−Zn系以外の鉛フリー半
田合金であってもよい。また、Sn−Zn系鉛フリー半
田合金からなるボール電極は、Sn−Ag−Cu系鉛フ
リー半田合金のボール電極と異なり、通常用いられる油
中造粒法によっては作製することはできない。これは、
Sn−Zn系鉛フリー半田合金が酸化し易いという性質
を有していることに起因している。それゆえ、Sn−Z
n系鉛フリー半田合金のボール電極を作製するには、還
元雰囲気下でボール電極を形成するような工夫が必要と
なる。
【0054】次に、本願発明者が実験により求めたSn
−Zn系鉛フリー半田合金の特性を下記表1に示す。
【0055】
【表1】
【0056】表1は、合金組成比率(重量%)と、固相
線および液相線(℃)と、強度および濡れ性の結果とを
示している。表1中の一番上の合金組成のものは、9重
量%の亜鉛、残りが錫からなる合金であり、この合金
は、錫と亜鉛との共晶であり、その融点は、200℃以
下である。なお、鉛フリー半田合金の組成を簡便に表す
ために、例えば、9重量%の亜鉛、残りが錫からなる合
金は、Sn−9Znと表記し、他の鉛フリー半田合金に
ついても同様の表記を用いることとする。
【0057】Sn−9Znの場合、強度的には問題はな
く、そして、濡れ性は悪いものの、ボール電極1として
の用途であれば、その濡れ性の悪さは、さほど大きな問
題とはならない。さらなる濡れ性を必要とする場合、錫
と亜鉛との合金に、ビスマスまたはインジウムを単独で
添加するか、あるいは、ビスマスとインジウムの両方を
添加することが望ましい。本願発明者の実験によれば、
強度と濡れ性とは、相反する関係にあることがわかって
いる。すなわち、ビスマスとインジウムを添加すること
により、強度的には弱くなる一方で、濡れ性が改善され
るという傾向があることがわかっている。ボール電極1
の用途として、望ましい組成比の鉛フリー半田合金を挙
げると次の通りである。(a)8.5〜9.5Zn−S
n、(b)7.5〜8.5Zn−1〜4Bi−Sn、
(c)7.5〜9.5Zn−1〜4In−Sn、およ
び、(d)7.5〜8.5Zn−1〜2Bi−1〜2I
n。これらの(a)〜(c)の鉛フリー半田合金であれ
ば、強度と濡れ性とが比較的両立しているので、ボール
電極1の用途として好適となる。
【0058】なお、(a)について、さらに好ましいも
のは、(8.8±0.2)Zn−Snである。また、
(b)についてさらに好ましいものは、(8.0±0.
2)Zn−(3±0.2)Bi−Snであり、(c)に
ついてさらに好ましいものは、(9.0±0.2)Zn
−(1±0.2)In−Snであり、そして、(d)に
ついてさらに好ましいものは、(8.0±0.2)Zn
−(1±0.2)Bi−(2±0.2)In−Snであ
る。
【0059】次に、図5を参照する。図5は、本実施形
態の半導体装置100を実装基板2に載置する際の構成
を模式的に示している。実装基板2は、例えば、プリン
ト基板であり、実装基板2の導体配線上には、ボール電
極1に対応するように、クリーム半田(言い換えると、
半田クリームまたは半田ペースト)3が塗布されてい
る。各クリーム半田3にボール電極1を接触させるよう
にして、半導体装置100を実装基板2上に載置させた
後、これを高温雰囲気中のリフロー炉へ通過させると、
基板実装工程が完了する。クリーム半田3の種類は、特
に限定されないが、Sn−Pb系、Sn−Ag系、Sn
−Zn系などの半田合金を用いることができる。ボール
電極1と溶解温度が同じであることが好ましいという観
点からは、ボール電極1と類似の組成のもの(例えば、
Sn−Zn系鉛フリー半田合金)が好ましく、さらに、
同じ組成のものであることがより好ましい。
【0060】図5に示した構成の要部拡大図を図6に示
す。図6を参照しながら、本実施形態の半導体装置10
0の詳細な構成を、以下、例示的に示す。
【0061】半導体装置(BGAパッケージ)100の
パッケージサイズは、6〜31mmであり、パッケージ
厚さは、0.8〜3.0mmである。配線基板4を構成
するキャリア基材は、FR−4、BTレジン等であり、
本体部(コア)の厚さは、0.6mmである。配線電極
(裏面電極)となるランド9aの材質は、主に、銅であ
る。ランド9aの直径φは、0.2〜0.7mmであ
り、その箔厚ないし板厚は、6〜35μmである。この
構成例では、ランド9aを覆うようにメッキ9bが形成
されており、メッキの材質は、主に、Ni/Auであ
る。ここで、Ni/Auとは、下層から順に、ニッケル
メッキと金メッキが形成されていることを意味する。半
田ボール1に塗布されるフラックスは、樹脂系や水溶系
のものを使用することができる。半田ボール1の直径
は、0.25〜0.76mmである。
【0062】また、実装基板2の条件を例示すると次の
通りである。クリーム半田3の組成は、Sn−37Pb
系、Sn−Ag系、Sn−Zn系などのクリーム半田
(半田ペースト)である。クリーム半田3のクリーム厚
(メタルマスク厚)は、0.1〜0.15mmである。
実装基板2上に設けられた配線電極となるランド11a
の材質は、主に、銅である。ランド11aの直径φは、
0.2〜0.8mmであり、その厚さは、6〜35μm
である。この構成例では、ランド11aを覆うようにメ
ッキ11bが形成されており、メッキの材質は、Ni/
Auが一般的に用いられる。また、メッキではなく、フ
ラックス処理のみの場合もある。実装基板2の本体部
は、有機基板である。実装基板2の厚さは、0.8〜
1.6mmである。実装基板2は、4〜8層からなる多
層基板であり、両面に配線電極が設けられている。
【0063】外形寸法が大きいBGAパッケージの場
合、配線基板4の裏面に配置されたボール電極1に充分
な熱が伝わらず未溶融となる現象が生じ得る。しかし、
本実施形態の半導体装置100の場合、ボール電極1
は、低融点はんだ合金ボール電極であるので、この問題
を解決することが可能である。なお、配線基板4の裏面
に配列された複数のボール電極のすべてに、低融点はん
だ合金ボール電極1を使用しなくてもよく、少なくとも
一部に使用すれば、従来の構成よりも効果が得られる。
例えば、図7に示すように、BGAパッケージ中央付近
の領域7のみに、低融点はんだ合金ボール電極1を使用
することも可能である。この領域7は、熱が伝わりにく
いとされる場所であり、この領域にだけ、低融点はんだ
合金ボール電極1を配列させても、不溶融の問題を解消
させることができる。
【0064】図3に示した構成では、配線基板4の表面
と半導体素子5の裏面とが接着され、配線基板4の表面
の配線電極と半導体素子5の電極(素子電極)とは、金
属細線8により電気的に接続されている。しかし、本実
施形態の半導体装置は、この構造に限定されない。例え
ば、図8に示すように、配線基板4の表面の配線電極と
半導体素子5の電極(素子電極)とを、突起電極8’に
より電気的に接続するようにしても良い。
【0065】また、図9に示すように、配線基板4の裏
面上には、ボール電極1を載置される配線電極9の中央
部分を露出し、かつ、電気的な接続を必要としない部分
を被覆するソルダーレジスト10が形成されていること
が好ましい。ソルダーレジスト10の開口部内に露出し
た導体配線9は、その表面が無垢のままであるか(また
は、フラックス処理が施された状態であるか)、あるい
は、ニッケルおよび金などのメッキが施されてた状態と
なっている。そして、その導体配線9上に、ボール電極
1が溶融接続されている。
【0066】図1に示した半導体装置100の配線基板
4には、有機材料から構成された基板を用いたが、これ
に代えて、セラミックタイプの半導体装置のように、セ
ラミックからなる配線基板4を用いてもよい。この場合
の条件を、図6を参照しながら例示的に示すと、次の通
りである。まず、配線基板4を構成するキャリア基材
は、セラミックであり、本体部(コア)の厚さは、約
0.4mmである。配線電極(裏面電極)となるランド
9aの材質は、タングステンやモリブデンである。ラン
ド9aの直径φは、0.2〜0.7mmであり、その箔
厚ないし板厚は、約20μmである。ランド9aを覆う
ようにメッキ9bが形成されている場合、そのメッキの
材質は、主に、Ni/Auである。
【0067】また、配線基板4として他のインタポーザ
を用いても良い。例えば、リードフレームタイプの半導
体装置のように、銅系または鉄系の金属材料からなるリ
ードフレームを用いても良い。この場合、リードフレー
ムのうち、ボール電極1が設けられる部位に、裏面電極
を形成し、その上にボール電極1を溶融接続することが
できる。その裏面電極上には、例えば、ニッケルメッキ
とパラジウムメッキと金メッキとが下層から形成されて
いることが好ましく、また、錫およびビスマスなどのメ
ッキが施されていても良い。
【0068】リードフレームタイプの構成条件を、再び
図6を参照しながら例示的に示すと、次の通りである。
配線基板4を構成するキャリア基材は、銅または鉄であ
り、本体部(コア)の厚さは、約0.15〜0.3mm
である。配線電極(裏面電極)となるランド9aの材質
は、銅または鉄であり、リードフレームの一部として形
成することも可能である。ランド9aの直径φは、0.
2〜0.7mmであり、その箔厚ないし板厚は、0.1
5〜0.3mmである。ランド9aを覆うようにメッキ
9bが形成されている場合、そのメッキの材質は、Ni
/Pd/Auである。ここで、Ni/Pd/Auとは、
下層から順に、ニッケルメッキとパラジウムと金メッキ
が形成されていることを意味する。
【0069】さらに、配線基板4を用いずに、BGAパ
ッケージを構成することも可能である。図10は、配線
基板4を設けずに、半導体素子(半導体チップ)107
上に樹脂層108が形成された半導体装置200の構成
を模式的に示している。図10(a)は、半導体装置2
00の表面を一部切り欠いて示す斜視図であり、図10
(b)は、図10(a)のB−B線に沿った断面図であ
る。
【0070】図10に示した半導体装置200は、半導
体素子107上の樹脂層108上に、素子電極106に
電気的に接続されたランド110が設けられており、そ
のランプ110上にボール電極112が載置された構造
を有している。このボール電極112の全部または一部
に、本実施形態のボール電極1を用いることができる。
【0071】半導体装置200の構造をさらに説明する
と、樹脂層108は、低弾性樹脂よりなる弾性体層であ
ることが好ましく、樹脂層108上には、ランド110
を露出するように、ソルダーレジスト111が形成され
ていることが好ましい。ランド110と、素子電極10
6とは配線層109によって接続されている。配線層1
09は、半導体製造プロセスを用いた技術によって、比
較的容易に、樹脂層108上を引き回して延ばすような
構造にすることができる。素子電極106から樹脂層1
08へと配線層109が延びる部分は、配線層109の
断線が生じ易いので、樹脂層108を斜めに(チップ主
面に対して鋭角に)形成することが好ましい。配線層9
の下地が、弾性体層108である場合には、半導体装置
200を実装基板2上に実装する際などにおいて、半導
体装置200の加熱・冷却に伴い配線層109に熱応力
などの応力が印加されても、配線層109に加わる応力
が弾性体層108により緩和される。よって、基板実装
時などにおける配線層109の断線を防止することがで
き、信頼性の高い配線構造を実現することができる。
【0072】弾性体層108は、弾性率(ヤング率)と
して10〜2000[kg/mm2]の範囲にあること
が好ましく、さらに10〜1000[kg/mm2]の
範囲にあることがより好ましい。また、弾性体層108
の線膨張率は5〜200[ppm/℃]の範囲にあるこ
とが好ましく、さらに10〜100[ppm/℃]の範
囲にあることがより好ましい。弾性体層108は、例え
ばエステル結合型ポリイミドやアクリレート系エポキシ
等のポリマーでよく、低弾性率を有し、絶縁性であれば
よい。またその厚みとしては、1〜100[μm]であ
り、好ましくは30[μm]である。
【0073】なお、本実施形態の構成は、勿論、上述し
たBGA型の半導体装置に限らず、ボール電極を備えた
半導体装置に広く適用できるものである。
【0074】次に、本実施形態の半導体装置100(ま
たは200)で用いるボール電極1の接合強度について
説明する。本願発明者は、本実施形態のボール電極1の
接合強度を評価するために、ボール電極1のシェア強度
を実験により測定した。
【0075】このシェア強度は、図11に示したシェア
強度測定装置(RHESCA(株)製PTR−100
0)50を用いて行った。シェア強度測定装置50は、
ボールシェアセンサ51およびシェアツール52を備え
ており、これらは上下移動可能である。ボール電極が接
合されたサンプルは、ステージ53上に配置され、ステ
ージ53は水平方向に移動可能である。
【0076】図12を参照しながら、シェア強度測定方
法を説明する。まず、図12(a)に示すように、半田
ボール(ボール電極)61をプレート63に載置する。
この際、基板63を加熱する前に、クリーム半田、また
は、酸化防止用にフラックス62を塗布しておく。
【0077】半田ボール61を溶融してプレート63に
接合すると、図12(b)に示した状態になる。半田ボ
ール61のボールサイズは、φ0.8mm程度であり、
ボール61との接続部の径は、φ0.635mmであ
る。次に、半田ボール61が接合された基板63を、ス
テージ53上に載置する。
【0078】次いで、シェアツール52を基板63の表
面に接触するまで降下させ、基板53の表面の位置をテ
スタに認識させると、予め設定した距離(約0.1〜
0.2mm)だけシェアツール52を上昇させる。
【0079】その後、シェアツール52を水平方向に速
度0.3mm/minで移動させ、半田ボール61に対
して横方向から圧力を加えて、接合部の上方を通過させ
る。その結果、半田ボール61の一部が基板63上に残
存すれば、一定以上の接合強度を有するものと判定す
る。また、測定したシェア強度(N)に基づいて、接合
強度を判定する。
【0080】シェア強度の測定結果を図13に示す。な
お、塗布したのはフラックス62のみで、Ni−Auメ
ッキを施した基板63を使用した。サンプルは、(a)
Sn−37Pb、(b)Sn−3Ag−0.5Cu、
(c)Sn−8Zn−3Bi、(d)Sn−0.2B
i、(e)Sn−2.5Ag−0.5Cu−1Bi、お
よび(f)Sn−58Biである。サンプル(c)が、
本実施形態の鉛フリー半田合金である。各サンプルにつ
いて、開始後(Initial)、150℃保存で1週間後、
150℃保存で3週間後、150℃保存で6週間後のシ
ェア強度を測定した。シェア強度はNで表し、最小値と
最大値、そして平均値を図中に示している。
【0081】図13から、何れのサンプルよりも、サン
プル(c)のシェア強度が高いことがわかる。しかも、
開始後から6週間後を通して、どのサンプルよりも、サ
ンプル(c)のシェア強度が高かった。サンプル(c)
の開始後についての最小値は17.34N、最大値は2
5.65N、そして、平均値は22.05Nであった
(個数n=25のデータ)。このことは、本実施形態に
おけるボール電極1の接合強度が高く、それを備えた半
導体装置100の接続信頼性が優れていることを意味し
ている。
【0082】(実施の形態2)次に、図14から図18
を参照しながら、本発明による実施形態2を説明する。
なお、上記実施形態1と同様の説明は、説明の簡潔化の
ために、省略または簡略化する。
【0083】図14は、基板実装時におけるボール電極
1付近の拡大図である。ボール電極1の直下には、実装
基板2の配線電極(ランド)11上に塗布されたクリー
ム半田3が存在する。ここで、ボール電極1とクリーム
半田3とが異なるはんだ合金から構成されている場合、
それぞれ互いの融点が異なるため、接触付近での空気の
巻き込み現象が起こり、ボイドが発生し得る。そのよう
なボイドが発生すると、ボール電極1の接続信頼性の低
下にもつながる。
【0084】空気の巻き込みにより、ボイドが発生する
メカニズムを図15(a)〜(d)に示す。なお、同図
においては、図14に示した構成を簡略化している。
【0085】まず、図15(a)に示した状態(図14
の状態)から、図15(b)に示すように、ボール電極
1とクリーム半田3とを直接接触させる。その後、溶融
加熱すると、ボール電極1とクリーム半田3との融点が
異なることにより、先に溶解したクリーム半田3が、ボ
ール電極1の周囲を囲み、その際に、空気30の巻き込
みが起こる。次いで、ボール電極1も溶解するが、空気
30が抜けきらないと、はんだ接続が終了したときに、
はんだ1中にボイド32が生じてしまう。このボイド3
2は、ボール電極1の接続信頼性を低下させることにな
る。なお、一度巻き込まれた空気30が、粘性の高い溶
融はんだ中から、きれいに全部抜け切るようにするのは
非常に困難であると考えられる。
【0086】このボイド32発生の問題を解決するた
め、本実施形態では、図16に示すように、クリーム半
田3を塗布する。すなわち、ボール電極1と接触しない
ように、ランド11のうち、ボール電極1が位置する部
位の周囲に、クリーム半田3を塗布する。なお、図16
(a)は、断面構成を示しており、図16(b)は、ク
リーム半田3の平面構成を示している。
【0087】そして、ボール電極1をランド11に接触
させた後、高温雰囲気のリフロー槽中を通過させて、ボ
ール電極1をクリーム半田3よりも先または同時に溶融
させる。そして、ボール電極1とランド11とを接続す
る。本実施形態のボール電極1は、低融点はんだである
ので、クリーム半田3よりも先または同時に溶解させる
ことが可能である。
【0088】このようにすると、先または同時に、ボー
ル電極1が溶解するので、クリーム半田3による空気3
0の巻き込みが低減され、その結果、ボイド32の発生
を抑制または緩和することができる。
【0089】図16に示した構成では、クリーム半田3
を略円環状(円環状だけでなく、楕円環状、円形に近い
多角形の環状も含む。)にしたが、クリーム半田3の塗
布デザインを図17(a)および(b)の例に示すよう
に改変しても構わない。図17(a)は、空隙31を一
箇所設けた構成を示しており、図17(b)は、空隙3
1を4箇所設けた構成を示している。特に、図17
(a)および(b)のように、クリーム半田3が連続的
に塗布されずに、一箇所以上の間隙31が有る場合、空
気(30)の放出も容易に行われ、さらなるボイド低減
の効果が期待できる。
【0090】また、次のような実装方法もボイド抑制に
効果がある。図18を参照しながら、さらに別の実装方
法について説明する。図18は、ランド11上に金属突
起12が形成された構成を示している。
【0091】半田合金において、その凝固作用が起こる
温度は液相線で決定される。液相線より高温においては
液相が存在する。溶融作用が起こる温度は固相線で決定
される。固相線より低温においては固相が存在する。こ
の液相線と固相線との間には、液相と固相が共存する領
域が存在する。従来の錫−鉛共晶はんだ合金は183℃
の共晶点、すなわち液相線と固相線とが一致する点を持
っている。
【0092】一方、鉛フリー半田合金においては、一般
に、液相線と固相線が一致しないものが多い。このこと
は、表1からもわかる。液相線と固相線が一致しないと
いうことは、鉛フリー合金の状態図において、液相−固
相共存領域を有することを意味している。この液相−固
相共存領域を利用することにより、前述の半田合金ボー
ル電極内部のボイド32の発生を抑制することが可能と
なる。
【0093】図18に示した半田合金ボール電極1は、
液相−固相共存領域を持っており、それゆえ、共晶状態
(固相状態)の半田合金よりも軟らかい半固溶状態にな
っている。したがって、実装基板2のランド11上に設
けられた金属突起12(例えば、ニッケル金属の突起
や、ニッケル−金メッキの突起)に、ボール電極1を突
き刺すことができる。その結果、ボール電極1と金属突
起12とが直接的に接続するので、余分な空気(30)
を巻き込むこと無く、はんだ接続が可能となり、ボイド
(32)を抑制することが可能となる。
【0094】以上のように、本発明の実施形態によれ
ば、鉛フリー半田合金からなるボール電極1に見られる
ボイド(32)の発生を抑制することが可能である。ま
た、充分に低い温度で溶融する半田合金ボール電極1を
持つBGAパッケージ(100)を提供できるので、熱
的ダメージ回避と高温リフローによる接続信頼性低下を
防止することが可能となる。さらに、半田合金の液相−
固相共存領域を利用することで同じくボイドの発生を抑
制することが可能となる。加えて、半導体装置100
が、ボイド(32)の発生を抑制して実装基板2に実装
された、優れた接続信頼性を有する実装体も製造および
提供することができる。なお、本実施形態の半導体装置
100または200は、BGAパッケージの特長、すな
わち、面実装可能、多ピン化対応可能、小型化などの長
所も勿論兼ね備えているものである。
【0095】(実施の形態3)次に、図19から図22
を参照しながら、本発明による実施形態3を説明する。
なお、上記実施形態1および2と同様の説明は、説明の
簡潔化のために、省略または簡略化する。
【0096】本願発明者は、BGAパッケージ用ボール
電極(例えば、図6中の符号1参照)と、基板実装用半
田ペースト(例えば、図6中の符号3参照)と、実装基
板における銅ランド(例えば、図6中の符号11a参
照)上の表面処理との各種組み合わせについて実験を行
い、その組み合わせの相性を評価した。
【0097】まず、ボールシェア強度試験について評価
を説明する。ボールシェア強度試験の実験方法は、実施
形態1において図11および図12で説明したのと同様
である。簡単に説明すると、実装基板の銅ランド部に半
田ペーストを塗布し、ボール電極を搭載した後、リフロ
ーにて溶融接続し、次いで、リフロー直後、および、1
50℃の高温放置後に、シェア強度の測定を実施した。
なお、高温放置の目的は、金属間化合物を加速成長させ
るためである。
【0098】このボールシェア強度試験において、用意
したボール電極は、7種類である。その種類は、(1)
Sn−8Zn−3Biボール、(2)Sn−3Ag−
0.5Cuボール、(3)Sn−37Pbボール、
(4)Sn−0.2Biボール、(5)Sn−2.5A
g−0.5Cu−1Biボール、(6)Sn−9Znボ
ール、(7)Sn−9Zn−1Inボールである。半田
ペースト(クリーム半田)は、3種類用意し、その種類
は、Sn−8Zn−3Biペースト、Sn−3Ag−
0.5Cuペースト、およびSn−37Pbペーストで
ある。そして、銅ランドの表面処理は、Ni/Auメッ
キ処理(下層がNi層でその上層がAu層)、プリフラ
ックス処理(Pre-flux処理)との2種類である。
【0099】ボールシェア強度試験の結果を図19から
図22に示す。図19から図21は、それぞれ、Sn−
8Zn−3Biペースト、Sn−3Ag−0.5Cuペ
ースト、およびSn−37Pbペーストを用いた場合の
結果であり、各図において、7種のボール電極および銅
ランド表面処理についてのグラフを示している。図22
は、参考としてペースト無し、フラックスのみで、リフ
ロー接続した場合の結果を示している。図19から図2
2中の縦軸は、シェア強度(N)を示しており、横軸
は、時間軸であり、開始時(Initial)、168時間
後、500時間後、1000時間後の時点を示してい
る。図23は、リフローのプロファイルを示している。
リフローは、各種半田ペーストの融点にあわせて条件が
設定されている。
【0100】図19に示すように、Sn−8Zn−3B
iの半田ペーストを用いた場合、高温放置により、Ni
/Auメッキ処理品の強度が上昇する一方で、プリフラ
ックス処理品の強度は劣化することがわかった。特に、
Sn−Zn系同士の組み合わせの場合(ボール電極及び
半田ペーストの両方がSn−Zn系からなる場合)にお
いて、その傾向が強く現れた。そして、図20および図
21に示すように、ボール電極がSn−Zn系である場
合には、Sn−3Ag−0.5Cuペースト、およびS
n−37Pbペーストを用いたときでも、同様の結果が
みられた。
【0101】これらのことから、ボール電極及び半田ペ
ーストの少なくとも一方に、Znが含まれている場合
(Sn−Zn系の場合)、Ni/Auメッキ処理では強
度が上がり、一方、プリフラックス処理では強度が下が
るということが導き出される。それゆえ、ボール電極及
び半田ペーストの少なくとも一方がSn−Zn系からな
る場合には、ランドの表面処理として、Ni/Auメッ
キ処理を行うことが好ましい。具体的には、図6に示し
た構成において、ランド(9a、11a)の表面をNi
/Auメッキ(9b、11b)することが好適である。
なお、ボール電極及び半田ペーストのいずれもSn−Z
n系でない場合には、ランド表面処理の差はみられなか
った。
【0102】次に、サンプルの接合部分についてSEM
画像(断面)を図24および図25に示す。図24およ
び図25は、それぞれ、Sn−Zn系ボール電極を用い
た場合において、銅ランドの表面をNi/Auメッキ処
理をしたとき、プリフラックス処理をしたときについて
の様子を示している。
【0103】図24に示すように、Ni/Auメッキ処
理の場合には、Ni/Auメッキによって銅ランドが保
護されていることがわかる。Ni/Auメッキ処理の場
合には、Niメッキ上にZnが堆積していることが元素
分析により確認された。Ni/Auメッキ中のAuは、
ボール電極中に拡散したものと思われる。一方、図25
に示すように、プリフラックス処理の場合には、銅ラン
ドは、亜鉛(Zn)によって喰われてしまい、銅ランド
が存在していた箇所は、比較的もろいCu−Zn合金層
へと変化してしまっていた。言い換えると、プリフラッ
クス処理の銅ランド(つまり、Ni/Auメッキが無く
て銅が剥き出しになっているランド)と、ボール電極内
のZn組成とによるCu−Zn合金層が大きく成長して
いた。図25からわかるように、Cu−Zn合金層と、
ボール電極とは、良好に密着しておらず、両者の間に隙
間が存在している。鉛有りの半田の場合には、このよう
なことは問題とならなかったことを考えると、このこと
は、鉛フリー半田に特有の問題かもしれない。図25に
おいて、Cu−Zn合金層が大きく成長したことは、1
50℃という高温条件によって、その成長速度が加速さ
れてしまうことに原因があるかもしれない。
【0104】したがって、ボール電極および半田ペース
トの何れかにZn組成を含む組み合わせにおいては、プ
リフラックス処理品では、Cu−Zn合金層の著しい成
長により接続強度の低下を生じることになる。逆に、当
該組み合わせにおいて、ランドにNi/Auメッキ処理
を行うと、Niメッキ上にZn組成が堆積することによ
って、接続強度が向上するものと思われる。
【0105】Ni/Auメッキ処理した場合のAuメッ
キ厚は、所定の範囲にすることが望ましい。具体的に述
べると、図6に示した構成において、実装基板2のラン
ド(導体配線)11a表面のNi/Auメッキ11bの
Au厚、および、BGAパッケージの接続ランド(裏面
電極)9a表面のNi/Auメッキ9bのAu厚は、例
えば、0を超え、0.5μm未満であることが好まし
い。Auは、Niの酸化を防止できればよいため、金フ
ラッシュの状態の厚さ(例えば、0.003μm)があ
れば十分である。製造プロセス上比較的容易に膜形成で
きるという観点を考慮すると、0.03μm以上にすれ
ばよい。実験によると、Au厚が0.5μm程度を超え
ると、半田中のZnとメッキのAuとによるAu−Zn
層の存在が確認されるケースが発生し、強度劣化がもた
らされることがわかった。したがって、Au厚は、0.
6μm未満、または、0.5μm以下にすることが好ま
しく、強度劣化の要因をより排除する観点からは、0.
3μm以下にすることが好適であり、0.03μm以下
にすることがさらに望ましい。なお、条件の選定を行え
ば、Au厚が例えば1μm程度でも、Au−Zn層によ
る影響を受けにくくすることができるものと思われる。
なお、Ni厚は、特に影響を及ぼさないので、製造条件
や規格に応じて適宜設定すればよい。例えば、3〜5μ
mにすればよく、典型的には5μm程度である。
【0106】図26から図29は、Au−Zn層の存在
が確認されたボール電極のSEM写真(断面)である。
図27は、図26の拡大写真であり、図29は、図28
の拡大写真である。これらの図では、Au厚が0.5μ
m程度を超える場合の例を示している。銅ランドとボー
ル電極との間のスジのようにみえる箇所を元素分析で解
析すると、そのスジはAu−Zn層であることがわかっ
た。また、このスジの部分には、Sn成分は実質的に存
在していなかった。なお、図26および図28中には、
ボール電極中のボイドが表示されている。
【0107】次に、耐熱疲労試験についての評価を説明
する。本願発明者は、BGAパッケージを実装基板にリ
フロー実装した後、気相式温度サイクル試験にて耐熱疲
労試験を行い、ボール電極と半田ペーストの各種組み合
わせについて耐熱性を評価した。気相式温度サイクル試
験は、−40℃を15分、そして+125℃を15分の
30分を1サイクルとし、接続抵抗を常時モニタリング
しながら破断サイクル数の測定を行った。
【0108】試験に用いたBGAパッケージの仕様を示
すと、次の通りである。BGAパッケージは、ディジー
チェーンサンプル(Daisy-chain sample)であり、パッ
ケージタイプは、プラスチックボールグリッドアレイ
(PBGA)である。パッケージサイズは31mmで、
ピン数は441で、そして、ボールピッチは1.27m
mである。Cuランドの直径は0.635mmであり、
ボール直径は0.76mmである。ランドの表面処理
は、Ni/Auメッキ処理である。リフローは、図23
に示したプロファイルにて行った。この耐熱疲労試験の
結果を表2に示す。
【0109】
【表2】
【0110】ボール電極は、Sn−8Zn−3Bi(S
n−Zn系)、Sn−3Ag−0.5Cu(Sn−Ag
−Cu系)、Sn−37Pb(Pb有り)のものを使用
し、半田ペーストも同様に3種のものを使用した。各組
み合わせにおいて使用したBGAパッケージのサンプル
数(N)は、9個であり、表中の数字は、故障サイクル
数を示し、表中の「−」は、2000サイクル以上にな
ったものを表している。
【0111】表2から、Sn−Zn系のボール電極に対
しては、Sn−Zn系の半田ペーストを用いるのが最も
良いことがわかる。それと比べると、Sn−3Ag−
0.5Cuの半田ペースト、および、Sn−37Pbの
半田ペーストとの相性は良いとはいえない。一方、Sn
−3Ag−0.5Cuのボール電極の場合は、Sn−3
Ag−0.5Cuの半田ペースト、および、Sn−37
Pbの半田ペーストとの相性は良いが、Sn−Zn系の
半田ペーストとの相性は悪い。
【0112】これらのことから、ボール電極と半田ペー
ストとの好適な相性があることが導き出せ、そして、鉛
フリー合金であっても、Sn−Ag−Cu系のボール電
極の知見を、そのまま、Sn−Zn系のボール電極に適
用し切れないことがわかる。この例においては、Sn−
Ag−Cu系のボール電極は、同種のSn−Ag−Cu
系の半田ペーストだけでなく、Sn−Pb系の半田ペー
ストに対する相性も良いのであるが、Sn−Zn系のボ
ール電極は、同種のSn−Zn系の半田ペーストに対す
る相性が特に良い。つまり、Sn−Zn系のボール電極
を用いる場合は、同一組成の半田ペースト(すなわち、
Sn−Zn系同士)を用いると、耐熱疲労特性の向上が
期待できる。
【0113】図30および図31は、溶融状態の半田ボ
ールのSEM写真(断面)を示している。図30は、S
n−Zn系のボール電極(Sn−8Zn−3Biボー
ル)と、Sn−Zn系の半田ペースト(Sn−8Zn−
3Biペースト)との組み合わせの写真であり、そし
て、図31は、Sn−Ag−Cu系のボール電極(Sn
−3Ag−0.5Cuボール)と、Sn−Zn系の半田
ペースト(Sn−8Zn−3Biペースト)との組み合
わせの写真である。なお、図31は、図32のトレース
図である。図32において、符号「1」はボール電極
で、「3」は、半田ペースト(クリーム半田)、「9」
「11」はランドである。
【0114】図30に示すように、Sn−Zn系同士の
場合には、ボール電極と半田ペーストとが完全に溶融混
合して、良好な状態となっている。一方、図31に示す
ように、Sn−Ag−Cu系とSn−Zn系との組み合
わせの場合、すなわち、ボールの融点と比較して、半田
ペーストの融点が低い組み合わせの場合には、ボール電
極は、溶融せずに半田ペーストの溶融のみで接合してい
る。図32では、その状態をより分かりやすく示してい
る。Sn−Ag−Cu系とSn−Zn系との組み合わせ
の場合では、このような半田ペーストのみの溶融による
接合状態が発生するので、表2に示したような結果とな
るのではないかと推測される。
【0115】BGAパッケージと実装基板とのリフロー
実装の条件は、BGAパッケージの供給を受けて、実装
基板に実装する側によって都合の良い条件に合わせて決
定されることが通常であり、言い換えると、BGAパッ
ケージのボール電極の融点に合わせるよりもむしろ、実
装基板上の半田ペースト(クリーム半田)の融点に合わ
せて決定されることが通常である。それゆえ、仮に、良
品のBGAパッケージを供給しても、図31および図3
2に示した状態の実装体が製造されてしまうと、結果と
して、不良の実装体が実現されてしまうことになりかね
ない。デバイスへのダメージを考慮して、低融点リフロ
ーを行いたいという実装メーカの要求下、鉛フリー半田
合金の中で比較的良く使用されているSn−Ag−Cu
系ハンダからなるボール電極を有するBGAパッケージ
に対しても、低融点のSn−Zn系半田ペーストを使用
する可能性は十分考えられる。特にパソコンのCPUに
代表されるように220℃までしか温度を加えることが
できない場合もあるので、BGAパッケージがCPU用
として適用された場合には、実装メーカは、おそらく、
低融点のSn−Zn系半田ペーストを使用する可能性が
高く、そして、Sn−Ag−Cu系ハンダの融点(約2
20℃)よりも、Sn−Zn系半田ペーストの融点(約
197℃)の温度に合わせてリフロープロファイルを設
定することもまた予想される。そのような場合、図31
および図32に示した現象が発生し得ることになると思
われる。
【0116】そのような現象の発生を回避し、BGAパ
ッケージのボール電極と実装基板上の半田ペーストと
が、実装体においてより完全に溶融混合するようにする
には、一方をSn−Znのものにするだけよりも、両者
をSn−Zn系同士にすることが望ましい。言い換える
と、比較的良く使用されているSn−Ag−Cu系ハン
ダからなるボール電極ではなく、Sn−Zn系ハンダか
らなるボール電極をBGAのボール電極として使用し、
ボール電極と半田ペーストとの両者をSn−Zn系とす
ることが好ましい。両者をSn−Zn系同士とした場合
の実装体における溶融半田ボールは、Sn−Zn系鉛フ
リー半田合金から構成されることになる。より具体的に
は、その溶融半田ボールは、少なくとも錫および亜鉛を
含み、かつ、鉛、銀、銅を実質的に含まないことにな
る。鉛、銀、銅を実質的に含まないとは、不純物レベル
を超える範囲で含まないことを意味し、例えば、500
ppm(質量ppm)以下しか含まないことを言うこと
とする。上述したように、Sn−Zn系鉛フリー半田合
金には、錫および亜鉛の他に、ビスマスまたはインジウ
ム、あるいはその両方を含有させてもよい。
【0117】次に、耐機械的曲げ試験についての評価を
説明する。耐機械的曲げ試験として携帯機器のボタン押
し込み操作時の繰り返しストレスを模倣した。具体的に
は、BGAパッケージを実装基板にリフロー実装した
後、図33(a)および(b)に示すように、曲げスパ
ン80mm、曲げ量2mmの曲げを加え、接続抵抗値が
初期値より±10%以上変動したサイクル数を寿命とし
た。その結果を下記表3に示す。なお、ボール電極と半
田ペーストとの組み合わせは、表2に示したものと同様
である。
【0118】
【表3】
【0119】表3中の「◎」「○」「×」は、それぞ
れ、平均寿命が現行水準(すなわち、Sn−37Pbの
ボール電極とSn−37Pbの半田ペーストとの組み合
わせの寿命)よりも優れるもの、同等もの、劣るものを
表している。表3中における具体的な往復曲げ回数(寿
命までの平均回数)を示すと次の通りである。 (1)ボール電極がSn−8Zn−3Biの場合 Sn−8Zn−3Biペースト; 500回以上(◎) Sn−3Ag−0.5Cuペースト; 約400回(◎) Sn−37Pbペースト; 約250回(○) (2)ボール電極がSn−3Ag−0.5Cuの場合 Sn−8Zn−3Biペースト; 約300回(○) Sn−3Ag−0.5Cuペースト; 約260回(○) Sn−37Pbペースト; 約300回(○) (3)ボール電極がSn−37Pbの場合 Sn−8Zn−3Biペースト; 約350回(◎) Sn−3Ag−0.5Cuペースト; 約200回(×) Sn−37Pbペースト; 約250回(○) 表3に示した結果からわかるように、Sn−Zn系同士
の組み合わせは、他の組み合わせよりも優れていること
が判明した。これは、図30に示すように、Sn−Zn
系同士の場合、ボール電極と半田ペーストとが完全に溶
融混合して、良好な溶融半田ボールになることに起因し
ていると思われる。
【0120】次に、BGAパッケージ側の配線電極(裏
面電極)に、ボール電極を5種類をリフロー実装にて溶
融接続した場合におけるボール電極の表面状態を観察
し、その結果を図34から図38に示す。図34から図
38は、それぞれ、Sn−8Zn−3Biボール電極、
Sn−9Znボール電極、Sn−9Zn−1Inボール
電極、Sn−3Ag−0.5Cuボール電極、Sn−3
7Pbボール電極の外観を表すSEM画像である。各図
の(a)、(b)、(c)は、それぞれ、35倍、10
0倍、500倍の倍率の画像である。リフローのピーク
温度は、半田ボールの融点+30℃とし、フラックス
は、鉛フリーボール(図34から図37)については、
アルファメタルズ RMA376EHLVのフラックス
を使用し、Sn−Pb共晶ボール(図38)について
は、千住金属529D−1のフラックスを使用した。な
お、図34から図38に示した外観は、ボール電極44
1個を有するBGAパッケージの100個(すなわち、
ボール電極44100個)を通じての傾向である。
【0121】図37および図38に示すように、Sn−
37Pbボール電極およびSn−3Ag−0.5Cuボ
ール電極は、比較的キメ細かく、ボール全体も真球に近
かった。一方、図34から図36に示すように、低融点
化を狙ったSn−Zn系ボール電極は、いずれも、表面
に凹凸が生じた。Sn−Zn系ボール電極のうち、Sn
−9Znボール電極では、特に凹みが激しかった(図3
5参照)。実際、レーザ照射による検査において、この
凹みによって、ボールの位置認識でエラーが発生した。
Sn−8Zn−3Biボール電極(図34参照)、Sn
−9Zn−1Inボール電極(図36参照)について
は、Sn−9Znボール電極と比べて、大きな凹みは発
生しなかった。したがって、レーザ照射によるボール認
識が可能となり、外観という観点からは、SnとZnと
だけからなるボール電極(例えば、Sn−9Zn組成)
よりも、Sn−9Zn組成に、BiまたはInを添加
(あるいは両方を添加)することが効果的であると思わ
れる。
【0122】Sn−9Zn組成に、BiまたはInを添
加すると凹みが減少するのは、その添加により共晶点か
らズレが生じて、それが要因となって、ボールが真球に
近くなり、凹みが減ったことになったのかもしれない。
また、リフロープロファイルを変更することにより、凹
みの減少を達成できる可能性もあるかもしれない。な
お、レーザ照射によるボール認識では、エラーが生じる
場合であっても、ボールの位置認識には、画像処理によ
る手法や、場合によっては目視による手法も採用できる
ので、そのような手法の採用を検討してもよい。
【0123】図34から図38に示したボール電極の外
観をより詳細に説明をすると、次の通りである。
【0124】図34に示したSn−8Zn−3Biボー
ル電極は、5種のボール電極中、最もシワが多く、図3
4(c)では、毛糸玉のようなスジがあることが判別で
きた。毛糸玉のようなスジは、Zn組成の部分かもしれ
ない。このボールは、真球に近いため、レーザ照射によ
る位置の識別は可能であった。また、引け巣と思われる
穴が確認された。ここで、「引け巣」とは、半田の表面
から内部にかけて形成される針状の結晶のようなもので
ある。
【0125】図35に示したSn−9Znボール電極
は、大きな凹みを有しており、この凹みにより、レーザ
照射による位置の識別でエラーが生じた。Sn−Zn系
であるのに、図34のようなスジは見られなかった。ま
た、引け巣と思われる穴が確認された。
【0126】図36に示したSn−9Zn−1Inボー
ル電極は、小さい凹みを有しているものの、全体的に真
球に近く、レーザ照射による位置の識別は可能であっ
た。
【0127】図37に示したSn−3Ag−0.5Cu
ボール電極は、全体的にキメが細かく、真球に近いせい
か、レーザ照射による位置の識別は可能であった。図3
4に見られたようなシワは見当たらなかった。そして、
引け巣と思われる穴が確認された。
【0128】図38に示したSn−37Pbボール電極
は、5種のうちで一番真球に近く、レーザ照射による位
置の識別は可能であった。引け巣と思われる穴が確認さ
れ、そして、放射状に延び得るシワが存在していた。
【0129】レーザ照射による位置の識別の観点から
は、Sn−8Zn−3Biボール電極、Sn−9Zn−
1Inボール電極、Sn−3Ag−0.5Cuボール電
極は、同レベルとみなすことができる。
【0130】次に、ボール電極のボイド観察について説
明する。温度サイクル試験投入前に、ボール電極のX線
透過写真を撮ったところ、ボール電極および半田ペース
トがSn−Pb共晶半田同士以外のほとんどの組み合わ
せにおいて、ボール内部にボイドが発生し、特に、ボー
ル電極および半田ペーストのいずれかにZnを含む組み
合わせにおいてボイドが多発した。
【0131】ボイドの観察を行ったボール電極と半田ペ
ーストとの組み合わせは、表2に示したものと同様であ
り、各組み合わせについてボイド発生率を示すと、次の
通りである。なお、ボイド発生率は、4410ボール中
に内部ボイドが発生する割合である。 (1)ボール電極がSn−8Zn−3Biの場合 Sn−8Zn−3Biペースト; 99.3% Sn−3Ag−0.5Cuペースト; 98.8% Sn−37Pbペースト; 100% (2)ボール電極がSn−3Ag−0.5Cuの場合 Sn−8Zn−3Biペースト; 51.9% Sn−3Ag−0.5Cuペースト; 96.8% Sn−37Pbペースト; 0.0% (3)ボール電極がSn−37Pbの場合 Sn−8Zn−3Biペースト; 96.2% Sn−3Ag−0.5Cuペースト; 48.5% Sn−37Pbペースト; 0.0% また、Zn系以外の組成のボイドは、小径で幾つか集ま
る傾向が見られたが、Zn系ボイドは大径でボール断面
積の半分以上を占めるものが多くみられた。基板実装前
のディジーチェーンサンプル(ボール電極を有するBG
Aパッケージであって、基板実装メーカに供給する前の
サンプル)では、ボイドは見られなかったことを考える
と、ボイド発生因子としては、リフロープロセスやフラ
ックスなどの諸条件に大きく関与していると思われる。
ボール電極、半田ペーストや半田組成の少なくとも一方
にZnを組成に含む場合、実際のデバイス(実装体)お
よび実装工程では、ボイドの発生が問題となると推測さ
れ、それゆえに、上記実施形態2に示した技術を用い
て、ボイドの発生を抑制または緩和することが非常に意
義を有することとなる。
【0132】
【発明の効果】本発明による半導体装置は、低融点の鉛
フリー半田合金から構成されたボール電極を備えてい
る。したがって、より低温度で半田接続を実行すること
ができ、その結果、半導体装置への熱的ダメージを防止
でき、接続信頼性の低下も回避できる。また、本発明に
よれば、半導体装置を実装基板に実装する際、ボール電
極に余分な空気を巻き込むこと無くはんだ接続を実行す
ることができるので、接続信頼性に優れた実装体を製造
することができる。
【0133】また、半導体装置が有するボール電極がS
n−Zn系鉛フリー半田合金から構成されている場合
に、実装基板上に設けられた導体配線上に、Sn−Zn
系鉛フリー半田合金から構成されたクリーム半田を供給
して、実装体を製造すると、実装体の信頼性を向上させ
ることができる。さらに、ボール電極およびクリーム半
田の少なくとも一方がSn−Zn系鉛フリー半田合金か
ら構成されている場合に、裏面電極および導体配線の表
面に、下層から順にニッケルメッキと金メッキとが形成
されていれば、プリフラックス処理した場合と比較し
て、信頼性に優れた実装体を実現することができる。
【図面の簡単な説明】
【図1】本発明による実施形態1にかかる半導体装置の
裏面を模式的に示す底面図である。
【図2】実施形態1にかかる半導体装置の側面を模式的
に示す側面図である。
【図3】実施形態1にかかる半導体装置の断面を模式的
に示す断面図である。
【図4】ボールシェア強度とリフローピーク温度との関
係を示すグラフである。
【図5】実施形態1の半導体装置と配線基板との構成を
示す側面図である。
【図6】実施形態1の半導体装置と配線基板との要部拡
大図である。
【図7】実施形態1にかかる半導体装置の裏面を模式的
に示す底面図である。
【図8】実施形態1にかかる半導体装置の改変例の断面
を模式的に示す断面図である。
【図9】ボール電極周辺を示す要部拡大図である。
【図10】(a)は、実施形態1にかかる半導体装置の
改変例の構成を模式的に示す斜視図であり、(b)は、
B−B線に沿った断面図である。
【図11】シェア強度測定装置の構成を模式的に示す図
である。
【図12】(a)および(b)は、シェア強度測定方法
を説明するための工程図である。
【図13】シェア強度の測定結果を示すグラフである。
【図14】ボール電極およびクリーム半田の周辺を示す
要部拡大図である。
【図15】(a)〜(d)は、ボイド32の発生機構を
説明するための図である。
【図16】(a)は、クリーム半田周辺の構造を模式的
に示す断面図であり、(b)は、クリーム半田のパター
ンを示す平面図
【図17】(a)および(b)は、クリーム半田のパタ
ーンを示す平面図である。
【図18】ボール電極および金属突起の周辺を示す要部
拡大図である。
【図19】Sn−8Zn−3Biペーストを用いた場合
におけるボールシェア強度試験の結果を示すグラフであ
る。
【図20】Sn−3Ag−0.5Cuペーストを用いた
場合におけるボールシェア強度試験の結果を示すグラフ
である。
【図21】Sn−37Pbペーストを用いた場合におけ
るボールシェア強度試験の結果を示すグラフである。
【図22】ペーストを用いずに、フラックスのみでリフ
ロー接続した場合におけるボールシェア強度試験の結果
を示すグラフである。
【図23】リフローのプロファイルを示すグラフであ
る。
【図24】Ni/Auメッキ処理をした場合におけるサ
ンプルの接合部分のSEM画像を示す図面代用写真であ
る。
【図25】プリフラックス処理をした場合におけるサン
プルの接合部分のSEM画像を示す図面代用写真であ
る。
【図26】ボール電極のSEM画像を示す図面代用写真
である。
【図27】図26の一部を拡大した画像を示す図面代用
写真である。
【図28】ボール電極のSEM画像を示す図面代用写真
である。
【図29】図28の一部を拡大した画像を示す図面代用
写真である。
【図30】Sn−Zn系同士の組み合わせについての溶
融状態の半田ボールのSEM画像を示す図面代用写真で
ある。
【図31】Sn−Ag−Cu系とSn−Zn系との組み
合わせについての溶融状態の半田ボールのSEM画像を
示す図面代用写真である。
【図32】図31のトレース図である。
【図33】(a)および(b)は、耐機械的曲げ試験の
手法を説明するための図である。
【図34】(a)から(c)は、Sn−8Zn−3Bi
ボール電極の外観を撮影したSEM画像を示す図面代用
写真である。
【図35】(a)から(c)は、Sn−9Znボール電
極の外観を撮影したSEM画像を示す図面代用写真であ
る。
【図36】(a)から(c)は、Sn−9Zn−1In
ボール電極の外観を撮影したSEM画像を示す図面代用
写真である。
【図37】(a)から(c)は、Sn−3Ag−0.5
Cuボール電極の外観を撮影したSEM画像を示す図面
代用写真である。
【図38】(a)から(c)は、Sn−37Pbボール
電極の外観を撮影したSEM画像を示す図面代用写真で
ある。
【符号の説明】
1 ボール電極 2 実装基板 3 クリーム半田 4 配線基板 5 半導体素子 6 モールド材 7 パッケージ中央付近 8 金属細線 8’突起電極 9 配線電極 9a 配線電極 9b 表面処理(メッキなど) 10 ソルダーレジスト 11 導体配線(配線電極またはランド) 11a 導体配線 11b 表面処理(メッキなど) 12 金属突起 50 シェア強度測定装置 51 ボールシェアセンサ 52 シェアツール 53 ステージ 61 半田ボール(ボール電極) 62 クリーム半田またはフラックス 63 実装基板 100 半導体装置(BGAパッケージ) 106 素子電極 107 半導体素子(半導体チップ) 108 樹脂層 109 配線層 110 ランド 111 ソルダーレジスト 112 ボール電極 200 半導体装置(BGAパッケージ)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大森 弘治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 實盛 健郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (33)

    【特許請求の範囲】
  1. 【請求項1】 複数の素子電極を有する半導体素子と、 前記複数の素子電極の少なくとも1つに電気的に接続さ
    れたボール電極とを備え、 前記ボール電極は、7〜9.5重量%の亜鉛を含み、残
    りが錫であるSn−Zn系鉛フリー半田合金から構成さ
    れている、半導体装置。
  2. 【請求項2】 複数の素子電極を有する半導体素子と、 前記複数の素子電極の少なくとも1つに電気的に接続さ
    れたボール電極とを備え、 前記ボール電極は、7〜9.5重量%の亜鉛と、1〜5
    重量%のビスマスとを含み、残りが錫であるSn−Zn
    系鉛フリー半田合金から構成されている、半導体装置。
  3. 【請求項3】 複数の素子電極を有する半導体素子と、 前記複数の素子電極の少なくとも1つに電気的に接続さ
    れたボール電極とを備え、 前記ボール電極は、7〜9.5重量%の亜鉛と、1〜5
    重量%のインジウムとを含み、残りが錫であるSn−Z
    n系鉛フリー半田合金から構成されている、半導体装
    置。
  4. 【請求項4】 複数の素子電極を有する半導体素子と、 前記複数の素子電極の少なくとも1つに電気的に接続さ
    れたボール電極とを備え、 前記ボール電極は、7〜9.5重量%の亜鉛と、1〜4
    重量%のビスマスと、1〜4重量%のインジウムとを含
    み、残りが錫であるSn−Zn系鉛フリー半田合金から
    構成されている、半導体装置。
  5. 【請求項5】 複数の素子電極を有する半導体素子と、 前記複数の素子電極の少なくとも1つに電気的に接続さ
    れたボール電極とを備え、 前記ボール電極は、鉛フリー半田合金から構成されてお
    り、 前記鉛フリー半田合金の融点は、180℃以上200℃
    以下であることを特徴とする、半導体装置。
  6. 【請求項6】 前記鉛フリー半田合金は、鉛フリー合金
    の状態図において、液相−固相共存領域を有する合金で
    ある、請求項5に記載の半導体装置。
  7. 【請求項7】 前記半導体装置を実装基板に実装する実
    装面には、前記ボール電極を含む複数のボール電極が二
    次元的に配列されている、請求項1から6の何れか一つ
    に記載の半導体装置。
  8. 【請求項8】 前記二次元的に配列された前記複数のボ
    ール電極のうち、少なくとも中央部に位置するものは、
    前記ボール電極である、請求項7に記載の半導体装置。
  9. 【請求項9】 前記二次元的に配列された前記複数のボ
    ール電極のそれぞれは、全部、前記ボール電極である、
    請求項7に記載の半導体装置。
  10. 【請求項10】 前記ボール電極と前記少なくとも1つ
    の素子電極とは、配線基板を介して電気的に接続されて
    おり、 前記配線基板の表面に、前記半導体素子が接合されてお
    り、 前記配線基板の裏面に、前記ボール電極が設けられてい
    る、請求項1から9のいずれか一つに記載の半導体装
    置。
  11. 【請求項11】 前記配線基板の前記表面には、複数の
    配線電極が形成されており、 前記複数の素子電極は、前記半導体素子が前記配線基板
    に接合する面に設けられており、 前記複数の素子電極のそれぞれと、それに対応する配線
    電極とは、突起電極を介して互いに電気的に接続されて
    いる、請求項10に記載の半導体装置。
  12. 【請求項12】 前記配線基板の前記表面には、複数の
    配線電極が形成されており、 前記複数の素子電極は、前記半導体素子が前記配線基板
    に接合する面とは異なる面に設けられており、 前記複数の素子電極のそれぞれと、それに対応する配線
    電極とは、金属細線を介して互いに電気的に接続されて
    いる、請求項10に記載の半導体装置。
  13. 【請求項13】 前記配線基板は、有機材料から構成さ
    れており、 前記配線基板の前記裏面には、前記ボール電極が設けら
    れる位置に裏面電極が形成されており、 前記裏面電極は、フラックス処理が施された構成、また
    は、下層から順にニッケルメッキと金メッキとが形成さ
    れた構成を有している、請求項10から12の何れか一
    つに記載の半導体装置。
  14. 【請求項14】 前記配線基板は、セラミック材料から
    構成されており、 前記配線基板の前記裏面には、前記ボール電極が設けら
    れる位置に裏面電極が形成されており、 前記裏面電極上には、下層から順に、ニッケルメッキと
    金メッキとが形成されており、その上に、前記ボール電
    極が載置されている、請求項10から12の何れか一つ
    に記載の半導体装置。
  15. 【請求項15】 前記複数の素子電極が形成された前記
    半導体素子の主面上に、前記複数の素子電極のそれぞれ
    を露出するように絶縁層が形成されており、 前記絶縁層上には、前記複数の素子電極の少なくとも1
    つに電気的に接続された配線層が形成されており、 前記ボール電極は、前記配線層の一部に載置されてい
    る、請求項1から9の何れか一つに記載の半導体装置。
  16. 【請求項16】 前記絶縁層は、低弾性率の樹脂から構
    成された弾性体層である、請求項15に記載の半導体装
    置。
  17. 【請求項17】 前記ボール電極と前記少なくとも1つ
    の素子電極とは、銅系または鉄系リードフレームを介し
    て電気的に接続されており、 前記半導体素子は、前記リードフレームの一部に接合さ
    れており、 前記リードフレームのうち、前記ボール電極が設けられ
    る部位には、裏面電極が形成されており、 前記裏面電極上には、ニッケルメッキとパラジウムメッ
    キと金メッキとが下層から形成されており、そして、そ
    の上に、前記ボール電極が載置されている、請求項1か
    ら9の何れか一つに記載の半導体装置。
  18. 【請求項18】 前記ボール電極と前記少なくとも1つ
    の素子電極とは、銅系または鉄系リードフレームを介し
    て電気的に接続されており、 前記半導体素子は、前記リードフレームの一部に接合さ
    れており、 前記リードフレームのうち、前記ボール電極が設けられ
    る部位には、裏面電極が形成されており、 前記裏面電極上には、錫およびビスマスからなる合金メ
    ッキが形成されており、そして、その上に、前記ボール
    電極が載置されている、請求項1から9の何れか一つに
    記載の半導体装置。
  19. 【請求項19】 ボール電極を有する半導体装置を実装
    基板にリフロー実装する半導体装置の実装方法であっ
    て、 前記実装基板上に設けられた導体配線のうち、前記ボー
    ル電極が接触することとなる位置の周囲の部位上に、前
    記導体配線と接触したときの前記ボール電極に接触しな
    いように、クリーム半田を塗布する工程(a)と、 前記実装基板の前記導体配線上に、前記ボール電極を接
    触させる工程(b)と、 前記半導体装置および前記実装基板を、高温雰囲気のリ
    フロー槽中に通す工程(c)とを包含し、 前記工程(c)において、前記ボール電極が前記クリー
    ム半田よりも先または同時に溶融して、前記ボール電極
    と前記導体配線とが接続される、半導体装置の実装方
    法。
  20. 【請求項20】 前記工程(a)において、前記クリー
    ム半田は、前記導体配線上において略円環状に塗布され
    る、請求項19に記載の半導体装置の実装方法。
  21. 【請求項21】 前記クリーム半田の塗布が連続的でな
    く、少なくとも一箇所以上の間隙が存在する、請求項1
    9または20に記載の半導体装置の実装方法。
  22. 【請求項22】 ボール電極を有する半導体装置を実装
    基板に実装する、半導体装置の実装方法であって、 前記ボール電極は、液相−固相共存領域を有する半田合
    金からなり、 前記実装基板は、金属突起が設けられた導体配線を有し
    ており、 前記ボール電極を、前記金属突起に突き刺し、それによ
    って、前記ボール電極に余分な空気を巻き込むこと無く
    はんだ接続を実行する、半導体装置の実装方法。
  23. 【請求項23】 前記ボール電極は、鉛フリー半田合金
    から構成されている、請求項19から22の何れか一つ
    に記載の半導体装置の実装方法。
  24. 【請求項24】 ボール電極を有する半導体装置を実装
    基板に実装する半導体装置の実装方法であって、 請求項1から4の何れか一つに記載の半導体装置を用意
    する工程と、 前記実装基板上に設けられた導体配線上に、Sn−Zn
    系鉛フリー半田合金から構成されたクリーム半田を供給
    する工程と、 前記ボール電極と前記クリーム半田を接触させる工程
    と、 前記半導体装置および前記実装基板を、高温雰囲気のリ
    フロー槽に通す工程とを包含する、半導体装置の実装方
    法。
  25. 【請求項25】 前記クリーム半田が供給される前記導
    体配線の表面には、下層から順にニッケルメッキと金メ
    ッキとが形成されている、請求項24に記載の半導体装
    置の実装方法。
  26. 【請求項26】 複数のボール電極が二次元的に配列さ
    れたBGA型の半導体装置が、前記複数のボール電極の
    それぞれに対応する配線電極を備えた実装基板に実装さ
    れた実装体の製造方法であって、 前記複数のボール電極のそれぞれが、融点180℃以上
    200℃以下の鉛フリー半田合金から構成されているB
    GA型の半導体装置と、前記実装基板とを用意する工程
    と、 前記半導体装置の各ボール電極が前記配線電極に接触し
    たときに、当該各ボール電極に接触しないような略円環
    状の形状を有するクリーム半田を前記配線電極上に塗布
    する工程と、 前記半導体装置の各ボール電極を前記配線電極に接触さ
    せる工程と、 塗布された前記クリーム半田よりも、先または同時に各
    ボール電極を溶融させて、はんだ接続をする工程とを包
    含する、実装体の製造方法。
  27. 【請求項27】 複数のボール電極が二次元的に配列さ
    れたBGA型の半導体装置が、前記複数のボール電極の
    それぞれに対応する配線電極を備えた実装基板に実装さ
    れた実装体の製造方法であって、 前記複数のボール電極のそれぞれが、鉛フリー合金の状
    態図において、液相−固相共存領域を有する鉛フリー半
    田合金から構成されているBGA型の半導体装置を用意
    する工程と、 前記配線電極上に金属突起が設けられた前記実装基板を
    用意する工程と、 前記半導体装置の各ボール電極に前記金属突起を突き刺
    して、各ボール電極と前記配線電極とを接触させた状態
    で、はんだ接続をする工程とを包含する、実装体の製造
    方法。
  28. 【請求項28】 ボール電極を有する半導体装置が実装
    基板に実装されてなる実装体であって、 前記半導体装置は、請求項1から4の何れか一つに記載
    の半導体装置であり、 前記実装基板は、前記半導体装置の前記ボール電極に対
    応して配置された導体配線を有しており、 前記導体配線上に付与されたクリーム半田と、前記半導
    体装置の前記ボール電極とが溶融して形成された半田ボ
    ールによって、前記半導体装置と前記実装基板とは互い
    に電気的に接続されており、 前記クリーム半田は、Sn−Zn系鉛フリー半田合金か
    ら構成されている、実装体。
  29. 【請求項29】 ボール電極を有する半導体装置が実装
    基板に実装されてなる実装体であって、 前記半導体装置は、請求項1から4の何れか一つに記載
    の半導体装置であり、 前記実装基板は、前記半導体装置の前記ボール電極に対
    応して配置された導体配線を有しており、 前記導体配線上に付与されたクリーム半田と、前記半導
    体装置の前記ボール電極とが溶融して形成された半田ボ
    ールによって、前記半導体装置と前記実装基板とは互い
    に電気的に接続されており、 前記半田ボールは、Sn−Zn系鉛フリー半田合金から
    構成されている、実装体。
  30. 【請求項30】 前記半田ボールは、少なくとも錫およ
    び亜鉛を含み、かつ、鉛、銀、銅を実質的に含まない、
    請求項29に記載の実装体。
  31. 【請求項31】 前記半田ボールは、さらに、ビスマス
    およびインジウムの少なくとも一方を含む、請求項30
    に記載の実装体。
  32. 【請求項32】 ボール電極を有する半導体装置が実装
    基板に実装されてなる実装体であって、 前記半導体装置は、請求項1から4の何れか一つに記載
    の半導体装置であり、そして、前記半導体装置が有する
    前記ボール電極と前記少なくとも1つの素子電極とは、
    配線基板を介して電気的に接続されており、 前記配線基板の裏面に、前記ボール電極が設けられてお
    り、 前記配線基板の前記裏面には、前記ボール電極が設けら
    れる位置に裏面電極が形成されており、 前記裏面電極は、下層から順にニッケルメッキと金メッ
    キとが形成された構成を有しており、 前記実装基板は、前記ボール電極に対応して配置された
    導体配線を有しており、 前記導体配線のうち、クリーム半田が供給される部分の
    表面には、下層から順にニッケルメッキと金メッキとが
    形成されている、実装体。
  33. 【請求項33】 前記クリーム半田は、Sn−Zn系鉛
    フリー半田合金から構成されている、請求項32に記載
    の実装体。
JP2002020762A 2001-10-01 2002-01-29 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法 Pending JP2003234433A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002020762A JP2003234433A (ja) 2001-10-01 2002-01-29 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法
TW91122028A TW577131B (en) 2001-10-01 2002-09-25 Semiconductor device, semiconductor packaging method, assembly and method for fabricating the same
EP20020022210 EP1298726A3 (en) 2001-10-01 2002-10-01 Solder composition for semiconductor bumps
US10/260,400 US6853077B2 (en) 2001-10-01 2002-10-01 Semiconductor device, semiconductor packaging method, assembly and method for fabricating the same
KR20020059689A KR100559611B1 (ko) 2001-10-01 2002-10-01 반도체장치, 반도체장치의 실장방법, 및 실장체와 그제조방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001305480 2001-10-01
JP2001-305480 2001-10-01
JP2002020762A JP2003234433A (ja) 2001-10-01 2002-01-29 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004117278A Division JP2004221617A (ja) 2001-10-01 2004-04-12 半導体装置の実装方法

Publications (1)

Publication Number Publication Date
JP2003234433A true JP2003234433A (ja) 2003-08-22

Family

ID=26623545

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002020762A Pending JP2003234433A (ja) 2001-10-01 2002-01-29 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法

Country Status (5)

Country Link
US (1) US6853077B2 (ja)
EP (1) EP1298726A3 (ja)
JP (1) JP2003234433A (ja)
KR (1) KR100559611B1 (ja)
TW (1) TW577131B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003198116A (ja) * 2001-12-28 2003-07-11 Matsushita Electric Ind Co Ltd はんだ付け方法および接合構造体
JP4143478B2 (ja) * 2002-10-02 2008-09-03 アルプス電気株式会社 はんだ接続構造および電子部品のはんだ接続方法
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
JP2004241542A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
US7111771B2 (en) * 2003-03-31 2006-09-26 Intel Corporation Solders with surfactant-refined grain sizes, solder bumps made thereof, and methods of making same
JP4329532B2 (ja) * 2003-07-15 2009-09-09 日立電線株式会社 平角導体及びその製造方法並びにリード線
JP2005095977A (ja) * 2003-08-26 2005-04-14 Sanyo Electric Co Ltd 回路装置
JP4568719B2 (ja) * 2004-03-24 2010-10-27 コーア株式会社 電子部品
US20060113683A1 (en) * 2004-09-07 2006-06-01 Nancy Dean Doped alloys for electrical interconnects, methods of production and uses thereof
US20060147683A1 (en) * 2004-12-30 2006-07-06 Harima Chemicals, Inc. Flux for soldering and circuit board
JP2006210566A (ja) * 2005-01-27 2006-08-10 Akita Denshi Systems:Kk 半導体装置
DE102005006281B4 (de) 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
JP4171492B2 (ja) * 2005-04-22 2008-10-22 松下電器産業株式会社 半導体装置およびその製造方法
JP4799997B2 (ja) * 2005-10-25 2011-10-26 富士通株式会社 電子機器用プリント板の製造方法およびこれを用いた電子機器
EP2005487B1 (en) * 2005-11-25 2011-06-22 Israel Aerospace Industries Ltd. System and method for producing a solar cell array
EP2272794A1 (en) * 2006-07-14 2011-01-12 STMicroelectronics S.r.l. Semiconductor package substrate, in particular for MEMS devices
CN1974108B (zh) * 2006-08-21 2011-02-09 南昌大学 亚共晶锡锌合金基无铅钎料
KR100848887B1 (ko) * 2007-08-27 2008-07-29 삼성전기주식회사 메탈 마스크의 표면처리방법 및 이를 이용한 범핑 방법
JP5339968B2 (ja) * 2009-03-04 2013-11-13 パナソニック株式会社 実装構造体及びモータ
CN104737630B (zh) * 2012-10-15 2016-02-03 千住金属工业株式会社 低温焊膏的焊接方法
JP6387522B2 (ja) * 2014-12-03 2018-09-12 パナソニックIpマネジメント株式会社 実装構造体
US11830746B2 (en) * 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06344181A (ja) * 1993-04-30 1994-12-20 American Teleph & Telegr Co <Att> 改良された力学的性質を持つPbを含まない半田
JPH08323495A (ja) * 1995-03-31 1996-12-10 Hitachi Ltd 鉛フリーはんだ及びそれを用いた実装品
JPH0919792A (ja) * 1995-06-30 1997-01-21 Samsung Electro Mech Co Ltd 機械的特性が優れた無鉛半田
JPH09206983A (ja) * 1996-02-02 1997-08-12 Sony Corp はんだ材料
JP2000183229A (ja) * 1998-12-16 2000-06-30 Hyundai Electronics Ind Co Ltd チップスケ―ルパッケ―ジ
JP2000332403A (ja) * 1999-05-25 2000-11-30 Fujitsu Ltd 電子部品の実装構造及び電子部品の実装方法
JP2001118959A (ja) * 1999-08-06 2001-04-27 Toppan Printing Co Ltd 接続端子及びそれを用いた半導体装置
JP2001156207A (ja) * 1999-11-26 2001-06-08 Toshiba Corp バンプ接合体及び電子部品
JP2002313983A (ja) * 2001-04-11 2002-10-25 Hitachi Ltd 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51138561A (en) 1975-05-27 1976-11-30 Asahi Glass Co Ltd Soldering method of oxidized metal surface
JPS5711793A (en) 1980-06-26 1982-01-21 Dainichi Nippon Cables Ltd Solder for aluminium
JPS5942197A (ja) 1982-08-31 1984-03-08 Matsushita Electric Works Ltd 半田
US5242658A (en) * 1992-07-07 1993-09-07 The Indium Corporation Of America Lead-free alloy containing tin, zinc and indium
US5455004A (en) 1993-10-25 1995-10-03 The Indium Corporation Of America Lead-free alloy containing tin, zinc, indium and bismuth
GB9400384D0 (en) * 1994-01-11 1994-03-09 Inmos Ltd Circuit connection in an electrical assembly
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
JP3340021B2 (ja) * 1996-03-22 2002-10-28 千住金属工業株式会社 鉛フリーはんだ合金
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
JP3446798B2 (ja) 1996-11-29 2003-09-16 日本特殊陶業株式会社 接合バンプ付き配線基板
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP3306007B2 (ja) 1998-06-30 2002-07-24 株式会社東芝 ハンダ材
EP1099507B1 (en) * 1998-07-02 2006-10-25 Matsushita Electric Industrial Co., Ltd. Solder powder and method for preparing the same and solder paste
JP4138965B2 (ja) * 1998-10-01 2008-08-27 三井金属鉱業株式会社 無鉛ハンダ粉及びその製造方法
JP2000326088A (ja) 1999-03-16 2000-11-28 Nippon Sheet Glass Co Ltd 無鉛ハンダ
JP2001150179A (ja) 1999-11-26 2001-06-05 Nippon Handa Kk クリームはんだおよびそれを用いた接着方法
US6657124B2 (en) * 1999-12-03 2003-12-02 Tony H. Ho Advanced electronic package
TW516984B (en) * 1999-12-28 2003-01-11 Toshiba Corp Solder material, device using the same and manufacturing process thereof
US6517602B2 (en) * 2000-03-14 2003-02-11 Hitachi Metals, Ltd Solder ball and method for producing same
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP4438974B2 (ja) * 2000-10-05 2010-03-24 千住金属工業株式会社 ソルダペ−スト
US6361626B1 (en) 2000-10-24 2002-03-26 Fujitsu Limited Solder alloy and soldered bond
JP3800977B2 (ja) * 2001-04-11 2006-07-26 株式会社日立製作所 Zn−Al系はんだを用いた製品

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06344181A (ja) * 1993-04-30 1994-12-20 American Teleph & Telegr Co <Att> 改良された力学的性質を持つPbを含まない半田
JPH08323495A (ja) * 1995-03-31 1996-12-10 Hitachi Ltd 鉛フリーはんだ及びそれを用いた実装品
JPH0919792A (ja) * 1995-06-30 1997-01-21 Samsung Electro Mech Co Ltd 機械的特性が優れた無鉛半田
JPH09206983A (ja) * 1996-02-02 1997-08-12 Sony Corp はんだ材料
JP2000183229A (ja) * 1998-12-16 2000-06-30 Hyundai Electronics Ind Co Ltd チップスケ―ルパッケ―ジ
JP2000332403A (ja) * 1999-05-25 2000-11-30 Fujitsu Ltd 電子部品の実装構造及び電子部品の実装方法
JP2001118959A (ja) * 1999-08-06 2001-04-27 Toppan Printing Co Ltd 接続端子及びそれを用いた半導体装置
JP2001156207A (ja) * 1999-11-26 2001-06-08 Toshiba Corp バンプ接合体及び電子部品
JP2002313983A (ja) * 2001-04-11 2002-10-25 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
EP1298726A3 (en) 2007-03-14
KR100559611B1 (ko) 2006-03-10
TW577131B (en) 2004-02-21
US6853077B2 (en) 2005-02-08
US20030089923A1 (en) 2003-05-15
KR20030028430A (ko) 2003-04-08
EP1298726A2 (en) 2003-04-02

Similar Documents

Publication Publication Date Title
JP2003234433A (ja) 半導体装置、半導体装置の実装方法、ならびに実装体およびその製造方法
TWI392750B (zh) Lead-free solder alloy
KR101233926B1 (ko) 솔더 페이스트
JP5045673B2 (ja) 機能部品用リッドとその製造方法
Strauss SMT soldering handbook
WO2010122764A1 (ja) はんだ材料および電子部品接合体
WO2013132942A1 (ja) 接合方法、接合構造体およびその製造方法
US20070158391A1 (en) Method for joining electronic parts finished with nickel and electronic parts finished with electroless nickel
JP3925554B2 (ja) 鉛フリーはんだボール
US20030178476A1 (en) Solder paste, electronic -component assembly and soldering method
JP4392020B2 (ja) 鉛フリーはんだボール
WO2018046763A1 (en) Lead-free solder alloy comprising sn, bi and at least one of mn, sb, cu and its use for soldering an electronic component to a substrate
US6630251B1 (en) Leach-resistant solder alloys for silver-based thick-film conductors
JP2003112285A (ja) ソルダーペースト
JP2004241542A (ja) はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
JP2004148372A (ja) 鉛フリーはんだおよびはんだ付け物品
JP2005340275A (ja) 電子部品接合体、その製造方法、およびそれを含む電子装置
Taguchi et al. Lead free interfacial structures and their relationship to Au plating including accelerated thermal cycle testing of non-leaden BGA spheres
JP6936351B2 (ja) 成形はんだの製造方法
JP2008147375A (ja) 半導体装置、回路配線基板及び半導体装置の製造方法
JP2004221617A (ja) 半導体装置の実装方法
JP3867116B2 (ja) はんだ付け用フラックス
JPH0985484A (ja) 鉛フリーはんだとそれを用いた実装方法及び実装品
JP6543890B2 (ja) 高温はんだ合金
JP6267427B2 (ja) はんだ付け方法及び実装基板

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040412

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041228

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050201

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20050311