KR20030028430A - 반도체장치, 반도체장치의 실장방법, 및 실장체와 그제조방법 - Google Patents

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Abstract

본 발명은 열적 손상을 방지할 수 있으며 우수한 접속 신뢰성을 갖는 Pb프리 볼 전극을 구비한 반도체장치를 제공하는 것이다.
복수의 소자전극을 갖는 반도체소자(5)와, 복수 소자전극의 적어도 1 개에 전기적으로 접속된 볼 전극(1)을 구비한 반도체장치(100)이다. 볼 전극(1)은 7~9.5 중량%의 아연을 함유하며, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성된다.

Description

반도체장치, 반도체장치의 실장방법, 및 실장체와 그 제조방법 {SEMICONDUCTOR DEVICE, SEMICONDUCTOR PACKAGING METHOD, ASSEMBLY AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치, 반도체장치의 실장방법, 및 실장체의 제조방법에 관한 것이며, 특히 복수의 볼 전극이 2 차원적으로 배열된 BGA(Ball Grid Array)형 반도체장치에 관한 것이다.
반도체장치 및 이를 이용한 기판실장에 있어서는, 땜 접속이 불가결하다. 현재도 주석-납 공정(eutectic) 땜납합금이 광범위에 걸쳐 이용되고 있다. 땜 접속에, 주석-납 공정땜납 합금이 이용되는 이유로서, 다음과 같은 점을 들 수 있다.
우선 주석-납 공정땜납 합금의 공정점이 낮은 점이다. 반도체장치 자체의 내열온도는 물론, 기판실장 시 사용되는 프린트 배선판의 내열온도와 비교해도 주석-납 공정땜납 합금은 저온에서 융점에 달한다. 때문에 주석-납 공정땜납 합금을 이용하면, 반도체장치 및 프린트 배선판에 열적 손상을 주는 일없이 납땜접속이 가능하다. 또 하나의 이유로서, 주석-납 공정땜납 합금은 접합 신뢰성이 우수하다는 점을 들 수 있다. 확실한 동작을 보증할뿐더러 접합 신뢰성이 우수하다는 것은 중요한 포인트가 된다.
그러나 근년, 지구환경문제에 대하여, 납을 포함하는 제품의 재검토나 대체가 실행되고 있다. 즉 산성비에 의해 납이 용출되어 지하수를 오염시키고, 그 지하수를 마심으로써 인체에 혈액장애나 중추신경장애를 일으키는 것으로 알려져, 납을함유하지 않는 땜이 주목받고 있다.
납을 함유하지 않는 땜합금(이하, "Pb프리 땜합금"이라 칭함)은, 수년 들어 비약적으로 연구되고 있으며, 성분 종류와 그 배합률의 조합으로 무한에 가까운 종류의 땜합금이 개발되고 있다. 이 점에서 반도체장치의 공급측인 반도체장치 제조회사의 땜합금 조성과, 반도체장치의 수요측인 세트 조립회사의 땜합금 조성이 다른 경우가 많다.
땜합금 조성이 다른 경우라도, 예를 들어 전해도금과 같이, 반도체장치 쪽의 땜합금이 매우 소량으로 세트기판 쪽의 땜합금 크림량에 비해 극단적으로 적은 경우에는, 서로 다른 땜합금 조성에 의한 영향은 발생하기 어렵다고 한다. 그러나 예를 들어 땜합금 볼 전극을 갖는 볼 그리드 어레이 패키지(이하 "BGA 실장"이라 함)의 경우, 그 땜합금 볼 전극은 실장기판 쪽의 크림땜량과 거의 동질량, 동체적이 되므로, 서로 다른 땜합금 조성에 의한 영향이 크게 발생한다. 즉 리플로 용기에 의한 BGA실장체 땜 접속 시, 서로 다른 합금으로는 융점이 다르기 때문에, 땜합금 볼 전극과 실장기판 쪽 크림땜 사이에 기포가 생겨 보이드가 발생하고, 접속 신뢰성 저하로 이어진다는 현상이 일어난다.
현재, Pb프리 땜합금에 있어서는 특히, Sn-Ag-Cu계 땜이 활발하게 연구 개발되고 있으며, 그밖에 Sn-Ag-Cu-Bi계 땜도 연구 개발되고 있다. 또 이들 Pb프리 땜합금으로 된 크림땜도 실용화되었으며, Sn-Ag-Cu계 땜의 땜 금속 볼의 개발도 행해지고 있다. 한편 연구개발이 활발한 Sn-Ag-Cu계 땜, Sn-Ag-Cu-Bi계 땜과는 별도로, 산화되기 쉬운 결점이 있기는 하지만 용융 온도가 비교적 낮다는 장점을 갖는 Sn-Zn계 땜의 연구도 행해지며, Sn-Zn계 크림땜도 개발되고 있다. 단 Sn-Zn계 땜으로 된 땜 금속 볼 전극은, 아직 존재하지 않는 것이 현 실정이다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 그 주된 목적은 보다 저온에서 땜 접속이 실행 가능하고 우수한 접속 신뢰성을 갖는, Pb프리 볼 전극을 구비한 반도체장치에 있다. 또 본 발명의 다른 목적은, 접속 신뢰성이 우수한 반도체장치의 실장방법 및 실장체를 제공하는 것이다.
도 1은 본 발명에 의한 제 1 실시예에 관한 반도체장치의 이면을 모식적으로 나타내는 저면도.
도 2는 제 1 실시예에 관한 반도체장치의 측면을 모식적으로 나타내는 측면도.
도 3은 제 1 실시예에 관한 반도체장치의 단면을 모식적으로 나타내는 단면도.
도 4는 볼 전단강도와 리플로 피크 온도의 관계를 나타내는 그래프.
도 5는 제 1 실시예의 반도체장치와 배선기판의 구성을 나타내는 측면도.
도 6은 제 1 실시예의 반도체장치와 배선기판의 주요부 확대도.
도 7은 제 1 실시예에 관한 반도체장치의 이면을 모식적으로 나타내는 저면도.
도 8은 제 1 실시예에 관한 반도체장치의 개변예 단면을 모식적으로 나타내는 단면도.
도 9는 볼 전극 주변을 나타내는 주요부 확대도.
도 10의 (a)는 제 1 실시예에 관한 반도체장치 개변예의 구성을 모식적으로 나타내는 사시도이며, (b)는 B-B선을 따른 단면도.
도 11은 전단강도 측정장치의 구성을 모식적으로 나타낸 도면.
도 12의 (a) 및 (b)는, 전단강도 측정방법을 설명하기 위한 공정도.
도 13은 전단강도 측정결과를 나타내는 그래프.
도 14는 볼 전극 및 크림땜 주변을 나타내는 주요부 확대도.
도 15의 (a)~(d)는 보이드(32) 발생기구를 설명하기 위한 도.
도 16의 (a)는 크림땜 주변의 구조를 모식적으로 나타낸 단면도이며, (b)는 크림땜의 패턴을 나타내는 평면도.
도 17의 (a) 및 (b)는 크림땜의 패턴을 나타내는 평면도.
도 18은 볼 전극 및 금속돌기 주변을 나타내는 주요부 확대도.
도 19는 Sn-8Zn-3Bi 페이스트를 이용한 경우의 볼 전단강도 시험 결과를 나타내는 그래프.
도 20은 Sn-3Ag-0.5Cu 페이스트를 이용한 경우의 볼 전단강도 시험 결과를 나타내는 그래프.
도 21은 Sn-37Pb 페이스트를 이용한 경우의 볼 전단강도 시험 결과를 나타내는 그래프.
도 22는 페이스트를 이용하지 않고, 용제(flux)만으로 리플로 접속한 경우의 볼 전단강도 시험 결과를 나타내는 그래프.
도 23은 리플로 프로파일을 나타내는 그래프.
도 24는 Ni/Au 도금처리한 경우의 샘플 접합부분의 SEM화상을 나타내는 도면 대용 사진.
도 25는 프리플럭스(pre-flux) 처리한 경우의 샘플 접합부분의 SEM화상을 나타내는 도면 대용 사진.
도 26은 볼 전극의 SEM화상을 나타내는 도면 대용 사진.
도 27은 도 26의 일부를 확대한 화상을 나타내는 도면 대용 사진.
도 28은 볼 전극의 SEM화상을 나타내는 도면 대용 사진.
도 29는 도 28의 일부를 확대한 화상을 나타내는 도면 대용 사진.
도 30은 Sn-Zn계끼리의 조합에 대한 용융상태 땜볼의 SEM화상을 나타내는 도면 대용 사진.
도 31은 Sn-Ag-Cu계와 Sn-Zn계의 조합에 대한 용융상태 땜볼의 SEM화상을 나타내는 도면 대용 사진.
도 32는 도 31의 트레이스 도.
도 33의 (a) 및 (b)는 내 기계적 굽힘 시험의 수법을 설명하기 위한 도.
도 34의 (a)~(c)는 Sn-8Zn-3Bi 볼 전극 외관을 촬영한 SEM화상을 나타내는 도면 대용 사진.
도 35의 (a)~(c)는 Sn-9Zn 볼 전극 외관을 촬영한 SEM화상을 나타내는 도면 대용 사진.
도 36의 (a)~(c)는 Sn-9Zn-1In 볼 전극 외관을 촬영한 SEM화상을 나타내는 도면 대용 사진.
도 37의 (a)~(c)는 Sn-3Ag-0.5Cu 볼 전극 외관을 촬영한 SEM화상을 나타내는 도면 대용 사진.
도 38의 (a)~(c)는 Sn-37Pb 볼 전극 외관을 촬영한 SEM화상을 나타내는 도면 대용 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 112 : 볼 전극 2 : 실장기판
3 : 땜 크림 4 : 배선기판
5 : 반도체소자 6 : 몰딩재
7 : 실장체 중앙 부근 8 : 금속세선
8' : 돌기전극 9, 9a : 배선전극
9b, 11b : 표면처리(도금 등) 10, 111 : 솔더레지스트
11 : 도체배선(배선전극 또는 랜드)
11a : 도체배선 12 : 금속돌기
50 : 전단강도 측정장치 51 : 볼 전단센서
52 : 전단도구 53 : 스테이지
61 : 땜볼(볼 전극) 62 : 땜 크림 또는 용제(flux)
63 : 실장기판 100, 200 : 반도체장치(BGA실장체)
106 : 소자전극 107 : 반도체소자(반도체칩)
108 : 수지층 109 : 배선층
110 : 랜드
본 발명에 의한 제 1 반도체장치는, 복수의 소자전극을 갖는 반도체소자와, 상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며, 상기 볼 전극은 7~9.5 중량%의 아연을 함유하고 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 2 반도체장치는, 복수의 소자전극을 갖는 반도체소자와, 상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며, 상기 볼 전극은 7~9.5 중량%의 아연과, 1~5 중량%의 비스무트를 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 3 반도체장치는, 복수의 소자전극을 갖는 반도체소자와, 상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며, 상기 볼 전극은 7~9.5 중량%의 아연과, 1~5 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 4 반도체장치는, 복수의 소자전극을 갖는 반도체소자와,상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며, 상기 볼 전극은 7~9.5 중량%의 아연과, 1~4 중량%의 비스무트와, 1~4 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 5 반도체장치는, 복수의 소자전극을 갖는 반도체소자와, 상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며, 상기 볼 전극은 Pb프리 땜합금으로 구성되며, 상기 Pb프리 땜합금의 융점은, 180℃ 이상 200℃ 이하인 것을 특징으로 한다.
본 발명의 실시예에 있어서, 상기 Pb프리 땜합금은, Pb프리 합금 상태도에 있어서 액상(liquid phase)-고상(solid phase) 공존영역을 갖는 합금이다.
본 발명의 실시예에 있어서, 상기 반도체장치를 실장기판에 실장시킬 실장 면에는, 상기 볼 전극을 포함하는 복수의 볼 전극이 2 차원적으로 배열된다.
본 발명의 실시예에 있어서, 상기 2 차원적으로 배열된 상기 복수의 볼 전극 중, 적어도 중앙부에 위치하는 것은, 상기 볼 전극인 것이 바람직하다.
본 발명의 실시예에 있어서, 상기 2 차원적으로 배열된 상기 복수의 볼 전극 각각은, 모두 상기 볼 전극이다.
본 발명의 실시예에 있어서, 상기 볼 전극과 상기 적어도 1 개의 소자전극과는, 배선기판을 개재하고 전기적으로 접속되며, 상기 배선기판 표면에 상기 반도체소자가 접합되고, 상기 배선기판 이면에 상기 볼 전극이 형성된다.
본 발명의 실시예에 있어서, 상기 배선기판의 상기 표면에는 복수의 배선전극이 형성되며, 상기 복수의 소자전극은, 상기 반도체소자가 상기 배선기판에 접합되는 면에 형성되고, 상기 복수의 소자전극 각각과 그에 대응하는 배선전극과는, 돌기전극을 개재하고 서로 전기적으로 접속된다.
본 발명의 실시예에 있어서, 상기 배선기판의 상기 표면에는 복수의 배선전극이 형성되며, 상기 복수의 소자전극은, 상기 반도체소자가 상기 배선기판에 접합되는 면과는 다른 면에 형성되고, 상기 복수의 소자전극 각각과 그에 대응하는 배선전극과는, 금속세선을 개재하고 서로 전기적으로 접속된다.
본 발명의 실시예에 있어서, 상기 배선기판은 유기재료로 구성되며, 상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성되는 위치에 이면전극이 형성되고, 상기 이면전극은 용제(flux) 처리가 실시된 구성, 또는 하층으로부터 차례로 니켈도금과 금도금이 형성된 구성을 갖는다.
본 발명의 실시예에 있어서, 상기 배선기판은 세라믹재료로 구성되며, 상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성될 위치에 이면전극이 형성되고, 상기 이면전극 상에는 하층으로부터 차례로 니켈도금과 금도금이 형성되며, 그 위에 상기 볼 전극이 탑재된다.
본 발명의 실시예에 있어서, 상기 복수의 소자전극이 형성된 상기 반도체소자 주면 상에, 상기 복수의 소자전극 각각을 노출시키도록 절연층이 형성되며, 상기 절연층 상에는, 상기 복수 소자전극의 적어도 1 개에 전기적으로 접속된 배선층이 형성되고, 상기 볼 전극은, 상기 배선층 일부에 탑재된다.
상기 절연층은 저 탄성률 수지로 구성된 탄성체층인 것이 바람직하다.
본 발명의 실시예에 있어서, 상기 볼 전극과 상기 적어도 1 개의 소자전극은, 구리계 또는 철계 리드프레임을 개재하고 전기적으로 접속되며, 상기 반도체소자는 상기 리드프레임 일부에 접합되고, 상기 리드프레임 중, 상기 볼 전극이 형성되는 부위에는 이면전극이 형성되며, 상기 이면전극 상에는 니켈도금과 팔라듐도금과 금도금이 하층으로부터 형성되고, 또 그 위에 상기 볼 전극이 탑재된다.
본 발명의 실시예에 있어서, 상기 볼 전극과 상기 적어도 1 개의 소자전극은, 구리계 또는 철계 리드프레임을 개재하고 전기적으로 접속되며, 상기 반도체소자는 상기 리드프레임 일부에 접합되고, 상기 리드프레임 중, 상기 볼 전극이 형성되는 부위에는 이면전극이 형성되며, 상기 이면전극 상에는 주석 및 비스무트로 된 합금 도금이 형성되고, 또 그 위에 상기 볼 전극이 탑재된다.
본 발명에 의한 제 1 반도체장치의 실장방법은, 볼 전극을 갖는 반도체장치를 실장기판에 리플로 실장하는 반도체장치의 실장방법이며, 상기 실장기판 상에 형성된 도체배선 중, 상기 볼 전극이 접촉하게 될 위치 주위의 부위 상에, 상기 도체배선과 접촉했을 때의 상기 볼 전극에 접촉하지 않도록 땜 크림을 도포하는 공정(a)과, 상기 실장기판의 상기 도체배선 상에, 상기 볼 전극을 접촉시키는 공정(b)과, 상기 반도체장치 및 상기 실장기판을, 고온분위기의 리플로용기 중으로 통과시키는 공정(c)을 포함하며, 상기 공정(c)에서, 상기 볼 전극이 상기 땜 크림보다 먼저 또는 동시에 용융되어, 상기 볼 전극과 상기 도체배선이 접속된다.
상기 공정(a)에서 상기 땜 크림은, 상기 도체배선 상에서 거의 고리형상으로 도포되는 것이 바람직하다.
상기 땜 크림의 도포가 연속적이 아닌, 적어도 1 개소 이상의 공극이 존재해도 된다.
본 발명에 의한 제 2 반도체장치의 실장방법은, 볼 전극을 갖는 반도체장치를 실장기판에 실장하는 반도체장치의 실장방법이며, 상기 볼 전극은 액상-고상 공존영역을 갖는 땜합금으로 형성되고, 상기 실장기판은 금속돌기가 형성된 도체배선을 가지며, 상기 볼 전극을 상기 금속돌기에 꽂음으로써, 상기 볼 전극에 여분의 공기를 넣는 일없이 땜 접속을 실행한다.
본 발명의 실시예에 있어서, 상기 볼 전극은, Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 3 반도체장치의 실장방법은, 볼 전극을 갖는 반도체장치를 실장기판에 실장하는 반도체장치의 실장방법이며, 상기 반도체장치를 준비하는 공정과, 상기 실장기판 상에 형성된 도체배선 상에, Sn-Zn계 Pb프리 땜합금으로 구성된 땜 크림을 공급하는 공정과, 상기 볼 전극과 상기 땜 크림을 접촉시키는 공정과, 상기 반도체장치 및 상기 실장기판을, 고온분위기의 리플로 용기에 통과시키는 공정을 포함한다.
상기 땜 크림이 공급되는 상기 도체배선 표면에는, 하층으로부터 차례로 니켈도금과 금도금이 형성되는 것이 바람직하다.
본 발명에 의한 제 1 실장체의 제조방법은, 복수의 볼 전극이 2 차원적으로 배열된 BGA형 반도체장치가, 상기 복수의 볼 전극 각각에 대응하는 배선전극을 구비한 실장기판에 실장된 실장체의 제조방법으로서, 상기 복수의 볼 전극 각각이 융점 180℃ 이상 200℃ 이하의 Pb프리 땜합금으로 구성되는 BGA형 반도체장치와, 상기 실장기판을 준비하는 공정과, 상기 반도체장치의 각 볼 전극이 상기 배선전극에접촉했을 때, 당해 각 볼 전극에 거의 접촉하지 않으며 거의 원형 고리형상을 갖는 땜 크림을 상기 배선전극 상에 도포하는 공정과, 상기 반도체장치의 각 볼 전극을 상기 배선전극에 접촉시키는 공정과, 도포된 상기 땜 크림보다 먼저 또는 동시에 각 볼 전극을 용융시켜 땜 접속을 실시하는 공정을 포함한다.
본 발명에 의한 제 2 실장체의 제조방법은, 복수의 볼 전극이 2 차원적으로 배열된 BGA형 반도체장치가, 상기 복수의 볼 전극 각각에 대응하는 배선전극을 구비한 실장기판에 실장된 실장체의 제조방법으로서, 상기 복수의 볼 전극 각각이 Pb프리 합금 상태도에서, 액상-고상 공존영역을 갖는 Pb프리 땜합금으로 구성되는 BGA형 반도체장치를 준비하는 공정과, 상기 배선전극 상에 금속 돌기가 형성된 상기 실장기판을 준비하는 공정과, 상기 반도체장치의 각 볼 전극에 상기 금속 돌기를 꽂아, 각 볼 전극과 상기 배선전극을 접촉시킨 상태에서 땜 접속을 실시하는 공정을 포함한다.
본 발명에 의한 제 1 실장체는 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고, 전술한 반도체장치는 상기 반도체장치이며, 상기 실장기판은, 상기 반도체장치의 상기 볼 전극에 대응하여 배치된 도체배선을 구비하고, 상기 도체배선 상에 부여된 땜 크림과, 상기 반도체장치의 상기 볼 전극이 용융되어 형성된 땜볼에 의해, 상기 반도체장치와 상기 실장기판은 서로 전기적으로 접속되며, 상기 땜 크림은, Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명에 의한 제 2 실장체는 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고, 전술한 반도체장치는 상기 반도체장치이며, 상기 실장기판은, 상기 반도체장치의 상기 볼 전극에 대응하여 배치된 도체배선을 구비하고, 상기 도체배선 상에 부여된 땜 크림과, 상기 반도체장치의 상기 볼 전극이 용융되어 형성된 땜볼에 의해, 상기 반도체장치와 상기 실장기판은 서로 전기적으로 접속되며, 상기 땜볼은, Sn-Zn계 Pb프리 땜합금으로 구성된다.
본 발명의 실시예에 있어서, 상기 땜볼은, 적어도 주석 및 아연을 함유하고 또 납, 은, 구리를 실질적으로 함유하지 않는다.
상기 땜볼은, 또한 비스무트 및 인듐 중 적어도 한쪽을 함유해도 된다.
본 발명에 의한 제 3 실장체는 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고, 전술한 반도체장치는 상기 반도체장치이며, 또 상기 반도체장치가 구비하는 상기 볼 전극과 상기 적어도 1 개의 소자전극은, 배선기판을 개재하고 전기적으로 접속되며, 상기 배선기판 이면에 상기 볼 전극이 형성되고, 상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성될 위치에 이면전극이 형성되며, 상기 이면전극은, 하층으로부터 차례로 니켈도금과 금도금이 형성된 구성을 갖고, 상기 실장기판은, 상기 볼 전극에 대응하여 배치된 도체배선을 가지며, 상기 도체배선 중 땜 크림이 공급되는 부분의 표면에는, 하층으로부터 차례로 니켈도금과 금도금이 형성된다.
상기 땜 크림은, Sn-Zn계 Pb프리 땜합금으로 구성되는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하 도면을 참조하면서 본 발명에 의한 실시예를 설명하기로 한다. 이하의 도면에서는, 설명의 간략화를 위해 실질적으로 동일 기능을 갖는 구성요소는 동일 참조부호로 나타낸다. 또 본 발명은 이하의 실시예에 한정되지 않는다.
(제 1 실시예)
도 1에서 도 3은, 본 발명에 의한 제 1 실시예에 관한 반도체장치(100) 구성을 모식적으로 나타낸다. 도 1은, 반도체장치(100)를 볼 전극(1) 쪽에서 본 저면도이며, 도 2는 반도체장치(100)의 측면도이고, 도 3은 도 2에 나타낸 구성의 단면도이다.
본 실시예의 반도체장치(100)는 복수의 볼 전극이 2 차원적으로 배열된 BGA(Ball Grid Array)형 반도체장치로서, 이른바 BGA실장체이다. 반도체장치(100)는, 반도체 집적회로가 형성된 반도체소자(반도체칩 또는 IC칩)(5)를 포함하며, 반도체소자(5)에 형성된 복수의 소자전극(도시 생략) 중 적어도 1 개는, 복수의 볼 전극(1) 중 적어도 1 개와 전기적으로 접속된다. 여기서 볼 전극(1)은, 반도체장치(100)와 실장기판(예를 들어 프린트 배선판) 사이의 열 팽창계수 차에 의해 발생하는 열 응력을 흡수하는 완충재적인 역할을 갖는다.
본 실시예에서는 반도체소자(5)와 볼 전극(1)의 전기적 접속을 하기 위한 배선기판(interposer)(4) 상에 반도체소자(5)가 배치된다. 배선기판(4)은 유기재료로 구성되며, 예를 들어 플라스틱기판(에폭시기판 등)이다. 배선기판(4) 중, 반도체소자(5)가 배치된 표면과는 반대쪽의 이면 상에는, 복수의 이면전극(랜드)이 형성되며, 각 이면전극 상에 볼 전극(1)이 탑재된다. 이 볼 전극(1)이 배열된배선기판(4)의 이면이, 반도체장치(100)를 실장기판(도시 생략)에 실장시키기 위한 실장면이 된다.
배선기판(4) 표면에는, 복수의 표면전극(도시 생략)이 형성되며, 복수 표면전극의 적어도 1 개와, 반도체소자(5)의 복수 소자전극 중 적어도 1 개가 금속세선(8)에 의해 전기적으로 접속된다. 금속세선(8)은, 와이어본딩으로써 각 소자전극과 각 표면전극을 접속하도록 형성된다. 배선기판(4) 표면에는 반도체소자(5) 및 금속세선(8)을 피복하도록, 몰딩재(예를 들어 몰딩수지)(6)가 형성된다. 그리고 배선기판(4)의 복수 표면전극 중 적어도 1 개는 복수의 이면전극 중 적어도 1 개와 전기적으로 접속되며, 이로써 배선기판(4)을 개재하고 볼 전극(1)과 반도체소자(5)의 전기적 접속을 도모할 수 있다.
볼 전극(1)은 융점이 180℃ 이상 200℃ 이하의 Pb프리 땜합금으로 구성된다. Pb프리 땜합금은, 실질적으로 납을 함유하지 않는 땜합금(Pb 허용량 0.10질량% 정도)이며, 본 실시예에서는 다음의 조성을 갖는 Pb프리 땜합금으로 볼 전극(1)이 구성된다.
(1) 7~9.5 중량%의 아연을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금(2원계);
(2) 7~9.5 중량%의 아연과, 1~5 중량%의 비스무트를 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금(3원계, Bi추가);
(3) 7~9.5 중량%의 아연과, 1~5 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금(3원계, In추가);
(4) 7~9.5 중량%의 아연과, 1~4 중량%의 비스무트와, 1~4 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금(4원계).
이들 Sn-Zn계 Pb프리 땜합금의 융점은, 180℃ 이상 200℃ 이하(즉 190℃ 전후)이며, Sn-Ag-Cu계 Pb프리 땜합금의 융점(218℃ 전후)이나, Sn-Ag-Cu-Bi계 Pb프리 땜합금의 융점(215℃ 전후)에 비해 큰 폭으로 융점(용해온도)이 낮다.
일반적으로 Pb프리 땜합금의 융점은, 종래부터 사용되던 주석-납 공정 땜합금 융점보다 높으며, 때문에 Pb프리 땜합금의 땜 접속을 실시할 경우, 통상보다 고온처리가 필요해진다. 이 고온처리는 반도체장치로의 열적 손상을 주는 것으로 돼버린다. 또 열적 손상뿐만 아니라 땜 접속부의 금속간 화합물 변화에 의해, 접속 신뢰성의 저하가 일어나는 것도 생각할 수 있다. 이 고온 시의 접속 신뢰성 저하의 원인은 불명이지만, 본원 발명자의 실험결과에 따르면, 땜합금 접속강도가 리플로 온도에 의존하는 것만은 확실히 밝혀졌다.
본원 발명자가 실시한 실험결과를 도 4에 나타낸다. 도 4는 땜합금 접속강도를 표시하는 볼 전단강도[gf]와, 리플로 피크온도[℃]의 관계를 나타내는 그래프이다. 여기서 도 중의 참조(ref)는 주석-납 공정 땜합금을 나타낸다. 제일 위의 Pb프리 땜합금「Sn/2.5Ag/2.5Bi/0.5Cu」은, 2.5중량%의 은, 2.5중량%의 비스무트, 0.5중량%의 구리를 함유하며, 나머지가 주석임을 의미한다. 다른 Pb프리 땜합금도 마찬가지 의미로 표기된다. 도 4에서 알 수 있는 바와 같이, 주석-납 공정 땜합금에서 리플로 온도의 의존성은 볼 수 없지만, 다른 Pb프리 땜합금에서는 리플로 온도의 의존성이 보인다.
본 실시예의 볼 전극(1)을 구성하는 Pb프리 땜합금은 180℃ 이상 200℃ 이하의 융점을 갖는 것이므로, 다른 Pb프리 땜합금에 비해 반도체장치에의 열적 손상을 대폭 저감시킬 수 있다. 또 다른 Pb프리 땜합금보다 낮은 고온에서 용해시킬 수 있으므로, 땜 접속부의 금속간 화합물 변화도 억제할 수 있어 접속 신뢰성 저하를 억제 내지 완화시킬 수 있다. 즉 본 실시예의 반도체장치(100)는, 180℃ 이상 200℃ 이하의 융점을 갖는 볼 전극(1)을 구비하므로, 반도체장치(100) 이면에 위치하는 볼 전극(1)을 용융 접속할 때, 저온에서 볼 전극(1)이 용융된다. 이로써 반도체장치(100)에의 열적 손상을 방지할 수 있으며, 더불어 땜 접속부의 금속간 화합물 변화에 의한 접속 신뢰성 저하도 회피할 수 있다.
그리고 180℃ 이상 200℃ 이하의 융점을 갖는 것이라면, 볼 전극(1)을 구성하는 Pb프리 땜합금은, 상기 (1)에서 (4)에 나타낸 Sn-Zn계 땜합금에 한정되지 않고 다른 Sn-Zn계 Pb프리 땜합금이라도 되며, 또 Sn-Zn계 이외의 Pb프리 땜합금이라도 된다. 또한 Sn-Zn계 Pb프리 땜합금으로 된 볼 전극은, Sn-Ag-Cu계 Pb프리 땜합금 볼 전극과 달리, 통상 사용되는 유중조립법(油中造粒法)으로는 제작할 수 없다. 이는 Sn-Zn계 Pb프리 땜합금이 산화되기 쉽다는 성질을 갖고 있는 것에 기인한다. 때문에 Sn-Zn계 Pb프리 땜합금 볼 전극을 제작하기 위해서는, 환원 분위기하에서 볼 전극을 형성하는 식의 편법이 필요해진다.
다음에 본원 발명자가 실험에 의해 구한 Sn-Zn계 Pb프리 땜합금의 특성을 다음의 표 1에 나타낸다.
표 1은 합금조성비율(중량%)과, 고상선 및 액상선(℃)과, 강도 및 습윤성의 결과를나타낸다. 표 1 중 제일 위의 합금조성의 것은, 9중량%의 아연, 나머지가 주석으로 이루어진 합금이며, 이 합금은 주석과 아연의 공정이고 그 융점은 200℃ 이하이다. 여기서 Pb프리 땜합금 조성을 간편하게 나타내기 위해, 예를 들어 9중량%의 아연, 나머지가 주석으로 된 합금은 Sn-9Zn으로 표기하고, 다른 Pb프리 땜합금에 대해서도 마찬가지의 표기를 사용하는 것으로 한다.
Sn-9Zn의 경우 강도에는 문제가 없으며, 또 습윤성이 나쁘기는 하지만 볼 전극(1)으로서의 용도라면, 그 습윤성이 좋지 않은 것은 그리 큰 문제가 되지 않는다. 새로운 습윤성을 필요로 할 경우, 주석과 아연의 합금에 비스무트 또는 인듐을 단독으로 첨가하거나, 혹은 비스무트와 인듐 양쪽을 첨가하는 것이 바람직하다. 본원 발명자의 실험에 의하면, 강도와 습윤성은 서로 상반된 관계에 있음을 알 수 있다. 즉 비스무트와 인듐을 첨가함으로써, 강도는 약해지는 한편 습윤성이 개선되는 경향이 있음을 알았다. 볼 전극(1)의 용도로서, 바람직한 조성비의 Pb프리 땜합금을 들자면 다음과 같다.
(a)8.5~9.5Zn-Sn, (b)7.5~8.5Zn-1~4Bi-Sn, (c)7.5~9.5Zn-1~4In-Sn, 및 (d)7.5~8.5Zn-1~2Bi-1~2In. 이들 (a)~(c)의 Pb프리 땜합금이라면 강도와 습윤성이 비교적 양립하므로 볼 전극(1)의 용도로서 적합해진다.
여기서 (a)에 대하여 보다 바람직한 것은, (8.8±0.2)Zn-Sn이다. 또 (b)에 대하여 보다 바람직한 것은 (8.0±0.2)Zn-(3±0.2)Bi-Sn이고, (c)에 대하여 보다 바람직한 것은 (9.0±0.2)Zn-(1±0.2)In-Sn이며, 또 (d)에 대하여 보다 바람직한 것은 (8.0±0.2)Zn-(1±0.2)Bi-(2±0.2)In-Sn이다.
다음에 도 5를 참조하기로 한다. 도 5는 본 실시예의 반도체장치(100)를 실장기판(2)에 탑재할 때의 구성을 모식적으로 나타낸다. 실장기판(2)은 예를 들어 프린트기판이며, 실장기판(2)의 도체배선 상에는 볼 전극(1)에 대응하도록, 크림땜(바꾸어 말하면 땜크림 또는 땜페이스트)(3)이 도포된다. 각 크림땜(3)에 볼 전극(1)을 접촉시키도록 하여 반도체장치(100)를 실장기판(2) 상에 탑재시킨 후, 이를 고온 분위기 중의 리플로 용기에 통과시키면 기판 실장공정이 완료된다. 크림땜(3)의 종류는 특별히 한정되지 않지만, Sn-Pb계, Sn-Ag계, Sn-Zn계 등의 땜합금을 사용할 수 있다. 볼 전극(1)과 용해온도가 같은 것이 바람직하다는 관점에서는, 볼 전극(1)과 닮은 조성의 것(예를 들어 Sn-Zn계 Pb프리 땜합금)이 바람직하며, 동일 조성의 것이 보다 바람직하다.
도 5에 나타낸 구성의 주요부 확대도를 도 6에 나타낸다. 도 6을 참조하면서 본 실시예 반도체장치(100)의 상세 구성을 이하에 예시적으로 나타낸다.
반도체장치(BGA 실장)(100)의 실장 크기는 6~31㎜이고, 실장 두께는 0.8~3.0㎜이다. 배선기판(4)을 구성하는 캐리어기재는 FR-4, BT수지 등이며, 본체부(코어) 두께는 0.6㎜이다. 배선전극(이면전극)이 될 랜드(9a)의 재질은 주로 구리이다. 랜드(9a) 직경(Φ)은 0.2~0.7㎜이고 그 박 두께 내지 판 두께는 6~35㎛이다. 이 구성예에서는, 랜드(9a)를 피복하도록 도금(9b)이 형성되며, 도금 재질은 주로 Ni/Au이다. 여기서 Ni/Au이란, 하층으로부터 차례로 니켈도금과 금도금이 형성되는 것을 의미한다. 땜볼(1)에 도포되는 용제는 수지계나 수용계의 것을 사용할 수 있다. 땜볼(1) 직경은 0.25~0.76㎜이다.
또 실장기판(2)의 조건을 예시하면 다음과 같다. 크림땜(3)의 조성은, Sn-37Pb계, Sn-Ag계, Sn-Zn계 등의 크림땜(땜페이스트)이다. 크림땜(3)의 크림 두께(메탈마스크 두께)는 0.1~0.15㎜이다. 실장기판(2) 상에 형성된 배선전극이 될 랜드(11a)의 재질은 주로 구리이다. 랜드(11a) 직경(Φ)은 0.2~0.8㎜이고, 그 두께는 6~35㎛이다. 이 구성예에서는 랜드(11a)를 피복하도록 도금(11b)이 형성되며, 도금 재질은 Ni/Au이 일반적으로 사용된다. 또 도금이 아닌 용제 처리만의 경우도 있다. 실장기판(2)의 본체부는 유기기판이다. 실장기판(2)의 두께는 0.8~1.6㎜이다. 실장기판(2)은 4~8층으로 구성되는 다층기판이며, 양면에 배선전극이 형성된다.
외형크기가 큰 BGA실장체의 경우, 배선기판(4) 이면에 배치된 볼 전극(1)에 충분한 열이 전해지지 않아 미용융으로 되는 현상이 생길 수 있다. 그러나 본 실시예의 반도체장치(100)의 경우 볼 전극(1)은, 저융점 땜합금 볼 전극이므로, 이 문제의 해결이 가능하다. 그리고 배선기판(4) 이면에 배열된 복수의 볼 전극 전체에 저융점 땜합금 볼 전극(1)을 사용하지 않아도 되며, 적어도 일부에 사용하면 종래 구성보다 효과를 얻을 수 있다. 예를 들어 도 7에 나타낸 바와 같이 BGA실장체 중앙부근 영역(7)에만 저융점 땜합금 볼 전극(1)을 사용하는 것도 가능하다. 이 영역(7)은 열이 쉬이 전해지지 않는 장소로서, 이 영역에만 저융점 땜합금 볼 전극(1)을 배열시켜도 미용융 문제를 해소시킬 수 있다.
도 3에 나타낸 구성에서는 배선기판(4) 표면과 반도체소자(5) 이면이 접착되고, 배선기판(4) 표면의 배선전극과 반도체소자(5)의 전극(소자전극)은 금속세선(8)에 의해 전기적으로 접속된다. 그러나 본 실시예의 반도체장치는, 이 구조에 한정되지 않는다. 예를 들어 도 8에 나타낸 바와 같이 배선기판(4) 표면의 배선전극과 반도체소자(5)의 전극(소자전극)을, 돌기전극(8')에 의해 전기적으로 접속하도록 해도 된다.
또 도 9에 나타낸 바와 같이 배선기판(4) 이면 상에는, 볼 전극(1)이 탑재될 배선전극(9) 중앙부분을 노출시키고, 또 전기적인 접속을 필요로 하지 않는 부분을 피복하는 솔더레지스트(10)가 형성되는 것이 바람직하다. 솔더레지스트(10)의 개구부 내에 노출된 도체배선(9)은, 그 표면 그대로이거나(또는 용제 처리가 실시된 상태이거나), 혹은 니켈 및 금 등의 도금이 실시된 상태이다. 그리고 이 도체배선(9) 상에 볼 전극(1)이 용융 접속된다.
도 1에 나타낸 반도체장치(100)의 배선기판(4)에는, 유기재료로 구성된 기판을 사용하지만, 이 대신 세라믹형 반도체장치와 같이 세라믹으로 된 배선기판(4)을 사용해도 된다. 이 경우의 조건을 도 6을 참조하면서 예시적으로 나타내면 다음과 같다. 우선 배선기판(4)을 구성하는 캐리어기재는 세라믹이며, 본체부(코어) 두께는 약 0.4㎜이다. 배선전극(이면전극)이 될 랜드(9a)의 재질은 텅스텐이나 몰리브덴이다. 랜드(9a) 직경(Φ)은 0.2~0.7㎜이고 그 박 두께 내지 판 두께는 약 20㎛이다. 랜드(9a)를 피복하도록 도금(9b)이 형성된 경우, 그 도금 재질은 주로 Ni/Au이다.
또 배선기판(4)으로서 다른 인터포저(interposer)를 사용해도 된다. 예를 들어 리드프레임형의 반도체장치와 같이, 구리계 또는 철계 금속재료로 된 리드프레임을 사용해도 된다. 이 경우 리드프레임 중 볼 전극(1)이 형성되는 부위에 이면전극을 형성하고, 그 위에 볼 전극(1)을 용융 접속할 수 있다. 그 이면전극 상에는, 예를 들어 니켈도금과 팔라듐도금과 금도금이 하층으로부터 형성되는 것이 바람직하며, 또 주석 및 비스무트 등의 도금을 실시해도 된다.
리드프레임형의 구성조건을, 다시 한번 도 6을 참조하면서 예시적으로 나타내면 다음과 같다. 배선기판(4)을 구성하는 캐리어기재는 구리 또는 철이며, 본체부(코어) 두께는 약 0.15~0.3㎜이다. 배선전극(이면전극)이 될 랜드(9a)의 재질은구리 또는 철이며 리드프레임의 일부로서 형성하는 것도 가능하다. 랜드(9a) 직경(Φ)은 0.2~0.7㎜이고, 그 박 두께 내지 판 두께는 0.15~0.3㎛이다. 랜드(9a)를 피복하도록 도금(9b)이 형성된 경우, 그 도금 재질은 Ni/Pd/Au이다. 여기서 Ni/Pd/Au이란 하층에서 차례로 니켈도금과 팔라듐도금과 금도금이 형성되는 것을 의미한다.
또 배선기판(4)을 사용하지 않고 BGA실장체를 구성하는 것도 가능하다. 도 10은 배선기판(4)을 형성하지 않고 반도체소자(반도체칩)(107) 상에 수지층(108)이 형성된 반도체장치(200)의 구성을 모식적으로 나타낸다. 도 10의 (a)는 반도체장치(200) 표면을 일부 벗기어 나타낸 사시도이며, 도 10의 (b)는 도 10(a)의 B-B선을 따른 단면도이다.
도 10에 나타낸 반도체장치(200)는 반도체소자(107) 상의 수지층(108) 상에, 소자전극(106)과 전기적으로 접속된 랜드(110)가 형성되며, 그 랜드(110) 상에 볼 전극(112)이 탑재된 구조를 갖는다. 이 볼 전극(112)의 전부 또는 일부에, 본 실시예의 볼 전극(1)을 사용할 수 있다.
반도체장치(200)의 구조를 조금 더 설명하자면, 수지층(108)은 저탄성수지로 된 탄성체층인 것이 바람직하며, 수지층(108) 상에는 랜드(110)를 노출시키도록 솔더레지스트(111)가 형성되는 것이 바람직하다. 랜드(110)와 소자전극(106)은 배선층(109)에 의해 접속된다. 배선층(109)은 반도체 제조 프로세스를 이용한 기술로써, 비교적 용이하게 수지층(108) 위를 둘러 돌아 연장시키는 식의 구조로 할 수 있다. 소자전극(106)으로부터 수지층(108)에로 배선층(109)이 연장되는 부분은 배선층(109)의 단선이 발생하기 쉬우므로, 수지층(108)을 비스듬히(칩 주면에 대해예각으로) 형성하는 것이 바람직하다. 배선층(109) 바탕이 탄성체층(108)일 경우에는, 반도체장치(200)를 실장기판(2) 상에 실장할 때 등에 있어서, 반도체장치(200)의 가열·냉각에 수반되어 배선층(109)에 열 응력 등의 응력이 인가되어도, 배선층(109)에 가해지는 응력이 탄성체층(108)에 의해 완화된다. 따라서 기판 실장 시 등에서의 배선층(109) 단선을 방지할 수 있어, 신뢰성 높은 배선구조를 실현할 수 있다.
탄성체층(108)은, 탄성률(young's modulus)로서 10~2000[㎏/㎟]의 범위에 있는 것이 바람직하며, 또한 10~1000[㎏/㎟]의 범위에 있는 것이 더욱 바람직하다. 또 탄성체층(108)의 선 팽창률은 5~200[ppm/℃]의 범위에 있는 것이 바람직하며, 또한 10~100[ppm/℃]의 범위에 있는 것이 더욱 바람직하다. 탄성체층(108)은 예를 들어 에스테르 결합형 폴리이미드나 아크릴레이트계 에폭시 등의 폴리머라면 되고, 저 탄성률을 갖고 절연성의 것이면 된다. 또 그 두께는 1~100[㎛]이고, 바람직하게는 30[㎛]이다.
여기서 본 실시예의 구성은 물론, 상술한 BGA형 반도체장치에 한정되지 않고, 볼 전극을 구비한 반도체장치에 널리 적용할 수 있는 것이다.
다음으로, 본 실시예의 반도체장치(100 또는 200)에서 이용하는 볼 전극(1)의 접합강도에 대하여 설명하기로 한다. 본원 발명자는, 본 실시예의 볼 전극(1) 접합강도를 평가하기 위해 볼 전극(1)의 전단강도를 실험으로 측정했다.
이 전단강도는, 도 11에 나타낸 전단강도 측정장치(RHESCA(주)제 PTR-1000)(50)를 사용하여 실시했다. 전단강도 측정장치(50)는 볼 전단센서(51) 및 전단도구(52)를 구비하며, 이들은 상하이동 가능하다. 볼 전극이 접합된 샘플은 스테이지(53) 위에 배치되고, 스테이지(53)는 수평방향으로 이동 가능하다.
도 12를 참조하면서 전단강도 측정방법을 설명한다. 우선 도 12의 (a)에 나타낸 바와 같이, 땜볼(볼 전극)(61)을 기판(63)에 탑재한다. 이 때 기판(63)을 가열하기 전에 크림땜, 또는 산화방지용으로 용제(62)를 도포해둔다.
땜볼(61)을 용융시켜 기판(63)에 접합시키면 도 12의 (b)에 나타낸 상태가 된다. 땜볼(61)의 볼 크기는 직경(Φ)0.8㎜ 정도이고, 볼(61) 접속부의 지름은 직경(Φ)0.635㎜이다. 다음에 땜볼(61)이 접합된 기판(63)을 스테이지(53) 위에 탑재한다.
이어서 전단도구(52)를 기판(63) 표면에 접촉할 때까지 하강시켜 기판(63) 표면의 위치를 테스터에 인식시키면, 미리 설정한 거리(약 0.1~0.2㎜)만큼 전단도구(52)를 상승시킨다.
그 후 전단도구(52)를 수평방향으로 0.3mm/min 속도로 이동시키고, 땜볼(61)에 대해 횡 방향으로부터 압력을 가하여 접합부 상방을 통과시킨다. 그 결과 땜볼(61)의 일부가 기판(63) 상에 잔존하면, 일정 이상의 접합강도를 가진 것으로 판정한다. 또 측정한 전단강도(N)에 기초하여 접합강도를 판정한다.
전단강도의 측정결과를 도 13에 나타낸다. 여기서 도포한 것은 용제(62)뿐이고, Ni/Au도금을 실시한 기판(63)을 사용했다. 샘플은, (a) Sn-37Pb, (b) Sn-3Ag-0.5Cu, (c) Sn-8Zn-3Bi, (d) Sn-0.2Bi, (e) Sn-2.5Ag-0.5Cu-1Bi, 및 (f) Sn-58Bi이다. 샘플(c)이 본 실시예의 Pb프리 땜합금이다. 각 샘플에 대하여 개시후(Initial), 150℃ 보존상태로 1 주일 후, 150℃ 보존상태로 3 주일 후, 150℃ 보존상태로 6 주일 후의 전단강도를 측정했다. 전단강도는 N으로 표시하며, 최소값과 최대값, 그리고 평균값을 도 중에 나타낸다.
도 13에서, 다른 모든 샘플보다 샘플(c)의 전단강도가 높은 것을 알 수 있다. 더욱이 개시 후로부터 6 주간 후를 통해, 어느 샘플보다도 샘플(c)의 전단강도가 높았다. 샘플(c)의 개시 후 최소값은 17.34N, 최대값 25.65N, 그리고 평균값은 22.05N이다(개수 n＝25의 데이터). 이는 본 실시예에서의 볼 전극(1) 접합강도가 높으며, 이를 구비한 반도체장치(100)의 접속 신뢰성이 우수하다는 것을 의미한다.
(제 2 실시예)
다음에 도 14로부터 도 18을 참조하면서 본 발명에 의한 제 2 실시예를 설명하기로 한다. 여기서 상기 제 1 실시예와 마찬가지 설명은, 설명을 간결하게 하기 위해 생략 또는 간략화 한다.
도 14는 기판실장 시의 볼 전극(1) 부근 확대도이다. 볼 전극(1) 바로 아래에는, 실장기판(2)의 배선전극(랜드)(11) 상에 도포된 크림땜(3)이 존재한다. 여기서 볼 전극(1)과 크림땜(3)이 다른 땜합금으로 구성된 경우, 각각 서로의 융점이 다르기 때문에 접촉 부근에서의 기포 발생이 일어나, 보이드가 발생할 수 있다. 그와 같은 보이드가 발생하면 볼 전극(1)의 접속 신뢰성 저하로 이어진다.
기포 발생에 의해 보이드가 발생하는 메커니즘을 도 15의 (a)~(d)에 나타낸다. 여기서 도 15에서는 도 14에 나타낸 구성을 간략화한다.
우선 도 15의 (a)에 나타낸 상태(도 14의 상태)로부터 도 15의 (b)에 나타낸바와 같이, 볼 전극(1)과 크림땜(3)을 직접 접촉시킨다. 그 후 용융 가열하면 볼 전극(1)과 크림땜(3)의 융점이 다름에 의해, 먼저 용해된 크림땜(3)이 볼 전극(1) 주위를 둘러싸고, 이 때 공기(30) 유입이 일어난다. 이어서 볼 전극(1)도 용해되지만, 공기(30)가 완전히 빠지지 않으면 땜접속이 종료됐을 때, 땜(1) 중에 보이드(32)가 발생해버린다. 이 보이드(32)는 볼 전극(1)의 접속 신뢰성을 저하시키게 된다. 또, 한번 유입된 공기(30)를, 점성이 높은 용융땜 중에서 완전히 빠지게 하는 것은 매우 어려울 것으로 생각된다.
이 보이드(32) 발생의 문제를 해결하기 위해 본 실시예에서는, 도 16에 나타낸 바와 같이 크림땜(3)을 도포한다. 즉 볼 전극(1)과 접촉하지 않도록, 랜드(11) 중 볼 전극(1)이 위치하는 부위의 주위에 크림땜(3)을 도포한다. 또 도 16의 (a)는 단면구성을 나타내며, 도 16의 (b)는 크림땜(3)의 평면구성을 나타낸다.
그리고 볼 전극(1)을 랜드(11)에 접촉시킨 후, 고온 분위기의 리플로 용기를 통과시켜, 볼 전극(1)을 크림땜(3)보다 먼저 또는 동시에 용융시킨다. 그리고 볼 전극(1)과 랜드(11)를 접속한다. 본 실시예의 볼 전극(1)은 저 융점땜이므로, 크림땜(3)보다 먼저 또는 동시에 용해시키는 것이 가능하다.
이와 같이 하면 먼저, 또는 동시에 볼 전극(1)이 용해되므로 크림땜(3)에 의한 공기(30) 유입이 저감되고, 그 결과 보이드(32) 발생을 억제 또는 완화할 수 있다.
도 16에 나타낸 구성에서는 크림땜(3)을 거의 원형 고리형(원형 고리형뿐만 아니라 타원형, 원형에 가까운 다각형 고리형도 포함)으로 하지만, 크림땜(3)의 도포 디자인을 도 17의 (a) 및 (b)의 예에 나타낸 바와 같이 개변해도 상관없다. 도 17의 (a)는 공극(31)을 1 개소 형성한 구성을 나타내며, 도 17의 (b)는 공극(31)을 4 개소 형성한 구성을 나타낸다. 특히 도 17의 (a) 및 (b)와 같이 크림땜(3)이 연속적으로 도포되지 않고 1 개소 이상의 공극(31)이 있는 경우, 공기(30)의 방출도 용이하게 이루어져 새로운 보이드 저감 효과를 기대할 수 있다.
또 다음과 같은 실장방법도 보이드 억제에 효과가 있다. 도 18을 참조하면서 또 다른 실장방법에 대하여 설명한다. 도 18은 랜드(11) 상에 금속돌기(12)가 형성된 구성을 나타낸다.
땜합금에 있어서, 응고작용이 일어나는 온도는 액상선(液相線)으로 결정된다. 액상선보다 고온에서는 액상이 존재한다. 용융작용이 일어나는 온도는 고상선(固相線)으로 결정된다. 고상선보다 저온에서는 고상이 존재한다. 이 액상선과 고상선 사이에는 액상과 고상이 공존하는 영역이 존재한다. 종래의 주석-납 공정 땜합금은 183℃의 공정점, 즉 액상선과 고상선이 일치하는 점을 갖고 있다.
한편 Pb프리 땜합금에 있어서는, 일반적으로 액상선과 고상선이 일치하지 않는 것이 많다. 이는 표 1에서도 알 수 있다. 액상선과 고상선이 일치하지 않는다는 것은, Pb프리 땜합금의 상태도에 있어서 액상-고상 공존영역을 갖는 것을 의미한다. 이 액상-고상 공존영역을 이용함으로써, 전술한 땜합금 볼 전극 내부의 보이드(32) 발생을 억제하는 것이 가능해진다.
도 18에 나타낸 땜합금 볼 전극(1)은 액상-고상 공존영역을 가지며, 그 때문에 공정상태(고상상태)의 땜합금보다 부드러운 반 고용상태로 된다. 따라서 실장기판(2)의 랜드(11) 상에 형성된 금속돌기(12)(예를 들어 니켈금속 돌기나 니켈-금도금 돌기)에 볼 전극(1)을 꽂을 수가 있다. 그 결과 볼 전극(1)과 금속돌기(12)가 직접적으로 접속되므로, 여분의 공기(30)를 끌어들이는 일없이 땜 접속이 가능해져 보이드(32)의 억제가 가능해진다.
이상과 같이 본 발명의 실시예에 의하면, Pb프리 땜합금으로 된 볼 전극(1)에 보이는 보이드(32) 발생의 억제가 가능하다. 또 충분히 낮은 온도에서 용융되는 땜합금 볼 전극을 갖는 BGA실장체(100)을 제공할 수 있으므로, 열적 손상 회피와 고온 리플로에 의한 접속 신뢰성 저하의 방지가 가능해진다. 그리고 땜합금의 액상-고상 공존영역을 이용함으로써, 마찬가지로 보이드 발생의 억제가 가능해진다. 더불어 반도체장치(100)가 보이드(32) 발생을 억제하여 실장기판(2)에 실장된, 우수한 접속 신뢰성을 가진 실장체도 제조 및 제공할 수 있다. 여기서 본 실시예의 반도체장치(100 또는 200)는 BGA실장체의 특징, 즉 면 실장 가능, 다핀화 대응 가능, 소형화 등의 장점도 물론 겸비한 것이다.
(제 3 실시예)
다음에 도 19에서 도 22를 참조하면서 본 발명에 의한 제 3 실시예를 설명한다. 여기서 상기 제 1 및 제 2 실시예와 마찬가지 설명은 설명을 간결히 하기 위해 생략 또는 간략화 한다.
본원 발명자는, BGA실장용 볼 전극(예를 들어 도 6 중의 부호 1 참조)과, 기판실장용 땜페이스트(예를 들어 도 6 중의 부호 3 참조)와, 실장기판에서 구리랜드(예를 들어 도 6 중의 부호 11a 참조) 상의 표면처리와의 각종 조합에 대하여 실험을 실시하고 그 조합의 상성을 평가했다.
우선 볼 전단강도 시험에 대한 평가를 설명한다. 볼 전단강도 시험의 실험방법은, 제 1 실시예의 도 11 및 도 12에서 설명한 것과 마찬가지이다. 간단히 설명하자면, 실장기판의 구리랜드부에 땜 페이스트를 도포하고 볼 전극을 탑재한 후, 리플로에서 용융 접속하고, 이어서 리플로 직후, 및 150℃ 고온방치 후에 전단강도의 측정을 실시한다. 여기서 고온방치의 목적은 금속간 화합물을 가속 성장시키기 위한 것이다.
이 볼 전단강도 시험에서 준비한 볼 전극은 7 종류이다. 그 종류는, (1) Sn-8Zn-3Bi 볼, (2) Sn-3Ag-0.5Cu 볼, (3) Sn-37Pb 볼, (4) Sn-0.2Bi 볼, (5) Sn-2.5Ag-0.5Cu-1Bi 볼, (6) Sn-9Zn 볼, (7) Sn-9Zn-1In 볼이다. 땜 페이스트(크림땜)는 3 종류를 준비하며 그 종류는, Sn-8Zn-3Bi 페이스트, Sn-3Ag-0.5Cu 페이스트, 및 Sn-37Pb 페이스트이다. 그리고 구리랜드의 표면처리는 Ni/Au도금처리(하층이 Ni층이고 그 상층이 Au층), 프리플럭스(pre-flux)처리의 2 종류이다.
볼 전단강도 시험 결과를 도 19에서 도 22에 나타낸다. 도 19에서 도 21은 각각, Sn-8Zn-3Bi 페이스트, Sn-3Ag-0.5Cu 페이스트, 및 Sn-37Pb 페이스트를 사용한 경우의 결과이고, 각 도에서 7 종의 볼 전극 및 구리랜드 표면처리에 대한 그래프를 나타낸다. 도 22는 참고로, 페이스트 없이 용제만으로 리플로 접속시킨 경우의 결과를 나타낸다. 도 19에서 도 21 중의 세로축은 전단강도(N)를 나타내며, 가로축은 시간축이고, 개시 시(initial), 168 시간 후, 500 시간 후, 1000 시간 후의 시점을 나타낸다. 도 23은 리플로의 프로파일을 나타낸다. 리플로는 각종 땜페이스트의 융점에 맞추어 조건이 설정된다.
도 19에 나타낸 바와 같이 Sn-8Zn-3Bi 땜페이스트를 사용한 경우, 고온방치에 의해 Ni/Au 도금처리품의 강도가 상승하는 한편, 프리플럭스 처리품의 강도는 열화됨을 알 수 있다. 특히 Sn-Zn계끼리의 조합일 경우(볼 전극 및 땜페이스트 양쪽이 Sn-Zn계로 된 경우)에, 그 경향이 강하게 나타난다. 그리고 도 20 및 도 21에 나타낸 바와 같이, 볼 전극이 Sn-Zn계일 경우에는 Sn-3Ag-0.5Cu 페이스트, 및 Sn-37Pb 페이스트를 사용했을 때도 마찬가지 결과가 보인다.
이들로부터, 볼 전극 및 땜페이스트의 적어도 한쪽에 Zn이 함유된 경우(Sn-Zn계의 경우), Ni/Au도금처리에서는 강도가 상승하는 한편, 프리플럭스 처리에서는 강도가 하강한다는 점을 알 수 있다. 때문에 볼 전극 및 땜페이스트의 적어도 한쪽이 Sn-Zn계로 된 경우에는 랜드의 표면처리로서, Ni/Au도금처리를 실시하는 것이 바람직하다. 구체적으로는 도 6에 나타낸 구성에서, 랜드(9a, 11a) 표면을 Ni/Au도금(9b, 11b)하는 것이 적합하다. 그리고 볼 전극 및 땜페이스트 모두 Sn-Zn계가 아닐 경우에는 랜드 표면처리의 차는 보이지 않는다.
다음에 샘플 접합부분에 대하여 SEM화상(단면)을 도 24 및 도 25에 나타낸다. 도 24 및 도 25는 각각 Sn-Zn계 볼 전극을 사용한 경우에 있어서, 구리랜드 표면을 Ni/Au도금처리를 했을 때, 프리플럭스 처리를 했을 때의 양상을 나타낸다.
도 24에 나타낸 바와 같이 Ni/Au도금처리의 경우에는, Ni/Au도금에 따라 구리랜드가 보호되는 것을 알 수 있다. Ni/Au도금처리의 경우에는, 니켈도금 상에 아연이 퇴적되어 있음이 원소 분석에 의해 확인되었다. Ni/Au도금 중의 금은 볼 전극중에 확산되는 것으로 생각된다. 한편 도 25에 나타낸 바와 같이 프리플럭스 처리의 경우에는 구리랜드는 아연에 침식되어 버리고, 구리랜드가 존재했던 개소는 비교적 약한 Cu-Zn합금층으로 변화해버렸다. 바꾸어 말하면 프리플럭스 처리의 구리랜드(즉 Ni/Au도금이 없이 구리가 드러나 있는 랜드)와, 볼 전극 내의 Zn 조성에 의한 Cu-Zn합금층이 크게 성장됐다. 도 25에서 알 수 있는 바와 같이, Cu-Zn합금층과 볼 전극은 양호하게 밀착되지 않고 양자간에 틈새가 존재한다. 납 함유의 땜일 경우에는 이러한 것은 문제가 되지 않았다는 것을 생각하면, 이것은 Pb프리땜 특유의 문제일지도 모른다. 도 25에 있어서 Cu-Zn합금층이 크게 성장한 것은, 150℃라는 고온조건에 의해 그 성장속도가 가속되어버린 것에 원인이 있을 수도 있다.
따라서 볼 전극 및 땜페이스트 중 한쪽에 Zn조성을 포함하는 조합에 있어서, 프리플럭스 처리품에서는 Cu-Zn합금층의 현저한 성장에 의해 접속강도의 저하를 발생시키게 된다. 역으로 당해 조합에 있어서, 랜드에 Ni/Au도금처리를 실시하면 Ni도금 상에 Zn조성이 퇴적함으로써, 접속강도가 향상되는 것으로 생각된다.
Ni/Au도금처리를 한 경우의 금도금 두께는, 소정의 범위로 하는 것이 바람직하다. 구체적으로 서술하자면, 도 6에 나타낸 구성에서 실장기판(2)의 랜드(도체배선)(11a) 표면의 Ni/Au도금(11b)의 Au두께, 및 BGA실장체의 접속랜드(이면전극)(9a) 표면의 Ni/Au도금(9b)의 Au두께는, 예를 들어 0을 초과하여 0.5㎛ 미만인 것이 바람직하다. Au는 Ni의 산화를 방지할 수 있으면 되므로, 금 플래시 상태의 두께(예를 들어 0.003㎛)이면 충분하다. 제조공정상 비교적 용이하게 막 형성할 수 있다는 관점을 고려하면 0.03㎛ 이상으로 하면 된다. 실험에 따르면, Au두께가 0.5㎛ 정도를 초과하면, 땜 중의 Zn과 도금의 Au에 의한 Au-Zn층의 존재가 확인될 경우가 발생하여 강도 열화를 초래하는 것을 알았다. 따라서 Au두께는 0.6㎛ 미만, 또는 0.5㎛ 이하로 하는 것이 바람직하며, 강도 열화의 요인을 더욱 배제하는 관점에서는 0.3㎛ 이하로 하는 것이 적합하고, 0.03㎛ 이하로 하는 것이 더욱 바람직하다. 여기서 조건 선정을 하자면, Au두께가 예를 들어 1㎛ 정도라도 Au-Zn층에 의한 영향을 받기 어렵게 할 수 있을 것으로 생각된다. 또 Ni두께는 특별히 영향을 미치지 않으므로, 제조조건이나 규격에 따라 적절하게 설정하면 된다. 예를 들어 3~5㎛으로 하면 되고, 전형적으로는 5㎛ 정도이다.
도 26에서 도 29는 Au-Zn층의 존재가 확인된 볼 전극의 SEM사진(단면)이다. 도 27은 도 26의 확대사진이며, 도 29는 도 28의 확대사진이다. 이들 도에서는 Au두께가 0.5㎛ 정도를 초과하는 경우의 예를 나타낸다. 구리랜드와 볼 전극 사이의 줄기처럼 보이는 개소를 원소분석으로 해석하니, 그 줄기는 Au-Zn층임을 알았다. 또 이 줄기 부분에 Sn성분은 실질적으로 존재하지 않았다. 또 도 26 및 도 28 중에는 볼 전극 중의 보이드가 표시된다.
다음에 내열피로시험에 대한 평가를 설명한다. 본원 발명자는, BGA실장체를 실장기판에 리플로 실장한 후, 기상식 온도 주기시험에서 내열피로시험을 실시하고, 볼 전극과 땜페이스트의 각종 조합에 대하여 내열성을 평가했다. 기상식 온도 주기시험은, -40℃를 15 분, +125℃를 15분의, 30 분을 1 주기로 하고, 접속저항을 상시 모니터링 하면서 파단주기수를 측정했다.
시험에 사용한 BGA실장체의 사양을 나타내면 다음과 같다. BGA실장체는 데이지 체인(Daisy-chain) 샘플이고, 실장체 타입은 PBGA(플라스틱 BGA)이다. 실장체 크기는 31㎜이며, 핀 수는 441이고, 또 볼 피치는 1.27㎜이다. Cu랜드 직경은 0.635㎜이고, 볼 직경은 0.76㎜이다. 랜드 표면처리는 Ni/Au도금처리이다. 리플로는 도 23에 나타낸 프로파일에서 실시했다. 이 내열피로시험 결과를 표2에 나타낸다.
볼 전극은, Sn-8Zn-3Bi(Sn-Zn계), Sn-3Ag-0.5Cu(Sn-Ag-Cu계), Sn-37Pb(Pb 함유)를 사용하고, 땜페이스트도 마찬가지의 3 종류를 사용한다. 각 조합에서 사용한 BGA실장체의 샘플 수(N)는 9 개이며, 표 중의 숫자는 고장주기 수를 나타내고, 표 중의 '-'는 2000 주기 이상이 된 것을 나타낸다.
표 2에서, Sn-Zn계의 볼 전극에 대해서는 Sn-Zn계 땜페이스트를 사용하는 것이 가장 좋은 것을 알 수 있다. 이에 비하면 Sn-3Ag-0.5Cu 땜페이스트 및 Sn-37Pb 땜페이스트와의 상성이 좋다고는 할 수 없다. 한편 Sn-3Ag-0.5Cu 볼 전극의 경우는 Sn-3Ag-0.5Cu 땜페이스트 및 Sn-37Pb 땜페이스트와의 상성은 좋지만, Sn-Zn계 땜페이스트와의 상성은 나쁘다.
이러한 점들로부터, 볼 전극과 땜페이스트의 적합한 상성이 있음을 알 수 있으며 또, Pb프리 합금이라도 Sn-Ag-Cu계 볼 전극의 지견을 그대로 Sn-Zn계 볼 전극에 적용시킬 수만은 없음을 알 수 있다. 이 예에 있어서, Sn-Ag-Cu계 볼 전극은 동종의 Sn-Ag-Cu계 땜페이스트만이 아닌 Sn-Pb계 땜페이스트에 대한 상성도 좋지만, Sn-Zn계 볼 전극은 동종의 Sn-Zn계 땜페이스트에 대한 상성이 특히 좋다. 즉 Sn-Zn계 볼 전극을 사용하는 경우는, 동일 조성의 땜페이스트(즉 Sn-Zn계끼리)를 이용하면 내열피로특성의 향상을 기대할 수 있다.
도 30 및 도 31은 용융상태 땜볼의 SEM사진(단면)을 나타낸다. 도 30은 Sn-Zn계 볼 전극(Sn-8Zn-3Bi 볼)과 Sn-Zn계 땜페이스트(Sn-8Zn-3Bi 페이스트)의 조합 사진이고, 도 31은 Sn-Ag-Cu계 볼 전극(Sn-3Ag-0.5Cu 볼)과 Sn-Zn계 땜페이스트(Sn-8Zn-3Bi페이스트)의 조합 사진이다. 여기서 도 32는 도 31의 트레이싱 도이다. 도 32에 있어서 부호 '1'은 볼 전극이고 '3'은 땜페이스트(크림땜), '9''11'은 랜드이다.
도 30에 나타낸 바와 같이 Sn-Zn계끼리의 경우에는, 볼 전극과 땜페이스트가 완전히 용융 혼합시켜 양호한 상태가 된다. 한편 도 31에 나타낸 바와 같이 Sn-Ag-Cu계와 Sn-Zn계의 조합일 경우, 즉 볼 융점과 비교하여 땜페이스트 융점이 낮은 조합일 경우에, 볼 전극은 용융되지 않고 땜페이스트의 용융만으로 접합된다. 도 32에서는 그 상태가 더욱 알기 쉽게 나타나 있다. Sn-Ag-Cu계와 Sn-Zn계 조합의 경우에, 이와 같은 땜페이스트만의 용융에 의한 접합상태가 발생하기 때문에 표 2에 나타낸 바와 같은 결과가 되지 않을까 추측된다.
BGA실장체와 실장기판과의 리플로실장 조건은, BGA실장체 공급을 받아, 실장기판에 실장하는 업체에 유리한 조건에 맞추어 결정되는 것이 통상이며, 바꾸어 말하면 BGA실장체 볼 전극의 융점에 맞추는 것보다 오히려 실장기판 상의 땜페이스트(크림땜)의 융점에 맞추어 결정되는 것이 통상이다. 때문에 설령, 양품의 BGA실장체를 공급해도 도 31 및 도 32에 나타낸 상태의 실장체가 제조되어버리면, 결과적으로 불량 실장체가 실현되어버릴 수밖에 없다. 디바이스에의 손상을 고려하여 저융점 리플로를 실시하고자 하는 실장제조업체의 요구 아래, Pb프리 땜합금 중에서 비교적 자주 사용되는 Sn-Ag-Cu계 땜으로 이루어지는 볼 전극을 구비하는 BGA실장체에 대해서도, 저융점 Sn-Zn계 땜페이스트를 사용할 가능성은 충분히 생각할 수 있다. 특히 퍼스널컴퓨터의 CPU로 대표되는 바와 같이, 220℃까지밖에 온도를 가할 수 없는 경우도 있으므로, BGA실장체가 CPU용으로서 적용될 경우에, 실장제조업체는 저융점 Sn-Zn계 땜페이스트를 사용할 가능성이 높으며, 또 Sn-Ag-Cu계 땜의 융점(약 220℃)보다도 Sn-Zn계 땜페이스트의 융점(약 197℃) 온도에 맞추어 리플로 프로파일을 설정하는 것도 예상된다. 이러한 경우 도 31 및 도 32에 나타낸 현상이 발생 가능해질 것으로 생각된다.
이와 같은 현상의 발생을 회피하고, BGA실장체의 볼 전극과 실장기판 상의 땜페이스트가 실장체에서, 보다 완전하게 용융 혼합되도록 하기 위해서는, 한쪽만 Sn-Zn의 합금으로 하는 것 보다 양쪽 다 Sn-Zn계로 하는 것이 바람직하다. 바꾸어 말하면 비교적 자주 사용되는 Sn-Ag-Cu계 땜으로 이루어지는 볼 전극이 아닌, Sn-Zn계 땜으로 이루어지는 볼 전극을 BGA 볼 전극으로 사용하고, 볼 전극과 땜페이스트 양자를 Sn-Zn계로 하는 것이 바람직하다. 양자를 Sn-Zn계로 할 경우의 실장체에서의 용융 땜볼은, Sn-Zn계 Pb프리 땜합금으로 구성되게 된다. 보다 구체적으로는, 그 용융 땜볼은 적어도 주석 및 아연을 함유하며, 또 납, 은, 구리를 실질적으로 함유하지 않게 된다. 납, 은, 구리를 실질적으로 함유하지 않는다는 것은, 불순물레벨을 초과하는 범위에서 함유하지 않는 것을 의미하며, 예를 들어 500ppm(질량ppm) 이하밖에 함유하지 않는 다는 것을 말하는 것으로 한다. 상술한 바와 같이 Sn-Zn계 Pb프리 땜합금에는, 주석 및 아연 이외에 비스무트 또는 인듐, 혹은 그 양쪽을 모두 함유시켜도 된다.
다음에 내기계적굽힘시험에 대한 평가를 설명한다. 내기계적굽힘시험으로서 휴대기기의 버튼(스위치) 누르기 조작 시의 반복 스트레스를 모방했다. 구체적으로는, BGA실장체를 실장기판에 리플로 실장한 후 도 33의 (a) 및 (b)에 나타낸 바와 같이, 굽힘 지간(bending span) 80㎜, 굽힘량 2㎜의 굽힘을 가하여 접속 저항값이 초기값보다 ±10% 이상 변동된 주기 수를 수명으로 한다. 그 결과를 하기의 표 3에 나타낸다. 여기서 볼 전극과 땜페이스트의 조합은 표 2에 나타낸 것과 마찬가지이다.
표 3 중의 '◎''○''×'는 각각, 평균수명이 현행수준(즉 Sn-37Pb의 볼 전극과 Sn-37Pb 땜페이스트 조합의 수명)보다 우수한 것, 동등한 것, 열등한 것을 나타낸다.
표 3 중의 구체적 왕복 굽힘 횟수(수명이 다할 때까지의 평균횟수)를 나타내면 다음과 같다.
(1) 볼 전극이 Sn-8Zn-3Bi인 경우
Sn-8Zn-3Bi페이스트; 500회 이상(◎)
Sn-3Ag-0.5Cu페이스트; 약 400회(◎)
Sn-37Pb페이스트; 약 250회(○)
(2) 볼 전극이 Sn-3Ag-0.5Cu인 경우
Sn-8Zn-3Bi페이스트; 약 300회(○)
Sn-3Ag-0.5Cu페이스트; 약 260회(○)
Sn-37Pb페이스트; 약 300회(○)
(3) 볼 전극이 Sn-37Pb인 경우
Sn-8Zn-3Bi페이스트; 약 350회(◎)
Sn-3Ag-0.5Cu페이스트; 약 200회(×)
Sn-37Pb페이스트; 약 250회(○)
표 3에 나타낸 결과에서 알 수 있는 바와 같이, Sn-Zn계끼리의 조합은 다른 조합보다 우수한 것이 판명됐다. 이는 도 30에 나타낸 바와 같이 Sn-Zn계끼리의 경우, 볼 전극과 땜페이스트가 완전하게 용융 혼합되어 양호한 용융 땜볼이 되는 것에 기인하는 것으로 생각된다.
다음으로, BGA실장체 쪽의 배선전극(이면전극)에, 볼 전극을 5 종류 리플로 실장으로 용융 접속한 경우의 볼 전극 표면상태를 관찰하고, 그 결과를 도 34에서 도 38에 나타낸다. 도 34에서 도 38은 각각 Sn-8Zn-3Bi 볼 전극, Sn-9Zn 볼 전극, Sn-9Zn-1In 볼 전극, Sn-3Ag-0.5Cu 볼 전극, Sn-37Pb 볼 전극의 외관을 나타내는 SEM화상이다. 각 도의 (a), (b), (c)는 각각 35배, 100배, 500배 배율의 화상이다. 리플로의 피크온도는 땜볼의 융점+30℃로 하고, 용제는, Pb프리 볼(도 34~도 37)에 대해서는 알파메탈즈 RMA376EHLV의 용제(flux)를 사용하고, Sn-Pb 공정 볼(도 38)에 대해서는 센주(千住)금속 529D-1의 용제(flux)를 사용했다. 그리고 도 34에서 도 38에 나타낸 외관은, 볼 전극 441 개를 갖는 BGA실장체 100개(즉 볼 전극 44100 개)를 통한 경향이다.
도 37 및 도 38에 나타낸 바와 같이 Sn-37Pb 볼 전극 및 Sn-3Ag-0.5Cu 볼 전극은 비교적 촘촘하고 볼 전체도 완전 구형에 가깝다. 한편 도 34에서 도 36에 나타낸 바와 같이 저융점화를 노린 Sn-Zn계 볼 전극은 모두 표면에 요철이 생겼다. Sn-Zn계 볼 전극 중, Sn-9Zn 볼 전극에서는 특히 패임이 심했다(도 35 참조). 실제 레이저 조사에 의한 검사에 있어서, 이 패임에 의해 볼의 위치 인식에 오류가 발생했다. Sn-8Zn-3Bi 볼 전극(도 34 참조), Sn-9Zn-1In 볼 전극(도 36 참조)에 대해서는, Sn-9Zn 볼 전극에 비해 커다란 패임은 발생하지 않았다. 따라서 레이저 조사에 의한 볼 인식이 가능해지고, 외관의 관점에서는 Sn과 Zn만으로 이루어지는 볼 전극(예를 들어 Sn-9Zn조성)보다, Sn-9Zn 조성에 Bi 또는 In을 첨가(혹은 양쪽 모두 첨가)하는 것이 효과적인 것으로 생각된다.
Sn-9Zn조성에 Bi 또는 In을 첨가하면 패임이 감소되는 것은, 그 첨가에 의해 공정점으로부터 어긋남이 생기고 그것이 요인이 되어 볼이 완전 구형에 가까워져 패임이 감소된 것일지도 모르겠다. 또 리플로 프로파일을 변경함으로써 패임의 감소를 달성할 수 있는 가능성이 있을 수도 있다. 그리고 레이저 조사에 의한 볼 인식에서는 오류가 생기는 경우이더라도, 볼의 위치인식에는 화상처리에 의한 수법이나, 경우에 따라서는 시각에 의한 수법도 채용 가능하므로 그러한 수법의 채용을 생각해도 된다.
도 34에서 도 38에 나타낸 볼 전극의 외관을 보다 상세하게 설명하면, 다음과 같다.
도 34에 나타낸 Sn-8Zn-3Bi 볼 전극은, 5 종류의 볼 전극 중 가장 주름이 많으며, 도 34의 (c)에서는 털실의 보풀과 같은 줄기가 있음이 판별되었다. 털실의 보풀과 같은 줄기는 아연 조성의 부분일지도 모른다. 이 볼은 완전 구형에 가까우므로 레이저 조사에 의한 위치 식별은 가능하다. 또 수축공(收縮孔)으로 생각되는 구멍이 확인되었다. 여기서 "수축공"이란 땜 표면으로부터 내부에 걸쳐 형성된 바늘모양의 결정같은 것이다.
도 35에 나타낸 Sn-9Zn 볼 전극은 커다란 패임이 있으며, 이 패임에 의해 레이저 조사에 의한 위치 식별에서 오류가 발생했다. Sn-Zn계지만 도 34와 같은 줄기는 보이지 않는다. 또 수축공으로 생각되는 구멍이 확인됐다.
도 36에 나타낸 Sn-9Zn-1In 볼 전극은 작은 패임이 있기는 하지만, 전체적으로 완전 구형에 가까워 레이저 조사에 의한 위치 식별이 가능했다.
도 37에 나타낸 Sn-3Ag-0.5Cu 볼 전극은 전체적으로 촘촘하며 원형에 가까운 탓인지 레이저 조사에 의한 위치 식별이 가능했다. 도 34에 보이는 것과 같은 주름은 발견되지 않았다. 그리고 수축공으로 생각되는 구멍이 확인됐다.
도 38에 나타낸 Sn-37Pb 볼 전극은 5 종류 중에서 가장 완전 구형에 가깝고, 레이저 조사에 의한 위치 식별이 가능했다. 수축공으로 생각되는 구멍이 확인되고, 방사상으로 뻗는 주름이 존재한다.
레이저 조사에 의한 위치 식별의 관점에서는, Sn-8Zn-3Bi 볼 전극, Sn-9Zn-1In 볼 전극, Sn-3Ag-0.5Cu 볼 전극은 동일 레벨로 간주할 수 있다.
다음에 볼 전극의 보이드 관찰에 대하여 설명한다. 온도주기시험 투입 전에 볼 전극의 X선 투과사진을 찍으니, 볼 전극 및 땜페이스트가, 같은 Sn-Pb 공정땜 이외의 거의 모든 조합에서 볼 내부에 보이드가 발생하며, 특히 볼 전극 및 땜페이스트 중 한쪽에 Zn을 함유하는 조합에서 보이드가 다수 발생했다.
보이드 관찰을 실시한 볼 전극과 땜페이스트의 조합은, 표 2에 나타낸 것과 마찬가지이고, 각 조합에 대하여 보이드 발생률을 나타내면 다음과 같다. 여기서 보이드 발생률은, 4410 볼 중에 내부 보이드가 발생하는 비율이다.
(1) 볼 전극이 Sn-8Zn-3Bi인 경우
Sn-8Zn-3Bi페이스트; 99.3%
Sn-3Ag-0.5Cu페이스트; 98.8%
Sn-37Pb페이스트; 100%
(2) 볼 전극이 Sn-3Ag-0.5Cu인 경우
Sn-8Zn-3Bi페이스트; 51.9%
Sn-3Ag-0.5Cu페이스트; 96.8%
Sn-37Pb페이스트; 0.0%
(3) 볼 전극이 Sn-37Pb인 경우
Sn-8Zn-3Bi페이스트; 96.2%
Sn-3Ag-0.5Cu페이스트; 48.5%
Sn-37Pb페이스트; 0.0%
또 Zn계 이외 조성의 보이드는 작은 지름으로 몇 개씩 모이는 경향이 보이지만, Zn계 보이드는 큰 지름이고 볼 단면적의 반 이상을 차지하는 것이 많이 보였다. 기판 실장 전의 데이지체인 샘플(daisy chain sample)(볼 전극을 갖는 BGA실장체이며 기판 실장 제조업체에 공급하기 전의 샘플)에서는 보이드가 보이지 않았다는 것을 생각하면, 보이드 발생인자로서 리플로 처리나 용제 등의 제조건에 크게 관여되는 것으로 생각된다. 볼 전극, 땜페이스트나 땜조성의 적어도 한쪽 조성에 Zn을 함유할 경우, 실제 디바이스(실장체) 및 실장공정에서는, 보이드 발생이 문제가 될 것으로 추측되며, 그 때문에 상기 제 2 실시예에 나타낸 기술을 이용하여 보이드 발생을 억제 또는 완화시키는 것이 매우 의의가 있게된다.
본 발명에 의한 반도체장치는 저융점의 Pb프리 땜합금으로 구성된 볼 전극을 구비한다. 따라서 더욱 낮은 온도에서 땜 접속을 실행할 수 있으며, 그 결과 반도체장치에의 열적 손상을 방지할 수 있어, 접속 신뢰성 저하도 회피할 수 있다. 또 본 발명에 의하면 반도체장치를 실장기판에 실장할 때, 볼 전극에 불필요한 공기를 유입시키는 일없이 땜 접속을 실행할 수 있으므로, 접속 신뢰성이 우수한 실장체를 제조할 수 있다.
또 반도체장치가 갖는 볼 전극이 Sn-Zn계 Pb프리 땜합금으로 구성될 경우, 실장기판 상에 형성된 도체배선 상에 Sn-Zn계 Pb프리 땜합금으로 구성된 크림땜을 공급하여 실장체를 제조하면, 실장체의 신뢰성을 향상시킬 수 있다. 또한 볼 전극 및 크림땜의 적어도 한쪽이 Sn-Zn계 Pb프리 땜합금으로 구성될 경우에, 이면전극 및 도체배선 표면에 하층으로부터 차례로 니켈도금과 금도금이 형성되어 있으면, 프리플럭스 처리한 경우에 비해 신뢰성이 우수한 실장체를 실현할 수 있다.

Claims (33)

  1. 복수의 소자전극을 갖는 반도체소자와,
    상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며,
    상기 볼 전극은 7~9.5 중량%의 아연을 함유하고 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성되는 반도체장치.
  2. 복수의 소자전극을 갖는 반도체소자와,
    상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며,
    상기 볼 전극은 7~9.5 중량%의 아연과, 1~5 중량%의 비스무트를 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성되는 반도체장치.
  3. 복수의 소자전극을 갖는 반도체소자와,
    상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며,
    상기 볼 전극은 7~9.5 중량%의 아연과, 1~5 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성되는 반도체장치.
  4. 복수의 소자전극을 갖는 반도체소자와,
    상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며,
    상기 볼 전극은 7~9.5 중량%의 아연과, 1~4 중량%의 비스무트와, 1~4 중량%의 인듐을 함유하고, 나머지가 주석인 Sn-Zn계 Pb프리 땜합금으로 구성되는 반도체장치.
  5. 복수의 소자전극을 갖는 반도체소자와,
    상기 복수의 소자전극 중 적어도 1 개에 전기적으로 접속된 볼 전극을 구비하며,
    상기 볼 전극은 Pb프리 땜합금으로 구성되며,
    상기 Pb프리 땜합금의 융점은, 180℃ 이상 200℃ 이하인 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 Pb프리 땜합금은, Pb프리 합금 상태도에 있어서 액상(liquid phase)-고상(solid phase) 공존영역을 갖는 합금인 것을 특징으로 하는 반도체장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체장치를 실장기판에 실장시킬 실장 면에는, 상기 볼 전극을 포함하는 복수의 볼 전극이 2 차원적으로 배열되는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 2 차원적으로 배열된 상기 복수의 볼 전극 중, 적어도 중앙부에 위치하는 것은, 상기 볼 전극인 것을 특징으로 하는 반도체장치.
  9. 제 7 항에 있어서,
    상기 2 차원적으로 배열된 상기 복수의 볼 전극 각각은, 모두 상기 볼 전극인 것을 특징으로 하는 반도체장치.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 볼 전극과 상기 적어도 1 개의 소자전극과는, 배선기판을 개재하고 전기적으로 접속되며,
    상기 배선기판 표면에 상기 반도체소자가 접합되고,
    상기 배선기판 이면에 상기 볼 전극이 형성되는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 배선기판의 상기 표면에는, 복수의 배선전극이 형성되며,
    상기 복수의 소자전극은, 상기 반도체소자가 상기 배선기판에 접합되는 면에형성되고,
    상기 복수의 소자전극 각각과 그에 대응하는 배선전극과는, 돌기전극을 개재하고 서로 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  12. 제 10 항에 있어서,
    상기 배선기판의 상기 표면에는, 복수의 배선전극이 형성되며,
    상기 복수의 소자전극은, 상기 반도체소자가 상기 배선기판에 접합되는 면과는 다른 면에 형성되고,
    상기 복수의 소자전극 각각과 그에 대응하는 배선전극과는, 금속세선을 개재하고 서로 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  13. 제 10 항에 있어서,
    상기 배선기판은 유기재료로 구성되며,
    상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성되는 위치에 이면전극이 형성되고,
    상기 이면전극은 용제(flux) 처리가 실시된 구성, 또는 하층으로부터 차례로 니켈도금과 금도금이 형성된 구성을 갖는 것을 특징으로 하는 반도체장치.
  14. 제 10 항에 있어서,
    상기 배선기판은 세라믹재료로 구성되며,
    상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성될 위치에 이면전극이 형성되고,
    상기 이면전극 상에는 하층으로부터 차례로 니켈도금과 금도금이 형성되며, 그 위에 상기 볼 전극이 탑재되는 것을 특징으로 하는 반도체장치.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 소자전극이 형성된 상기 반도체소자 주면 상에, 상기 복수의 소자전극 각각을 노출시키도록 절연층이 형성되며,
    상기 절연층 상에는, 상기 복수 소자전극의 적어도 1 개에 전기적으로 접속된 배선층이 형성되고,
    상기 볼 전극은, 상기 배선층 일부에 탑재되는 것을 특징으로 하는 반도체장치.
  16. 제 15 항에 있어서,
    상기 절연층은 저 탄성률 수지로 구성된 탄성체층인 것을 특징으로 하는 반도체장치.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 볼 전극과 상기 적어도 1 개의 소자전극은, 구리계 또는 철계 리드프레임을 개재하고 전기적으로 접속되며,
    상기 반도체소자는 상기 리드프레임 일부에 접합되고,
    상기 리드프레임 중, 상기 볼 전극이 형성되는 부위에는 이면전극이 형성되며,
    상기 이면전극 상에는 니켈도금과 팔라듐도금과 금도금이 하층으로부터 형성되고, 또 그 위에 상기 볼 전극이 탑재되는 것을 특징으로 하는 반도체장치.
  18. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 볼 전극과 상기 적어도 1 개의 소자전극은, 구리계 또는 철계 리드프레임을 개재하고 전기적으로 접속되며,
    상기 반도체소자는 상기 리드프레임 일부에 접합되고,
    상기 리드프레임 중, 상기 볼 전극이 형성되는 부위에는 이면전극이 형성되며,
    상기 이면전극 상에는 주석 및 비스무트로 된 합금 도금이 형성되고, 또 그 위에 상기 볼 전극이 탑재되는 것을 특징으로 하는 반도체장치.
  19. 볼 전극을 갖는 반도체장치를 실장기판에 리플로 실장하는 반도체장치의 실장방법이며,
    상기 실장기판 상에 형성된 도체배선 중, 상기 볼 전극이 접촉하게 될 위치 주위의 부위 상에, 상기 도체배선과 접촉했을 때의 상기 볼 전극에 접촉하지 않도록 땜 크림을 도포하는 공정(a)과,
    상기 실장기판의 상기 도체배선 상에, 상기 볼 전극을 접촉시키는 공정(b)과,
    상기 반도체장치 및 상기 실장기판을, 고온분위기의 리플로용기 중으로 통과시키는 공정(c)을 포함하며,
    상기 공정(c)에서, 상기 볼 전극이 상기 땜 크림보다 먼저 또는 동시에 용융되어, 상기 볼 전극과 상기 도체배선이 접속되는 반도체장치의 실장방법.
  20. 제 19 항에 있어서,
    상기 공정(a)에서 상기 땜 크림은, 상기 도체배선 상에서 거의 원형 고리형상으로 도포되는 것을 특징으로 하는 반도체장치의 실장방법.
  21. 제 19 항에 있어서,
    상기 땜 크림의 도포가 연속적이 아닌, 적어도 1 개소 이상의 공극이 존재하는 것을 특징으로 하는 반도체장치의 실장방법.
  22. 볼 전극을 갖는 반도체장치를 실장기판에 실장하는 반도체장치의 실장방법이며,
    상기 볼 전극은 액상-고상 공존영역을 갖는 땜합금으로 형성되고,
    상기 실장기판은 금속돌기가 형성된 도체배선을 가지며,
    상기 볼 전극을, 상기 금속돌기에 꽂음으로써, 상기 볼 전극에 여분의 공기를 유입시키는 일없이 땜 접속을 실행하는 반도체장치의 실장방법.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 볼 전극은, Pb프리 땜합금으로 구성되는 것을 특징으로 하는 반도체장치의 실장방법.
  24. 볼 전극을 갖는 반도체장치를 실장기판에 실장하는 반도체장치의 실장방법에 있어서,
    제 1 항 내지 제 4 항 중 어느 한 항 기재의 반도체장치를 준비하는 공정과,
    상기 실장기판 상에 형성된 도체배선 상에, Sn-Zn계 Pb프리 땜합금으로 구성된 땜 크림을 공급하는 공정과,
    상기 볼 전극과 상기 땜 크림을 접촉시키는 공정과,
    상기 반도체장치 및 상기 실장기판을, 고온분위기의 리플로 용기에 통과시키는 공정을 포함하는 반도체장치의 실장방법.
  25. 제 24 항에 있어서,
    상기 땜 크림이 공급되는 상기 도체배선 표면에는, 하층으로부터 차례로 니켈도금과 금도금이 형성되는 것을 특징으로 하는 반도체장치의 실장방법.
  26. 복수의 볼 전극이 2 차원적으로 배열된 BGA형 반도체장치가, 상기 복수의 볼전극 각각에 대응하는 배선전극을 구비한 실장기판에 실장된 실장체의 제조방법이며,
    상기 복수의 볼 전극 각각이 융점 180℃ 이상 200℃ 이하의 Pb프리 땜합금으로 구성되는 BGA형 반도체장치와, 상기 실장기판을 준비하는 공정과,
    상기 반도체장치의 각 볼 전극이 상기 배선전극에 접촉했을 때, 당해 각 볼 전극에 거의 접촉하지 않으며 거의 원형 고리형상을 갖는 땜 크림을 상기 배선전극 상에 도포하는 공정과,
    상기 반도체장치의 각 볼 전극을 상기 배선전극에 접촉시키는 공정과,
    도포된 상기 땜 크림보다 먼저 또는 동시에 각 볼 전극을 용융시켜 땜 접속을 실시하는 공정을 포함하는 실장체의 제조방법.
  27. 복수의 볼 전극이 2 차원적으로 배열된 BGA형 반도체장치가, 상기 복수의 볼 전극 각각에 대응하는 배선전극을 구비한 실장기판에 실장된 실장체의 제조방법이며,
    상기 복수의 볼 전극 각각이 Pb프리 합금 상태도에서, 액상-고상 공존영역을 갖는 Pb프리 땜합금으로 구성되는 BGA형 반도체장치를 준비하는 공정과,
    상기 배선전극 상에 금속 돌기가 형성된 상기 실장기판을 준비하는 공정과,
    상기 반도체장치의 각 볼 전극에 상기 금속 돌기를 꽂아, 각 볼 전극과 상기 배선전극을 접촉시킨 상태에서 땜 접속을 실시하는 공정을 포함하는 실장체의 제조방법.
  28. 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고,
    상기 반도체장치는, 제 1 항 내지 제 4 항 중 어느 한 항 기재의 반도체장치이며,
    상기 실장기판은, 상기 반도체장치의 상기 볼 전극에 대응하여 배치된 도체배선을 구비하고,
    상기 도체배선 상에 부여된 땜 크림과, 상기 반도체장치의 상기 볼 전극이 용융되어 형성된 땜볼에 의해, 상기 반도체장치와 상기 실장기판은 서로 전기적으로 접속되며,
    상기 땜 크림은, Sn-Zn계 Pb프리 땜합금으로 구성되는 실장체.
  29. 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고,
    상기 반도체장치는, 제 1 항 내지 제 4 항 중 어느 한 항 기재의 반도체장치이며,
    상기 실장기판은, 상기 반도체장치의 상기 볼 전극에 대응하여 배치된 도체배선을 구비하고,
    상기 도체배선 상에 부여된 땜 크림과, 상기 반도체장치의 상기 볼 전극이 용융되어 형성된 땜볼에 의해, 상기 반도체장치와 상기 실장기판은 서로 전기적으로 접속되며,
    상기 땜볼은, Sn-Zn계 Pb프리 땜합금으로 구성되는 실장체.
  30. 제 29 항에 있어서,
    상기 땜볼은, 적어도 주석 및 아연을 함유하고 또 납, 은, 구리를 실질적으로 함유하지 않는 실장체.
  31. 제 30 항에 있어서,
    상기 땜볼은, 또한 비스무트 및 인듐 중 적어도 한쪽을 함유하는 실장체.
  32. 볼 전극을 갖는 반도체장치가 실장기판에 실장되어 구성되는 실장체이고,
    상기 반도체장치는, 제 1 항 내지 제 4 항 중 어느 한 항 기재의 반도체장치이며, 또 상기 반도체장치가 구비하는 상기 볼 전극과 상기 적어도 1 개의 소자전극은, 배선기판을 개재하고 전기적으로 접속되며,
    상기 배선기판 이면에 상기 볼 전극이 형성되고,
    상기 배선기판의 상기 이면에는, 상기 볼 전극이 형성될 위치에 이면전극이 형성되며,
    상기 이면전극은, 하층으로부터 차례로 니켈도금과 금도금이 형성된 구성을 갖고,
    상기 실장기판은, 상기 볼 전극에 대응하여 배치된 도체배선을 가지며,
    상기 도체배선 중 땜 크림이 공급되는 부분의 표면에는, 하층으로부터 차례로 니켈도금과 금도금이 형성되는 실장체.
  33. 제 32 항에 있어서,
    상기 땜 크림은, Sn-Zn계 Pb프리 땜합금으로 구성되는 것을 특징으로 하는 실장체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848887B1 (ko) * 2007-08-27 2008-07-29 삼성전기주식회사 메탈 마스크의 표면처리방법 및 이를 이용한 범핑 방법
KR101367773B1 (ko) * 2005-11-25 2014-02-27 이스라엘 에어크래프트 인더스트리즈 엘티디 솔라 셀 어레이를 생성하는 시스템 및 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003198116A (ja) * 2001-12-28 2003-07-11 Matsushita Electric Ind Co Ltd はんだ付け方法および接合構造体
JP4143478B2 (ja) * 2002-10-02 2008-09-03 アルプス電気株式会社 はんだ接続構造および電子部品のはんだ接続方法
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
JP2004241542A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd はんだ付け方法およびこのはんだ付け方法により接合される部品および接合された接合構造体
US7111771B2 (en) * 2003-03-31 2006-09-26 Intel Corporation Solders with surfactant-refined grain sizes, solder bumps made thereof, and methods of making same
JP4329532B2 (ja) * 2003-07-15 2009-09-09 日立電線株式会社 平角導体及びその製造方法並びにリード線
JP2005095977A (ja) * 2003-08-26 2005-04-14 Sanyo Electric Co Ltd 回路装置
JP4568719B2 (ja) * 2004-03-24 2010-10-27 コーア株式会社 電子部品
US20060113683A1 (en) * 2004-09-07 2006-06-01 Nancy Dean Doped alloys for electrical interconnects, methods of production and uses thereof
US20060147683A1 (en) * 2004-12-30 2006-07-06 Harima Chemicals, Inc. Flux for soldering and circuit board
JP2006210566A (ja) * 2005-01-27 2006-08-10 Akita Denshi Systems:Kk 半導体装置
DE102005006281B4 (de) 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
JP4171492B2 (ja) * 2005-04-22 2008-10-22 松下電器産業株式会社 半導体装置およびその製造方法
JP4799997B2 (ja) * 2005-10-25 2011-10-26 富士通株式会社 電子機器用プリント板の製造方法およびこれを用いた電子機器
EP2272794A1 (en) * 2006-07-14 2011-01-12 STMicroelectronics S.r.l. Semiconductor package substrate, in particular for MEMS devices
CN1974108B (zh) * 2006-08-21 2011-02-09 南昌大学 亚共晶锡锌合金基无铅钎料
JP5339968B2 (ja) * 2009-03-04 2013-11-13 パナソニック株式会社 実装構造体及びモータ
US9402321B2 (en) * 2012-10-15 2016-07-26 Senju Metal Industry Co., Ltd. Soldering method using a low-temperature solder paste
JP6387522B2 (ja) * 2014-12-03 2018-09-12 パナソニックＩｐマネジメント株式会社 実装構造体
US11830746B2 (en) * 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51138561A (en) 1975-05-27 1976-11-30 Asahi Glass Co Ltd Soldering method of oxidized metal surface
JPS5711793A (en) 1980-06-26 1982-01-21 Dainichi Nippon Cables Ltd Solder for aluminium
JPS5942197A (ja) 1982-08-31 1984-03-08 Matsushita Electric Works Ltd 半田
US5242658A (en) * 1992-07-07 1993-09-07 The Indium Corporation Of America Lead-free alloy containing tin, zinc and indium
TW251249B (ko) * 1993-04-30 1995-07-11 At & T Corp
US5455004A (en) * 1993-10-25 1995-10-03 The Indium Corporation Of America Lead-free alloy containing tin, zinc, indium and bismuth
GB9400384D0 (en) * 1994-01-11 1994-03-09 Inmos Ltd Circuit connection in an electrical assembly
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
JP3460438B2 (ja) * 1995-03-31 2003-10-27 株式会社日立製作所 鉛フリーはんだ及びそれを用いた実装品
KR0158600B1 (ko) * 1995-06-30 1999-01-15 이형도 기계적 특성이 우수한 무연땜납
JP3340021B2 (ja) * 1996-03-22 2002-10-28 千住金属工業株式会社 鉛フリーはんだ合金
JPH09206983A (ja) * 1996-02-02 1997-08-12 Sony Corp はんだ材料
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
JP3446798B2 (ja) 1996-11-29 2003-09-16 日本特殊陶業株式会社 接合バンプ付き配線基板
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP3306007B2 (ja) 1998-06-30 2002-07-24 株式会社東芝 ハンダ材
WO2000001506A1 (fr) * 1998-07-02 2000-01-13 Matsushita Electric Industrial Co., Ltd. Poudre de soudage et procede de preparation correspondant ainsi que pate de soudage
JP4138965B2 (ja) * 1998-10-01 2008-08-27 三井金属鉱業株式会社 無鉛ハンダ粉及びその製造方法
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
JP2000326088A (ja) 1999-03-16 2000-11-28 Nippon Sheet Glass Co Ltd 無鉛ハンダ
JP4027534B2 (ja) * 1999-05-25 2007-12-26 富士通株式会社 電子部品の実装方法
JP2001118959A (ja) * 1999-08-06 2001-04-27 Toppan Printing Co Ltd 接続端子及びそれを用いた半導体装置
JP2001150179A (ja) 1999-11-26 2001-06-05 Nippon Handa Kk クリームはんだおよびそれを用いた接着方法
JP2001156207A (ja) * 1999-11-26 2001-06-08 Toshiba Corp バンプ接合体及び電子部品
US6657124B2 (en) * 1999-12-03 2003-12-02 Tony H. Ho Advanced electronic package
TW516984B (en) * 1999-12-28 2003-01-11 Toshiba Corp Solder material, device using the same and manufacturing process thereof
US6517602B2 (en) * 2000-03-14 2003-02-11 Hitachi Metals, Ltd Solder ball and method for producing same
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP4438974B2 (ja) * 2000-10-05 2010-03-24 千住金属工業株式会社 ソルダペ−スト
US6361626B1 (en) 2000-10-24 2002-03-26 Fujitsu Limited Solder alloy and soldered bond
JP3800977B2 (ja) * 2001-04-11 2006-07-26 株式会社日立製作所 Ｚｎ−Ａｌ系はんだを用いた製品
JP2002313983A (ja) * 2001-04-11 2002-10-25 Hitachi Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101367773B1 (ko) * 2005-11-25 2014-02-27 이스라엘 에어크래프트 인더스트리즈 엘티디 솔라 셀 어레이를 생성하는 시스템 및 방법
KR100848887B1 (ko) * 2007-08-27 2008-07-29 삼성전기주식회사 메탈 마스크의 표면처리방법 및 이를 이용한 범핑 방법

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Publication number Publication date
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