KR101367773B1 - 솔라 셀 어레이를 생성하는 시스템 및 방법 - Google Patents

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Abstract

실질적으로 큰 영역 접촉면에 고전력 전기 구성요소의 1 이상의 실질적으로 큰 단자를 솔더링하는 방법이 개시되며, 상기 방법은: 돌출 패턴에 따라 실질적으로 큰 영역 접촉면 상에 솔더링 물질을 적층하는 단계; 상기 적층된 솔더링 물질 상에 상기 1 이상의 실질적으로 큰 단자를 배치시키는 단계; 및 사전설정된 가열 프로파일에 따라, 상기 1 이상의 실질적으로 큰 단자, 상기 솔더링 물질, 및 상기 실질적으로 큰 영역 접촉면을 가열하는 단계를 포함하며; 상기 돌출 패턴은 상기 실질적으로 큰 접촉면의 외주 쪽으로 나 있는 복수의 통로들을 정의하고, 상기 1 이상의 단자의 영역은 실질적으로 큰 영역 접촉면의 일부분과 실질적으로 오버랩되며, 상기 통로들은 실질적으로 기공 없는 중실의 솔더링 물질을 생성하도록, 상기 외주 쪽으로, 상기 솔더링 물질과 상기 1 이상의 실질적으로 큰 단자 사이에 갇힌 가스의 방출을 제공한다.

Description

솔라 셀 어레이를 생성하는 시스템 및 방법{SYSTEM AND METHOD FOR PRODUCING A SOLAR CELL ARRAY}
개시되는 기술은 일반적으로 솔라 시스템과, 특히 기판에 복수의 광전지 셀(photovoltaic cell)을 결합시킨 방법들 및 시스템들에 관한 것이다.
전력은 재생-불가능한 자원(예를 들어, 석탄, LNG(liquid natural gas), 원유, 수소) 또는 재생가능한 자원(예를 들어, 바람, 태양열(solar), 파도, 생물 연료(biofuel), 수력)으로부터 생성될 수 있다. 태양으로부터의 전력은 태양열 방사선에 솔라 패널을 노출시킴으로써 생성된다. 솔라 패널은 전기 회로 내에, 평탄한 기판에 전기적으로 또한 기계적으로 연결된 반도체로 만들어진 복수의 광전지 셀들을 포함한다. 광자들이 광전지 셀들을 때리면, 각각의 광전지 셀들은 전력을 생성한다. 출력 전력이 최대화되는 방식으로 전기 회로가 구성된다.
각각의 광전지 셀들은 셀 양극 단자와 셀 음극 단자를 포함한다. 각각의 셀 양극 단자와 셀 음극 단자는 광전지 셀의 평탄한 표면들 중 하나를 전도성 물질(예를 들어, 구리 합금)로 코팅함으로써 생성된다. 전기 회로는 복수의 회로 양극 단자들과 회로 음극 단자들을 포함한다. 각각의 회로 양극 단자들과 회로 음극 단자들은 평탄한 기판을 전도성 물질(예를 들어, 구리 합금)로 코팅함으로써 생성된다. 각각의 셀 양극 단자는 각각의 회로 양극 단자와 전기적으로 또한 기계적으로 연결된다. 각각의 셀 음극 단자는 각각의 회로 음극 단자와 전기적으로 또한 기계적으로 연결된다.
평탄한 기판의 회로 단자와 광전지 셀의 셀 단자를 연결하는 방법들이 해당 기술 분야에 알려져 있다. 일 경우에, 상기 연결은 전기적 및 열적 전도성 접착제에 의해 제공된다. 또 다른 경우에, 얇은 박(foil) 형태의 솔더가 셀 단자와 회로 단자 사이에 배치되며, 상기 회로 단자와 상기 셀 단자를 용화(fuse)시키기 위해 가열된다. 또 다른 경우, 광전지 셀은 그 바닥면에 2 개의 솔더 범프(solder bump)들을 포함하는 플립-칩(flip-chip)(즉, 표면 장착 칩)의 형태로 되어 있다. 광전지 셀은 회로 단자의 최상부 상의 적절한 위치 상에 배치되며, 솔더 범프들, 셀 단자 및 회로 단자에 열이 가해진다. 이 열은 솔더 범프들을 용융(melt)시킴에 따라, 기판과 광전지 셀을 전기적으로 또한 기계적으로 결합시킨다.
플립-칩과 기판의 열 팽창 계수는 일반적으로 상이하다. 그러므로, 플립-칩과 기판은 대기 온도가 변화함에 따라 상이하게 수축하거나 팽창하며, 그 결과 플립-칩과 기판 사이의 결합부에서 기계적인 응력들이 생성된다. 상기 결합부 상의 응력을 등화(equalize)시키기 위해, 플립-칩과 기판 사이의 갭에 물질이 도입된다. 모세관 작용(capillary action)에 의해 상기 갭에 언더필(underfill) 물질이 도입되기 때문에, 언더필 물질은 공기 주머니들을 포함할 수 있다. 비-균일한 언더필은 플립-칩과 기판 간의 상호연결(interconnection)을 보호할 수 있는 언더필 물질의 능력을 감소시킴에 따라, 칩의 신뢰성을 저하시킨다. 균일한 언더필 물질을 생성하 는 방법들은 해당 기술 분야에 알려져 있다. 이러한 방법 중 하나는, 언더필 물질이 한쪽 단부로부터 도입되는 동안에, 다른 한쪽 단부로부터 언더필 물질을 뽑아내도록 진공원을 이용하는 것이다.
작동 시 광전지 셀의 온도를 더 낮출수록, 그 효율성이 더 높아지며, 광전지 셀이 생성하는 전력도 더 많아진다. 광전지 셀에 의해 생성된 열을 방산(dissipate)시키고, 광전지 셀에서 나온 이 열을 발산시키는 방법들은 해당 기술 분야에 알려져 있다. 예를 들어, 광전지 셀은 광전지 셀로부터, 작은 저항을 갖는 주위 공기로 열 경로를 제공함으로써 냉각된다. 또 다른 예시로서, 광전지 셀이 장착되는 기판은 이 열을 멀리 발산시키기 위해 아래로부터 냉각기와 연결된다.
Bauman 외의, "Method for Fabricating a Solar Tile"이라는 제목의 US 특허 제 6,906,253 B2는 유연한 회로 및 복수의 솔라 셀들을 포함하는 솔라 타일(solar tile)에 관한 것이다. 상기 유연한 회로의 앞면 절연 시트에 접착 층이 도포된다. 상기 접착 층은 박리 시트(release sheet)를 포함한다. 상기 앞면 절연 시트 및 상기 접착 층을 통해 복수의 어퍼처들이 생성되고, 상기 유연한 회로의 뒷면 절연 시트를 통해 복수의 대응 홀들이 생성된다. 각각의 어퍼처들과 홀들 내에는 납, 은 또는 주석과 같은 솔더 물질이 적층(deposit)된다. 박리 시트는 접착 층으로부터 제거되며, 결과적인 솔라 회로를 생성하기 위해, 솔라 셀들이 유연한 회로로 옮겨지고 고정된다.
Akram 외의, "Void-Free Underfill of Surface Mounted Chips"이라는 제목의 US 특허 제 6,048,656호는 종래의 직접 칩 결합 기술들을 이용하여 인쇄 회로 기 판(PCB)에 플립-칩을 연결하는 방법에 관한 것이다. PCB 상에서 플립-칩의 4 개의 벽 주위에 2 개의 댐(dam)들이 형성된다. 플립-칩의 활성 표면은 집적 회로와 복수의 콘택 패드들, 그리고 대응하는 솔더 범프들을 포함한다. 솔더 범프들은 PCB의 활성 회로의 콘택 패드들과 정렬되고, 플립-칩은 PCB에 전기적으로 또한 기계적으로 연결된다. 상기 댐들은 플립-칩 밑의 갭으로부터 언더필 물질의 유출을 방지하는 역할을 한다.
언더필 물질은 언더필 디스펜서(underfill dispenser)를 매개로 플립-칩의 제 1 코너에 있는 개구부를 통해 도포된다. 언더필 물질을 갭 안으로 도입시키기 위해, 플립-칩의 제 2 코너에 있는 개구부 위에 진공 컵이 배치된다. 상기 진공 컵은, 언더필 물질이 플립-칩 아래로 흐름에 따라, 언더필 내에서 발견되는 공기 주머니들, 기포들 및 기공(void)들을 언더필 물질로 대체시키도록 채택된다.
Jensen 외의, "Process for Depositing Metal Contacts on a Buried Grid Solar Cell and Solar Cell Obtained by the Process"이라는 제목의 US 특허 제 6,881,671 B2는, 광생성된(photogenerated) 자유 전자들이 솔라 금속 콘택들에서 나와 이동될 수 있게 하기 위해, 기공들이 금속 콘택들(홈들) 내에 형성되는 것을 회피하면서, 솔라 셀의 광 입사 정면 및 후면에 금속 콘택들(홈들)을 도포하는 방법에 관한 것이다.
상기 솔라 셀 표면 상에 전기 절연 층의 최상부 표면 코팅이 제공되며, 홈들이 그 표면 안으로 개입된다. 무전해(electroless) 니켈로 된 박막의 시드 층(seed layer)이 도포된 다음, 소결 공정(sintering process)이 행해진다. 무전해 적층 공 정(electroless deposition process)에 의해 시드 층의 최상부 상에 니켈로 된 두꺼운 베이스 층이 적층된다. 홈들은 상기 홈들 내에 보이드가 형성되는 것을 회피하면서 전해질 구리 도금에 의해 충전된다.
Capote 외의, "Semiconductor Flip-Chip Package and Method for the Fabrication Thereof"이라는 제목의 미국 특허 제 6,121,689호는 기판에 플립-칩을 연결하는 방법에 관한 것이다. 기판의 최상면 상의 복수의 솔더 패드들은 플립-칩의 복수의 콘택 패드들에 연결된 대응하는 솔더 범프들을 수용하도록 배치된다. 플립-칩은 캡슐화 물질(encapsulation material)의 제 1 부분으로 예비-코팅(pre-coat)된다. 플립-칩은 캡슐화 물질의 제 2 부분으로 예비-코팅된다. 플립-칩은 기판에 대해 소정 각도로 방위 잡힌다.
제 1 부분이 제 2 부분과 긴밀하게 접촉하여 이동되므로, 모든 솔더 범프들이 솔더 패드들과 접촉할 때까지 제 1 접촉 지점을 중심으로 피봇(pivot)되며, 상기 조립체는 캡슐화 물질을 경화시키도록 가열된다. 이 방식으로, 제 1 부분과 제 2 부분 사이에 갇힐 수 있는 여하한의 가스가 배출되어, 캡슐화 물질 내에 기공들의 형성을 방지한다.
United Solar Systems Corp.의, "Large Area, Through-Hole Parallel-Connected Photovoltaic Device"이라는 제목의 국제 출원 공보 제 WO 95/24058호는 광전지 디바이스를 제조하는 방법에 관한 것이다. 광전지 디바이스는 전도성 기판, 전기 절연 코팅, 저부 전극 층, 광전지 몸체, 전기 전도 층, 및 최상부 캡슐화 층을 포함한다. 전기 절연 코팅은 전도성 기판의 최상부 상에 위치된다. 저부 전극은 상기 전기 절연 코팅의 최상부 상에 위치된다. 광전지 몸체는 저부 전극의 최상부 상에 위치된다. 전기 전도 층은 상기 광전지 몸체의 최상부 상에 위치된다. 최상부 캡슐화 층은 전기 전도 몸체의 최상부 상에 위치된다.
광전지 디바이스는 복수의 제 1 홀들과 복수의 제 2 홀들을 포함한다. 각각의 제 1 홀들의 직경은 각각의 제 2 홀들의 직경보다 더 크다. 제 1 홀들과 제 2 홀들의 각 쌍은 동심(concentric)이다. 각각의 제 1 홀들은 저부 전극 층의 제 1 에지 부분을 노출시킨다. 각각의 제 2 홀들은 전기 절연 코팅의 제 2 에지 부분을 노출시킨다. 전기 전도 층은 각각의 제 1 홀들의 충전되지 않은 부분과, 또한 대응하는 제 2 홀의 적어도 일부분을 충전시키며, 전도성 기판과의 전기적인 연통을 생성한다. 광전지 몸체 내로의 광자의 흡수는 저부 전극 층과 전기 전도 층에 의해 수집된 광전류를 생성한다.
개시된 기술의 목적은 실질적으로 큰 영역 접촉면, 및 고전력 고열전도성 플랫폼에, 고전력 전기 구성요소의 1 이상의 실질적으로 큰 단자를 솔더링하는 새로운 방법에 관한 것이다.
개시된 기술에 따르면, 실질적으로 큰 영역 접촉면에 고전력 전기 구성요소의 1 이상의 실질적으로 큰 단자를 솔더링하는 방법이 제공된다. 상기 방법은, 돌출 패턴에 따라 실질적으로 큰 영역 접촉면 상에 솔더링 물질을 적층하는 단계, 상기 적층된 솔더링 물질 상에 상기 1 이상의 실질적으로 큰 단자를 배치시키는 단계, 및 사전설정된 가열 프로파일에 따라, 상기 실질적으로 큰 단자, 상기 솔더링 물질, 및 상기 실질적으로 큰 영역 접촉면을 가열하는 단계를 포함한다. 상기 돌출 패턴은 상기 실질적으로 큰 접촉면의 외주 쪽으로 나 있는 복수의 통로들을 정의한다. 상기 단자의 영역은 실질적으로 큰 영역 접촉면의 일부분과 실질적으로 오버랩된다. 상기 통로들은 실질적으로 기공 없는 중실의(solid) 솔더링 물질을 생성하도록, 상기 외주 쪽으로, 상기 솔더링 물질과 상기 실질적으로 큰 단자 사이에 갇힌 가스의 방출을 제공한다.
개시된 기술의 또 다른 실시형태에 따르면, 고전력 고열전도성 플랫폼이 제공된다. 상기 고전력 고열전도성 플랫폼은 기판, 1 이상의 실질적으로 큰 영역 접촉면, 및 고전력 전기 구성요소를 포함한다. 상기 실질적으로 큰 영역 접촉면은 상기 기판과 결합된다. 상기 고전력 전기 구성요소는 1 이상의 실질적으로 큰 영역 단자를 포함한다. 상기 실질적으로 큰 영역 단자는 실질적으로 큰 영역 접촉면에 솔더링된다. 상기 실질적으로 큰 영역 접촉면 상에 솔더링 물질을 적층시키고, 상기 솔더링 물질 상에 상기 실질적으로 큰 영역 단자를 배치시키며, 사전설정된 가열 프로파일에 따라 상기 실질적으로 큰 영역 단자를 가열시킴으로써, 상기 고전력 전기 구성요소는 상기 실질적으로 큰 영역 접촉면에 솔더링된다. 상기 솔더링 물질은 돌출 패턴에 따라 상기 실질적으로 큰 영역 접촉면 상에 적층된다. 상기 돌출 패턴은 상기 실질적으로 큰 영역 접촉면의 외주 쪽으로 나 있는 복수의 통로들을 정의한다. 상기 1 이상의 실질적으로 큰 영역 단자의 일 영역은 실질적으로 상기 실질적으로 큰 영역 접촉면의 일부분과 오버랩된다. 상기 솔더링 물질 내에 갇힌 가스는 상기 실질적으로 큰 영역 접촉면에서 나와, 상기 통로들을 통해 방출되어, 실질적으로 기공 없는 중실의 솔더링 물질을 생성하게 한다.
개시된 기술은 도면들과 연계된 다음의 상세한 설명으로부터 더 완벽히 이해될 것이며 또한 그 가치를 알게 될 것이다.
도 1a는 개시된 기술의 일 실시예에 따라 구성된 솔라 패널의 일부분의 개략도;
도 1b는 개시된 기술의 또 다른 실시예에 따라 구성된 솔라 패널의 일부분의 개략도;
도 2는 개시된 기술의 또 다른 실시예에 따라, 큰 영역 접촉면 상에 솔더링 물질을 적층하고, 고전력 전기 구성요소의 큰 영역 단자에 큰 영역 접촉면을 솔더링하는 패턴의 개략적 평면도;
도 3은 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층하는 패턴의 개략적 평면도;
도 4는 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층하는 패턴의 개략적 평면도;
도 5는 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층하는 패턴의 개략적 평면도;
도 6은 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층하는 패턴의 개략적 평면도;
도 7은 개시된 기술의 또 다른 실시예에 따라 작동하는, 도 1a의 솔더링 물 질, 큰 영역 접촉면 및 큰 영역 단자를 가열하는 가열 프로파일의 개략도;
도 8a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 솔라 패널의 일부분의 개략적 평면도;
도 8b는 도 8c에 예시된 바와 같은 유동 제한기(flow limiter)가 제외된, 도 8a의 솔라 패널의 일부분의 코너의 개략적 상세도;
도 8c는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 유동 제한기를 포함하는 도 8b의 개략적 상세도;
도 9는 개시된 기술의 또 다른 실시예에 따라 작동하는, 큰 영역 접촉면의 일부분과, 도 1a의 고전력 전기 구성요소의 큰 영역 단자를 솔더링하는 방법의 개략적 흐름도;
도 10a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 솔라 패널의 개략도;
도 10b는 도 10a의 냉각 격실(cooling compartment)의 관통 층들의 사시도;
도 10c는 도 10b의 관통 층들의 단면 I-I의 개략도;
도 11a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 셀 어레이 상의 복수의 셀들의 개략도;
도 11b는 회로 내의 부하와 결합된 도 11a의 셀들의 개략도;
도 12는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 복수의 셀들을 포함하는 회로의 개략도;
도 13은 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 3 개 의 그룹들을 포함하는 회로의 개략도;
도 14a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 셀 어레이에 매입(embed)된 복수의 셀들의 개략도;
도 14b는 원의 4 개의 사분면의 개략도;
도 14c는 도 14a의 그룹들과 서브-그룹들(sub-group)들이 부하와 결합된 회로의 개략도; 및
도 15는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 셀 어레이 내의 복수의 그룹들과 서브-그룹들의 개략도이다.
개시된 기술은 큰 영역 접촉면 상에 솔더링 물질을 적층하고, 솔더링 물질 상에 고전력 전기 구성요소의 큰 영역 단자들을 배치시키며, 큰 영역 접촉면과 큰 영역 단자들을 용화시키도록 열을 인가함으로써, 종래 기술의 단점들을 극복한다. 복수의 통로들이 솔더링 물질 상에 형성되는 방식으로, 솔더링 물질이 큰 영역 접촉면 상에 적층되며, 각각의 통로는 큰 영역 접촉면의 외주로 나 있다. 열이 가해지고 솔더 물질이 용융 상태에 있을 때에, 이들 통로들은 솔더 물질과 큰 영역 단자 사이의 갭 안에 갇힌 가스뿐만 아니라, 솔더 물질 내에 포함된 이물질(예를 들어, 플럭스(flux))이 방출되게 한다. 이러한 방식으로, 큰 영역 단자들과 큰 영역 접촉면 간의 솔더링 결합은 기공들, 기포들 및 가스들이 없으므로, 큰 영역 단자들과 큰 영역 접촉면 사이에, 낮은 열 저항, 높은 열 전도도 및 높은 전기 전도성을 갖는 경로를 제공한다.
이후 본 명세서에서의 "고전력 전기 구성요소"라는 용어는 큰 플럭스에서 열을 방산시키고, 광전지 셀, 플레이트 또는 시트 형태의 활성 안테나, MMIC(Microwave Monolithic Intergrated Circuit) 등과 같이 높은 전류에서 작동하는 전기 디바이스를 칭한다. 이후 본 명세서에서 언급되는 "큰 영역 접촉면", "큰 영역 단자"라는 용어들과 또한 다양한 물리적 성질들은 실질적으로 이러한 특성이 있는 것을 칭한다.
이제, 도 1a, 도 1b, 도 2, 도 3, 도 4, 도 5, 도 6 및 도 7을 참조한다. 도 1a는 개시된 기술의 일 실시예에 따라 구성된 솔라 패널(100)의 일부분의 개략도이다. 도 1b는 개시된 기술의 또 다른 실시예에 따라 구성된 솔라 패널(140)의 일부분의 개략도이다. 도 2는 개시된 기술의 또 다른 실시예에 따라, 큰 영역 접촉면 상에 솔더링 물질을 적층시키고, 고전력 전기 구성요소의 큰 영역 단자에 큰 영역 접촉면을 솔더링하는 패턴(200)의 개략적 평면도이다. 도 3은 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층시키는 패턴(210)의 개략적 평면도이다. 도 4는 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층시키는 패턴(240)의 개략적 평면도이다. 도 5는 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층시키는 패턴(270)의 개략적 평면도이다. 도 6은 개시된 기술의 또 다른 실시예에 따라, 도 1a의 솔라 패널의 큰 영역 접촉면 상에 솔더링 물질을 적층시키는 패턴(300)의 개략적 평면도이다. 도 7은 개시된 기술의 또 다른 실시예에 따라 작동하는, 도 1a의 솔더링 물질, 큰 영역 접촉면 및 큰 영역 단자를 가열하는 가열 프로파일(310)의 개략도이다.
도 1a를 참조하면, 솔라 패널(100)은 기판(102), 복수의 큰 영역 접촉면들(1041, 1042, 1043 및 1044), 복수의 고전력 전기 구성요소(106, 108 및 110), 복수의 큰 영역 단자들(1121, 1122, 1141, 1142, 1161 및 1162), 및 솔더링 물질(118)을 포함한다. 기판(102)은 세라믹 알루미나(Al2O3), 질화 알루미늄, 애노드화 알루미늄(Anodized Aluminum)과 같이, 높은 유전 상수(즉, 전기 절연성), 높은 열 전도 계수(coefficient of thermal conductivity), 및 높은 기계적 강도를 갖는 물질로 만들어진다. 각각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044)은 기판(102)에 도포된 코팅의 형태로 되어 있다. 이들 코팅들은 금, 구리 등과 같이, 높은 전기 전도도와 열 전도도를 갖는 귀금속으로 만들어진다.
각각의 큰 영역 단자들(1121, 1122)은 고전력 전기 구성요소(106)의 각각의 극(pole)에 코팅으로 도포된다. 각각의 큰 영역 단자들(1141, 1142)은 고전력 전기 구성요소(108)의 각각의 극에 코팅으로 도포된다. 각각의 큰 영역 단자들(1161, 1162)은 고전력 전기 구성요소(110)의 각각의 극에 코팅으로 도포된다. 솔더링 물질(118)은 각각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044) 상에 적층된다.
큰 영역 단자들(1122 및 1141)은 고전력 전기 구성요소(108)의 음극에 고전력 전기 구성요소(106)의 양극을 전기적으로 연결시키기 위해 큰 영역 접촉면(1042) 에 솔더링되어야 한다. 큰 영역 단자들(1142 및 1161)은 고전력 전기 구성요소(110)의 음극에 고전력 전기 구성요소(108)의 양극을 전기적으로 연결시키기 위해 큰 영역 접촉면(1043)에 솔더링되어야 한다. 동일한 원리에 따라, 큰 영역 단자(1121)는 큰 영역 접촉면(1041)에 솔더링되어야 하고, 큰 영역 단자(1162)는 큰 영역 접촉면(1044)에 솔더링되어야 한다. 이 솔더링 과정은 해당 기술에 알려진 방법들(예를 들어, 퍼네스(furnace) 내에서 가열하는 방법, 전자기 방사선을 인가하는 방법)에 따라 수행된다.
솔더링 과정을 수행하기 위해서, 복수의 통로들(120)이 솔더링 물질(118)의 돌출 패턴 내에 형성되는 방식으로, 솔더링 물질(118)이 각각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044) 상에 적층된다. 각각의 통로들(120)은 각각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044)의 외주 쪽으로 나 있다. 솔더링 물질(118)이 가열되고 용융될 때, 통로들(120)은 큰 영역 접촉면과 큰 영역 단자 사이에 갇힌 가스가 방출되게 한다. 이러한 방식으로, 솔더링 공정의 종료 시에, 큰 영역 단자와 큰 영역 접촉면의 일부분 사이의 솔더 결합(도시되지 않음)에는 기공들, 기포들 및 기체들이 없다. 따라서, 각각의 고전력 전기 구성요소들(106, 108 및 110)로부터 기판(102)으로 높은 전도성 열 경로가 제공되어, 낮은 작동 온도에서 각각의 고전력 전기 구성요소들(106, 108 및 110)을 유지한다. 예를 들어, 광전지 셀에 개시된 기술을 적용하면, 광전지 셀은 높은 효율성으로 작동할 수 있으며, 또한 광전지 셀 이 더 높은 온도에서 작동한 경우보다 더 큰 전력을 생성할 수 있다.
출원인은 중실의, 기공 없는 솔더 결합을 달성하기 위해, 솔더링 물질(118), 큰 영역 접촉면들(1041, 1042, 1043 및 1044), 및 큰 영역 단자들(1121, 1122, 1141, 1142, 1161 및 1162)이 소정의 온도에서 소정의 시간 주기 동안에 가열되어야 한다는 것을 알아냈다. 솔라 패널(100)이 자동으로 제조되는 경우, 솔라 패널(100)의 부분들이 이동하는 컨베이어(도시되지 않음)의 상이한 영역들은 위와 아래로부터 열을 가함으로써 선택된 온도에서 유지된다. 각각의 영역의 온도는 각각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044), 큰 영역 단자들(1121, 1122, 1141, 1142, 1161 및 1162) 및 기판(102)의 물리적 특성들(예를 들어, 면적, 두께, 물질), 솔더 물질(118)의 타입, 컨베이어 속도 등에 의존한다. 출원인은 가열 프로파일(310)(도 7)에 따라 열을 가하면, 주어진 파라미터 설정 동안에 중실의 기공 없는 솔더 결합을 제공한다는 것을 알아냈다. 하지만, 다른 가열 프로파일들은 다른 파라미터들에 적합하도록 채택될 수 있다. 기공 없는 솔더 결합을 생성하기 위하여, 예를 들어 시행착오에 의해 가열 프로파일이 결정될 수 있다.
솔더 물질(118)은 해당 기술 분야에 알려진 솔더 페이스트(solder paste)의 형태로 되어 있다. 솔더 물질(118)은 복수의 솔더 돌출부들 사이의 복수의 통로들(120)(예를 들어, 도 3에 예시된 바와 같은 솔더 돌출부들(212) 사이의 통로들(214))에 의해 정의된 돌출 패턴을 생성하기 위해 상이한 방법들을 이용하여 각 각의 큰 영역 접촉면들(1041, 1042, 1043 및 1044) 상에 적층될 수 있다.
도 3을 참조하면, 돌출 패턴(210)은 복수의 통로들(214)이 그 사이에 있는 복수의 솔더 돌출부들(212)을 포함한다. 도 4를 참조하면, 돌출 패턴(240)은 복수의 통로들(244)이 그 사이에 있는 복수의 솔더 돌출부들(242)을 포함한다. 도 5를 참조하면, 돌출 패턴(270)은 복수의 통로들(274)이 그 사이에 있는 복수의 솔더 돌출부들(272)을 포함한다. 도 6을 참조하면, 돌출 패턴(300)은 복수의 통로들(304)이 그 사이에 있는 복수의 솔더 돌출부들(302)을 포함한다.
각각의 솔더 돌출부들(212, 242, 272 및 302)은, 예를 들어 솔더 페이스트 스텐실(solder paste stencil: 도시되지 않음)을 채택함으로써 큰 영역 접촉면들 상에 적층될 수 있다. 이 솔더 페이스트 스텐실은 시트 금속(sheet metal), 플라스틱 시트 등으로 만들어진다. 상기 솔더 페이스트 스텐실은 큰 영역 접촉면 상에 적층될, 각각 솔더 돌출부들의 형태로 된 복수의 홀들을 포함한다. 솔더 페이스트 스텐실의 두께는 각각의 솔더 돌출부들의 높이(도시되지 않음)와 같다. 솔더 페이스트 스텐실은 큰 영역 접촉면 상에 배치되고, 솔더 페이스트는 상기 홀들을 통해 큰 영역 접촉면의 표면으로 전달하기 위해 솔더 페이스트 스텐실 상에 도포된다.
솔더 페이스트 스텐실이 제거될 때, 약간의 솔더 페이스트가 복수의 솔더 돌출부들의 형태로, 솔더 페이스트 스텐실의 음각 패턴(negative pattern)으로 큰 영역 접촉면 상에 남아 있다. 각각의 솔더 돌출부들의 높이는 솔더 페이스트 스텐실의 두께와 같고, 통로들은 솔더 페이스트 스텐실 내의 홀들 간의 거리에 의해 정의 된다. 대안적으로, 복수의 페이스트 디스펜서들을, 예를 들어 큰 영역 접촉면 상에, 선택된 높이의 각각의 솔더 돌출부를 각각 적층하는 시린지(syringe)들(즉, 주입기들 - 도시되지 않음)의 형태로 채택함으로써, 솔더 돌출부들은 큰 영역 접촉면 상에 적층될 수 있다.
출원인은 솔더링 물질이 돌출 패턴(210)(도 3)에 따라 큰 영역 접촉면 상에 적층되면, 솔더링 결합(도시되지 않음)은 가장 균일하고 또한 기공이 없다는 것을 알아냈다. 하지만, 돌출 패턴들(240(도 4), 270(도 5) 300(도 6))도 기공 없는 솔더링 결합을 생성한다.
기판(102)의 바닥 부분(122)은 도 10a, 도 10b 및 도 10c와 연계하여 이후 본 명세서에 설명되는 바와 같이 냉각 격실과 결합된다. 냉각 격실은 고전력 전기 구성요소에 의해 생성된 열을 멀리 발산시켜, 고전력 전기 구성요소의 작동 온도를 낮은 레벨에서 유지하게 한다.
도 1b를 참조하면, 솔더링 물질(142)은 제 1 큰 영역 접촉면(144) 및 제 2 큰 영역 접촉면(146)의 전체 표면을 덮는다. 하지만, 홈의 형태로 된 복수의 통로들(148)이 솔더링 물질(142)의 표면 상에 형성되고, 각각의 통로들(148)이 각각의 큰 영역 접촉면들(144 및 146)의 외주 쪽으로 나 있는 방식으로, 솔더링 물질(142)은 각각의 큰 영역 접촉면들(144 및 146) 상에 적층된다. 도 1a를 참조로, 각각의 통로들(120) 내의 솔더링 물질의 두께는 0인 반면, 각각의 통로들(148) 내의 솔더링 물질의 두께(T)는 0 보다 크다는 것을 유의한다.
도 2를 참조하면, 복수의 통로들(204)이 무작위로 솔더링 물질(202)의 표면 상에 형성되는 방식으로, 솔더링 물질(202)이 큰 영역 접촉면(도시되지 않음) 상에 적층된다. 각각의 통로들(204)은 큰 영역 접촉면의 외주(perimeter: 206) 쪽으로 나 있으므로, 솔더링 작업 시에 갇힌 가스들을 방출시킨다.
이제, 도 8a, 도 8b 및 도 8c를 참조한다. 도 8a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 솔라 패널(330)의 일부분의 개략적 평면도이다. 도 8b는 도 8c에 예시된 바와 같은 유동 제한기가 제외된, 도 8a의 솔라 패널(350)의 일부분의 코너의 개략적 상세도이다. 도 8c는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는, 유동 제한기를 포함하는 도 8b의 개략적 상세도이다.
도 8a를 참조하면, 솔라 패널(330)은 기판(332), 복수의 큰 영역 접촉면들(334), 복수의 큰 영역 접촉면들(336), 복수의 고전력 전기 구성요소들(338), 및 복수의 유동 제한기들(340)을 포함한다. 큰 영역 접촉면들(334 및 336)은 도 1a와 연계하여 앞서 설명된 바와 같이 기판(332) 상에 코팅된다. 각각의 큰 영역 접촉면들(334)은 영문자 "L"의 형태로 되어 있다. 각각의 큰 영역 접촉면들(336)은 정사각형의 형태로 되어 있다.
각각의 고전력 전기 구성요소들(338)은 2 개의 큰 영역 단자들(도시되지 않음)이 상기 고전력 전기 구성요소(338)의 2 개의 극들에 대응하는 그 저부면(도시되지 않음) 상에 코팅된다. 각각의 큰 영역 단자들은 각각의 큰 영역 접촉면들(334 및 336)의 일부분에 솔더링된다. 이 방식으로, 고전력 전기 구성요소들(338)은 사전설정된 전기 회로에서 서로 결합된다.
각각의 유동 제한기(340)는 표면 인장 에너지(즉, 활성 에너지)가 용융 상태에서 솔더링 물질(도시되지 않음)보다 낮으며, 각각의 큰 영역 접촉면들(334 및 336)에 고전력 전기 구성요소의 큰 영역 단자를 솔더링하도록 채택된 물질로 만들어진다. 유동 제한기(340)는 용융 상태에서의 솔더링 물질이 유동 또는 유포될 수 없는 물질로 만들어진다. 그러므로, 유동 제한기(340)는 중합 물질로 된 자기-부착성(self-adhesive) 얇은 시트로 만들어질 수 있다. 이러한 방식으로, 도 8c와 연계하여 아래에 설명되는 바와 같이, 유동 제한기(340)는 각각의 큰 영역 접촉면들(334)에 부착될 수 있다. 대안적으로, 유동 제한기(340)는 큰 영역 접촉면들(334)에 도포되고, 고체 상태로 경화되는 점성 접착제(예를 들어, 에폭시)로 만들어질 수 있다.
도 8b를 참조하면, 솔더링 물질은 큰 영역 접촉면들(334 및 336) 상에 적층된다. 이후 본 명세서에서 "솔더링 시스템"이라는 용어는 각각의 큰 영역 접촉면들(334 및 336), 솔더링 물질, 공기 및 솔더링 물질 내에 포함된 플럭스를 포함하는 시스템을 칭한다. 상기 플럭스는 솔더링 물질이 용해될 때 솔더링 물질로부터 침전(precipitate)되며, 상기 플럭스는 용해된 솔더링 물질의 표면을 덮는다. 이러한 방식으로, 플럭스는 솔더링 물질의 산화 속도를 감소시킨다.
솔더링 시스템, 및 상기 시스템의 각각의 구성요소(즉, 솔더링 물질, 큰 영역 접촉면 및 공기)는 여하한의 주어진 상태(예를 들어, 온도)에서 소정의 활성화 에너지(즉, 표면 인장 에너지)를 갖는다. 활성화 에너지는 상기 시스템의 국부적 성질이며, 상기 시스템의 다른 부분들과 독립적이다. 상기 시스템의 활성화 에너지 는 항상 최소값을 갖는 경향이 있다. 용융 상태에서의 솔더링 물질의 활성화 에너지는 큰 영역 접촉면보다 낮다. 그러므로, 상기 시스템이 가열되고 솔더링 시스템이 용융되는 때에, 상기 시스템의 전체 활성화 에너지가 강하(drop)된다. 이 활성화 에너지의 강하는, 플럭스가 솔더링 물질의 산화를 충분히 빨리 저지한다면, 솔더링 물질이 큰 영역 접촉면의 표면 상에 도포되고 유동할 수 있게 한다.
큰 영역 접촉면들(334 및 336)에 고전력 전기 구성요소(338)를 솔더링하기 위하여, 고전력 전기 구성요소(338)의 하나의 큰 영역 단자가 큰 영역 접촉면(334)의 일부분 상에 배치되며, 그 다른 하나의 큰 영역 단자는 큰 영역 접촉면(336)의 또 다른 부분 상에 배치된다. 상기 시스템의 활성화 에너지의 강하는 용융된 솔더링 물질이 각각의 큰 영역 접촉면들(334 및 336)의 에지들을 향해 유동하게 하고, 각각의 큰 영역 접촉면들(334 및 336)의 전체 표면을 덮게 한다. 용융된 솔더링 물질은, 예를 들어 화살표(352)로 표시된 방향으로 큰 영역 접촉면(334)의 표면 상에서 유동할 수 있다. 이 방향은 큰 영역 접촉면(334)의 표면 거칠기, 용질의 성질 등과 같은 상이한 파라미터들에 의존한다.
솔더링 물질이 용융된 상태에 있을 때, 고전력 전기 구성요소(338)는 용융된 솔더링 물질 상에서 떠다니며(float), 용해된 솔더링 물질의 방향(352)으로의 유동은 고전력 전기 구성요소(352)를 방향(352)으로 회전시킨다. 이에 따라, 솔더링 물질이 고체화(solidify)되면, 고전력 전기 구성요소(338)는 큰 영역 접촉면들(334 및 336)의 방위에 대해 사선 방위로 큰 영역 접촉면들(334 및 336)과 결합한다. 이 사선 방위는 솔라 패널 회로의 전기적 단락과, 솔라 패널의 오작 동(malfunctioning)을 유발할 수 있다.
또한, 솔더링 물질은 큰 영역 접촉면(336)의 표면 상에서 유동한다. 큰 영역 접촉면(336)의 지오메트리는 균일하다(즉, 정사각형이다). 그러므로, 큰 영역 접촉면(336) 상에서의 용융된 솔더링 물질의 유동 방향들의 벡터 합은 0이며, 큰 영역 접촉면(336) 상에서의 솔더링 물질의 유동은 고전력 전기 구성요소(338)의 이동에 거의 영향을 주지 않는다. 하지만, 용융된 솔더링 물질이 큰 영역 접촉면(334) 상에서 주어진 방향으로 유동하기 때문에, 이 유동은 고전력 전기 구성요소(338) 상에, 상기 고전력 전기 구성요소(338)를 방향(352)으로 당기려고 하는 힘을 생성한다.
도 8c를 참조하며, 유동 제한기(340)는 2 개의 직사각형들(342 및 344)의 경계에서 큰 영역 접촉면(334)에 부착된다. 유동 제한기(340)는 용융된 솔더링 물질이 직사각형들(342 및 344) 사이로 유동하는 것을 방지함에 따라, 용융된 솔더링 물질의 유동은 직사각형들(342 및 344) 사이에서가 아니라, 각각의 직사각형들(342 및 344) 안으로만 제한된다. 직사각형(342)의 지오메트리는 균일하다. 그러므로, 직사각형(342)의 표면 상에서의 용융된 솔더링 물질의 유동 방향들의 벡터 합은 0이며, 또한 고전력 전기 구성요소(338) 하에서 작용하는 순수 힘도 0이다. 따라서, 솔더링 물질이 고체화되면, 고전력 전기 구성요소(338)는 큰 영역 접촉면들(334 및 336)과 일렬로 된 방위로 큰 영역 접촉면들(334 및 336)에 솔더링됨에 따라, 단락 회로들을 방지한다.
이제, 개시된 기술의 또 다른 실시예에 따라 작동하는, 큰 영역 접촉면의 일 부분과, 도 1a의 고전력 전기 구성요소의 큰 영역 단자를 솔더링하는 방법의 개략적 흐름도인 도 9를 참조한다. 단계(370)에서, 상이한 유동 전위들을 나타내는 2 개의 부분들 사이에서, 실질적으로 큰 영역 접촉면 상에 복수의 유동 제어기들이 배치된다. 도 8을 참조하면, 유동 제어기(338)는 큰 영역 접촉면(3362)의 부분들(340 및 342) 사이에 배치된다.
단계(372)에서, 솔더링 물질은 돌출 패턴에 따른 접촉면 상에 적층되고, 돌출 패턴은 접촉면의 외주 쪽으로 나 있는 복수의 통로들을 정의한다. 도 1a를 참조하면, 솔더링 물질(102)은 돌출 패턴(300)(도 6)에 따라 큰 영역 접촉면(104) 상에 적층된다. 돌출 패턴(300)은 솔더 돌출부들(302) 사이에 통로들(304)을 정의한다.
단계(374)에서, 고전력 전기 구성요소의 1 이상의 실질적으로 큰 영역 단자는 상기 적층된 솔더링 물질 상에 배치되며, 상기 단자의 영역은 상기 접촉면의 부분들 중 하나와 실질적으로 오버랩된다. 도 1a를 참조하면, 고전력 전기 구성요소(114)의 큰 영역 단자(116)는 솔더링 물질(102) 상에 배치된다. 상기 큰 영역 단자(116)의 표면 영역은 큰 영역 접촉면(106)의 일부분(104)과 오버랩된다.
단계(376)에서, 사전설정된 가열 프로파일에 따라, 단자, 솔더링 물질 및 접촉면이 가열되며, 솔더링 물질과 단자 사이에 갇힌 가스는 솔더링 물질로 점차 채워질 통로들을 통해 방출됨에 따라, 실질적으로 기공 없는 솔더링 물질로 접촉면에 전기 구성요소를 솔더링하게 된다. 도 1a를 참조하면, 예를 들어 가열 프로파일(310, 도 7)과 같이 선택된 가열 프로파일에 따라, 제 1 큰 영역 단자(116), 솔 더링 물질(102), 및 큰 영역 접촉면(106)이 가열된다. 이 가열 공정 동안에, 솔더링 물질(102) 내에 갇힌 가스가 통로들(120)을 통해 큰 영역 접촉면(106)의 외주 쪽으로 방출된다. 통로들(120)은 솔더링 물질(102)로 점차 채워진다. 그 결과, 고전력 전기 구성요소(114)는 기공과 공기 방울 없는 솔더링 물질(102)로 큰 영역 접촉면(106)에 솔더링된다. 그 후, 솔더링 물질(102)의 잔여물은 해당 기술 분야에 알려진 제거 방법을 채택함으로써 큰 영역 접촉면(106)으로부터 제거된다(단계 378).
이제, 도 10a, 도 10b 및 도 10c를 참조한다. 도 10a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 솔라 패널(400)의 개략도이다. 도 10b는 도 10a의 냉각 격실의 관통 층들의 사시도이다. 도 10c는 도 10b의 관통 층들의 단면 I-I의 개략도이다.
도 10a를 참조하면, 솔라 패널(400)은 기판들(402 및 404), 복수의 고전력 전기 구성요소들(406), 복수의 핀들(408) 및 냉각 격실(410)을 포함한다. 다음의 설명에서, "고전력 전기 요소" 및 "핀"이라는 용어는 단수로(in singular) 언급된다. 도 1a와 연계하여 상술된 바와 같이, 기판(402)은 큰 영역 접촉면들(4121 및 4122)로 코팅된다. 고전력 전기 구성요소(406)의 저부면(도시되지 않음)은 도 1a와 연계하여 상술된 바와 같이 큰 영역 단자들(4281 및4282)로 코팅된다. 본 명세서에서 도 9를 참조하여 설명된 바와 같이, 고전력 전기 구성요소(406)는 기판(402)에 솔더링된다.
각각의 기판들(402 및 404)은 알루미나(Al2O3), 질화 알루미늄 등으로 만들어진다. 핀(408)은 구리 등과 같이 높은 전기 전도도를 갖는 물질로 만들어진다. 기판(402)은 냉각 격실(410)의 최상부면(430)과 결합된다. 기판(404)은 냉각 격실(410)의 저부면(432)과 결합된다. 핀(408)은 큰 영역 접촉면(4121)과 결합된다.
냉각 격실(410)은 저부면(432)에 있는 유입구(434), 저부면(432)에 있는 유출구(436), 복수의 관통 층들(4381, 4382, 4383 및 438N), 및 복수의 개구부들(440)을 포함한다. 고전력 전기 구성요소(406)에 의해 생성된 열은 기판(402)을 통해 관통 층들(4381, 4382, 4383 및 438N)로 전달된다. 물, 유기 유체(organic fluid)(예를 들어, 탄화수소) 등과 같은 냉각 유체(442)는 유입구(434)를 통해 냉각 격실(410)에 들어간다. 관통 층들(4381, 4382, 4383 및 438N)은 복수의 유체 경로들(444 및 446)을 제공하도록 복수의 층들에 배치된다. 냉각 유체(442)는 개구부들(440) 주위의 유체 경로들(444 및 446)에 유입되고, 냉각 유체(442)는 고전력 전기 구성요소(406)에 의해 생성된 열을 흡수하며, 유출구(436)를 통해 냉각 격실(410)을 떠난다. 이러한 방식으로, 냉각 격실(410)은 고전력 전기 구성요소(406)를 냉각시킴에 따라, 고전력 전기 구성요소(406)의 효율적인 작동을 가능하게 한다(광전지 셀의 경우, 광전지 셀의 출력 전력을 증가시킨다).
기계적 왜곡(distortion)을 방지하기 위해, 기판(404)은 솔라 패널(400)의 열적 부하를 균형 잡는 역할을 한다. 하지만, 솔라 패널(400)은 기판(404) 없이도 작동할 수 있다. 대안적으로, 복수의 고전력 전기 구성요소들(도시되지 않음)은 기판(404)과 결합될 수 있다. 이 경우, 냉각 격실(410)은 고전력 전기 구성요소들(406) 뿐만 아니라, 기판(404)에 결합된 것들에 의해 방산된 열을 발산시킨다. 냉각 격실의 대향 측면들 상의 2 개의 솔라 패널들 대신에, 활성 안테나, MMIC 등을 포함하는 것들과 같은 다른 열 생성 패널들이 냉각 격실과 결합될 수 있다는 것을 유의한다.
핀(408)은 큰 영역 접촉면(4121)과 결합될 수 있고, 솔라 패널(400)이 높은 온도들을 겪게 되는 동안에, 기판들(402 및 404)은, 예를 들어 최상부면(430)과 저부면(432)에 압력을 인가하는 단일 동작으로, 각각 냉각 격실(410)의 최상부면(430) 및 저부면(432)과 각각 결합될 수 있다. 이 동작에서, 기판(402) 안으로 홀(448)이 뚫리며, 기판(404) 안으로 홀(476)이 뚫린다.
한쪽 상의 기판들(402 및 404)의 열 팽창 계수와, 다른 한쪽 상의 핀(408)의 열 팽창 계수 간의 차이로 인해, 기계적인 응력들이 기판들(402 및 404)에 생성되는 것을 방지하기 위하여, 각각의 홀들(448 및 476)의 직경은 핀(408)의 직경보다 약간 더 크다. 개구부(440)의 내부 벽들(도시되지 않음)과의 전기적인 접촉 없이, 핀(408)이 개구부(440)를 통과하도록 하기 위해서, 개구부(440)의 직경은 핀(408)의 직경보다 더 크다. 핀(408)은 산화구리와 같은 접착제에 의해, 브레이징 과정(brazing procedure) 등에 의해, 큰 영역 접촉면(4121)과 결합된다. 산화구리의 경우, 각각의 핀(408)과 큰 영역 접촉면(4121)이 고체 상태로 유지되는 동안에, 접 착제를 용융시켜, 큰 영역 접촉면(4121)과 핀(408)을 결합시키는 방식으로, 온도 레벨이 정해진다. 전압 레귤레이터, 전기 모터 등과 같은, 솔라 패널(400)에 의해 생성된 전력을 수용하는 전기 모듈과 결합되도록, 핀(408)은 홀들(446 및 476)을 통해 그리고 개구부(440)를 통해 통과한다.
이후, 도 10b을 참조하여, 관통 층들(4381, 4382, 4383 및 438N)의 구성 및 배치가 설명된다. 각각의 관통 층들(4381, 4382, 4383 및 438N)의 경계는 정사각형, 직사각형, 원형, 타원형, 폐쇄 곡선(closed curvature) 등에 의해 정의된다. 각각의 관통 층들(4381, 4382, 4383 및 438N)은 구리, 구리 합금, 알루미늄, 알루미늄 합금 등과 같이 실질적으로 높은 열 전도도를 갖는 물질로 만들어진다.
각각의 관통 층들(4381, 4382, 4383 및 438N)은 복수의 관통부(414)들을 포함한다. 각각의 관통 층들(4381, 4382, 4383 및 438N)의 경계는 에지들(416, 418, 420 및 422)로 표시된다. 관통부들(414)의 지오메트리 및 치수는 실질적으로 모든 관통 층들(4381, 4382, 4383 및 438N)에서 동일하다. 도 10b에 예시된 관통부들(414)은 원형 지오메트리를 갖는다. 각각의 관통부들(414)의 직경은 D로 표시되고, 매 2 개의 인접한 관통부들(414) 사이의 거리는 S로 표시되며, S < D이다. 각각의 에지들(416, 418, 420 및 422)은 관통부들(414)에 의해 관통된다. 관통부들(414)은 다각형, 폐쇄 곡선 등과 같이, 원형 이외의 지오메트리를 가질 수 있다는 것을 유의한다.
도 10c를 참조하면, 각각의 관통 층들(4381, 4382, 4383 및 438N)의 두께는 T로 표시되며, T << D이다. 두께(T)는 일반적으로 수십 밀리미터 급이다. 관통 층들(4381, 4382, 4383 및 438N)은 스택(424)으로 배치되며, 두 번째 관통 층들(4381, 4382, 4383 및 438N)마다 거리(L)만큼 어긋나 있다.
Figure 112008045160165-pct00001
(1)
Figure 112008045160165-pct00002
(2)
이러한 방식으로, 관통 층들(4381, 4382, 4383 및 438N)을 스택킹(stacking)함으로써, 모든 관통 층들(4381, 4382, 4383 및 438N) 사이에 복수의 유체 경로들(426)이 생성된다. 스택(424)은 실질적으로 큰 접촉 영역에 냉각 유체를 제공함에 따라, 스택(424)으로부터 열을 흡수하는 냉각 유체의 냉각력(capacity)을 증가시킨다.
이후 본 명세서의 설명에서, "셀"이라는 용어는 광전기 셀(즉, 고전력 전기 구성요소)을 칭하며, "셀 어레이"라는 용어는 광전지 셀들의 어레이를 칭한다.
이제, 도 11a 및 도 11b를 참조한다. 도 11a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는, 셀 어레이(450) 상의 복수의 셀들의 개략도이다. 도 11b는 회로(452) 내의 부하와 결합된 도 11a의 셀들의 개략도이다.
도 11a를 참조하면, 셀 어레이(450)는 1A로 표시된 4 개의 셀들, 1B로 표시된 4 개의 셀들, 1C로 표시된 4 개의 셀들, 2D로 표시된 4 개의 셀들, 2E로 표시된 4 개의 셀들, 2F로 표시된 4 개의 셀들, 2G로 표시된 4 개의 셀들, 3H로 표시된 4 개의 셀들, 3J로 표시된 4 개의 셀들, 3K로 표시된 4 개의 셀들, 및 3L로 표시된 4 개의 셀들을 포함한다. 각 도면부호 내의 숫자는 셀에 도달하는 광속(flux of light)을 나타내고, 영문자는 셀이 속해 있는 그룹을 나타낸다.
예를 들어, 1B는 이 셀이 그룹 B에 속해 있고, 이 셀을 조명하는 광은, 예를 들어 500 kW/㎡을 갖는다는 것을 나타낸다. 또한, 셀 1C는 500 kW/㎡의 광속을 수용하지만, C 그룹에 속해 있다. 그룹 A는 각각 1A로 표시된 4 개의 셀들을 포함하고, 그룹 B는 각각 1B로 표시된 4 개의 셀들을 포함하며, 그룹 C는 각각 1C로 표시된 4 개의 셀들을 포함한다.
각각의 셀에 의해 생성된 전압은 상기 셀의 물질 구조(즉, 에너지-갭)에 의존한다. 셀 어레이(450)의 모든 셀들이 동일한 물질로 구성되고, 또한 광의 파장이 전반적으로 균일하기 때문에, 모든 셀들은 실질적으로 동일한 전압 V(도 11b)를 생성한다. 셀에 걸린 전류는 셀에 도달하는 광속의 함수이다. 그러므로, 숫자 표시가 동일한 셀들(즉, 동일한 광속을 수용하는 셀들)은 동일한 전류를 생성한다.
예를 들어, 각각의 4 개의 셀들(1A), 각각의 4 개의 셀들(1B), 및 각각의 4 개의 셀들(1C)은 동일한 전류(i 1 )를 생성하는데, 이는 이들 셀들의 각각이 (숫자 "1"로 나타낸 바와 같은) 500 kW/㎡의 동일한 광속을 수용하기 때문이다. 각각의 4 개의 셀들(2D), 각각의 4 개의 셀들(2E), 및 각각의 4 개의 셀들(2F), 및 각각의 4 개의 셀들(2G)은 동일한 전류(i 2 )를 생성한다. 각각의 4 개의 셀들(3H), 각각의 4 개의 셀들(3J), 및 각각의 4 개의 셀들(3K), 및 각각의 4 개의 셀들(3L)은 동일한 전류(i 3 )를 생성한다.
도 11b를 참조하면, 각각의 그룹 내의 셀들은 서로 직렬로 결합된다. 예를 들어, 그룹 D의 4 개의 셀들(2D)은 서로 직렬로 결합된다. 상기 그룹들은 부하(454)에 병렬로 결합된다. 예를 들어, 4 개의 직렬 결합된 셀들(1B)은 4 개의 직렬 결합된 셀들(2F)에 그리고 부하(454)에 병렬로 결합된다. 그룹들 A, B, C, D, E, F, G, H, J, K 및 L은 노드들(456, 458, 460, 462, 464, 466, 468, 470, 472 및 474)에서 부하(454)에 병렬로 결합된다. 이들 노드들은 모두 동일한 접합점(junction)에서 만나기 때문에, 모두 동일한 노드이다. 하지만, 각각의 노드들(456, 458, 460, 462, 464, 466, 468, 470, 472 및 474)은 회로(452)의 전류 흐름을 설명하기 위해 이와 같이 표시된다.
키르히호프(Kirchhoff)의 전류 법칙에 따르면, 어느 한 순간의 일 노드 내의 전류들의 대수합(algebraic sum)은 0이다. 4 개의 셀들(1A)이 직렬로 결합되고, 또한 4 개의 셀들(1B)이 직렬로 결합되기 때문에, 전류(i 1 )는 그룹 A로부터 노드(456)로 흐르고, 전류(i 1 )는 그룹 B로부터 노드(456)로 흐른다. 따라서, 노드(456)에서,
Figure 112008045160165-pct00003
(3)
그러므로,
Figure 112008045160165-pct00004
(4)
그룹 C는 전류(i 1 )를 생성한다. 그러므로, 노드(458)에서,
Figure 112008045160165-pct00005
(5)
방정식(4)와 방정식(5)을 조합하면, 다음과 같다:
Figure 112008045160165-pct00006
(6)
각각의 그룹들 D, E, F 및 G은 전류(i 2 )를 생성한다. 각각의 그룹들 H, J, K 및 L은 전류(i 3 )를 생성한다. 그러므로, 각각의 노드들(460, 462, 464, 466, 468, 470, 472 및 474)에서, 각각 다음과 같은 관계가 성립한다:
Figure 112008045160165-pct00007
(7)
Figure 112008045160165-pct00008
(8)
Figure 112008045160165-pct00009
(9)
Figure 112008045160165-pct00010
(10)
Figure 112008045160165-pct00011
(11)
Figure 112008045160165-pct00012
(12)
Figure 112008045160165-pct00013
(13)
또한, 부하(454)를 통해 흐르는 전류는 다음과 같다:
Figure 112008045160165-pct00014
(14)
그룹 내의 셀들이 직렬로 결합되기 때문에, 각각의 그룹에 의해 생성된 전압 은 각각의 셀에 의해 생성된 전압들의 합과 같다. 각각의 셀은 전압 V를 생성한다. 그러므로, 각각의 그룹은 전압 4 V를 생성한다. 상기 그룹들이 부하(454)와 병렬로 결합되기 때문에, 부하(454)에 걸린 전압은 4 V이다. 회로(452)에서 함께 결합된 셀 어레이(450)의 셀들의 전력 출력은 다음과 같다:
Figure 112008045160165-pct00015
(15)
이제, 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 복수의 셀들을 포함하는 회로(500)의 개략도인 도 12를 참조한다. 회로(500)는 복수의 그룹들(5021, 5022 및 502N)을 포함한다. 그룹들(5021, 5022 및 502N)은 부하(504)에 병렬로 결합된다. 그룹(5021)은 서로 직렬로 결합된 복수의 셀들(5061, 5062 및 506N)을 포함한다. 그룹(5022)은 서로 직렬로 결합된 복수의 셀들(5081, 5082 및 508N)을 포함한다. 그룹(502N)은 서로 직렬로 결합된 복수의 셀들(5101, 5102 및 510N)을 포함한다.
이제, 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 3 개의 그룹들을 포함하는 회로(530)의 개략도인 도 13을 참조한다. 회로(530)는 그룹들 M, N 및 P를 포함한다. 그룹 M은 셀들(1M, 2M 및 3M)을 포함한다. 그룹 N은 2 개의 셀들(3N)을 포함한다. 그룹 P는 2 개의 셀들(1P)과 2 개의 셀들(2P)을 포함한다.
그룹들 M, N 및 P는 부하(532)에 직렬로 결합된다. 그룹 M의 셀들(1M, 2M 및 3M)은 서로 병렬로 결합된다. 그룹 N의 2 개의 셀들(3N)은 서로 병렬로 결합된다. 2 개의 셀들(1P)과 2 개의 셀들(2P)은 서로 병렬로 결합된다.
셀들(1M 및 1P)은 동일한 숫자 "1"을 갖기 때문에, 각각의 셀들(1M 및 1P)에 도달하는 광은 동일한 광속을 가지며, 이에 따라 각각의 셀들(1M 및 1P)은 동일한 전류(i 20 )를 생성한다. 이와 유사하게, 각각의 셀들(2M 및 2P)은 동일한 전류(i 21 )를 생성하고, 각각의 셀들(3M 및 3N)은 동일한 전류(i 21 )를 생성한다. 셀들(1M, 2M, 3M), 2 개의 셀들(3N), 2 개의 셀들(1P), 및 2 개의 셀들(2P)은 각각 그룹들 M, N 및 P에 배치되며, 일 그룹 내의 셀들에 의해 생성된 전류들의 합은 또 다른 그룹 내의 셀들에 의해 생성된 전류들의 합과 같다.
따라서, 노드들(534, 536, 538)에 키르히호프의 전류 법칙을 적용하면, 다음과 같은 관계가 성립된다:
Figure 112008045160165-pct00016
(16)
예를 들어, i 20 = 100 mA, i 21 = 200 mA, 그리고 i 22 = 300 mA인 경우, i 20 + i 21 + i 22 = 600 mA, 2i 22 = 600 mA, 2i 20 + 2i 21 = 600 mA이므로, i 23 = 600 mA이다. 그룹들 내의 셀들의 이러한 구성에 따르면, 상기 그룹들은 동일한 전류를 생성하고, 따라서 부하(532)를 통해 흐르는 전류는 회로(530) 내의 낮은-전류-생성 그룹에 의해 생성된 가장 낮은 전류로 제한되지 않는다.
각각의 셀들(1M, 2M, 3M), 2 개의 셀들(3N), 2 개의 셀들(1P), 및 2 개의 셀들(2P)에 도달하는 광은 동일한 파장으로 되어 있다. 그러므로, 각각의 셀들(1M, 2M, 3M), 2 개의 셀들(3N), 2 개의 셀들(1P), 및 2 개의 셀들(2P)은 동일한 전압 V를 생성한다. 각각의 그룹들 M, N 및 P 내의 셀들이 서로 병렬로 결합되기 때문에, 각각의 노드 쌍(540 및 534, 542 및 536, 및 194 및 538)에 걸린 전압은 V이다. 각각의 그룹들 M, N 및 P가 부하(532)에 직렬로 결합되기 때문에, 부하(532)에 걸린 전압은 3 V이다.
Figure 112008045160165-pct00017
(17)
회로(530)의 그룹들의 개수는 3 개로 제한되지 않으며, 그룹들 M, N 및 P와 같은 여하한의 개수의 그룹들이 부하에 직렬로 결합될 수 있다.
이제, 도 14a, 도 14b 및 도 14c를 참조한다. 도 14a는 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 셀 어레이(570)에 매입된 복수의 셀들의 개략도이다. 도 14b는 원(572)의 4 개의 사분면의 개략도이다. 도 14c는 도 14a의 그룹들과 서브-그룹들들이 부하와 결합된 회로(650)의 개략도이다.
셀 어레이(570)는 둥근 형상이나, 셀 어레이는 육각형, 정사각형 등과 같은 다각형 형상으로 제조될 수 있다. 셀 어레이(570)는 도 14b의 원(572)에 예시된 바와 같이 4 개의 사분면들 I, II, III 및 IV로 분할된다. 셀 어레이(570)의 사분면 I은 그룹들(574 및 576) 및 서브-그룹들(578, 580, 582 및 584)을 포함한다. 셀 어레이(570)의 사분면 II은 그룹들(586 및 588) 및 서브-그룹들(590, 592, 594 및 596)을 포함한다. 셀 어레이(570)의 사분면 III은 그룹들(598 및 600) 및 서브-그룹들(602, 604, 606 및 608)을 포함한다. 셀 어레이(570)의 사분면 IV은 그룹들(610 및 612) 및 서브-그룹들(614, 616, 618 및 620)을 포함한다. 도 14a의 그룹 들 및 서브-그룹들의 경계들은 두꺼운 라인들로 표시되어 있는 반면, 각각의 그룹 및 서브-그룹의 셀들의 경계들은 점선들로 표시되어 있다.
그룹(574)은 셀들(5741, 5742, 5743, 5744, 5745, 5746, 5747 및 5748)을 포함한다. 그룹(576)은 셀들(5761, 5762, 5763, 5764, 5765, 5766, 5767 및 5768)을 포함한다. 서브-그룹(578)은 셀들(5781, 5782, 5783 및 5784)을 포함한다. 서브-그룹(580)은 셀들(5801, 5802, 5803 및 5804)을 포함한다. 서브-그룹(582)은 셀들(5821 및 5822)을 포함한다. 서브-그룹(584)은 셀들(5841 및 5842)을 포함한다.
그룹(586)은 셀들(5861, 5862, 5863, 5864, 5865, 5866, 5867 및 5868)을 포함한다. 그룹(588)은 셀들(5881, 5882, 5883, 5884, 5885, 5886, 5887 및 5888)을 포함한다. 서브-그룹(590)은 셀들(5901, 5902, 5903 및 5904)을 포함한다. 서브-그룹(592)은 셀들(5921, 5922, 5923 및 5924)을 포함한다. 서브-그룹(594)은 셀들(5941 및 5942)을 포함한다. 서브-그룹(596)은 셀들(5961 및 5962)을 포함한다.
각각의 그룹들(598 및 600) 및 각각의 서브-그룹들(602, 604, 606 및 608)에 포함된 셀들의 개수는 각각, 각각의 그룹들(574 및 576) 및 각각의 서브-그룹들(578, 580, 582 및 584)에 포함된 셀들의 개수와 같다. 각각의 그룹들(610 및 612) 및 각각의 서브-그룹들(614, 616, 618 및 620)에 포함된 셀들의 개수는 각각, 각각의 그룹들(574 및 576) 및 각각의 서브-그룹들(578, 580, 582 및 584)에 포함 된 셀들의 개수와 같다.
셀들(5741, 5742, 5743, 5744, 5745, 5746, 5747 및 5748)은 서로 직렬로 결합된다. 셀들(5761, 5762, 5763, 5764, 5765, 5766, 5767 및 5768)은 서로 직렬로 결합된다. 셀들(5781, 5782, 5783 및 5784)은 서로 직렬로 결합된다. 셀들(5801, 5802, 5803 및 5804)은 서로 직렬로 결합된다. 셀들(5821 및 5822)은 서로 직렬로 결합되고, 셀들(5841 및 5842)은 서로 직렬로 결합된다.
셀들(5861, 5862, 5863, 5864, 5865, 5866, 5867 및 5868)은 서로 직렬로 결합된다. 셀들(5881, 5882, 5883, 5884, 5885, 5886, 5887 및 5888)은 서로 직렬로 결합된다. 셀들(5901, 5902, 5903 및 5904)은 서로 직렬로 결합된다. 셀들(5921, 5922, 5923 및 5924)은 서로 직렬로 결합된다. 셀들(5941 및 5942)은 서로 직렬로 결합되고, 셀들(5961 및 5962)은 서로 직렬로 결합된다.
각각의 그룹들(598 및 600) 및 각각의 서브-그룹들(602, 604, 606 및 608) 내의 셀들 간의 결합들은 각각, 각각의 그룹들(574 및 576) 및 각각의 서브-그룹들(578, 580, 582 및 584) 내의 셀들 간의 결합들과 유사하다. 각각의 그룹들(610 및 612) 및 각각의 서브-그룹들(614, 616, 618 및 620) 내의 셀들 간의 결합들은 각각, 각각의 그룹들(574 및 576) 및 각각의 서브-그룹들(578, 580, 582 및 584) 내의 셀들 간의 결합들과 유사하다.
셀 어레이(570) 내의 셀들은 상기에 설명된 바와 같이 그룹들 및 서브-그룹들로 분할된다. 각각의 그룹 또는 각각의 서브-그룹의 경계들은 거의 균일한 광속에 노출되는, 셀 어레이(570) 상의 일 영역을 정의한다. 따라서, 그룹 또는 서브-그룹 내에 포함된 모든 셀들은 실질적으로 동일한 광속에 노출되며, 이들 셀들의 출력 전류는 실질적으로 동일하다. 예를 들어, 그룹들(574, 586, 598 및 610)은 실질적으로 동일한 광속에 의해 조명되는, 셀 어레이(570) 내의 영역에 위치된다. 따라서, 각각의 셀들(5741, 5742, 5743, 5744, 5745, 5746, 5747, 5748, 5861, 5862, 5863, 5864, 5865, 5866, 5867 및 5868) 및 그룹들(598 및 610) 내에 포함된 각각의 셀들은 실질적으로 동일한 전류를 생성한다. 그룹들(576, 588, 600 및 612)은 실질적으로 동일한 광속에 노출된다. 서브-그룹들(578, 580, 590, 592, 602, 604, 614 및 616)은 실질적으로 동일한 광속에 노출된다. 서브-그룹들(582, 594, 596, 606, 608, 618 및 620)은 실질적으로 동일한 광속에 노출된다.
셀 어레이(570) 내에 매입된 모든 셀들은 동일한 파장의 광에 노출된다. 그러므로, 상기 셀들에 걸린 전위는 실질적으로 동일하며, 각각의 셀은 전압 V를 생성한다.
다음의 설명은 셀 어레이(570)의 사분면 I 및 II에 관한 것이다. 각각의 서브-그룹들(582, 584, 594 및 596) 내의 셀들이 서로 직렬로 결합되기 때문에, 각각의 그룹들(582, 584, 594 및 596)은 전압 2 V를 생성한다. 서브-그룹들(582, 584, 594 및 596)은 서로 직렬로 결합된다. 따라서, 서브-그룹들(582, 584, 594 및 596) 의 직렬로 결합된 셀들에 걸린 전위는 8 V이다.
각각의 서브-그룹들(578 및 580) 내의 셀들이 서로 직렬로 결합되기 때문에, 각각의 서브-그룹들(578 및 580)은 전압 4 V를 생성한다. 서브-그룹들(578 및 580)은 서로 직렬로 결합된다. 따라서, 서브-그룹들(578 및 580)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다.
각각의 서브-그룹들(590 및 592) 내의 셀들이 서로 직렬로 결합되기 때문에, 각각의 서브-그룹들(590 및 592)은 전압 4 V를 생성한다. 서브-그룹들(590 및 592)은 서로 직렬로 결합된다. 따라서, 서브-그룹들(590 및 592)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다. 각각의 그룹들(574, 576, 586 및 588)은 8 개의 셀들을 포함하고, 각각의 셀은 전압 V를 생성하며, 상기 셀들은 서로 직렬로 결합된다. 따라서, 각각의 그룹들(574, 576, 586 및 588)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다.
다음의 설명은 셀 어레이(570)의 사분면들 III 및 IV에 관한 것이며, 상기의 사분면들 I 및 II에 관한 설명과 유사하다. 서브-그룹들(606, 608, 618 및 620)은 서로 직렬로 결합된다. 서브-그룹들(602 및 604)은 서로 직렬로 결합된다. 서브-그룹들(614 및 616)은 서로 직렬로 결합된다. 서브-그룹들(606, 608, 618 및 620)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다. 서브-그룹들(602 및 604)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다. 서브-그룹들(614 및 616)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다. 각각의 그룹들(598, 600, 610 및 612)이 8 개의 셀들을 포함하기 때문에, 각각의 그룹들(598, 600, 610 및 612)의 직렬로 결합된 셀들에 걸린 전위는 8 V이다. 셀 어레이(570)의 셀들의 그룹으로의 분할, 및 각각의 그룹 내의 셀들 간의 결합들은 도 14a에 설명된 예시로 제한되지 않으며, 다른 분할들과 다른 결합들도 가능하다는 것을 유의한다.
도 14c를 참조하면, 4 개의 직렬로 결합된 서브-그룹들(582, 584, 594 및 596), 4 개의 직렬로 결합된 서브-그룹들(606, 608, 618 및 620), 및 직렬로 결합된 서브-그룹들(578 및 580, 590 및 592, 602 및 604, 및 614 및 616)의 각각의 쌍은 그룹들(574, 576, 586, 588, 598, 600, 610 및 612)에 또한 부하(622)에 병렬로 결합된다. 이에 따라, 부하(622)에 걸린 전압은 8 V이며, 부하(622)를 통해 흐르는 전류는 회로(650)를 분석함으로써 계산될 수 있다.
셀 어레이(570)의 셀들을 그룹들 및 서브-그룹들로 분할하고, 회로(650)에서처럼 상기 그룹들 및 상기 서브-그룹들을 서로 결합시킴으로써, 동일한 전류를 생성하는 셀들이 서로 그룹화된다. 따라서, 부하(622)를 통해 흐르는 전류를, 낮은-전류-생성 셀에 의해 생성된 전류로 제한하는 낮은-전력-생성 셀의 영향이 실질적으로 최소화된다. 회로(650)는 개시된 기술에만 있지 않으며, 셀 어레이(570)에 매입된 셀들은 해당 기술 분야에 알려진 다른 회로들에 따라 서로 결합될 수 있음을 유의한다.
이제, 개시된 기술의 또 다른 실시예에 따라 구성되고 또한 작동하는 셀 어레이(650) 내의 복수의 그룹들과 서브-그룹들의 개략도인 도 15를 참조한다. 셀 어레이(650)에 매입된 셀들(도시되지 않음)은 다음의 그룹들과 서브-그룹들(652, 654, 656, 658, 660, 662, 664, 666, 668, 670, 672, 674, 676, 678, 680, 682, 684, 686, 688, 690, 692, 694, 696 및 698)로 분할된다.
각각의 그룹들(652, 654, 656 및 658)은 실질적으로 동일한 광속에 노출된다. 각각의 그룹들(660, 662, 664 및 666)은 실질적으로 동일한 광속에 노출된다. 각각의 그룹들(668, 670, 672, 674, 676, 678, 680 및 682)은 실질적으로 동일한 광속에 노출된다. 각각의 그룹들(684, 686, 688, 690, 692, 694, 696 및 698)은 실질적으로 동일한 광속에 노출된다.
당업자라면, 개시된 기술은 본 명세서에서 특정하게 도시되고 상술된 것으로 제한되지 않는다는 것을 이해할 것이다. 개시된 기술의 범위는 다음의 청구항들에 의해서만 한정된다.

Claims (29)

  1. 전기 전도성을 가지는 큰 영역 접촉면에 고전력 전기 구성요소의 1 이상의 큰 단자를 솔더링하는 방법에 있어서,
    돌출 패턴에 따라 상기 큰 영역 접촉면 상에 솔더링 물질을 적층하는 단계 - 상기 돌출 패턴은 상기 큰 접촉면의 외주(perimeter) 쪽으로 나 있는(leading) 복수의 통로들을 정의하며, 상기 외주와 관련된 상기 통로들의 적어도 일부분은 상기 솔더링 물질로부터 만들어진 통로 측면들 및 상기 솔더링 물질 또는 상기 전기 전도성을 가지는 큰 영역 접촉면 중 하나에 의해 형성된 통로 바닥들을 포함함 -;
    상기 적층된 솔더링 물질 상에 그리고 상기 적층된 솔더링 물질과 접촉하여 상기 1 이상의 큰 단자를 배치시키는 단계 - 상기 1 이상의 단자의 영역은 상기 큰 영역 접촉면의 일부분과 오버랩됨 - ; 및 다음으로,
    사전설정된 가열 프로파일에 따라, 상기 1 이상의 큰 단자, 상기 솔더링 물질, 및 상기 큰 영역 접촉면을 가열하는 단계 - 상기 통로들은 기공 없는 중실의(solid) 솔더링 물질을 생성하도록, 상기 외주 쪽으로, 상기 솔더링 물질과 상기 큰 단자 사이에 갇힌 가스의 방출을 제공함 -
    를 포함하는 것을 특징으로 하는 솔더링하는 방법.
  2. 제 1 항에 있어서,
    상기 솔더링 물질을 적층하는 단계 이전에, 상이한 유동 전위(flow potential)들을 나타내는 상기 큰 영역 접촉면의 2 개의 부분들 사이에서, 상기 큰 영역 접촉면 상에 유동 제한기(flow limiter)를 배치시키는 단계를 더 포함하는 것을 특징으로 하는 솔더링 방법.
  3. 제 1 항에 있어서,
    상기 가열하는 단계 이후에, 상기 큰 영역 접촉면으로부터 상기 솔더링 물질 잔여물들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 솔더링 방법.
  4. 제 1 항에 있어서,
    상기 고전력 전기 구성요소는 광전지 셀(photovoltaic cell)인 것을 특징으로 하는 솔더링 방법.
  5. 제 1 항에 있어서,
    상기 고전력 전기 구성요소는 활성 안테나(active antenna)인 것을 특징으로 하는 솔더링 방법.
  6. 제 1 항에 있어서,
    상기 고전력 전기 구성요소는 MMIC(microwave monolithic integrated circuit)인 것을 특징으로 하는 솔더링 방법.
  7. 제 1 항에 있어서,
    상기 큰 영역 접촉면은 전기 전도성인 것을 특징으로 하는 솔더링 방법.
  8. 제 1 항에 있어서,
    상기 큰 영역 접촉면은 열 전도성인 것을 특징으로 하는 솔더링 방법.
  9. 제 1 항에 있어서,
    상기 돌출 패턴은 상기 큰 영역 접촉면 상에 배치된 솔더 페이스트 스텐실(solder paste stencil)에 따라 결정되고,
    상기 솔더링 물질은 상기 솔더 페이스트 스텐실을 통해 적층되는 것을 특징으로 하는 솔더링 방법.
  10. 제 1 항에 있어서,
    상기 솔더링 물질은 상기 돌출 패턴을 생성하기 위해, 복수의 주입기들로 상기 큰 영역 접촉면 상에 적층되는 것을 특징으로 하는 솔더링 방법.
  11. 제 1 항에 있어서,
    상기 사전설정된 가열 프로파일은 복수의 온도들에서 상기 큰 영역 단자, 상기 적층된 솔더링 물질, 및 상기 큰 영역 접촉면을 그 각각에서의 결정된 시간 주기 동안에 연속하여 가열하는 것을 포함하는 것을 특징으로 하는 솔더링 방법.
  12. 고전력 고열전도성 플랫폼(platform)에 있어서,
    기판;
    상기 기판과 결합된 1 이상의 전기 전도성을 가지는 큰 영역 접촉면; 및
    1 이상의 큰 영역 단자를 포함하는 고전력 전기 구성요소를 포함하고,
    돌출 패턴에 따라 상기 큰 영역 접촉면 상에 솔더링 물질을 적층시킴으로써 상기 고전력 전기 구성요소는 상기 큰 영역 접촉면에 솔더링되고 - 상기 돌출 패턴은 상기 큰 영역 접촉면의 외주 쪽으로 나 있는 복수의 통로들을 정의하며, 상기 외주와 관련된 상기 통로들의 적어도 일부분은 상기 솔더링 물질로부터 만들어진 통로 측면들 및 상기 솔더링 물질 또는 상기 전기 전도성을 가지는 큰 영역 접촉면 중 하나에 의해 형성된 통로 바닥들을 포함함 - ; 다음으로
    상기 솔더링 물질 상에 그리고 상기 솔더링 물질과 접촉하여 상기 1 이상의 큰 영역 단자를 배치시키며 - 상기 1 이상의 큰 영역 단자의 일 영역은 상기 큰 영역 접촉면의 일부분과 오버랩됨 -; 그 후 사전설정된 가열 프로파일에 따라, 상기 큰 영역 단자, 상기 솔더링 물질, 및 상기 큰 영역 접촉면을 가열하고;
    상기 솔더링 물질 내에 갇힌 가스는 기공 없는 중실의 솔더링 물질을 생성하기 위해, 상기 큰 영역 접촉면에서 나와, 상기 통로들을 통해 방출되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  13. 제 12 항에 있어서,
    1 이상의 유동 제한기가 상이한 유동 전위들을 나타내는 상기 큰 영역 접촉면의 2 개의 부분들 사이에서 상기 큰 영역 접촉면 상에 배치되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  14. 제 12 항에 있어서,
    상기 솔더링 물질의 잔여물들은 상기 솔더링 물질이 적층된 상기 큰 영역 접촉면으로부터 제거되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  15. 제 12 항에 있어서,
    상기 고전력 전기 구성요소는 광전지 셀인 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  16. 제 12 항에 있어서,
    상기 고전력 전기 구성요소는 활성 안테나인 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  17. 제 12 항에 있어서,
    상기 고전력 전기 구성요소는 MMIC인 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  18. 제 12 항에 있어서,
    상기 큰 영역 접촉면은 전기 전도성인 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  19. 제 12 항에 있어서,
    상기 큰 영역 접촉면은 열 전도성인 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  20. 제 12 항에 있어서,
    상기 돌출 패턴은 상기 큰 영역 접촉면 상에 배치된 솔더 페이스트 스텐실에 따라 결정되고,
    상기 솔더링 물질은 상기 솔더 페이스트 스텐실을 통해 적층되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  21. 제 12 항에 있어서,
    상기 솔더링 물질은 상기 돌출 패턴을 생성하기 위해, 복수의 주입기들로 상기 큰 영역 접촉면 상에 적층되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  22. 제 12 항에 있어서,
    상기 사전설정된 가열 프로파일은 복수의 온도들에서 상기 큰 영역 단자, 상기 솔더링 물질, 및 상기 큰 영역 접촉면을 그 각각에서의 결정된 시간 주기 동안에 연속하여 가열하는 것을 포함하는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  23. 제 12 항에 있어서,
    상기 고전력 전기 구성요소에 의해 생성된 열을 발산시키기 위해 상기 기판과 결합된 냉각 격실(cooling compartment)을 더 포함하는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  24. 제 23 항에 있어서,
    열적 부하 균형(thermal load balance)을 제공하기 위해 상기 냉각 격실의 대향면과 결합되는 또 다른 기판을 더 포함하는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  25. 제 23 항에 있어서,
    외부 전기 모듈과 상기 1 이상의 큰 영역 접촉면을 결합시키기 위해, 상기 1 이상의 큰 영역 접촉면과 결합되는 1 이상의 핀(pin)을 더 포함하는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  26. 제 25 항에 있어서,
    상기 냉각 격실을 통해, 상기 큰 영역 접촉면으로부터 상기 외부 전기 모듈로, 상기 1 이상의 핀에 대한 통로를 제공하기 위해, 상기 기판에 1 이상의 홀이 제공되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  27. 제 25 항에 있어서,
    상기 큰 영역 접촉면으로부터 상기 외부 전기 모듈로, 상기 1 이상의 핀에 대한 통로를 제공하기 위해, 상기 냉각 격실에 1 이상의 개구부가 제공되는 것을 특징으로 하는 고전력 고열전도성 플랫폼.
  28. 제 1 항에 있어서,
    상기 전기 전도성을 가지는 큰 영역 접촉면은 균일한 지오메트리를 갖는 것을 특징으로 하는 솔더링 방법.
  29. 제 1 항에 있어서,
    상기 외주와 관련된 상기 통로들의 상기 적어도 일부분은 상기 솔더링 물질을 포함하고, 상기 전기 전도성을 가지는 큰 영역 접촉면은 유전체 기판에 고정되어 있으며, 그리고 적어도 상기 가열 단계에 앞서, 상기 외주와 관련된 상기 통로들의 상기 적어도 일부분은 상기 큰 영역 접촉 면에 의해 상기 유전체 기판으로부터 간격을 둔 것을 특징으로 하는 솔더링 방법.
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