JP2003046873A - 半導体装置の駆動方法および電子機器 - Google Patents
半導体装置の駆動方法および電子機器Info
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Abstract
であり、言い換えると、画素から出力される信号は、全
て同じ蓄積時間でしか出力出来なかった。 【解決手段】本発明の駆動方法は、水平走査期間を分割
することにより、1フレーム期間内において、同じ画素
から複数の信号を出力することが出来るため、読み取り
時間が長くなってしまうことを防ぐことが出来、さらに
ダイナミックレンジを拡大することが出来る。なお水平
走査期間は、任意の数に分割できるため、蓄積時間が異
なる信号を出力することは容易に実現出来る。
Description
方法に関する。より詳細には、半導体基板上又は絶縁表
面上に作製されたトランジスタを有するアクティブマト
リクス型半導体装置の駆動方法に関する。
には、光電変換素子と該光電変換素子を制御する一つま
たは複数のトランジスタが設けられる。光電変換素子と
しては、PN型のフォトダイオードが用いられる場合が
多い。その他には、PIN型のフォトダイオード、アバ
ランシェ型ダイオード、npn埋め込み型ダイオード、
ショットキー型ダイオード、フォトトランジスタ、X線
用のフォトコンダクタ、及び赤外線用のセンサなどがあ
る。
は、大別してCCD型とCMOS型に分類される。CM
OS型の半導体装置は、増幅用回路を搭載していないも
のはパッシブ型、増幅用回路を搭載しているものはアク
ティブ型に分類される。増幅用回路は、光電変換素子が
読み取った被写体の画像信号を増幅したりする機能を有
しているため、ノイズなどの影響を受けにくく、増幅用
回路が搭載されたアクティブ型のCMOS型半導体装置
は多く採用されている。
電変換素子の出力端子に入力インピーダンスの高い増幅
用回路の入力端子を接続している。そのため、被写体の
情報を読み取る領域を劣化させることがなく、何回でも
該被写体の情報を読み取ることが可能である。これを一
般的に非破壊読み出しとよぶ。
の異なる信号を出力させることによりダイナミックレン
ジ(明暗比)を拡大する方法が研究されている。一例と
して挙げると、“O.Yadid-Pecht et. al., Proc. SPIE,
vol.2654,pp82-92,1996”にて報告されているように、
ソース信号線駆動回路を画素部の上下に一つずつ配置し
て、蓄積時間の異なる信号をそれぞれに出力する方法が
研究されている。また他の例としては、“ISSCC99:p30
8:A 640x512 CMOS Image Sensor with Ultra Wide Dyna
mic Range Floating-Point Pixel-Level ADC”にて報告
されているように、蓄積時間をT、2T、4T、・・
・、(2K)×T(ここでTはフレーム期間を示す)のよう
に2のべき乗で変化させて読み取る方法が研究されてい
る。
素に設けられた光電変換素子が初期化されてから、画素
から信号を出力する時までの期間を指す。光電変換素子
の受光部に光を照射し、信号を蓄積している時間のこと
でもあり、露光時間ともよばれる時間のことを指す。
置の概略図の一例を示す。図3の半導体装置は、画素部
104、画素部104の周辺に配置されたソース信号線
駆動回路101、ゲート信号線駆動回路102、リセッ
ト信号線駆動回路103を有している。ソース信号線駆
動回路101は、バイアス用回路101a、サンプルホ
ールド回路101b、信号出力線駆動回路101c、最
終出力増幅用回路101dを有する。
た複数の画素100を有している。なお本明細書におい
て、画素部104には、x列(縦)×y行(横)個の画
素100がマトリクス状に設けられているとする。
00の回路図を示す。画素100は、信号出力線(S1
〜Sx)のいずれか1つと、電源線(VB1〜VBx)
のいずれか1つと、ゲート信号線(G1〜Gy)のいず
れか1つと、リセット信号線(R1〜Ry)のいずれか
1つとを有している。また、画素100は、スイッチン
グ用トランジスタ112と、増幅用トランジスタ113
と、リセット用トランジスタ114と、光電変換素子1
11とを有している。
画素100に設けられた光電変換素子111は、被写体
から反射した光が照射されることによって、その電位を
変化させる。
が選択されると、ゲート信号線(Gi)に接続されたス
イッチング用トランジスタ112がオン状態になり、光
電変換素子111の電位に応じた信号が、スイッチング
用トランジスタ112を介して信号出力線(Sj)に出
力される。そして、信号出力線(Sj)に出力された信
号は、ソース信号線駆動回路101に送られる。
の駆動方法について、図15を用いて説明する。図15
において、横軸は時間の経過を示す。なお本明細書にお
いて、リセット信号線R(R1〜Ryのうちのいずれか
一つ)にリセット信号が印加されてから、再びリセット
信号が印加されるまでの期間を1フレーム期間(F)と
する。また本明細書において、リセット信号線Rに信号
を印加して、次の行のリセット信号線Rに信号を印加す
る期間を水平走査期間(P)とする。
1行目のリセット信号線(R1)に入力されるリセット
信号によってリセット信号線(R1)が選択される。な
お本明細書において、リセット信号線が選択されると
は、該リセット信号線に接続されている全てのリセット
用トランジスタ114がオンの状態になることを意味す
る。つまりここでは、リセット信号線(R1)に接続さ
れている全ての画素(1行目の画素)のリセット用トラ
ンジスタ114がオンの状態になる。そうすると、1行
目の光電変換素子111が初期化される。
と同時に、次の行のリセット信号線(R2)が選択され
る。そして、リセット信号線(R2)に接続されている
全ての画素のリセット用トランジスタ114がオンの状
態になり、2行目の画素が有する光電変換素子111が
初期化される。
線(R1〜Ry)が選択されていく。そして、選択され
たリセット信号線Rに接続された画素100が有する光
電変換素子111が初期化される。
される信号について説明する。1行目のリセット信号線
(R1)にリセット信号が入力されてから、6個の水平
走査期間(6×P)が経過すると、ゲート信号線駆動回
路102からゲート信号線(G1)に入力されるゲート
信号によって、ゲート信号線(G1)が選択される。そ
うすると、ゲート信号線(G1)に接続されたスイッチ
ング用トランジスタ112がオンの状態となり、1行目
の画素100により信号が信号出力線(S1〜Sx)に
出力される。なお、この場合における画素100により
出力された信号の蓄積時間(L)は、6個の水平走査期
間(6×P)である。
2行目のゲート信号線(G2)に入力されるゲート信号
によって、2行目のゲート信号線(G2)が選択され
る。そうすると、ゲート信号線(G2)に接続されたス
イッチング用トランジスタ112がオンの状態となり、
2行目の画素100により信号が信号出力線(S1〜S
x)に出力される。この場合における画素100により
出力された信号の蓄積時間(L)は、6個の水平走査期
間(6×P)である。
(G1〜Gy)が選択されていく。そして、選択された
ゲート信号線(G1〜Gy)に接続された画素100の
信号が信号出力線(S1〜Sx)に出力される。図15
から分かるように、本駆動方法を用いると、画素100
により出力された画素100の信号の蓄積時間(L)
は、全て同じであり、6個の水平走査期間(6×P)と
なっている。
1〜Gy)に出力されるゲート信号とのタイミングと、
リセット信号線(R1〜Ry)に出力されるリセット信
号のタイミングと、i行j列目の画素100に設けられ
た光電変換素子111の電位との関係について説明す
る。
らリセット信号線(Ri)に入力されるリセット信号に
よってリセット信号線(Ri)が選択される。そうする
とリセット信号線(Ri)に接続されている全ての画素
100(i行目の画素100)のリセット用トランジス
タ114がオンの状態になる。そうすると、i行目の画
素100が有する光電変換素子111が初期化される。
電変換素子111に光が照射されていると、光強度に応
じた電荷が光電変換素子111に発生する。そして、リ
セット動作により光電変換素子111に充電された電荷
が、徐々に放電され、光電変換素子111のnチャネル
型端子の電位が低くなってくる。
に明るい光が照射されている場合は、放電される量が多
いため、光電変換素子111のnチャネル型端子の電位
は低くなる。一方、光電変換素子111に暗い光が照射
されている場合は、放電される量が少なく、光電変換素
子111のnチャネル型端子の電位は、明るい光が照射
されている場合に比べると、あまり低くなっていない。
ト信号が入力されてから、6個の水平走査期間(6×
P)が経過すると、ゲート信号線駆動回路102からj
行目のゲート信号線(Gi)に入力されるゲート信号に
よって、ゲート信号線(Gi)が選択される。そうする
と、ゲート信号線(Gi)に接続されたスイッチング用
トランジスタ112がオンの状態となり、光電変換素子
111のnチャネル型端子の電位を信号として読み出
す。この信号は、光電変換素子111に照射された光の
強度に比例している。
は、光電変換素子111のnチャネル型端子の電位が低
くなってくるが、その電位が電源基準線121の電位ま
で低くなると、電位は変化しなくなる。このような状況
を飽和と呼ぶ。
いて、照射された光によって生成される電荷を蓄積して
いる。よって、蓄積時間が異なると、たとえ同じ光強度
の光であっても、光によって生成される電荷の総量が異
なるため、信号値も異なる。例えば、強い光が光電変換
素子111に照射された場合は、短い蓄積時間で飽和し
てしまう。また、弱い光が光電変換素子111に照射さ
れた場合であっても、蓄積時間が長いと、いずれは飽和
状態に達する。つまり信号は、光電変換素子111に照
射される光の強さと蓄積時間との積によって決定する。
時点では、暗い光が照射された光電変換素子111の電
位は、リセット信号が入力された時点に比べて少し低下
しているが、まだ飽和状態には及ばない。
111は既に飽和状態になっている。この場合には、画
素100から出力される信号を正確に読み取ることが出
来ない。そのため、明るい光が照射された光電変換素子
111を有する画素100の信号を読み取る際の蓄積時
間はもう少し短い方が好ましい。
いると、画素100から出力される信号の蓄積時間
(L)は全て6個の水平走査期間(6×P)となってお
り、言い換えると、画素100から出力される信号は、
全て同じ蓄積時間でしか出力出来なかった。
が強い場合には、光電変換素子111の電位が飽和状態
になることがあり、被写体の情報を正確に読み取ること
が出来なかった。また画素100に照射される光強度が
弱い場合には、光電変換素子111の電位の変化が微弱
であるため、画素100から出力される信号にあまり違
いがなく、被写体の情報を正確に読み取ることが出来な
かった。
PIE,vol.2654,pp82-92,1996”にて報告された方法を用
いた場合、画素から出力される信号の蓄積時間は、2種
類のみであった。しかも、駆動回路を画素部の上下に一
つずつ配置しているため、駆動回路部が大型化してしま
うという欠点もあった。
age Sensor with Ultra Wide Dynamic Range Floating-
Point Pixel-Level ADC”にて報告された方法を用いた
場合、画素から出力される信号の蓄積時間をT、2T、
4T、・・・、(2K)×Tのように変化させている。その
結果、kが増加すると、読み取り時間がとても長くなっ
てしまうという欠点が存在した。例えばk=3の場合
(ダイナミックレンジを8倍にする場合)には、通常の
読み取り時間に比べて8倍の読み取り時間が必要となっ
ていた。
を解決するために、本発明においては以下の手段を講じ
た。図17を用いて本発明の駆動方法について説明す
る。
ている。また図17には、従来の駆動方法によるゲート
信号線Ga、G(a+1)に印加される信号のタイミン
グチャートと、本願の駆動方法によるゲート信号線(G
a〜G(a+1))、ゲート信号線(Gb〜G(b+
2))、ゲート信号線(Gc〜G(c+2))とに印加
される信号のタイミングチャートを示す。なお、a、
b、cはともに自然数とする。
いては、水平走査期間(P)にゲート信号線(G1〜G
y)のいずれか一本が選択される。つまり、1フレーム
期間には、y回(ゲート信号線(G1〜Gy)の本数と
同じ数)の垂直走査が行われていた。
走査期間(P)にゲート信号線(G1〜Gy)のいずれ
か3本が選択され、1フレーム期間に(3×y)回の垂
直走査を行う。なお1水平走査期間(P)に3本のゲー
ト信号線(G1〜Gy)を同時に選択すると、同じ信号
出力線(S1〜Sx)に接続している画素のうちの3つ
の画素から出力される信号が、同じ信号出力線(S1〜
Sx)に出力されるため、信号が混ざってしまう。その
ため、本発明では水平走査期間(P)を3つに分割す
る。そしてそれぞれを第1サブ水平走査期間、第2サブ
水平走査期間、第3サブ水平走査期間とする。そしてそ
れぞれのサブ水平走査期間において、ゲート信号線(G
1〜Gy)のいずれか一本を選択する。そうすると、信
号出力線(S1〜Sx)に画素から出力される信号が混
ざることなく、1水平走査期間(P)中に最大で3本の
ゲート信号線(G1〜Gy)を選択することが出来る。
分割した例を示すが、本発明はこれに限定されず、水平
走査期間(P)は設計者の任意の数に分割することが出
来る。
ト信号線駆動回路から、ゲート信号線G(G1〜Gyの
うちのいずれか一つ)に印加される信号を第1サブゲー
ト信号とし、第2サブ水平走査期間において、ゲート信
号線駆動回路から、ゲート信号線Gに印加される信号を
第2サブゲート信号とする。また、第3サブ水平走査期
間において、ゲート信号線駆動回路から、ゲート信号線
Gに印加される信号を第3サブゲート信号とする。
(P)においては、第1サブ水平走査期間において、a
行目のゲート信号線(Ga)が選択され、第2サブ水平
走査期間において、b行目のゲート信号線(Gb)が選
択され、第3サブ水平走査期間において、c行目のゲー
ト信号線(Gc)が選択される。
は、第1サブ水平走査期間において、(a+1)行目の
ゲート信号線(Ga)が選択され、第2サブ水平走査期
間において、(b+1)行目のゲート信号線(Gb)が
選択され、第3サブ水平走査期間において、(c+1)
行目のゲート信号線(Gc)が選択される。
(G1〜Gy)が、第1サブ水平走査期間、第2サブ水
平走査期間、および第3サブ水平走査期間のそれぞれの
期間において選択される。言い換えると、全てのゲート
信号線(G1〜Gy)に順に第1サブゲート信号、第2
サブゲート信号、および第3サブゲート信号を印加させ
る。本発明では、ゲート信号線(G1〜Gy)に、第1
サブゲート信号、第2サブゲート信号、および第3サブ
ゲート信号が印加されるタイミングを変化させる。その
結果、光電変換素子を有する画素からは、複数の信号が
出力され、さらにその複数の信号の蓄積時間はそれぞれ
異なる。
をn個(nは自然数)に分割することにより、1フレー
ム期間内において、(n×y)回の水平走査を行うこと
が出来るため、読み取り時間が長くなってしまうことを
防ぐことが出来る。またそれぞれの画素からは、n個の
信号を出力することが出来、さらに複数の信号の蓄積時
間はそれぞれ異なる。そのため、画素100に照射され
た光強度に適した信号を選択することが可能となる。
法は、光電変換素子を有するどのような半導体装置にも
適用される。図3、図4には、本発明が適用される半導
体装置の一例を示す。
部104の周辺に配置されたソース信号線駆動回路10
1、ゲート信号線駆動回路102、リセット信号線駆動
回路103を有している。ソース信号線駆動回路101
は、バイアス用回路101a、サンプルホールド回路1
01b、信号出力線駆動回路101c、及び最終出力増
幅用回路101dを有する。
1が、バイアス用回路101a、サンプルホールド回路
101b、信号出力線駆動回路101c、及び最終出力
増幅用回路101dが設けられた例を示したが、本発明
はこれに限定されない。ソース信号線駆動回路101に
ついては、実施例において詳しく説明する。
た複数の画素100を有している。なお本明細書におい
て、画素部104には、x列(縦)×y行(横)個の画
素100がマトリクス状に設けられているとする。
00の回路図を示す。画素100は、信号出力線(S1
〜Sx)のいずれか1つと、電源線(VB1〜VBx)
のいずれか1つと、ゲート信号線(G1〜Gy)のいず
れか1つと、リセット信号線(R1〜Ry)のいずれか
1つとを有している。また、画素100は、スイッチン
グ用トランジスタ112と、増幅用トランジスタ113
と、リセット用トランジスタ114と、光電変換素子1
11とを有している。
子、pチャネル型端子、およびnチャネル型端子とpチ
ャネル型端子の間に設けられている光電変換層を有して
いる。pチャネル型端子及びnチャネル型端子の一方
は、電源基準線121に接続されており、もう一方は増
幅用トランジスタ113のゲート電極に接続されてい
る。
ト電極はゲート信号線(Gi)に接続されている。そし
てスイッチング用トランジスタ112のソース領域及び
ドレイン領域は、一方は増幅用トランジスタ113のソ
ース領域に接続されており、もう一方は信号出力線(S
j)に接続されている。スイッチング用トランジスタ1
12は、光電変換素子111の信号を出力するときのス
イッチング素子として機能するトランジスタである。
は電源線(VBj)に接続されている。そして増幅用ト
ランジスタ113のソース領域はスイッチング用トラン
ジスタ112のソース領域又はドレイン領域に接続され
ている。増幅用トランジスタ113は、画素部104の
下部に設けられたバイアス用トランジスタ(図示せず)
とソースフォロワ回路を形成する。そのため、増幅用ト
ランジスタ113とバイアス用トランジスタの極性は同
じである方がよい。
極は、リセット信号線(Ri)に接続されている。リセ
ット用トランジスタ114のソース領域とドレイン領域
は、一方は電源線(VBj)に接続されており、もう一
方は、光電変換素子111及び増幅用トランジスタ11
3のゲート電極に接続されている。リセット用トランジ
スタ114は、光電変換素子111を初期化(リセッ
ト)するための素子(スイッチング素子)として機能す
るトランジスタである。
で一例であり、本発明はこれに限定されない。例えば、
図4に示す画素100に、1つのトランジスタ(転送用
トランジスタ)を追加してもよく、そのような構成を有
する半導体装置に本発明を適用することも出来る。また
光電変換素子111として、フォトダイオードやフォト
ゲートなどを用いてもよい。つまり、画素100はどの
ような構成でもよく、画素100が有するトランジスタ
やコンデンサの数、及びそれらの接続の構成は特に限定
されない。また、画素100の構成に応じて、ゲート信
号線駆動回路102、リセット信号線駆動回路103な
どの駆動回路の数を変化させてもよく、半導体装置に設
けられる駆動回路の数は特に限定されない。
に適用した本発明の駆動方法について、図1、図2を用
いて説明する。
おり、またリセット信号線(R1〜Ry)、ゲート信号
線(G1〜Gy)とに印加される信号のタイミングチャ
ートを示す。なお本実施例においては、yは14とする
が、本発明はこれに限定されず、リセット信号線(R1
〜Ry)とゲート信号線(G1〜Gy)の数(yの値)
は設計者が任意に定めることができる。
(R1〜Ryのうちのいずれか一つ)にリセット信号が
印加されてから、再びリセット信号が印加されるまでの
期間を1フレーム期間(F)とする。また本明細書にお
いて、リセット信号線Rに信号を印加して、次の列のリ
セット信号線Rに信号を印加する期間を水平走査期間
(P)とする。そして、水平走査期間(P)を3つに分
割した期間をそれぞれ第1サブ水平走査期間、第2サブ
水平走査期間、第3サブ水平走査期間とする。
ト信号線駆動回路102から、ゲート信号線G(G1〜
Gyのうちのいずれか一つ)に印加される信号を第1サ
ブゲート信号とし、第2サブ水平走査期間において、ゲ
ート信号線駆動回路102から、ゲート信号線Gに印加
される信号を第2サブゲート信号とする。また、第3サ
ブ水平走査期間において、ゲート信号線駆動回路102
から、ゲート信号線Gに印加される信号を第3サブゲー
ト信号とする。
1行目のリセット信号線(R1)に入力されるリセット
信号によってリセット信号線(R1)が選択される。そ
うすると、リセット信号線(R1)に接続されている全
ての画素(1行目の画素)のリセット用トランジスタ1
14がオンの状態になり、1行目の画素100が有する
光電変換素子111が初期化される。
と同時に、2行目のリセット信号線(R2)が選択され
る。そして、リセット信号線(R2)に接続されている
全ての画素100のリセット用トランジスタ114がオ
ンの状態になり、2行目の画素100が有する光電変換
素子111が初期化される。
線(R1〜Ry)が選択されていく。そして、選択され
たリセット信号線Rに接続された画素100が有する光
電変換素子111が初期化される。
される信号のタイミングチャートについて説明する。
ト信号が入力されてから、3個の水平走査期間(3×
P)が経過すると、ゲート信号線駆動回路102から1
行目のゲート信号線(G1)に入力される第1サブゲー
ト信号によって、ゲート信号線(G1)が選択される。
そうすると、ゲート信号線(G1)に接続されたスイッ
チング用トランジスタ112がオンの状態となり、1行
目の画素100により信号が信号出力線(S1〜Sx)
に出力される。なお、この場合における画素100によ
り出力された信号の蓄積時間(L)は、3個の水平走査
期間(3×P)である。
12行目のゲート信号線(G12)に入力される第2サ
ブゲート信号によって、ゲート信号線(G12)が選択
される。そうすると、ゲート信号線(G12)に接続さ
れたスイッチング用トランジスタ112がオンの状態と
なり、12行目の画素100により信号が信号出力線
(S1〜Sx)に出力される。
行目(bは自然数)のゲート信号線(Gb)(図示せ
ず)に入力される第3サブゲート信号によって、ゲート
信号線(Gb)が選択される。そうすると、ゲート信号
線(Gb)に接続されたスイッチング用トランジスタ1
12がオンの状態となり、b行目の画素100により信
号が信号出力線(S1〜Sx)に出力される。
行目のゲート信号線(G1)に第1サブ水平走査期間に
おいて出力され、第2サブゲート信号は12行目のゲー
ト信号線(G12)に第2サブ水平走査期間において出
力され、第3サブゲート信号はb行目のゲート信号線
(Gb)に第3サブ水平走査期間において出力される。
そして、第1サブ水平走査期間、第2サブ水平走査期
間、及び第3サブ水平走査期間を合わせた期間が1水平
走査期間(P)となる。
ト信号が入力されてから、4個の水平走査期間(4×
P)が経過すると、ゲート信号線駆動回路102から2
行目のゲート信号線(G2)に入力される第1サブゲー
ト信号によって、ゲート信号線(G2)が選択される。
そうすると、ゲート信号線(G2)に接続されたスイッ
チング用トランジスタ112がオンの状態となり、2行
目の画素100により信号が信号出力線(S1〜Sx)
に出力される。なお、この場合における2行目の画素1
00により出力された信号の蓄積時間(L)は、3個の
水平走査期間(3×P)である。
13行目のゲート信号線(G13)に入力される第2サ
ブゲート信号によって、ゲート信号線(G13)が選択
される。そうすると、ゲート信号線(G13)に接続さ
れたスイッチング用トランジスタ112がオンの状態と
なり、13行目の画素100により信号が信号出力線
(S1〜Sx)に出力される。
行目のゲート信号線(G7)に入力される第3サブゲー
ト信号によって、ゲート信号線(G7)が選択される。
そうすると、ゲート信号線(G7)に接続されたスイッ
チング用トランジスタ112がオンの状態となり、7行
目の画素100により信号が信号出力線(S1〜Sx)
に出力される。
行目のゲート信号線(G2)に第1サブ水平走査期間に
おいて出力され、第2サブゲート信号は13行目のゲー
ト信号線(G13)に第2サブ水平走査期間において出
力され、第3サブゲート信号は7行目のゲート信号線
(G7)に第3サブ水平走査期間において出力される。
ト信号が入力されてから、6個の水平走査期間(6×
P)が経過すると、ゲート信号線駆動回路102からゲ
ート信号線(G1)に入力される第2サブゲート信号に
よって、ゲート信号線(G1)が選択される。そうする
と、ゲート信号線(G1)に接続されたスイッチング用
トランジスタ112がオンの状態となり、1行目の画素
100により出力された信号が信号出力線(S1〜S
x)に出力される。この場合における画素100により
出力された信号の蓄積時間(L)は、6個の水平走査期
間(6×P)である。
9行目のゲート信号線(G9)に入力される第3サブゲ
ート信号によって、ゲート信号線(G9)が選択され
る。そうすると、ゲート信号線(G9)に接続されたス
イッチング用トランジスタ112がオンの状態となり、
9行目の画素100により信号が信号出力線(S1〜S
x)に出力される。
ト信号が入力されてから、12個の水平走査期間(12
×P)が経過すると、ゲート信号線駆動回路102から
ゲート信号線(G1)に入力される第3サブゲート信号
によって、ゲート信号線(G1)が選択される。そうす
ると、ゲート信号線(G1)に接続されたスイッチング
用トランジスタ112がオンの状態となり、1行目の画
素100により信号が信号出力線(S1〜Sx)に出力
される。この場合における画素100により出力された
信号の蓄積時間(L)は、12個の水平走査期間(12
×P)である。
おいて、ゲート信号線(G1〜Gy)のいずれか一つに
第1サブゲート信号が入力され、第2サブ水平走査期間
において、ゲート信号線(G1〜Gy)のいずれか一つ
に第2サブゲート信号が入力され、第3サブ水平走査期
間において、ゲート信号線(G1〜Gy)のいずれか一
つに第3サブゲート信号が入力されるという動作が繰り
返される。このとき、ある水平走査期間において、第1
サブゲート信号が入力されるゲート信号線(G1〜G
y)、第2サブゲート信号が入力されるゲート信号線
(G1〜Gy)、および第3サブゲート信号が入力され
るゲート信号線(G1〜Gy)はそれぞれ異なる。
Gy)が第1サブ水平走査期間、第2サブ水平走査期
間、及び第3サブ水平走査期間においてそれぞれ選択さ
れる。その結果、全てのゲート信号線(G1〜Gy)に
第1サブゲート信号、第2サブゲート信号、及び第3サ
ブゲート信号がそれぞれ入力される。
と、再びリセット信号線駆動回路103からリセット信
号線(R1)に入力されるリセット信号によってリセッ
ト信号線(R1)が選択される。そして、図1に示すよ
うな上述した動作を繰り返す。
セット信号が入力されてから、ゲート信号線(G1〜G
y)に第1サブゲート信号が入力されるまでの期間(本
実施の形態では3×P)、第2サブゲート信号が入力さ
れるまでの期間(本実施の形態では6×P)、第3サブ
ゲート信号が入力されるまでの期間(本実施の形態では
12×P)はそれぞれ異なる。その結果、画素100に
より3個の信号を出力することができ、さらにその3個
の信号の蓄積時間は異なっている。
線駆動回路102から第1サブ水平走査期間の期間にの
み出力され、第2サブゲート信号は第2サブ水平走査期
間の期間にのみ出力され、第3サブゲート信号は第3サ
ブ水平走査期間の期間にのみ出力される。そのため、例
えばリセット信号線(R1)にリセット信号が入力され
てから、6個の水平走査期間(6×P)が経過した後に
画素100により出力された信号の蓄積時間(L)は、
正確には6個の水平走査期間(6×P)と、1個のサブ
水平走査期間とを足した期間となる。しかし、サブ水平
走査期間は蓄積時間(L)と比較すると十分小さいた
め、本明細書において、上記のような場合における蓄積
時間(L)は、6個の水平走査期間(6×P)と見なす
ことにする。
を3つに均等に分割したが、本発明はこれに限定されな
い。水平走査期間(P)は設計者が任意の数に分割する
ことができる。
3×P、6×P、12×Pの2のべき乗倍ずつになるよ
うに信号を出力したが、本発明はこれに限定されない。
例えば蓄積時間(L)を2倍ずつになるように信号を出
力するようにしてもよいし、10倍ずつになるように信
号を出力するようにしてもよい。
1サブゲート信号、第2サブゲート信号、第3サブゲー
ト信号がゲート信号線(G1〜Gy)に出力されるタイ
ミングと、リセット信号がリセット信号線(R1〜R
y)に出力されるタイミングと、光電変換素子111の
電位との関係について説明する。なお本実施の形態にお
いては、一例として、i行j列目に設けられた画素10
0について説明する。
らi行目のリセット信号線(Ri)に入力されるリセッ
ト信号によってリセット信号線(Ri)が選択される。
そうするとリセット信号線(Ri)に接続されている全
ての画素(i行目の画素)のリセット用トランジスタ1
14がオンの状態になる。そうすると、i行目の画素が
有する光電変換素子111が初期化される。
ト信号が入力されてから、3個の水平走査期間(3×
P)が経過すると、ゲート信号線駆動回路102からi
行目のゲート信号線(Gi)に入力される第1サブゲー
ト信号によって、ゲート信号線(Gi)が選択される。
そうすると、ゲート信号線(Gi)に接続されたスイッ
チング用トランジスタ112がオンの状態となり、光電
変換素子111のnチャネル型端子の電位を信号として
読み出す。この信号は、光電変換素子111に照射され
た光の強度に比例している。
ト信号が入力されてから、6個の水平走査期間(6×
P)が経過すると、ゲート信号線駆動回路102からi
行目のゲート信号線(Gi)に入力される第2サブゲー
ト信号によってゲート信号線(Gi)が選択される。そ
うすると、ゲート信号線(Gi)に接続されたスイッチ
ング用トランジスタ112がオンの状態となり、光電変
換素子111のnチャネル型端子の電位を信号として読
み出す。
ト信号が入力されてから、12個の水平走査期間(12
×P)が経過すると、ゲート信号線駆動回路102から
i行目のゲート信号線(Gi)に入力される第3サブゲ
ート信号によってゲート信号線(Gi)が選択される。
そうすると、ゲート信号線(Gi)に接続されたスイッ
チング用トランジスタ112がオンの状態となり、光電
変換素子111のnチャネル型端子の電位を信号として
読み出す。
と、リセット信号線駆動回路103から(i+1)行目
のリセット信号線(R(i+1))に入力されるリセッ
ト信号によってリセット信号線(R(i+1))が選択
される。そして、再びリセット用トランジスタ114を
オンの状態にして光電変換素子111をリセットし、上
述の動作を繰り返していく。
複数の信号が画素100から出力され、その複数の信号
の蓄積時間はそれぞれ異なっている。図2では、実線で
示す光電変換素子111の電位は暗い光が照射された場
合であり、点線で示す光電変換素子111の電位は明る
い光が照射された場合を示している。
された時点では、明るい光が照射された光電変換素子1
11の電位と、暗い光が照射された光電変換素子111
の電位には大きな差はない。
時点では、明るい光が照射された光電変換素子111は
既に飽和状態に近くなっている。それに対して、暗い光
が照射された光電変換素子111の電位は、第1サブゲ
ート信号が入力された時点に比べて少し低下している
が、まだ飽和状態には及ばない。
は、既に明るい光が照射された光電変換素子111は既
に飽和状態にある。一方、暗い光が照射された光電変換
素子111の電位は飽和状態に近くなっている。
00が有する光電変換素子111に照射される光の強さ
(光電変換素子111の電位)と蓄積時間との積によっ
て決定することは上述した。つまり、暗い光が照射され
た光電変換素子111を有する画素100の信号は、第
3サブゲート信号が入力された時点の光電変換素子11
1の電位と、蓄積時間(12×P)との積によって決定
されることが好ましい。これは第1サブゲート信号が入
力された時点、第2サブゲート信号が入力された時点で
は、未だ飽和状態には及ばないためある。
11を有する画素100の信号は、第2サブゲート信号
が入力された時点の光電変換素子111の電位と蓄積時
間(6×P)との積によって決定されることが好まし
い。これは第1サブゲート信号が入力された時点では、
飽和状態には及ばない状態であり、一方第3サブゲート
信号が入力された時点では、既に飽和状態になっている
ためである。
フレーム期間内に、画素から複数の信号を出力すること
ができ、さらにその複数の信号はそれぞれ蓄積時間が異
なっている。そのため、その複数の信号から、画素に照
射された光強度に適した信号を選択することが出来る。
ース信号線駆動回路101について詳しく説明する。ソ
ース信号線駆動回路101は、バイアス用回路101
a、サンプルホールド回路101b、信号出力用駆動回
路101c、最終出力増幅用回路101dを有してい
る。なお、本発明はこれに限定されず、ソース信号線駆
動回路101には、アナログ・デジタル信号変換回路や
雑音低減回路などを設けてもよい。
素が有する増幅用トランジスタと対になって、ソースフ
ォロワ回路を形成する。サンプルホールド回路101b
は、信号をいったん保存したり、アナログ・デジタル変
換を行ったり、雑音を低減する回路を有する。また、信
号出力用駆動回路101cは、一時的に保存されていた
信号を、順に出力していくための信号を出力する回路を
有する。そして、最終出力増幅用回路101dは、サン
プルホールド回路101bと信号出力用駆動回路101
cにより出力された信号を増幅する回路を有する。な
お、最終出力増幅用回路101dは、信号を増幅する必
要のない場合には設けなくてもよい。
ド回路101bおよび信号出力線用駆動回路101cの
j列目周辺部分101eの回路図を図5に示す。なお、
本実施例では、全てのトランジスタがnチャネル型トラ
ンジスタとするが、本発明はこれに限定されず、トラン
ジスタはnチャネル型でもpチャネル型でもどちらでも
よい。
ランジスタ210aを有している。バイアス用トランジ
スタ210aは、各画素の増幅用トランジスタと同じ極
性を有し、ソースフォロワ回路を形成する。バイアス用
トランジスタ210aのゲート電極は、バイアス信号線
200に接続されている。バイアス用トランジスタ21
0aのソース領域とドレイン領域は、一方は信号出力線
(Sj)に接続されており、もう一方は電源基準線21
0bに接続されている。なお本実施例では、nチャネル
型トランジスタをバイアス用トランジスタ210aに用
いた場合を示したが、本発明はこれに限定されない。例
えば、pチャネル型トランジスタをバイアス用トランジ
スタ210aと増幅用トランジスタに用いることもでき
るが、その場合には、バイアス用トランジスタ210a
は電源基準線ではなく電源線に接続される。
トランジスタ211、212、213と、放電用トラン
ジスタ214a、215a、216aと、出力用トラン
ジスタ217、218、219とを有する。転送用トラ
ンジスタ211、212、213のゲート電極は、それ
ぞれ転送用信号線201、202、203に接続されて
いる。
3のソース領域とドレイン領域は、一方は信号出力線
(Sj)に接続され、もう一方は放電用トランジスタ2
14a、215a、216aのソース領域及びドレイン
領域の一方に接続されている。転送用トランジスタ21
1、212、213がオン状態になると、信号出力線
(Sj)の電位がコンデンサ214b、215b、21
6bに保持される。
スタを転送用トランジスタ211、212、213に用
いた場合を示したが、本発明はこれに限定されない。例
えば、pチャネル型トランジスタとnチャネル型トラン
ジスタを並列に接続して、それらのトランジスタを転送
用トランジスタとして用いてもよい。
214aのソース領域及びドレイン領域と電源基準線2
14cに接続されている。放電用トランジスタ214a
のゲート電極は、放電用信号線204に接続されてい
る。
215aのソース領域及びドレイン領域と電源基準線2
15cに接続されている。放電用トランジスタ215a
のゲート電極は、放電用信号線205に接続されてい
る。
216aのソース領域及びドレイン領域と電源基準線2
16cに接続されている。放電用トランジスタ216a
のゲート電極は、放電用信号線206に接続されてい
る。
6bには、信号出力線(Sj)から出力された信号が一
時的に保持される。また放電用トランジスタ214a、
215a、216aがオン状態になることによって、コ
ンデンサ214b、215b、216bの電荷を電源基
準線214c、215c放電して初期化させる。
j列目に設けられた複数の画素100のうち、第1サブ
ゲート信号が入力された画素100から出力された信号
が一時的に保持されるとする。またコンデンサ215b
には、第2サブゲート信号が入力された画素100から
出力された信号が一時的に保持され、コンデンサ216
bには第3サブゲート信号が入力された画素100から
出力された信号が一時的に保持されるとする。
スタである。出力用トランジスタ217のソース領域と
ドレイン領域は、一方はコンデンサ214bに接続さ
れ、他方は最終出力用トランジスタ220のソース領域
とドレイン領域の一方に接続されている。また出力用ト
ランジスタ217のゲート電極は、出力用信号線207
に接続されている。
ドレイン領域は、一方はコンデンサ215bに接続さ
れ、他方は最終出力用トランジスタ220のソース領域
とドレイン領域の一方に接続されている。また出力用ト
ランジスタ218のゲート電極は、出力用信号線208
に接続されている。
ドレイン領域は、一方はコンデンサ216bに接続さ
れ、他方は最終出力用トランジスタ220のソース領域
とドレイン領域の一方に接続されている。また、出力用
トランジスタ219のゲート電極は、出力用信号線20
9に接続されている。
域とドレイン領域の他方は最終出力線222に接続され
ている。そして最終出力用トランジスタ220のゲート
電極は最終選択線(SSj)に接続されている。
あり、221bは電源基準線である。最終リセット用ト
ランジスタ221aのソース領域とドレイン領域は、一
方は電源基準線221bに接続され、他方は最終出力線
222に接続されている。また最終リセット用トランジ
スタ221aのゲート電極は最終リセット線SRjに接
続されている。なお最終リセット用トランジスタ221
aがオン状態になることによって、最終出力線222の
電位を、電源基準線221bの電位に初期化させる。
101のタイミングチャートを、図6を用いて説明す
る。図6において、リセット信号線(R1〜Ry)にリ
セット信号が印加されてから、再びリセット信号が印加
されるまでの期間を1フレーム期間(F)とする。そし
て、リセット信号線(R1〜Ry)に信号を印加して、
次の列のリセット信号線(R1〜Ry)に信号を印加す
るまでの期間を水平走査期間(P)とする。水平走査期
間(P)は、第1サブ水平走査期間、第2サブ水平走査
期間、第3サブ水平走査期間の3つに分割される。
号線201が選択され、転送用信号線201に接続され
た転送用トランジスタ211がオンの状態になる。そう
すると、第1サブゲート信号が入力された画素100か
ら出力された信号がコンデンサ214bに一時的に保持
される。また同様に、出力用信号線209が選択され、
出力用信号線209に接続された出力用トランジスタ2
19がオンの状態になる。そうすると、コンデンサ21
6bに保持されていた信号が最終出力線222に出力さ
れる。
転送用信号線202が選択され、転送用信号線202に
接続された転送用トランジスタ212がオンの状態にな
る。そうすると、第2サブゲート信号が入力された画素
100から出力された信号がコンデンサ215bに一時
的に保持される。また同様に、出力用信号線207が選
択され、出力用信号線207に接続された出力用トラン
ジスタ217がオンの状態になる。そうすると、コンデ
ンサ214bに保持されていた信号が最終出力線222
に出力される。
転送用信号線203が選択され、転送用信号線203に
接続された転送用トランジスタ213がオンの状態にな
る。そうすると、第3サブゲート信号が入力された画素
100から出力された信号がコンデンサ216bに一時
的に保持される。また同様に、出力用信号線208が選
択され、出力用信号線208に接続された出力用トラン
ジスタ218がオンの状態になる。そうすると、コンデ
ンサ215bに保持されていた信号が最終出力線222
に出力される。
終リセット線(SR1〜SRx)と最終出力線(SS1
〜SSx)とが交互に選択される。本実施例では、第1
サブ水平走査期間においては、コンデンサ216bに保
持されていた信号が最終出力線222に出力され、第2
サブ水平走査期間においては、コンデンサ214bに保
持されていた信号が最終出力線222に出力され、第3
サブ水平走査期間においては、コンデンサ216bに保
持された信号が最終出力線222に出力される。
セット線(SR1〜SRx)と、最終出力線(SS1〜
SSx)に印加する信号のタイミングチャートについて
説明する。なお本実施例では、第2サブ水平走査期間を
例に挙げて説明する。
信号線202と、出力用信号線207が選択される。そ
して1列目の最終リセット線(SR1)を選択する。そ
うすると、最終リセット用トランジスタ221aがオン
の状態となり、最終出力線222がある電位値までに初
期化される。そして、1列目の最終選択線(SS1)を
選択され、最終選択用トランジスタ220がオンの状態
となる。そうすると、1列目のコンデンサ214bに一
時的に保持されていた信号が最終出力線222に出力さ
れる。
2)を選択すると、最終リセット用トランジスタ221
aがオンの状態となり、最終出力線222をある電位値
までに初期化する。そして、2列目の最終選択線(SS
2)が選択されると、最終選択用トランジスタ220が
オンの状態となる。そうすると、2行目のコンデンサ2
14bに一時的に保持されていた信号が最終出力線22
2に出力される。
は、最終出力増幅用回路101dで増幅され、外部へ出
力される。
線(SR1〜SRx)と最終出力線(SS1〜SSx)
とが交互に選択されていく。そうすると、全ての列のコ
ンデンサ214aに保持されていた信号が最終出力線2
22に出力される。
る。そして、放電用信号線204に接続された全ての放
電用トランジスタ214aがオンの状態になり、放電用
トランジスタ214aに接続された全てのコンデンサ2
14bが、電源基準線214cの電位まで初期化され
る。
保持された信号が読み出された直後に、放電用信号線2
04を選択して、コンデンサ214bを初期化した場合
を示したが、本発明はこれに限定されない。放電用信号
線204を選択するタイミングは特に限定されない。
には、放電用信号線204を選択し、コンデンサ215
bを初期化する場合には、放電用信号線205を選択
し、コンデンサ216bを初期化する場合には、放電用
信号線206を選択する。そうすると、放電用信号線2
04、205、206に接続された放電用トランジスタ
214a、215a、216aがそれぞれオン状態にな
り、電源基準線214c、215c、216cの電位ま
で初期化される。
平走査期間(P)を3つに分割した例を示したため、1
列に3つのコンデンサを設けた例を示したが、本発明は
これに限定されない。1列に設けられるコンデンサの数
は設計者が自由に決めることが可能である。しかし、1
水平走査期間を複数のサブ水平走査期間に分割する場合
には、1水平走査期間に複数行分の信号が出力される。
そのため、信号を保存しておくためのコンデンサは、そ
れぞれの列で複数個(サブ水平走査期間数)あることが
望ましい。
み合わせることが可能である。
異なるソース信号線駆動回路101の例について説明す
る。バイアス用回路101a、サンプルホールド回路1
01bおよび信号出力線用駆動回路101cのj列目周
辺部分101eの回路図を図7に示す。なお、本実施例
では、全てのトランジスタがnチャネル型トランジスタ
とするが、本発明はこれに限定されず、トランジスタは
nチャネル型でもpチャネル型でもどちらでもよい。
ランジスタ310aを有している。バイアス用トランジ
スタ310aは、各画素の増幅用トランジスタと同じ極
性を有し、ソースフォロワ回路を形成する。バイアス用
トランジスタ310aのゲート電極は、バイアス信号線
300に接続されている。バイアス用トランジスタ31
0aのソース領域およびドレイン領域は、一方は信号出
力線(Sj)に接続されており、もう一方は電源基準線
310bに接続されている。
スタをバイアス用トランジスタ310aに用いた場合を
示したが、本発明はこれに限定されない。例えば、pチ
ャネル型トランジスタをバイアス用トランジスタ310
aと増幅用トランジスタに用いることもできるが、その
場合には、バイアス用トランジスタ310aは電源基準
線ではなく電源線に接続される。
トランジスタ311、312、313と、放電用トラン
ジスタ314a、315a、316aと、最終選択用ト
ランジスタ317、318、319と、最終リセット用
トランジスタ321a、322a、323aとを有す
る。
3のゲート電極は、転送用信号線301、302、30
3にそれぞれ接続されている。
3のソース領域とドレイン領域は、一方は信号出力線
(Sj)に接続され、もう一方はコンデンサ314b、
315b、316bと放電用トランジスタ314a、3
15a、316aのソース領域及びドレイン領域の一方
に接続されている。転送用トランジスタ311、31
2、313がオン状態になると、信号出力線(Sj)の
電位がコンデンサ314b、315b、316bに転送
される。
ジスタを転送用トランジスタ311、312、313に
用いた場合を示したが、本発明はこれに限定されない。
例えば、pチャネル型トランジスタとnチャネル型トラ
ンジスタを並列に接続して、それらのトランジスタを転
送用トランジスタとして用いてもよい。
314aのソース領域及びドレイン領域と電源基準線3
14cに接続されている。放電用トランジスタ314a
のゲート電極は、放電用信号線305に接続されてい
る。
315aのソース領域及びドレイン領域と電源基準線3
15cに接続されている。放電用トランジスタ315a
のゲート電極は、放電用信号線305に接続されてい
る。
316aのソース領域及びドレイン領域と電源基準線3
16cに接続されている。放電用トランジスタ316a
のゲート電極は、放電用信号線305に接続されてい
る。
6bは、信号出力線(Sj)から出力された信号を一時
的に保持する。また放電用トランジスタ314a、31
5a、316aは、コンデンサ314b、315b、3
16bの電荷を放電して、電源基準線314c、315
c、316cの電位まで初期化させる。
第1サブゲート信号が入力された画素100から出力さ
れた信号が一時的に保持されるとする。またコンデンサ
315bには、第2サブゲート信号が入力された画素1
00から出力された信号が一時的に保持され、コンデン
サ316bには第3サブゲート信号が入力された画素1
00から出力された信号が一時的に保持されるとする。
ンジスタである。最終選択用トランジスタ317、31
8、319のゲート電極は最終選択線(SSj)に接続
されている。
域とドレイン領域は、一方はコンデンサ314bに接続
され、他方は最終出力線307に接続されている。最終
選択用トランジスタ318のソース領域とドレイン領域
は、一方はコンデンサ315bに接続され、他方は最終
出力線308に接続されている。最終選択用トランジス
タ319のソース領域とドレイン領域は、一方はコンデ
ンサ316bに接続され、他方は最終出力線309に接
続されている。
ット用トランジスタであり、321b、322b、32
3bは電源基準線である。最終リセット用トランジスタ
321a、322a、323aのゲート電極は最終リセ
ット線(SRj)に接続されている。そして、最終リセ
ット用トランジスタ321aのソース領域とドレイン領
域は、一方は電源基準線321bに接続され、他方は最
終出力線307に接続されている。
ース領域とドレイン領域は、一方は電源基準線322b
に接続され、他方は最終出力線308に接続されてい
る。また、最終リセット用トランジスタ323aのソー
ス領域とドレイン領域は、一方は電源基準線323bに
接続され、他方は最終出力線309に接続されている。
は、最終出力線307、308、309を初期化するた
めに設けられている。最終リセット線(SR1〜SR
x)のいずれか一つが選択され、最終リセット用トラン
ジスタ221aがオンの状態になると、最終出力線30
7、308、309のそれぞれの電位は、電源基準線3
21b、322b、323bの電位に初期化される。
101のタイミングチャートを、図8を用いて説明す
る。図7において、リセット信号線(R1〜Ry)にリ
セット信号が印加されてから、再びリセット信号が印加
されるまでの期間を1フレーム期間(F)とする。そし
て、リセット信号線(R1〜Ry)に信号を印加して、
次の列のリセット信号線(R1〜Ry)に信号を印加す
るまでの期間を水平走査期間(P)とする。
駆動方法においては、水平走査期間(P)は、サンプリ
ング期間とシフトレジスタ動作期間に分割される。そし
て、サンプリング期間は、第1サブサンプリング期間、
第2サブサンプリング期間、第3サブサンプリング期間
の3つに分割される。
送用信号線301が選択される。転送用信号線301が
選択されると、転送用信号線301に接続された転送用
トランジスタ311がオンの状態になる。そうすると、
第1サブゲート信号が入力された画素100から出力さ
れた信号がコンデンサ314bに一時的に保持される。
て、転送用信号線302が選択され、転送用信号線30
2に接続された転送用トランジスタ312がオンの状態
になる。そうすると、第2サブゲート信号が入力された
画素100から出力された信号がコンデンサ315bに
一時的に保持される。
て、転送用信号線303が選択され、転送用信号線30
3に接続された転送用トランジスタ313がオンの状態
になる。そうすると、第3サブゲート信号が入力された
画素100から出力された信号がコンデンサ216bに
一時的に保持される。以上でサンプリング期間は終了す
る。
は、コンデンサ314b、315b、316bのそれぞ
れに保持された信号が最終出力線307、308、30
9に出力される。
選択する。最終リセット線(SR1)を選択すると、1
列目の最終リセット線(SR1)に接続された最終リセ
ット用トランジスタ321a、322a、323aがオ
ンの状態となり、最終出力線307、308、309が
電源基準線321b、322b、323bの電位まで初
期化される。
択する。最終選択線(SS1)が選択すると、1列目の
最終選択線(SS1)に接続された最終選択用トランジ
スタ317、318、319がオンの状態となる。そう
すると、1列目のコンデンサ314b、315b、31
6bに一時的に保持されていた信号が最終出力線30
7、308、309に出力される。
2)を選択する。最終リセット線(SR2)を選択する
と、2列目の最終リセット線(SR2)に接続された最
終リセット用トランジスタ321a、322a、323
aがオンの状態となり、最終出力線307、308、3
09が電源基準線321b、322b、323bの電位
まで初期化される。
択する。最終選択線(SS2)を選択すると、2列目の
最終選択線(SS2)に接続された最終選択用トランジ
スタ317、318、319がオンの状態となる。そう
すると、2列目のコンデンサ314b、315b、31
6bに一時的に保持されていた信号が最終出力線30
7、308、309に出力される。
線(SR1〜SRx)と最終出力線(SS1〜SSx)
とが交互に選択されていく。そうすると、全ての列のコ
ンデンサ314b、315b、316bに保持されてい
た信号が最終出力線307、308、309に出力され
る。
れ、放電用信号線305に接続された全ての放電用トラ
ンジスタ314a、315a、316aがオンの状態に
なり、放電用トランジスタ314a、315a、316
aに接続された全ての列のコンデンサ314b、315
b、316bが、電源基準線314c、315c、31
6cの電位まで初期化される。
出力された信号は、最終出力増幅用回路101dで増幅
され、外部へ出力される。
おいて水平走査期間を3つに分割した例を示したため、
1列に3つのコンデンサ(314b、315b、316
b)を設けた例を示したが、本発明はこれに限定されな
い。1列に設けられるコンデンサの数は設計者が自由に
決めることが可能である。しかし、1水平走査期間を複
数のサブ水平走査期間に分割する場合には、1水平走査
期間に複数列分の信号が出力される。そのため、信号を
保存しておくためのコンデンサは、それぞれの列で複数
個(サブ水平走査期間数)あることが望ましい。
施例1と自由に組み合わせることが可能である。
駆動回路101の実施例1、2とは異なる例について、
図9、10を用いて説明する。
ド回路101bおよび信号出力線用駆動回路101cの
j列目周辺部分101eの回路図を図9に示す。なお、
本実施例では、全てのトランジスタがnチャネル型トラ
ンジスタとするが、本発明はこれに限定されず、トラン
ジスタはnチャネル型でもpチャネル型でもどちらでも
よい。
ランジスタ5510aを有している。バイアス用トラン
ジスタ5510aは、各画素の増幅用トランジスタ11
3と同じ極性を有し、ソースフォロワ回路を形成する。
バイアス用トランジスタ5510aのゲート電極は、バ
イアス信号線5511に接続されている。バイアス用ト
ランジスタ5510aのソース領域およびドレイン領域
は、一方は信号出力線(Sj)に接続されており、もう
一方は電源基準線5510bに接続されている。
スタをバイアス用トランジスタ5510aに用いた場合
を示したが、本発明はこれに限定されない。例えば、p
チャネル型トランジスタをバイアス用トランジスタ55
10aに用いることもできるが、その場合には、バイア
ス用トランジスタ5510aは電源基準線ではなく電源
線に接続される。
は、転送用信号線5513に接続されている。転送用ト
ランジスタ5512のソース領域とドレイン領域は、一
方は信号出力線(Sj)に接続され、もう一方は容量選
択用トランジスタ5514d、5530d、5531d
のソース領域又はドレイン領域の一方に接続されてい
る。転送用トランジスタ5512がオン状態になると、
信号出力線(Sj)の電位を容量選択用トランジスタ5
514d、5530d、5531dを介してコンデンサ
5514b、5530b、5531bに保持される。
ジスタを転送用トランジスタ5512に用いた場合を示
したが、本発明はこれに限定されない。例えば、pチャ
ネル型トランジスタとnチャネル型トランジスタを並列
に接続して、それらのトランジスタを転送用トランジス
タとして用いてもよい。
ジスタ5514dのソース領域及びドレイン領域の一方
と電源基準線5514cに接続されている。容量選択用
トランジスタ5514dのゲート電極は、保持容量制御
線5534に接続されている。そして容量選択用トラン
ジスタ5514dのソース領域及びドレイン領域の他方
は、信号出力線(Sj)に接続されている。
ト電極は、放電用信号線5515に接続されている。そ
して放電用トランジスタ5514aのソース領域とドレ
イン領域は、一方はコンデンサ5514bに接続され、
もう一方は電源基準線5514cにそれぞれ接続されて
いる。放電用トランジスタ5514aがオン状態になる
ことによって、コンデンサ5514bを電源基準線55
14cの電位まで初期化させる。またコンデンサ551
4bは、信号出力線(Sj)から出力された信号を一時
的に蓄積する。本実施例では、j列目に設けられた複数
の画素100のうち、第1サブゲート信号が入力された
画素100の信号が一時的に保持されるとする。
ジスタ5530dのソース領域及びドレイン領域の一方
と電源基準線5530cに接続されている。容量選択用
トランジスタ5530dのゲート電極は、保持容量制御
線5535に接続されている。そして容量選択用トラン
ジスタ5530dのソース領域及びドレイン領域の他方
は、信号出力線(Sj)に接続されている。
ト電極は、放電用信号線5532に接続されている。そ
して放電用トランジスタ5530aのソース領域とドレ
イン領域は、一方はコンデンサ5530bに接続され、
もう一方は電源基準線5530cにそれぞれ接続されて
いる。放電用トランジスタ5530aがオン状態になる
ことによって、コンデンサ5530bを電源基準線55
30cの電位まで初期化させる。またコンデンサ553
0bは、信号出力線(Sj)から出力された信号を一時
的に保持する。本実施例では、j列目に設けられた複数
の画素100のうち、第2サブゲート信号が入力された
画素100の信号が一時的に保持されるとする。
ジスタ5531dのソース領域及びドレイン領域の一方
と電源基準線5531cに接続されている。容量選択用
トランジスタ5531dのゲート電極は、保持容量制御
線5536に接続されている。そして容量選択用トラン
ジスタ5531dのソース領域及びドレイン領域の他方
は、信号出力線(Sj)に接続されている。
ト電極は、放電用信号線5533に接続されている。そ
して放電用トランジスタ5531aのソース領域とドレ
イン領域は、一方はコンデンサ5531bに接続され、
もう一方は電源基準線5531cにそれぞれ接続されて
いる。放電用トランジスタ5531aがオン状態になる
ことによって、コンデンサ5531bを電源基準線55
31cの電位まで初期化させる。またコンデンサ553
1bは、信号出力線(Sj)から出力された信号を一時
的に保持する。本実施例では、j列目に設けられた複数
の画素100のうち、第3サブゲート信号が入力された
画素100の信号が一時的に保持されるとする。
d、5530d、5531dのソース領域及びドレイン
領域の一方には、最終選択用トランジスタ5516のソ
ース領域及びドレイン領域の一方が接続されている。そ
して最終選択用トランジスタ5516のソース領域とド
レイン領域の他方は、最終出力線5518に接続されて
いる。最終選択用トランジスタ5516のゲート電極
は、j列目最終選択線SSjに接続されている。
セット線(SR1〜SRx)は、サンプルホールド回路
101bにマトリクス状に設けられており、1列目から
x列目まで交互に選択されていく。例えば、最終選択線
SSjが選択され、最終選択用トランジスタ5516が
オンの状態になる。そうすると、保持容量制御線553
4、5535、5536のいずれか一つが選択され、容
量選択用トランジスタ5514d、5530d、553
1dのいずれか一つがオン状態になる。そうすると、オ
ン状態となった容量選択用トランジスタ5514d、5
530d、5531dに接続されたコンデンサ5514
b、5530b、5531bに保持されていた信号が最
終出力線5518に出力される。
る前に、最終出力線5518に電荷が蓄積されている場
合がある。そうすると、該電荷によって最終出力線55
18に信号を出力したときの電位は影響を受けてしま
う。そこで、最終出力線5518に信号を出力する前
に、最終出力線5518の電位を、ある電位値までに初
期化しておくことが必要である。そのため最終選択線S
Sjを選択する前に、最終リセット線SRjを選択し、
最終リセット用トランジスタ5517aをオンの状態に
する。そうすると、最終出力線5518の電位は電源基
準線5517bの電位に初期化される。
おいて水平走査期間を3つに分割した例を示したため、
1列に3つのコンデンサ(314b、315b、316
b)を設けた例を示したが、本発明はこれに限定されな
い。1列に設けられるコンデンサの数は設計者が自由に
決めることが可能である。しかし、1水平走査期間を複
数のサブ水平走査期間に分割する場合には、1水平走査
期間に複数列分の信号が出力される。そのため、信号を
保存しておくためのコンデンサは、それぞれの列で複数
個(サブ水平走査期間数)あることが望ましい。
ミングチャートを図10に示す。なお本実施例では、j
列目のゲート信号線(Gi)が選択された場合における
タイミングチャートを一例として挙げて説明する。
水平走査期間における信号のタイミングチャートを示
す。また図9において、コンデンサ5514bに一時蓄
積された信号が最終出力線5518に出力される場合に
ついて示す。
が選択され、次いで放電用信号線5515が選択され
る。そうすると、放電用トランジスタ5514aがオン
の状態になる。なお、ゲート信号線(Gi)が選択され
たサブ水平走査期間において、ゲート信号線(Gi)と
同様に保持容量制御線5534も選択されている。
れ、転送用トランジスタ5512がオンの状態になる
と、それぞれの画素の光電変換素子から出力された信号
が各行のコンデンサ5514bに出力される。
積された信号は、最終出力線5518に順に出力されて
いく。まず1行目の最終リセット線5519を選択する
と、最終リセット用トランジスタ5517aをオンの状
態となる。そして、最終出力線5518を電源基準線5
517bの電位に初期化して、1行目の最終選択線55
19を選択する。そうすると、最終選択用トランジスタ
5516がオンの状態となり、1行目のコンデンサ55
14bの信号が最終出力線5518に出力される。
選択し、最終リセット用トランジスタ5517aをオン
の状態にし、最終出力線5518を電源基準線5517
bの電位に初期化する。そして、2行目の最終選択線5
519を選択し、最終選択用トランジスタ5516を導
通状態にし、2行目のコンデンサ5514bの信号を最
終出力線5518に出力する。
での最終リセット線5519を選択していき、同様の動
作を繰り返す。そして、全ての行の信号を最終出力線5
518に出力していく。そして、最終出力線5518に
出力された信号は、最終出力増幅用回路101dで増幅
され、外部へ出力される。
及び実施例1、2と自由に組み合わせることが可能であ
る。
最終出力増幅用回路101dの回路を図11(A)、
(B)に示す。なお、最終出力線に出力される信号は、
そのまま外部に取り出しても良い。しかし、出力される
信号が微弱である場合には、外部に取り出す前に増幅し
ておくことが好ましい。また、本実施例では、最も簡単
な信号増幅回路として、ソースフォロワ回路を示すが、
本発明はこれに限定されない。例えば、最終出力増幅用
回路101dには演算増幅器などの公知の増幅回路を用
いてもよい。
ォロワ回路を有する最終増幅回路101dを示す。最終
出力増幅用回路101dへの信号の入力は、最終選択用
トランジスタ5516を介して行われる。そして最終選
択用トランジスタ5516のゲート電極と接続する最終
選択線(SSj)は、画素部104にマトリクス状に設
けられており、その1列目からx列目まで順に選択され
る。
は、最終出力増幅用回路101dによって、増幅されて
外部に出力する。最終出力線5518は、増幅用トラン
ジスタ5521のゲート電極に接続されている。増幅用
トランジスタ5521のドレイン領域は電源線5520
に接続され、ソース領域は出力端子となっている。
ゲート電極は、最終出力増幅用バイアス信号線5523
に接続されている。バイアス用トランジスタ5522の
ソース領域とドレイン領域は、一方は電源基準線552
4に接続され、もう一方は増幅用トランジスタ5521
のソース領域に接続されている。
のソースフォロワ回路を有する最終増幅回路101dを
示す。最終出力線5518は、増幅用トランジスタ55
21のゲート電極に接続されている。増幅用トランジス
タ5521のドレイン領域は電源基準線5520に接続
され、ソース領域は出力端子となる。
ゲート電極は、最終出力増幅用バイアス信号線5523
と接続されている。バイアス用トランジスタ5522の
ソース領域とドレイン領域は、一方は電源線5520と
接続されており、もう一方は増幅用トランジスタ552
1のソース領域と接続されている。なお、pチャネル型
のソースフォロワ回路を有する図11(B)に示す最終
出力増幅用バイアス信号線5523の電位は、nチャネ
ル型のソースフォロワ回路を有する図11(A)に示す
の最終出力増幅用バイアス信号線523の電位とは異な
る。
施例1乃至3と自由に組み合わせることが可能である。
変換素子と複数のトランジスタを一画素中に設けた半導
体装置の断面構造について図12を用いて説明する。
する基板であり、6001は下地膜である。下地膜60
01上には光電変換素子111、増幅用トランジスタ1
13、スイッチング用トランジスタ112、リセット用
トランジスタ114が形成されている。また、駆動回路
として、nチャネル型トランジスタ、pチャネル型トラ
ンジスタを図示する。なお、それぞれのトランジスタは
公知の如何なる構造のトランジスタを用いてもよい。
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ113において、6023はゲート電極、6
008はゲート絶縁膜、6037はp型の不純物領域か
らなるソース領域及びドレイン領域、6042はソース
配線、6043はドレイン配線である。
て、6024はゲート電極、6008はゲート絶縁膜、
6038はp型の不純物領域からなるソース領域及びド
レイン領域、6044はソース配線、6045はドレイ
ン配線である。
6025はゲート電極、6008はゲート絶縁膜、60
19はn型の不純物領域からなるソース領域及びドレイ
ン領域、6030はLDD領域(ライトドープドレイン
領域)、6046はソース配線、6047はドレイン配
線である。
p型の不純物領域からなるp型半導体層、6020bは
n型の不純物領域からなるn型半導体層、6054は非
晶質半導体膜からなる光電変換層(i層)である。
おいて、6026はゲート電極、6008はゲート絶縁
膜、6021はn型の不純物領域からなるソース領域及
びドレイン領域、6031はLDD領域(ライトドープ
ドレイン領域)、6050はソース配線、6051はド
レイン配線である。
スタにおいて、6027はゲート電極、6008はゲー
ト絶縁膜、6039はp型の不純物領域からなるソース
領域及びドレイン領域、6052はドレイン配線、60
53はソース配線である。
ッチング用トランジスタ112、リセット用トランジス
タ114、nチャネル型トランジスタ、pチャネル型ト
ランジスタを覆って、第一層間絶縁膜6041、第二層
間絶縁膜6059が設けられている。
よび実施例1乃至実施例4と自由に組み合わせることが
可能である。
体装置の断面構造について説明したが、本実施例では、
本発明の半導体装置を封止してFPCを取り付けた状態
について説明する。
の上面図であり、図13(A)をX−X'面で切断した
断面図を図13(B)に示す。図13(A)において、
4001は基板、4002は画素部、4003はソース
信号線駆動回路、4004はゲート信号線駆動回路であ
り、それぞれの駆動回路は配線4005、4006、4
007を経てFPC4008に至り、外部機器へと接続
される。
駆動回路および画素部を囲むようにしてカバー材400
9、密封材4010、シーリング材(ハウジング材とも
いう)4011(図13(B)に図示)が設けられてい
る。
置の断面構造であり、基板4001、下地膜4012の
上に駆動回路部(但し、ここではnチャネル型TFTと
pチャネル型TFTを組み合わせたCMOS回路を図示
している)4013および画素部4014(但し、ここ
では説明を簡単にするために光電変換素子とスイッチン
グ用トランジスタのみを図示する)が形成されている。
3、画素部4014が完成したら、樹脂材料でなる第一
層間絶縁膜(平坦化膜)4015を形成する。
017を形成し、第二層間絶縁膜4017を覆うように
パッシベーション膜4022、充填材4023、カバー
材4009が形成される。
の内側にシーリング材4011が設けられ、さらにシー
リング材4011の外側には密封材(第2のシーリング
材)4010が形成される。
材4009を接着するための接着剤としても機能する。
充填材4023としては、PVC(ポリビニルクロライ
ド)、エポキシ樹脂、シリコン樹脂、PVB(ポリビニ
ルブチラル)またはEVA(エチレンビニルアセテー
ト)を用いることができる。この充填材4023の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
含有させてもよい。このとき、スペーサーをBaOなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。スペーサーを設けた場合、パッシベーショ
ン膜4022はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
板、アルミニウム板、ステンレス板、FRP(Fibergla
ss-Reinforced Plastics)板、PVF(ポリビニルフル
オライド)フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材4023としてPVBやEVAを用い
る場合、数十μmのアルミニウムホイルをPVFフィル
ムやマイラーフィルムで挟んだ構造のシートを用いるこ
とが好ましい。
るトランジスタに接続され、また、シーリング材401
1および密封材4010と基板4001との隙間を通っ
てFPC4008に電気的に接続される。なお、ここで
は配線4007について説明したが、他の配線400
5、4006も同様にしてシーリング材4011および
密封材4010の下を通ってFPC4008に電気的に
接続される。
てからカバー材4009を接着し、充填材4023の側
面(露呈面)を覆うようにシーリング材4011を取り
付けているが、カバー材4009およびシーリング材4
011を取り付けてから、充填材4023を設けても良
い。この場合、基板4001、カバー材4009および
シーリング材4011で形成されている空隙に通じる充
填材の注入口を設ける。そして前記空隙を真空状態(1
0-2Torr以下)にし、充填材の入っている水槽に注入口
を浸してから、空隙の外の気圧を空隙の中の気圧よりも
高くして、充填材を空隙の中に充填する。
よび実施例1乃至実施例5と自由に組み合わせることが
可能である。
電子機器の実施例として、図14を用いて説明する。
ンドスキャナーである。CCD型(CMOS型)のイメ
ージセンサ1001の上には、ロッドレンズアレイなど
の光学系1002が設けられている。光学系1002
は、被写体1004上の画像がイメージセンサ1001
上に映し出されるようにするために用いられる。そし
て、LEDや蛍光灯などの光源1003は、被写体10
04に光を照射できる位置に設けられている。そして、
被写体1004の下部には、ガラス1005が設けられ
ている。
を介して被写体1004に入射する。被写体1004で
反射した光は、ガラス1005を介して、光学系100
2に入射する。光学系1002に入射した光は、イメー
ジセンサ1001に入射し、そこで光電変換される。本
発明の半導体装置は、イメージセンサ1001に用いる
ことができる。
2は画素部、1803はタッチパネル、1804はタッ
チペンである。タッチパネル1803は透光性を有して
おり、画素部1802から発せられる光及び、画素部1
802に入射する光を透過することができ、タッチパネ
ル1803を通して被写体上の画像を読み込むことがで
きる。また画素部1802に画像が表示されている場合
にも、タッチパネル1803を通して、画素部1802
上の画像を見ることが可能である。
3に触れると、タッチペン1804とタッチパネル18
03とが接している部分の位置の情報を、電気信号とし
て半導体装置に取り込むことができる。本実施例で用い
られるタッチパネル1803及びタッチペン1804
は、タッチパネル1803が透光性を有していて、なお
かつタッチペン1804とタッチパネル1803とが接
している部分の位置の情報を、電気信号として半導体装
置に取り込むことができるものならば、公知のものを用
いることができる。なお、本発明の半導体装置は、画素
部1802に用いることができる。
携帯型ハンドスキャナーであり、本体1901、画素部
1902、上部カバー1903、外部接続ポート190
4、操作スイッチ1905で構成されている。図14
(D)は図14(C)と同じ携帯型ハンドスキャナーの
上部カバー1903を閉じた図である。
外部接続ポート1904から携帯型ハンドスキャナーの
外部に接続されている電子機器に送り、パソコンにおい
て画像を補正、合成、編集等を行うことも可能である。
なお、本発明の半導体装置は、画素部1802に用いる
ことができる。
器として、ビデオカメラ、デジタルスチルカメラ、ノー
ト型パーソナルコンピュータ、携帯情報端末(モバイル
コンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等)などが挙げられる。
り、本体2601、表示部2602、筐体2603、外
部接続ポート2604、リモコン受信部2605、受像
部2606、バッテリー2607、音声入力部260
8、操作キー2609等を含む。本発明の半導体装置は
表示部2602に用いることができる。
り、本体2301、表示部2302、スイッチ230
3、操作キー2304、赤外線ポート2305等を含
む。本発明の半導体装置2302に用いることができ
る。
01、筐体2702、表示部2703、音声入力部27
04、音声出力部2705、操作キー2706、外部接
続ポート2707、アンテナ2708等を含む。本発明
の半導体装置は表示部2703に用いることができる。
く、あらゆる分野の電子機器に用いることが可能であ
る。
(P)を分割することにより、1フレーム期間内におい
て、同じ画素から複数の信号を出力することが出来るた
め、読み取り時間が長くなってしまうことを防ぐことが
出来、さらにダイナミックレンジを拡大することが出来
る。なお水平走査期間(P)は、任意の数に分割できる
ため、蓄積時間が異なる信号を出力することは容易に実
現出来る。
図。
る図。
図。
を説明する図。
を説明する図。
を説明する図。
を説明する図。
を説明する図。
路を説明する図。
路を説明する図。
図。
る電子機器の一例を示す図。
図。
する図。
図。
Claims (15)
- 【請求項1】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部を有する
半導体装置の駆動方法において、 前記サブ水平走査期間において、最大で1本のゲート信
号線の選択が行われることを特徴とする半導体装置の駆
動方法。 - 【請求項2】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部を有する
半導体装置の駆動方法において、 前記サブ水平走査期間において、最大で1本のゲート信
号線の選択が行われ、 前記水平走査期間において、最大でn本の異なるゲート
信号線の選択が行われることを特徴とする半導体装置の
駆動方法。 - 【請求項3】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
のゲート信号線が接続されたゲート信号線駆動回路とを
有する半導体装置の駆動方法において、 前記サブ水平走査期間において、最大で1本のゲート信
号線の選択が行われ、 前記水平走査期間において、最大でn本の異なるゲート
信号線の選択が行われ、 1フレーム期間において、1本のゲート信号線につき最
大でn回選択されることを特徴とする半導体装置の駆動
方法。 - 【請求項4】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部を有する
半導体装置の駆動方法において、 前記サブ水平走査期間において、前記複数の画素のうち
選択された画素から信号を出力されることを特徴とする
半導体装置の駆動方法。 - 【請求項5】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部を有する
半導体装置の駆動方法において、 前記サブ水平走査期間において、前記複数の画素のうち
選択された画素から信号が出力され、 前記水平走査期間において、前記複数の画素のうち選択
されたn個の画素から信号が出力され、 前記n個の画素は同じ信号出力線に接続されていること
を特徴とする半導体装置の駆動方法。 - 【請求項6】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
の信号出力線が接続されたソース信号線駆動回路とを有
する半導体装置の駆動方法において、 前記サブ水平走査期間において、1本の信号出力線のつ
き最大で1個の信号が出力されることを特徴とする半導
体装置の駆動方法。 - 【請求項7】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、サンプリング期間と、シフトレジ
スタ動作期間とを有し、 前記サンプリング期間は、n個のサブサンプリング期間
を有し(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
の信号出力線が接続されたソース信号線駆動回路とを有
する半導体装置の駆動方法において、 前記サブサンプリング期間において、1本の信号出力線
のつき最大で1個の信号が出力されることを特徴とする
半導体装置の駆動方法。 - 【請求項8】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部を有する
半導体装置の駆動方法において、 前記サブ水平走査期間において、前記複数の画素のうち
選択された画素から信号が出力され、 前記水平走査期間において、前記複数の画素のうち選択
されたn個の画素から信号が出力され、 前記n個の画素は同じ信号出力線に接続されており、 前記1フレーム期間において、1つの画素につき最大で
n個の信号が出力されることを特徴とする半導体装置の
駆動方法。 - 【請求項9】1フレーム期間は複数の水平走査期間を有
し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
の信号出力線が接続されたソース信号線駆動回路とを有
する半導体装置の駆動方法において、 前記サブ水平走査期間期間において、1本の信号出力線
のつき最大で1個の信号が出力され、 前記水平走査期間において、1本の信号出力線のつき最
大でn個の信号が出力されることを特徴とする半導体装
置の駆動方法。 - 【請求項10】1フレーム期間は複数の水平走査期間を
有し、 前記水平走査期間は、n個のサブ水平走査期間を有し
(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
複数の信号出力線が接続されたソース信号線駆動回路と
を有する半導体装置の駆動方法において、 前記サブ水平走査期間において、1本の信号出力線のつ
き最大で1個の信号が出力され、 前記水平走査期間において、1本の信号出力線のつき最
大でn個の信号が出力され、 1フレーム期間において、最大でn回の水平走査を行う
ことを特徴とする半導体装置の駆動方法。 - 【請求項11】1フレーム期間は複数の水平走査期間を
有し、 前記水平走査期間は、サンプリング期間と、シフトレジ
スタ動作期間とを有し、 前記サンプリング期間は、n個のサブサンプリング期間
を有し(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
複数の信号出力線が接続されたソース信号線駆動回路と
を有する半導体装置の駆動方法において、 前記サブサンプリング期間において、1本の信号出力線
のつき最大で1個の信号が出力され、 前記サンプリング期間において、1本の信号出力線のつ
き最大でn個の信号が出力されることを特徴とする半導
体装置の駆動方法。 - 【請求項12】1フレーム期間は複数の水平走査期間を
有し、 前記水平走査期間は、サンプリング期間と、シフトレジ
スタ動作期間とを有し、 前記サンプリング期間は、n個のサブサンプリング期間
を有し(nは自然数)、 画素がマトリクス状に複数個配置された画素部と、複数
複数の信号出力線が接続されたソース信号線駆動回路と
を有する半導体装置の駆動方法において、 前記サブサンプリング期間において、1本の信号出力線
のつき最大で1個の信号が出力され、 前記サンプリング期間において、1本の信号出力線のつ
き最大でn個の信号が出力され、 1フレーム期間において、最大でn回の水平走査を行う
ことを特徴とする半導体装置の駆動方法。 - 【請求項13】請求項8乃至請求項12のいずれか一項
において、前記n個の信号の蓄積時間はそれぞれ異なる
ことを特徴とする半導体装置の駆動方法。 - 【請求項14】請求項1乃至請求項12のいずれか一項
において、前記画素は光電変換素子を有することを特徴
とする半導体装置の駆動方法。 - 【請求項15】請求項1乃至請求項14のいずれか一項
に記載の半導体装置の駆動方法を用いることを特徴とす
る電子機器。
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