KR20230033240A - 표시 장치 - Google Patents

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KR20230033240A
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김일남
문승현
양동욱
이현대
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Abstract

표시 장치는 복수의 화소들 및 복수의 센서들을 포함하는 표시 패널 및 복수의 스캔 라인들을 구동하는 스캔 구동 회로를 포함하되, 상기 복수의 화소들 중 j번째(j는 양의 정수) 행의 화소들은 상기 복수의 스캔 라인들 중 j번째 스캔 라인에 연결되고, 상기 복수의 센서들 중 상기 j번째 행의 화소들에 대응하는 센서들은 상기 복수의 스캔 라인들 중 a번째(a는 j가 아닌 양의 정수) 스캔 라인에 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 생체 정보를 감지할 수 있는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 표시 장치를 구비할 수 있다.
최근 온라인 뱅킹, 상품 구매, 보안 등을 위한 사용자 인증 수단으로 생체 정보 중 하나인 지문을 활용하는 방식이 제안되고 있으며, 지문 인식 기능을 갖는 표시 장치에 대한 요구가 증대되고 있다.
본 발명의 목적은 생체 정보를 감지할 수 있는 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는 복수의 화소들 및 복수의 센서들을 포함하는 표시 패널 및 복수의 스캔 라인들을 구동하는 스캔 구동 회로를 포함한다. 상기 복수의 화소들 중 j번째(j는 양의 정수) 행의 화소들은 상기 복수의 스캔 라인들 중 j번째 스캔 라인에 연결되고, 상기 복수의 센서들 중 상기 j번째 행의 화소들에 대응하는 센서들은 상기 복수의 스캔 라인들 중 a번째(a는 j가 아닌 양의 정수) 스캔 라인에 연결된다.
일 실시예에 있어서, 상기 복수의 센서들 중 j+1번째 행의 화소들에 대응하는 센서들은 상기 복수의 스캔 라인들 중 b번째(b는 a 및 j+1이 아닌 양의 정수) 스캔 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 b는 상기 a보다 큰 값을 가질 수 있다.
일 실시예에 있어서, 상기 표시 패널에는 제1 표시 영역 및 제2 표시 영역이 정의되고, 상기 복수의 화소들은 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되고, 상기 복수의 센서들은 상기 제2 표시 영역에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 센서들 각각은 광감지 소자 및 상기 광감지 소자 및 복수의 스캔 라인들 중 대응하는 스캔 라인에 연결되고, 상기 대응하는 스캔 라인을 통해 수신되는 스캔 신호에 응답해서 외부 광에 대응하는 감지 신호를 출력하는 센서 구동 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 센서 구동 회로는 리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 신호를 수신하는 게이트 전극을 포함하는 리셋 트랜지스터, 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 게이트 전극을 포함하는 증폭 트랜지스터 및 상기 제2 센싱 노드와 연결된 제1 전극, 리드아웃 라인과 연결된 제2 전극 및 상기 스캔 신호를 수신하는 게이트 전극을 포함하는 출력 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 리셋 트랜지스터는 상기 증폭 트랜지스터 및 상기 출력 트랜지스터와 다른 타입의 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 리셋 트랜지스터는 N-타입 트랜지스터이고, 상기 증폭 트랜지스터 및 상기 출력 트랜지스터는 P-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 리드아웃 라인과 연결되고, 적어도 하나의 스위칭 신호에 응답해서 상기 리드아웃 라인을 통해 상기 감지 신호를 수신하는 리드아웃 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 화소들 각각은 발광 소자 및 상기 발광 소자 및 상기 복수의 스캔 라인들 중 대응하는 스캔 라인에 연결되고, 상기 대응하는 스캔 라인을 통해 수신되는 스캔 신호에 응답해서 상기 발광 소자를 구동하는 화소 구동 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 화소 구동 회로는 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터, 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P-타입 트랜지스터이고, 상기 제3 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 화소 구동 회로는 상기 제1 트랜지스터의 상기 게이트 전극과 제2 구동 전압 라인 사이에 접속되고, 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자 사이에 접속되고, 상기 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터 및 상기 발광 소자와 제3 구동 전압 라인 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 베이스층, 상기 베이스층 상에 배치되고, 상기 화소 구동 회로 및 상기 센서 구동 회로가 배치되는 회로층 및 상기 회로층 상에 배치되고, 상기 발광 소자 및 상기 광감지 소자가 배치되는 소자층을 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자는 유기발광 다이오드이고, 상기 광감지 소자는 유기 포토 다이오드일 수 있다.
본 발명의 일 특징에 따른 표시 장치는 발광 소자 및 상기 발광 소자에 연결되어 상기 발광 소자를 구동하는 화소 구동 회로를 포함하는 복수의 화소들 및 광감지 소자 및 상기 광감지 소자에 연결되고, 외부 광에 대응하는 감지 신호를 출력하는 센서 구동 회로를 포함하는 복수의 센서들을 포함하고, 상기 복수의 화소들 중 j번째(j는 양의 정수) 행의 화소들은 상기 복수의 스캔 라인들 중 j번째 스캔 라인에 연결되고, 상기 복수의 센서들 중 상기 j번째 행의 화소들에 대응하는 센서의 상기 센서 구동 회로는 리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 신호를 수신하는 게이트 전극을 포함하는 리셋 트랜지스터, 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 게이트 전극을 포함하는 증폭 트랜지스터 및 상기 제2 센싱 노드와 연결된 제1 전극, 리드아웃 라인과 연결된 제2 전극 및 상기 복수의 스캔 라인들 중 a번째(a는 j가 아닌 양의 정수) 스캔 라인에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함한다.
일 실시예에 있어서, 상기 표시 패널에는 제1 표시 영역 및 제2 표시 영역이 정의되고, 상기 복수의 화소들은 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되고, 상기 복수의 센서들은 상기 제2 표시 영역에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 리드아웃 라인과 연결되고, 적어도 하나의 스위칭 신호에 응답해서 상기 리드아웃 라인을 통해 상기 감지 신호를 수신하는 리드아웃 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소 구동 회로는 상기 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터, 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 증폭 트랜지스터, 상기 출력 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P-타입 트랜지스터이고, 상기 리셋 트랜지스터 및 상기 제3 트랜지스터는 N-타입 트랜지스터일 수 있다.
이와 같은 구성을 갖는 표시 장치는 화소와 동일한 공정으로 형성된 센서를 포함하여 사용자의 생체 정보를 감지할 수 있다. 특히, 화소를 구동하는 스캔 신호를 이용하여 센서를 구동함으로써 센서를 구동하는데 필요한 신호 배선을 최소화할 수 있다. 또한 센서로부터 수신된 신호를 감지하는데 충분한 시간을 확보하여 감지된 생체 정보의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 4a 및 도 4b는 표시 패널의 표시 영역을 예시적으로 보여주는 도면들이다.
도 5a, 도 5b 및 도 5c는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 화소 및 센서의 회로도이다.
도 7은 도 6에 도시된 화소 및 센서의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 리드아웃 회로의 블록도이다.
도 9는 도 8에 도시된 리드아웃 회로의 동작을 설명하기 위한 파형도이다.
도 10은 도 6에 도시된 화소 및 센서로 제공되는 스캔 신호들 및 리셋 신호의 타이밍도이다.
도 11a 내지 도 11c는 표시 패널을 예시적으로 보여주는 도면들이다.
도 12는 표시 패널의 블록도이다.
도 13a 내지 도 13d는 화소들 및 센서들이 스캔 구동 회로에 연결되는 것을 예시적으로 보여주는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 단면도이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)에 평행한 단변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 평행한 장변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직한 법선 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면(IS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시 장치(DD)에서 생성된 영상들(IM)은 표시면(IS)을 통해 사용자에게 제공될 수 있다.
표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손(US_F) 등 신체의 일부에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
표시 장치(DD)는 외부에서 인가되는 사용자의 생체 정보를 감지할 수 있다. 표시 장치(DD)의 표시면(IS)에는 사용자의 생체 정보를 감지할 수 있는 생체 정보 감지 영역이 제공될 수 있다. 생체 정보 감지 영역은 투과 영역(TA)의 전체 영역에 제공되거나, 투과 영역(TA)의 일부 영역에 제공될 수 있다.
표시 장치(DD)는 윈도우(WM), 표시 모듈(DM) 및 하우징(EDC)을 포함할 수 있다. 본 실시예에서, 윈도우(WM)와 하우징(EDC)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 모듈(DM)은 표시 패널(DP) 및 입력 감지층(ISL)을 포함할 수 있다. 표시 패널(DP)은 전기적 신호에 따라 영상을 표시하고, 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기발광 표시 패널의 발광층은 유기발광물질을 포함할 수 있고, 무기발광 표시 패널의 발광층은 무기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
도 2를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로층(DP_CL), 소자층(DP_ED), 및 봉지층(TFE)을 포함한다. 본 발명에 따른 표시 패널(DP)은 플렉서블(flexible) 표시 패널일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 폴딩축을 기준으로 폴딩되는 폴더블(foldable) 표시 패널 또는 리지드(rigid) 표시 패널일 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP_CL)은 베이스층(BL) 상에 배치된다. 회로층(DP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(DP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다. 외부 정보는 생체 정보일 수 있다. 본 발명의 일 예로, 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 회로층(DP_CL)은 화소 구동 회로 및 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(DP_ED)은 화소들 각각에 포함된 발광 소자 및 센서들 각각에 포함된 광감지 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지 소자는 포토 다이오드일 수 있다. 광학식 지문 센서는 사용자의 지문에 의해 반사된 광을 감지할 수 있다. 회로층(DP_CL) 및 소자층(DP_ED)에 대해서는 이후 도 12, 도 13a 및 도 13b를 참조하여 구체적으로 설명하기로 한다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다.
표시 패널(DP) 상에 입력 감지층(ISL)이 형성될 수 있다. 입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지층(ISL)은 연속 공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 감지층(ISL)이 표시 패널(DP) 상에 직접 배치되는 경우, 접착필름이 입력 감지층(ISL)과 봉지층(TFE) 사이에 배치되지 않는다. 그러나, 대안적으로 입력 감지층(ISL)과 표시 패널(DP) 사이에 내부 접착필름이 배치될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 내부 접착필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
입력 감지층(ISL)은 외부의 입력(예를 들어, 사용자의 터치)을 감지하여 소정의 입력 신호로 변경하고, 입력 신호를 표시 패널(DP)에 제공할 수 있다. 입력 감지층(ISL)은 외부의 입력을 감지하기 위한 복수 개의 감지 전극들을 포함할 수 있다. 감지 전극들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 표시 패널(DP)은 입력 감지층(ISL)으로부터 입력 신호를 제공받고, 입력 신호에 대응하는 영상을 생성할 수 있다.
표시 모듈(DM)은 컬러 필터층(CFL)을 더 포함할 수 있다. 본 발명의 일 예로, 컬러 필터층(CFL)은 입력 감지층(ISL) 상에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 컬러 필터층(CFL)은 표시 패널(DP)과 입력 감지층(ISL) 사이에 배치될 수도 있다. 컬러 필터층(CFL)은 복수의 컬러필터 및 블랙 매트릭스를 포함할 수 있다.
입력 감지층(ISL) 및 컬러 필터층(CFL)의 구조에 관한 자세한 사항은 후술될 것이다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 입력 감지층(ISL)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
하우징(EDC)은 윈도우(WM)와 결합된다. 하우징(EDC)은 윈도우(WM)와 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(DM)은 내부 공간에 수용될 수 있다. 하우징(EDC)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(EDC)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(EDC)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 도시되지 않았으나, 표시 모듈(DM)과 하우징(EDC) 사이에는 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 배터리 모듈 등이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200), 스캔 구동 회로(300), 발광 구동 회로(400), 리드아웃 회로(500) 및 전압 발생기(600)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS) 및 발광 제어 신호(ECS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
전압 발생기(600)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(600)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 제2 초기화 전압(VINT2) 및 리셋 전압(VRST)을 발생한다.
표시 패널(DP)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1), 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm), 리드아웃 라인들(RL1-RLm), 화소들(PX) 및 센서들(FX)을 포함한다.
표시 패널(DP)은 투과 영역(TA)(도 1 참조)에 대응하는 표시 영역(DA) 및 베젤 영역(BZA)(도 1에 도시됨)에 대응하는 비표시 영역(NDA)을 포함할 수 있다. 화소들(PX) 및 센서들(FX)은 표시 영역(DA)에 배치될 수 있다.
스캔 구동 회로(300) 및 발광 구동 회로(400)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(300)는 표시 패널(DP)의 제1 측에 배열된다. 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1)은 스캔 구동 회로(300)로부터 제1 방향(DR1)으로 연장된다.
스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1) 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
도 3에 도시된 예에서, 스캔 구동 회로(300) 및 발광 구동 회로(400)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(300) 및 발광 구동 회로(400)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(300) 및 발광 구동 회로(400)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1), 발광 제어 라인들(EML1-EMLn), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들 및 1개의 발광 제어 라인에 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 1 번째 행의 화소들은 스캔 라인들(GIL1, GCL1, GWL1, GWL2) 및 발광 제어 라인(EML1)에 연결될 수 있다. 또한 j 번째 행의 화소들은 스캔 라인들(GILj, GCLj, GWLj, GWLj+1) 및 발광 제어 라인(EMLj)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 소자(ED, 도 6 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 구동 회로(PXC, 도 6 참조)를 포함한다. 화소 구동 회로(PXC)는 1개 이상의 트랜지스터 및 1개 이상의 커패시터를 포함할 수 있다. 스캔 구동 회로(300) 및 발광 구동 회로(400)는 화소 구동 회로(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(600)로부터의 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 수신한다.
스캔 구동 회로(300)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(300)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn+1)로 스캔 신호들을 출력할 수 있다.
발광 구동 회로(400)는 표시 패널(DP)의 제2 측에 배열된다. 발광 제어 라인들(EML1-EMLn)은 발광 구동 회로(400)로부터 제1 방향(DR1)의 반대 방향으로 연장된다. 발광 구동 회로(400)는 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다.
센서들(FX) 각각은 광감지 소자(OPD, 도 6 참조) 및 센서 구동 회로(SDC, 도 6 참조)를 포함한다. 센서 구동 회로(SDC)는 1개 이상의 트랜지스터를 포함할 수 있다. 및 센서 구동 회로(SDC)는 화소 구동 회로(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
센서들(FX) 각각은 스캔 라인들(GW1-GWn+1) 중 대응하는 1개의 스캔 라인 및 리드아웃 라인들(RL1-RLm) 중 1개의 리드아웃 라인과 연결될 수 있다. 이 실시예에서, 센서들(FX)의 개수는 화소들(PX)의 개수보다 작을 수 있다.
리드아웃 회로(500)는 구동 컨트롤러(100)로부터 리드아웃 제어 신호(RCS)를 수신한다. 리드아웃 회로(500)는 리드아웃 제어 신호(RCS)에 응답해서 리드아웃 라인들(RL1-RLm)로부터 감지 신호를 수신하고, 생체 감지 신호(FSS)를 구동 컨트롤러(100)로 제공할 수 있다. 리드아웃 회로(500)로부터 구동 컨트롤러(100)로 제공되는 생체 감지 신호(FSS)는 사용자의 지문에 대응하는 지문 감지 신호일 수 있다.
도면에 도시되지 않았으나, 리드아웃 회로는 센서들(FX)로 리셋 신호(RST, 도 6 참조)를 제공할 수 있다. 이 실시예에서, 리셋 신호(RST)는 센서들(FX)로 공통으로 제공되는 신호이다.
도 4a 및 도 4b는 표시 패널의 표시 영역을 예시적으로 보여주는 도면들이다.
도 4a를 참조하면, 표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)을 포함한다. 도 3에 도시된 화소들(PX)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)에 배치될 수 있다. 도 3에 도시된 센서들(FX)은 제2 표시 영역(DA2)에 배치될 수 있다.
일 실시예에서, 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)의 면적은 서로 다를 수 있다. 일 실시예에서, 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 각각의 면적은 제1 표시 영역(DA1)의 면적보다 작을 수 있다.
제2 표시 영역(DA2)은 센서들(FX)이 배치된 영역으로 생체 감지 영역 또는 지문 감지 영역으로 불리울 수 있다.
도 4b를 참조하면, 표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2) 을 포함한다. 도 3에 도시된 화소들(PX)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2) 에 배치될 수 있다. 도 3에 도시된 센서들(FX)은 제2 표시 영역(DA2)에 배치될 수 있다.
일 실시예에서, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 면적은 서로 다를 수 있다. 일 실시예에서, 제2 표시 영역(DA2)의 면적은 제1 표시 영역(DA1)의 면적보다 작을 수 있다.
제2 표시 영역(DA2)은 센서들(FX)이 배치된 영역으로 생체 감지 영역 또는 지문 감지 영역으로 불리울 수 있다.
센서들(FX)이 배치된 제2 표시 영역(DA2)의 면적 및 위치는 도 4a 및 도 4b에 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다. 도 4b에는 제1 표시 영역(DA1)이 제2 표시 영역(DA2)보다 상단에 배치된 것으로 도시되었으나, 제2 표시 영역(DA2)이 제1 표시 영역(DA1)보다 상단에 배치될 수 있다. 일 실시예에서, 표시 영역(DA)은 센서들(FX)이 배치된 제2 표시 영역(DA2)을 2개 이상 포함할 수 있다.
도 5a, 도 5b 및 도 5c는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 5a는 도 4a 및 도 4b에 도시된 제1 표시 영역(DA1)을 확대한 평면도이다. 도 4a에 도시된 제3 표시 영역(DA3)의 평면도는 제1 표시 영역(DA1)의 평면도와 동일할 수 있다.
도 5b 및 도 5c는 도 4a 및 도 4b에 도시된 제2 표시 영역(DA2)을 확대한 평면도이다.
도 5a를 참조하면, 표시 패널(DP)의 제1 표시 영역(DA1)에는 화소들(PXR, PXG, PXB)이 배치된다. 화소들(PXR, PXG, PXB) 각각은 발광 소자(ED_R, ED_G, ED_B) 및 화소 구동 회로(PDC)를 포함한다.
화소들(PXR, PXG, PXB) 및 센서들(FX)은 제1 방향(DR1)으로 번갈아 배치되고, 제2 방향(DR2)으로 번갈아 배치된다. 화소들(PXR, PXG, PXB)은 제1 컬러(예를 들면, 레드(R))의 광을 출력하는 발광 소자(이하, 제1 발광 소자(ED_R)라 함)를 포함하는 제1 화소들(PXR), 제2 컬러(예를 들면, 그린(G))의 광을 출력하는 발광 소자(이하, 제2 발광 소자(ED_G)라 함)를 포함하는 제2 화소들(PXG) 및 제3 컬러(예를 들면, 블루(B))의 광을 출력하는 발광 소자(이하, 제3 발광 소자(ED_B)라 함)를 포함하는 제3 화소들(PXB)을 포함한다.
도 5a에 도시된 바와 같이, 제1 화소들(PXR) 및 제3 화소들(PXB)은 제1 방향(DR1)뿐만 아니라 제2 방향(DR2)에서 서로 교대로 반복되어 배치될 수 있다. 제2 화소들(PXG)은 제1 및 제2 방향(DR1, DR2)을 따라 배열될 수 있다. 화소들(PX)의 배열 구조는 도 5a에 도시된 실시예에 한정되지 않는다.
본 발명의 일 예로, 제1 발광 소자(ED_R)는 제2 발광 소자(ED_G)보다 큰 사이즈를 가질 수 있다. 또한, 제3 발광 소자(ED_B)는 제1 발광 소자(ED_R)보다 크거나 동일한 사이즈를 가질 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)은 서로 동일한 사이즈를 가질 수도 있다.
또한, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각이 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다. 다른 일 예로, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)의 형상은 서로 상이할 수 있다. 즉, 제2 발광 소자(ED_G)는 원 형상을 갖고, 제1 및 제3 발광 소자들(ED_R, ED_B)는 사각 형상을 가질 수도 있다.
도 5b를 참조하면, 표시 패널(DP)의 제2 표시 영역(DA2)에는 화소들(PXR, PXG, PXB) 및 센서들(FX)이 배치된. 화소들(PXR, PXG, PXB) 각각은 발광 소자(ED_R, ED_G, ED_B) 및 화소 구동 회로(PDC)를 포함한다. 센서들(FX) 각각은 광감지 소자(OPD) 및 센서 구동 회로(SDC)를 포함한다.
화소들(PXR, PXG, PXB) 및 센서들(FX)은 제1 방향(DR1)으로 번갈아 배치되고, 제2 방향(DR2)으로 번갈아 배치된다. 화소들(PXR, PXG, PXB)은 제1 컬러(예를 들면, 레드(R))의 광을 출력하는 발광 소자(이하, 제1 발광 소자(ED_R)라 함)를 포함하는 제1 화소들(PXR), 제2 컬러(예를 들면, 그린(G))의 광을 출력하는 발광 소자(이하, 제2 발광 소자(ED_G)라 함)를 포함하는 제2 화소들(PXG) 및 제3 컬러(예를 들면, 블루(B))의 광을 출력하는 발광 소자(이하, 제3 발광 소자(ED_B)라 함)를 포함하는 제3 화소들(PXB)을 포함한다.
도 5B에 도시된 바와 같이, 제1 및 제2 방향(DR1, DR2) 각각에서, 제1 화소들(PXR) 및 제3 화소들(PXB)은 서로 교대로 반복되어 배치될 수 있다. 제2 화소들(PXG)은 제1 및 제2 방향(DR1, DR2)을 따라 배열될 수 있다.
제1 및 제2 방향(DR1, DR2)에서, 센서들(FX) 각각은 서로 인접하는 제1 화소(PXR) 및 제3 화소(PXB) 사이에 배치될 수 있다. 또한, 제1 및 제2 방향(DR1, DR2) 상에서, 센서들(FX) 각각은 두 개의 제2 화소들(PXG) 사이에 배치될 수 있다. 그러나, 화소들(PX) 및 센서들(FX)의 배열 구조는 이에 한정되지 않는다.
도 5c에 도시된 바와 같이, 제2 방향(DR2)으로 동일한 광을 출력하는 발광 소자들이 배치될 수 있다. 즉, 제1 열에는 제1 화소들(PXR)이 배치되고, 제2 열에는 제2 화소들(PXG)이 배치되고, 제3 열에는 제3 화소들(PXB)이 배치되고, 제4 열에는 제2 화소들(PXG)이 배치될 수 있다.
제1 방향(DR1)에서, 센서들(FX) 각각은 두 개의 제1 화소들(PXR) 사이, 두 개의 제2 화소들(PXG) 사이, 및 두 개의 제3 화소들(PXB) 사이에 배치될 수 있다. 또한, 제2 방향(DR2) 상에서, 센서들(FX) 각각은 서로 인접한 제1 화소(PXR)와 제3 화소(PXB)의 사이 그리고 두 개의 제2 화소들(PXG) 사이에 배치될 수 있다. 이외에도, 화소들(PX) 및 센서들(FX)의 배열 구조는 다양하게 변형될 수 있다.
예를 들어, 제1 화소들(PXR)과 제3 화소들(PXB)은 서로 다른 열 또는 서로 다른 행에 배치될 수 있다. 제1 화소들(PXR)은 홀수 번째 열에 배치되면, 제3 화소들(PXB)은 짝수 번째 열에 배치될 수 있다. 제1 화소들(PXR)은 홀수 번째 행에 배치되면, 제3 화소들(PXB)은 짝수 번째 행에 배치될 수 있다. 이 경우, 제1 및 제2 방향(DR1, DR2) 상에서 서로 인접한 두 개의 제1 화소들(PXR) 사이에는 적어도 하나의 제2 화소(PXG) 및 적어도 하나의 센서(FX)가 배치될 수 있다. 또한, 제1 및 제2 방향(DR1, DR2) 상에서 서로 인접한 두 개의 제3 화소들(PXB) 사이에는 적어도 하나의 제2 화소(PXG) 및 적어도 하나의 센서(FX)가 배치될 수 있다.
본 발명의 일 예로, 제1 발광 소자(ED_R)는 제2 발광 소자(ED_G)보다 큰 사이즈를 가질 수 있다. 또한, 제3 발광 소자(ED_B)는 제1 발광 소자(ED_R)보다 크거나 동일한 사이즈를 가질 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)은 서로 동일한 사이즈를 가질 수도 있다.
또한, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각이 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다. 다른 일 예로, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)의 형상은 서로 상이할 수 있다. 즉, 제2 발광 소자(ED_G)는 원 형상을 갖고, 제1 및 제3 발광 소자들(ED_R, ED_B)는 사각 형상을 가질 수도 있다.
광감지 소자(OPD)는 제1 및 제3 발광 소자(ED_R, ED_B)보다 작은 사이즈를 가질 수 있다. 본 발명의 일 예로, 광감지 소자(OPD)는 제2 발광 소자(ED_G)보다 작거나 동일한 사이즈를 가질 수 있다. 그러나, 광감지 소자(OPD)의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 광감지 소자(OPD)는 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 광감지 소자(OPD)의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다.
제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각은 대응하는 화소 구동 회로(PDC)와 전기적으로 연결된다. 화소 구동 회로(PDC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각에 연결된 화소 구동 회로들(PDC)은 동일한 회로 구성을 가질 수 있다.
광감지 소자(OPD)는 대응하는 센서 구동 회로(SDC)와 전기적으로 연결된다. 센서 구동 회로(SDC)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(SDC)와 화소 구동 회로(PDC)는 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 구동 회로(300)는 화소 구동 회로(PDC) 및 센서 구동 회로(SDC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
화소 구동 회로(PDC)는 전압 발생기(600)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 및 제2 초기화 전압들(VINT1, VINT2)을 수신한다. 센서 구동 회로(SDC)는 전압 발생기(600)로부터 리셋 전압(VRST) 및 제2 구동 전압(ELVSS)을 수신한다.
도 6은 본 발명의 일 실시예에 따른 화소 및 센서의 회로도이다.
도 6에는 도 3에 도시된 복수의 화소들(PX) 중 하나의 화소(PXij) 및 복수의 센서들(FX) 중 하나의 센서(FXij)가 예시적으로 도시된다. 도 3에 도시된 복수의 화소들(PX) 각각은 도 6에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다. 또한 도 3에 도시된 복수의 센서들(FX) 각각은 도 6에 도시된 센서(FXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 6을 참조하면, 화소(PXij)는 화소 구동 회로(PXC) 및 적어도 하나의 발광 소자(ED)를 포함한다. 발광 소자(ED)는 발광 다이오드(light emitting diode)일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다. 일 실시예에 따른 화소 구동 회로(PXC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 하나의 커패시터(Cst)를 포함한다.
제1 내지 제7 트랜지스터들(T1-T7) 중 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각은 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 P-타입 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1-T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제7 트랜지스터들(T1~T7) 중 제1, 제2, 제5 내지 제7 트랜지스터(T1, T2, T5-T7)는 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터(T3, T4)는 N-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 본 발명에 따른 화소 구동 회로(PDC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 화소 구동 회로(PDC)는 하나의 예시에 불과하고 화소 구동 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1~T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
스캔 라인들(GILj, GCLj, GWLj, GWLj+1)은 스캔 신호들(GIj, GCj, GWj, GWj+1)을 각각 전달하고, 발광 제어 라인(EMLj)은 발광 제어 신호(EMj)를 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 4 참조)에 입력되는 영상 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제4 구동 전압 라인들(VL1, VL2, VL3, VL4)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극(SE), 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극(SE)과 연결된 제2 전극 및 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 스캔 라인(GWLj)을 통해 전달받은 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극(SE)으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 스캔 라인(GCLj)을 통해 전달받은 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제3 구동 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 스캔 라인(GILj)을 통해 전달받은 스캔 신호(GIj)에 따라 턴 온되어 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극(SE)과 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 전극과 연결된 제1 전극, 제4 전압 라인(VL4)과 연결된 제2 전극 및 스캔 라인(GWLj+1)과 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 스캔 라인(GWLj+1)을 통해 전달받은 스캔 신호(GWj+1)에 따라 턴 온되어 발광 소자(ED)의 애노드의 전류를 제4 전압 라인(VL4)으로 바이패스한다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 일 실시예에 따른 화소(PXij)의 구조는 도 6에 도시한 구조에 한정되는 것은 아니고 한 화소(PXij)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
센서(FXij)는 광감지 소자(OPD) 및 센서 구동 회로(SDC)를 포함한다. 광감지 소자(OPD)는 포토 다이오드일 수 있다. 본 발명의 일 예로, 광감지 소자(OPD)는 광전 변환층으로 유기 물질을 포함하는 유기 포토 다이오드일 수 있다. 광감지 소자(OPD)의 애노드는 제1 센싱 노드(SN1)에 연결되고, 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
센서 구동 회로(SDC)는 3개의 트랜지스터들(ST1~ST3)을 포함한다. 3개의 트랜지스터들(ST1~ST3)은 각각 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST2)는 P-타입 트랜지스터일 수 있고, 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)는 N-타입 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부(예를 들어, 리셋 트랜지스터(ST1))는 화소(PXij)의 제3 및 제4 트랜지스터(T3, T4)와 동일한 타입의 트랜지스터일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부(예를 들어, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3))는 화소(PXij)의 제1 및 제2 트랜지스터(T1, T2)와 동일한 타입의 트랜지스터일 수 있다.
본 발명에 따른 센서 구동 회로(SDC)의 회로 구성은 도 6에 제한되지 않는다. 도 6에 도시된 센서 구동 회로(SDC)는 하나의 예시에 불과하고 센서 구동 회로(SDC)의 구성은 변형되어 실시될 수 있다.
리셋 트랜지스터(ST1)는 리셋 전압(VRST)을 수신하는 리셋 전압 라인(VL5)에 연결된 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극 및 리셋 신호(RST)를 수신하는 리셋 라인(RSTL)에 연결된 게이트 전극을 포함한다. 리셋 트랜지스터(ST1)는 리셋 신호(RSTj)에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 전압(VRST)으로 리셋시킬 수 있다. 본 발명의 일 예로, 리셋 신호(RST)는 한 프레임 시작에서 활성 레벨(예를 들면, 하이 레벨)로 천이하는 펄스 신호일 수 있다. 일 실시예에서, 리셋 전압(VRST)은 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 가질 수 있다.
증폭 트랜지스터(ST2)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)에 연결된 제1 전극, 제2 센싱 노드(SN2)와 연결된 제2 전극 및 제1 센싱 노드(SN1)와 연결된 게이트 전극을 포함한다. 증폭 트랜지스터(ST2)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 제2 센싱 노드(SN2)로 제1 구동 전압(ELVDD)을 인가할 수 있다.
증폭 트랜지스터(ST2)의 제1 전극은 제1 구동 전압(ELVDD) 대신 제1 초기화 전압(VINT1)을 수신할 수 있다.
출력 트랜지스터(ST3)는 제2 센싱 노드(SN2)와 연결된 제1 전극, 리드아웃 라인(RLi)과 연결된 제2 전극 및 스캔 신호(GWj)를 수신하는 스캔 라인(GWLj)에 연결된 게이트 전극을 포함한다. 출력 트랜지스터(ST3)는 스캔 신호(GWj)에 응답해서 감지 신호(FSi)를 리드아웃 라인(RLi)으로 전달할 수 있다.
도 7은 도 6에 도시된 화소 및 센서의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, 한 프레임(Fs)은 화소(PXij)의 동작에 따라 발광 구간(EP) 및 비발광 구간(NEP)을 포함할 수 있다. 발광 구간(EP)은 발광 제어 신호(EMj)의 로우 레벨 구간(즉, 활성 구간)에 대응하고, 비발광 구간(NEP)은 발광 제어 신호(EMj)의 하이 레벨 구간(즉, 비활성 구간)에 대응할 수 있다.
비발광 구간(NEP)은 초기화 구간과 데이터 프로그래밍 및 보상 구간을 포함할 수 있다.
초기화 구간 동안 스캔 라인(GILj)을 통해 하이 레벨의 스캔 신호(GIj)가 제공되면, 제4 트랜지스터(T4)가 턴 온된다. 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1)이 제1 트랜지스터(T1)의 게이트 전극에 전달되어서 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 구간 동안 스캔 라인(GCLj)을 통해 하이 레벨의 스캔 신호(GCj)가 공급되면 제3 트랜지스터(T3)가 턴 온된다. 제1 트랜지스터(T1)는 턴 온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 이때 스캔 라인(GWLj)을 통해 로우 레벨의 스캔 신호(GWj)가 공급되면, 제2 트랜지스터(T2)가 턴 온된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압만큼 감소한 보상 전압이 제1 트랜지스터(T1)의 게이트 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 게이트 전극에 인가된 게이트 전압은 보상 전압이 될 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압이 인가되고, 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 보상 전압의 차에 대응하는 전하가 저장될 수 있다.
한편, 제7 트랜지스터(T7)는 스캔 라인(GWLj+1)을 통해 로우 레벨의 스캔 신호(GWj+1)를 공급받아 턴 온된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 소자(ED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 일 실시예에 따른 화소(PXij) 내 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 발광 다이오드 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 전류란 제1 트랜지스터(T1)의 게이트-소스 전압이 문턱 전압보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들어 10pA 이하의 전류)가 발광 소자(ED)에 전달되어 블랙 휘도의 영상으로 표현된다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 제7 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 발광 소자(ED)의 발광 전류(Ied)는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 제7 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다. 이 실시예에서, 바이패스 신호는 로우 레벨의 스캔 신호(GWj+1)이나, 반드시 이에 한정되는 것은 아니다.
다음, 발광 구간(EP) 동안 발광 제어 라인(EMLj)으로부터 공급되는 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 발광 구간(EP) 동안 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 게이트 전극의 게이트 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 소자(ED)에 공급되어 발광 소자(ED)에 전류(Ied)가 흐른다.
한 프레임(Fs)의 시작에서 리셋 신호(RST)가 하이 레벨로 천이하면, 리셋 트랜지스터(ST1)가 턴 온되어서 제1 센싱 노드(SN1)는 리셋 전압(VRST)으로 초기화될 수 있다.
센서(FXij)의 광 노출 구간은 화소(PXij)의 발광 구간(EP)에 대응할 수 있다. 발광 구간(EP)동안 발광 제어 신호(EMj)는 로우 레벨로 유지된다. 광감지 소자(OPD)는 발광 구간(EP)동안 광에 노출된다. 광은 화소(PXij)의 발광 소자(ED)로부터 출력된 광일 수 있다.
만일 사용자의 손(US_F, 도 1 참조)이 표시면을 터치하면, 광감지 소자(OPD)는 지문의 융선(ridge) 또는 융선 사이의 골(valley)에 의해 반사된 광에 대응하는 광전하들을 생성하고, 생성된 광전하들은 제1 센싱 노드(SN1)에 축적될 수 있다.
증폭 트랜지스터(ST2)는 게이트 전극으로 입력되는 제1 센싱 노드(SN1)의 전하량에 비례하여 소스-드레인 전류를 발생시키는 소스 팔로워 증폭기(source follower amplifier)일 수 있다.
스캔 신호(GWa)가 비활성 레벨 즉, 로우 레벨인 동안 출력 트랜지스터(ST3)는 턴 오프 상태로 유지된다. 스캔 신호(GWa)가 활성 레벨 즉, 로우 레벨로 천이하면 출력 트랜지스터(ST3)가 턴 온된다. 출력 트랜지스터(ST3)가 턴 온 되면, 증폭 트랜지스터(ST2)를 통해 흐르는 전류에 대응하는 감지 신호(FSi)가 리드아웃 라인(RLi)으로 출력될 수 있다.
이와 같이 표시 패널(DP)에는 화소(PXij) 및 센서(FXij)가 구비되고, 화소(PXij)를 구동하기 위한 스캔 신호(GWa)를 이용하여 센서(FXij)가 구동될 수 있다. 특히, 화소(PXij)의 제2 트랜지스터(T2)로 공급되는 초기화 스캔 신호(SIj) 및 보상 스캔 신호(SCj)가 센서(FXij)의 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)로 공급될 수 있다. 따라서, 센서(FXij)를 구동하는데 필요한 별도의 신호 배선 또는 회로가 불필요하므로, 센서(FXij)를 표시 패널(DP)에 배치하더라도, 개구율 감소를 최소화 또는 방지할 수 있다.
도 8은 도 3에 도시된 리드아웃 회로(500)의 블록도이다.
도 8을 참조하면, 리드아웃 회로(500)는 비교기(501), 스위치들(SW1, SW2, SW3), 커패시터들(Cf, C1, C2) 및 아날로그-디지털 변환기(502)를 포함한다.
비교기(501)는 리드아웃 라인(RLi)과 연결된 제1 입력단, 기준 전압(VREF)을 수신하는 제2 입력단 및 제1 노드(N11)와 연결된 출력단을 포함한다.
스위치(SW1)는 비교기(501)의 입력단과 제1 노드(N11) 사이에 연결된다. 스위치(SW1)는 입력 리셋 신호(IRST)에 응답해서 온/오프될 수 있다. 커패시터(Cf)는 비교기(501)의 입력단과 제1 노드(N11) 사이에 연결된다.
스위치(SW2)는 제1 노드(N11)와 제2 노드(N12) 사이에 연결된다. 스위치(SW2)는 제1 스위칭 신호(SHR)에 응답해서 온/오프될 수 있다. 커패시터(C1)는 제2 노드(N12)와 접지 전압 사이에 연결된다.
스위치(SW3)는 제1 노드(N11)와 제3 노드(N13) 사이에 연결된다. 스위치(SW3)는 제2 스위칭 신호(SHS)에 응답해서 온/오프될 수 있다. 커패시터(C2)는 제3 노드(N13)와 접지 전압 사이에 연결된다.
아날로그-디지털 변환기(502)는 제2 노드(N12)의 신호와 제3 노드(N13)의 신호를 수신하고, 수신된 신호를 디지털 신호인 생체 감지 신호(FSS)로 출력한다. 생체 감지 신호(FSS)는 도 3에 도시된 구동 컨트롤러(100)로 제공될 수 있다.
도 9는 도 8에 도시된 리드아웃 회로(500)의 동작을 설명하기 위한 파형도이다.
도 8 및 도 9를 참조하면, 입력 리셋 신호(IRST)가 하이 레벨로 천이하면, 스위치(SW1)가 온된다. 스위치(SW1)가 온됨에 따라 비교기(501)의 제1 입력단과 제1 노드(N11)가 전기적으로 연결되고, 제1 노드(N11)는 초기화될 수 있다.
입력 리셋 신호(IRST)가 로우 레벨로 천이한 후 제1 스위칭 신호(SHR)가 하이 레벨이고, 제2 스위칭 신호(SHS)가 로우 레벨인 동안, 리드아웃 라인(RLi)을 통해 전달되는 감지 신호(FSi)는 커패시터(C1)에 의해 제2 노드(N12)에 저장될 수 있다. 제1 스위칭 신호(SHR)가 하이 레벨인 동안 스캔 신호(GWa)는 하이 레벨이므로, 제2 노드(N12)에 저장되는 신호는 리셋 샘플링 신호일 수 있다.
계속해서 제1 스위칭 신호(SHR)가 로우 레벨이고, 제2 스위칭 신호(SHS)가 하이 레벨인 동안, 리드아웃 라인(RLi)을 통해 전달되는 감지 신호(FSi)는 커패시터(C2)에 의해 제3 노드(N13)에 저장될 수 있다. 스캔 신호(GWa)가 로우 레벨인 동안 리드아웃 라인(RLi)을 통해 전달되는 감지 신호(FSi)는 광감지 소자(OPD)에 의해 감지된 광량에 대응할 수 있다. 그러므로 제3 노드(N13)에 저장되는 신호는 감지 샘플링 신호일 수 있다.
아날로그-디지털 변환기(502)는 제2 노드(N12)의 리셋 샘플링 신호와 제3 노드(N13)의 감지 샘플링 신호의 차를 디지털 신호로 변환한다. 아날로그-디지털 변환기(502)는 디지털 신호인 생체 감지 신호(FSS)를 출력할 수 있다.
리드아웃 회로(500)가 리드아웃 라인(RLi)을 통해 전달되는 감지 신호(FSi)를 정확하게 감지하기 위해서는 입력 리셋 신호(IRST)가 로우 레벨에서 하이 레벨로 천이하는 시점부터 제2 스위칭 신호(SHS)가 하이 레벨에서 로우 레벨로 천이할 때까지의 감지 시간(ts)이 충분히 확보되어야 한다.
도 10은 도 6에 도시된 화소(PXij) 및 센서(FXij)로 제공되는 스캔 신호들(GW1-GWn+1) 및 리셋 신호(RST)의 타이밍도이다.
도 6 및 도 10을 참조하면, 리셋 신호(RST)는 한 프레임(Fs)의 시작에서 하이 레벨로 활성화된다. 스캔 신호들(GW1-GWn+1)은 순차적으로 활성 레벨(예를 들면, 로우 레벨)로 천이한다. j번째 스캔 신호(GWj)가 활성 레벨로 천이한 후 j+1번째 스캔 신호(GWj+1)가 활성 레벨로 천이할 때까지의 시간 간격은 1수평 수기(1H)이다.
일 실시예에서, 도 9에서 설명한 감지 시간(ts)이 최소 4수평 주기(4H)일 때 리드아웃 회로(500)는 리드아웃 라인(RLi)을 통해 전달되는 감지 신호(FSi)를 정확하게 감지할 수 있다.
만일 j번째 행에 위치한 센서(FXij)가 j번째 스캔 신호(GWj)에 응답해서 동작하고, j+1번째 행에 위치한 센서(FXij+1)가 j+1번째 스캔 신호(GWj+1)에 응답해서 동작하는 경우, 리드아웃 회로(500)는 센서들(FXij, FXij+1))에 의해 감지된 감지 신호(FSi)를 정확하게 감지하지 못할 수 있다.
이 실시예에서, 센서(FXij)는 스캔 신호들(GW1-GWn+1) 중 a번째 스캔 신호(GWa)에 응답해서 동작한다. 여기서, a는 j가 아닌 양의 정수이다.
도 11a 내지 도 11c는 표시 패널을 예시적으로 보여주는 도면들이다.
도 11a는 일 실시예에 따른 표시 패널(DP)의 블록도이다.
도 11a를 참조하면, 스캔 구동 회로(300)는 표시 패널(DP)에서 표시 영역(DA)의 일측에 배치된다. 일 실시예에서, 스캔 구동 회로(300)는 표시 영역(DA)의 좌측에 배치될 수 있다.
화소들(PX) 중 j번째 행의 화소들(PX)은 j번째 스캔 라인(GWLj)에 연결된다. 예를 들어, 1번째 행의 화소들(PX)은 1번째 스캔 라인(GWL1)에 연결되고, 51번째 행의 화소들(PX)은 51번째 스캔 라인(GWL51)에 연결되며, 52번째 행의 화소들(PX)은 52번째 스캔 라인(GWL52)에 연결된다.
센서들(FX) 중 j번째 행의 센서들은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 도 9에서 설명한 감지 시간(ts)이 4수평 주기(4H)일 때, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 5번째 스캔 라인(GWL5)에 연결되고, 60번째 행의 센서들(FX)은 37번째 스캔 라인(GWLn)에 연결될 수 있다.
본 명세서에서 센서들(FX)은 51번째부터 60번째 행들에 배치되는 것을 일 예로 도시하고 설명하나, 이는 일 예에 불과하며 센서들(FX)이 배치되는 행들은 다양하게 변경될 수 있다. 또한 51번째 행에 배치된 센서들(FX)는 1번째 스캔 라인(GWL1)에 연결되지 않고, 다른 스캔 라인에 연결될 수 있다. 예를 들어, 51번째 행에 배치된 센서들(FX)이 35번째 스캔 라인(GWL35)에 연결되는 경우, 52번째 행에 배치된 센서들(FX)이 39번째 스캔 라인(GWL39)에 연결될 수 있다. 즉, 감지 시간(ts)의 충분한 확보를 위해 j번째 행의 센서들(FX)이 a번째 스캔 라인(GWLa)에 연결되고, j+1번째 행의 센서들(FX)이 b번째 스캔 라인(GWLb)에 연결된다. 여기서, a는 j가 아닌 양의 정수이고, b는 a 및 j+1이 아닌 양의 정수이다. 또한 감지 시간(ts)의 충분한 확보를 위해 b는 a보다 2이상 큰 수일 수 있다.
도 11b는 일 실시예에 따른 표시 패널(DPa)의 블록도이다.
도 11b를 참조하면, 화소들(PX) 중 j번째 행의 화소들(PX)은 j번째 스캔 라인(GWLj)에 연결된다. 예를 들어, 1번째 행의 화소들(PX)은 1번째 스캔 라인(GWL1)에 연결되고, 51번째 행의 화소들(PX)은 51번째 스캔 라인(GWL51)에 연결되며, 52번째 행의 화소들(PX)은 52번째 스캔 라인(GWL52)에 연결된다.
센서들(FX) 중 j번째 행의 센서들은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 도 9에서 설명한 감지 시간(ts)이 2수평 주기(2H)일 때, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 3번째 스캔 라인(GWL3)에 연결되고, 60번째 행의 센서들(FX)은 19번째 스캔 라인(GWL19)에 연결될 수 있다.
도 11c는 일 실시예에 따른 표시 패널(DPb)의 블록도이다.
도 11c를 참조하면, 센서들(FX) 중 j번째 행의 센서들(FX)은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 5번째 스캔 라인(GWL5)에 연결되고, 60번째 행의 센서들(FX)은 37번째 스캔 라인(GWLn)에 연결된다.
1번째 스캔 라인(GWL1)과 51번째 행의 센서들(FX)을 연결하는 연결 배선(CL1), 5번째 스캔 라인(GWL5)과 52번째 행의 센서들(FX)을 연결하는 연결 배선(CL2), 9번째 스캔 라인(GWL9)과 53번째 행의 센서들(FX)을 연결하는 연결 배선(CL3) 그리고 37번째 스캔 라인(GWL37)과 60번째 행의 센서들(FX)을 연결하는 연결 배선(CL10)은 표시 영역(DA)에 배치될 수 있다. 일 실시예에서, 연결 배선들(CL1-CL10)은 도 11a 및 도 11b에 도시된 것과 같이, 표시 영역(DA)의 바깥 즉, 도 3에 도시된 비표시 영역(NDA)에 배치될 수 있다.
도 12는 일 실시예에 따른 표시 패널(DPc)의 블록도이다.
도 12에 도시된 예에서, 스캔 구동 회로(300a)는 표시 영역(DA)의 일측에 배치된다. 일 실시예에서, 스캔 구동 회로(300a)는 표시 영역(DA)의 우측에 배치될 수 있다.
화소들(PX) 및 센서들(FX)과 스캔 라인들(GW1-GWn+1)의 연결은 도 11a 내지 도 11c에서 설명한 것과 동일할 수 있다.
1번째 스캔 라인(GWL1)과 51번째 행의 센서들(FX)을 연결하는 연결 배선(CL11), 5번째 스캔 라인(GWL5)과 52번째 행의 센서들(FX)을 연결하는 연결 배선(CL12), 9번째 스캔 라인(GWL9)과 53번째 행의 센서들(FX)을 연결하는 연결 배선(CL13) 그리고 37번째 스캔 라인(GWL37)과 60번째 행의 센서들(FX)을 연결하는 연결 배선(CL20)은 표시 영역(DA)의 바깥 즉, 도 3에 도시된 비표시 영역(NDA)에 배치될 수 있다. 연결 배선들(CL11-CL20)은 표시 영역(DA)에 배치될 수 있다.
도 13a 내지 도 13d는 화소들 및 센서들이 스캔 구동 회로에 연결되는 것을 예시적으로 보여주는 도면들이다.
도 13a는 일 실시예에 따른 표시 패널(DPd)의 블록도이다.
도 13a를 참조하면, 표시 패널(DPd)에는 제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)가 배치될 수 있다.
제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)는 표시 영역(DA)을 사이에 두고 마주보고 배치될 수 있다.
제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)는 스캔 라인들(GWL1-GWLn+1)에 각각 연결될 수 있다. 즉, 화소들(PX)은 제1 스캔 구동 회로(300-1)로부터 연장된 스캔 라인들(GWL1-GWLn+1) 및 제2 스캔 구동 회로(300-2)로부터 연장된 스캔 라인들(GWL1-GWLn+1)에 공통으로 연결될 수 있다.
화소들(PX) 중 j번째 행의 화소들(PX)은 j번째 스캔 라인(GWLj)에 연결된다. 예를 들어, 1번째 행의 화소들(PX)은 1번째 스캔 라인(GWL1)에 연결되고, 51번째 행의 화소들(PX)은 51번째 스캔 라인(GWL51)에 연결되며, 52번째 행의 화소들(PX)은 52번째 스캔 라인(GWL52)에 연결된다.
센서들(FX) 중 j번째 행의 센서들은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 도 9에서 설명한 감지 시간(ts)이 4수평 주기(4H)일 때, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 5번째 스캔 라인(GWL5)에 연결되고, 60번째 행의 센서들(FX)은 37번째 스캔 라인(GWLn)에 연결될 수 있다.
도 9에서 설명된 감지 시간(ts)의 충분한 확보를 위해 j번째 행의 센서들(FX)은 a번째 스캔 라인(GWLa)에 연결되고, j+1번째 행의 센서들(FX)은 b번째 스캔 라인(GWLb)에 연결된다. 여기서, a는 j가 아닌 양의 정수이고, b는 a 및 j+1이 아닌 양의 정수이다. 또한 감지 시간(ts)의 충분한 확보를 위해 b는 a보다 2이상 큰 수일 수 있다.
도 13b는 일 실시예에 따른 표시 패널(DPe)의 블록도이다.
도 13b를 참조하면, 센서들(FX) 중 j번째 행의 센서들(FX)은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 5번째 스캔 라인(GWL5)에 연결되고, 60번째 행의 센서들(FX)은 37번째 스캔 라인(GWLn)에 연결된다.
1번째 스캔 라인(GWL1)과 51번째 행의 센서들(FX)을 연결하는 연결 배선(CL21), 5번째 스캔 라인(GWL5)과 52번째 행의 센서들(FX)을 연결하는 연결 배선(CL22), 9번째 스캔 라인(GWL9)과 53번째 행의 센서들(FX)을 연결하는 연결 배선(CL23) 그리고 37번째 스캔 라인(GWL37)과 60번째 행의 센서들(FX)을 연결하는 연결 배선(CL30)은 표시 영역(DA)에 배치될 수 있다. 일 실시예에서, 연결 배선들(CL21-CL30)은 도 13a에 도시된 것과 같이, 표시 영역(DA)의 바깥 즉, 도 3에 도시된 비표시 영역(NDA)에 배치될 수 있다.
도 13c는 일 실시예에 따른 표시 패널(DPf)의 블록도이다.
도 13c를 참조하면, 표시 패널(DPd)에는 제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)가 배치될 수 있다.
제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)는 표시 영역(DA)을 사이에 두고 마주보고 배치될 수 있다.
화소들(PX) 중 일부는 제1 스캔 구동 회로(300-1)로부터 연장된 스캔 라인들(GWL1-GWLn+1)과 연결된다. 화소들(PX) 중 일부는 제2 스캔 구동 회로(300-2)로부터 연장된 스캔 라인들(GWL1-GWLn+1)과 연결된다.
센서들(FX) 중 일부는 제1 스캔 구동 회로(300-1)로부터 연장된 스캔 라인들(GWL1-GWLn+1) 중 대응하는 스캔 라인들과 연결된다. 센서들(FX) 중 일부는 제2 스캔 구동 회로(300-2)로부터 연장된 스캔 라인들(GWL1-GWLn+1) 중 대응하는 스캔 라인들과 연결된다.
도 13d는 일 실시예에 따른 표시 패널(DPg)의 블록도이다.
도 13c를 참조하면, 표시 패널(DPg)에는 제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)가 배치될 수 있다.
제1 스캔 구동 회로(300-1) 및 제2 스캔 구동 회로(300-2)는 표시 영역(DA)을 사이에 두고 마주보고 배치될 수 있다.
제1 스캔 구동 회로(300-1)는 스캔 라인들(GWL1-GWLn+1) 중 홀수 번째 스캔 라인들(GWL1, GWL3, GWL5, ??, GWLn-1, GWLn+1)를 구동할 수 있다. 제2 스캔 구동 회로(300-2)는 스캔 라인들(GWL1-GWLn+1) 중 짝수 번째 스캔 라인들(GWL2, GWL4, GWL5, ??, GWLn)를 구동할 수 있다.
화소들(PX) 중 홀수 번째 행에 배치된 화소들(PX)은 제1 스캔 구동 회로(300-1)로부터 연장된 홀수 번째 스캔 라인들(GWL1, GWL3, GWL5, ??, GWLn-1, GWLn+1)과 연결된다. 화소들(PX) 중 짝수 번째 행에 배치된 화소들(PX)은 제2 스캔 구동 회로(300-2)로부터 연장된 짝수 번째 스캔 라인들(GWL2, GWL4, GWL5, ??, GWLn)과 연결된다.
센서들(FX) 중 j번째 행의 센서들은 a번째 스캔 라인(GWLa)에 연결된다. 예를 들어, 도 9에서 설명한 감지 시간(ts)이 4수평 주기(4H)일 때, 51번째 행의 센서들(FX)은 1번째 스캔 라인(GWL1)에 연결되며, 52번째 행의 센서들(FX)은 5번째 스캔 라인(GWL5)에 연결되고, 60번째 행의 센서들(FX)은 37번째 스캔 라인(GWLn)에 연결될 수 있다.
도 9에서 설명된 감지 시간(ts)의 충분한 확보를 위해 j번째 행의 센서들(FX)은 a번째 스캔 라인(GWLa)에 연결되고, j+1번째 행의 센서들(FX)은 b번째 스캔 라인(GWLb)에 연결된다. 여기서, a는 j가 아닌 양의 정수이고, b는 a 및 j+1이 아닌 양의 정수이다. 또한 감지 시간(ts)의 충분한 확보를 위해 b는 a보다 2이상 큰 수일 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 단면도이다. 도 15a 및 도 15b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도들이다
도 14 및 도 15a를 참조하면, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP_CL), 소자층(DP_ED) 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴은 제1 반도체 패턴으로 정의된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 14에서 제1 반도체 패턴의 일부분을 도시한 것일 뿐 화소(PXij, 도 6 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 제1 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P-타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N-타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 제1 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 신호 라인(또는 연결 전극)일 수 있다.
도 14에 도시된 것과 같이, 제1 트랜지스터(T1)의 제1 전극(S1), 채널부(A1), 제2 전극(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 채널부(A1)로부터 서로 반대 방향으로 연장된다.
도 14에는 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(CSL)은 평면 상에서 제6 트랜지스터(T6, 도 6 참조)의 제2 전극에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩하며, 제1 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP_CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 제1 트랜지스터(T1)의 게이트 전극(G1)이 배치된다. 게이트 전극(G1)은 금속패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 제1 트랜지스터(T1)의 채널부(A1)와 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 게이트 전극(G1)는 마스크 역할을 할 수 있다.
제1 절연층(10) 상에 게이트 전극(G1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 게이트 전극(G1)과 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분이거나 도핑된 반도체 패턴의 일부분일 수 있다. 게이트 전극(G1)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터(Cst, 도 6 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
본 발명의 일 실시예에서 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 상부전극(UE)이 배치된다. 상부전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 반도체 패턴이 배치된다. 이하, 제3 절연층(30) 상에 직접 배치된 반도체 패턴은 제2 반도체 패턴으로 정의된다. 제2 반도체 패턴은 금속 산화물을 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
도 14에서 제2 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소(PXij, 도 6 참조)의 다른 영역에 제2 반도체 패턴이 더 배치될 수 있다. 제2 반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 전도성이 크다. 환원 영역은 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 채널부에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 채널부일 수 있고, 다른 일부분은 트랜지스터의 제1 전극 또는 제2 전극일 수 있다.
도 14에 도시된 것과 같이, 제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3) 및 제2 전극(D3)이 제2 반도체 패턴으로부터 형성된다. 제1 전극(S3) 및 제2 전극(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(S3) 및 제2 전극(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제3 절연층(30) 상에 제2 반도체 패턴을 커버하는 제4 절연층(40)이 배치된다. 본 실시예에서 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제3 트랜지스터(T3)의 게이트 전극(G3)이 배치된다. 게이트 전극(G3)은 금속패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 제3 트랜지스터(T3)의 채널부(A3)와 중첩한다.
본 발명의 일 실시예에서 제4 절연층(40)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 제3 트랜지스터(T3)의 게이트 전극(G3)이 배치된다. 본 실시예에서 게이트 전극(G3)은 절연패턴과 평면상에서 동일한 형상을 가질 수 있다. 본 실시예에서 설명의 편의상 1개의 게이트 전극(G3)을 도시하였으나, 제3 트랜지스터(T3)는 2개의 게이트 전극을 포함할 수 있다.
제4 절연층(40) 상에 게이트 전극(G3)을 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 6 참조)의 제1 전극 및 제2 전극은 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)과 동일한 공정을 통해서 형성될 수 있다. 또한, 도 6에 도시된 센서(FXij)의 리셋 트랜지스터(ST1)의 제1 및 제2 전극은 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)과 동일한 공정을 통해서 형성될 수 있다.
제5 절연층(50) 상에 적어도 하나의 절연층이 더 배치된다. 본 실시예와 같이 제6 절연층(60)과 제7 절연층(70)이 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제6 절연층(60) 및 제7 절연층(70)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제6 절연층(60) 및 제7 절연층(70 )은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 제1 연결전극(CNE10)이 배치될 수 있다. 제1 연결전극(CNE10)은 제1 내지 제5 절연층(10 내지 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 연결되고, 제2 연결전극(CNE20)은 제6 절연층(60)을 관통하는 컨택홀(CH-60)을 통해 제1 연결전극(CNE10)에 연결될 수 있다. 본 발명의 일 실시예에서 제5 절연층(50) 및 제6 절연층(60) 중 적어도 어느 하나는 생략될 수도 있다.
소자층(DP_ED)은 발광 소자(ED) 및 화소 정의막(PDL)을 포함한다. 발광 소자(ED)의 애노드(AE)는 제7 절연층(70) 상에 배치된다. 발광 소자(ED)의 애노드(AE)는 제7 절연층(70)을 관통하는 컨택홀(CH-70)을 통해 제2 연결전극(CNE20)과 연결될 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광 소자(ED)의 애노드(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 발광 영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 3 참조)은 표시 패널(DP, 도 3 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 발광 소자(ED)의 캐소드(CE)가 배치된다. 전자 제어층(ECL) 및 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 봉지층(TFE)이 배치된다. 봉지층(TFE)은 복수 개의 화소들(PX)을 커버할 수 있다. 본 실시예에서 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 표시 패널(DP)은 캐소드(CE)를 직접 커버하는 캡핑층이 더 포함할 수 있다. 본 발명의 일 실시예에서 발광 소자(ED)의 적층 구조는 도 12에 도시된 구조에서 상하 반전된 구조를 가질 수도 있다.
도 15a 및 도 15b를 참조하면, 회로층(DP_CL) 상에 제1 전극층이 배치된다. 제1 전극층 위로 화소 정의막(PDL)이 형성된다. 제1 전극층은 제1 내지 제3 애노드(AE1, AE2, AE3)을 포함할 수 있다. 화소 정의막(PDL)의 제1 내지 제3 개구부들(OP1, OP2, OP3)은 제1 내지 제3 애노드(AE1, AE2, AE3)의 적어도 일부분을 각각 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(PDL)은 흑색 물질을 더 포함할 수 있다. 화소 정의막(PDL)은 카본 블랙, 또는 아닐린 블랙 등의 흑색 유기 염료/안료를 더 포함할 수 있다. 화소 정의막(PDL)은 청색 유기 물질과 흑색 유기 물질이 혼합되어 형성된 것일 수 있다. 화소 정의막(PDL)은 발액성 유기물을 더 포함할 수 있다.
도 15a에 도시된 바와 같이, 표시 패널(DP)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)과 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 인접한 제1 내지 제3 비발광 영역들(NPXA-G, NPXA-B, NPXA-R)을 포함할 수 있다. 각 비발광 영역(NPXA-R, NPXA-G, NPXA-B)은 대응하는 발광 영역(PXA-R, PXA-G, PXA-B)을 에워쌀 수 있다. 본 실시예에서, 제1 발광 영역(PXA-R)은 제1 개구부(OP1)에 의해 노출된 제1 애노드(AE1)의 일부 영역에 대응하게 정의된다. 제2 발광 영역(PXA-G)은 제2 개구부(OP2)에 의해 노출된 제2 애노드(AE2)의 일부 영역에 대응하게 정의된다. 제3 발광 영역(PXA-B)은 제3 개구부(OP3)에 의해 노출된 제3 애노드(AE3)의 일부 영역에 대응하게 정의된다. 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 사이에는 비화소 영역(NPA)이 정의될 수 있다.
제1 전극층 상에는 발광층이 배치될 수 있다. 발광층은 제1 내지 제3 발광층(EML1, EML2, EML3)을 포함할 수 있다. 제1 내지 제3 발광층(EML1, EML2, EML3)은 제1 내지 제3 개구부(OP1, OP2, OP3)에 각각 대응하는 영역에 배치될 수 있다. 제1 내지 제3 발광층(EML1, EML2, EML3)은 제1 내지 제3 화소들(PX-R, PX-G, PX-B)(도 4a 참조)에 각각 분리되어 형성될 수 있다. 제1 내지 제3 발광층(EML1~EML3) 각각은 유기물질 및/또는 무기물질을 포함할 수 있다. 제1 내지 제3 발광층(EML1~EML3)은 소정의 유색 컬러광을 생성할 수 있다. 예를 들어, 제1 발광층(EML1)은 적색 광을 생성하고, 제2 발광층(EML2)은 녹색 광을 생성하며, 제3 발광층(EML3)은 청색 광을 생성할 수 있다.
본 실시예에서 패터닝된 제1 내지 제3 발광층(EML1~EML3)을 예시적으로 도시하였으나, 하나의 발광층이 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 공통적으로 배치될 수 있다. 이때, 발광층은 백색 광 또는 청색 광을 생성할 수도 있다. 또한, 발광층은 탠덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
제1 내지 제3 발광층(EML1~EML3) 각각은 발광 물질로 저분자 유기물 또는 고분자 유기물을 포함할 수 있다. 또는, 제1 내지 제3 발광층(EML1~EML3) 각각은 발광 물질로 양자점(Quantum Dot) 물질을 포함할 수 있다. 양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
발광층 상에 제2 전극층이 배치된다. 제2 전극층은 제1 내지 제3 캐소드들(CE1, CE2, CE3)을 포함할 수 있다. 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 서로 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 서로 일체의 형상을 가질 수 있다. 이 경우, 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B), 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 및 비화소 영역(NPA)에 공통적으로 배치될 수 있다.
소자층(DP_ED)은 센서들(OPD)을 더 포함할 수 있다. 센서들(OPD) 각각은 포토 다이오드일 수 있다. 화소 정의막(PDL)은 센서들(OPD)에 대응하여 제공되는 제4 개구부(OP4)를 더 포함할 수 있다.
센서들(OPD) 각각은 제4 애노드(AE4), 광전 변환층(ORL) 및 제4 캐소드(CE4)를 포함할 수 있다. 제4 애노드(AE4)는 제1 전극층과 동일층 상에 배치될 수 있다. 즉, 제4 애노드(AE4)는 소자층(DP_CL) 상에 배치되고, 제1 내지 제3 애노드(AE~AE3)와 동일 공정을 통해 동시에 형성될 수 있다.
화소 정의막(PDL)의 제4 개구부(OP4)는 제4 애노드(AE4)의 적어도 일부분을 노출시킨다. 광전 변환층(ORL)은 제4 개구부(OP4)에 의해 노출된 제4 애노드(AE4) 상에 배치된다. 광전 변환층(ORL)은 유기 포토 센싱 물질을 포함할 수 있다. 제4 캐소드(CE4)는 광전 변환층(ORL) 상에 배치될 수 있다. 제4 캐소드(CE4)는 제1 내지 제3 캐소드(CE1~CE3)와 동일 공정을 통해 동시에 형성될 수 있다. 본 발명의 일 예로, 제4 캐소드(CE4)는 제1 내지 제3 캐소드(CE1~CE3)와 일체의 형상을 가질 수 있다.
제4 애노드 및 제4 캐소드(AE4, CE4) 각각은 전기적 신호를 수신할 수 있다. 제4 캐소드(CE4)는 제4 애노드(AE4)와 상이한 신호를 수신할 수 있다. 따라서, 제4 애노드(AE4)와 제4 캐소드(CE4) 사이에는 소정의 전계가 형성될 수 있다. 광전 변환층(ORL)은 센서로 입사되는 광에 대응하는 전기적 신호를 생성한다. 광전 변환층(ORL)은 입사되는 광의 에너지를 흡수하여 전하를 생성할 수 있다. 예를 들어, 광전 변환층(ORL)은 광 민감성 반도체 물질을 포함할 수 있다.
광전 감지층(ORL)에 생성된 전하는 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이의 전계를 변화시킨다. 센서들(OPD)에 광이 입사되는지 여부, 센서들(OPD)에 입사되는 광의 양, 및 세기에 따라 광전 변환층(ORL)에 생성되는 전하의 양이 달라질 수 있다. 이에 따라, 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이에 형성된 전계가 달라질 수 있다. 본 발명에 따른 센서들(OPD)은 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이의 전계의 변화를 통해 사용자의 지문 정보를 획득할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 센서들(OPD) 각각은 광전 변환층(ORL)을 활성층으로 하는 포토 트랜지스터를 포함할 수도 있다. 이때, 센서들(OPD) 각각은 포토 트랜지스터에 흐르는 전류량을 감지하여 지문 정보를 획득할 수 있다. 본 발명의 일 실시예에 따른 센서들(OPD) 각각은 광량의 변화에 대응하여 전기적 신호를 생성할 수 있는 다양한 광전 변환 소자를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
소자층(DP_ED) 위로는 봉지층(TFE)이 배치된다. 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 발광 소자(ED)을 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 발광 소자(ED)을 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
표시 장치(DD)는 표시 패널(DP) 상에 배치된 입력 감지층(ISL) 및 입력 감지층(ISL) 상에 배치된 컬러 필터층(CFL)을 포함한다.
입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 입력 감지층(ISL)은 제1 도전층(ICL1), 절연층(IL), 제2 도전층(ICL2), 및 보호층(PL)을 포함한다. 제1 도전층(ICL1)은 봉지층(TFE) 상에 배치될 수 있다. 도 13a 및 도 13b에서는 제1 도전층(ICL1)은 봉지층(TFE) 상에 직접 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 입력 감지층(ISL)은 제1 도전층(ICL1)은 봉지층(TFE) 사이에 배치되는 베이스 절연층을 더 포함할 수 있다. 이 경우, 봉지층(TFE)은 베이스 절연층에 의해 커버되고, 제1 도전층(ICL1)은 베이스 절연층 상에 배치될 수 있다. 본 발명의 일 예로, 베이스 절연층은 무기 절연 물질을 포함할 수 있다.
절연층(IL)은 제1 도전층(ICL1)을 커버할 수 있다. 제2 도전층(ICL2)은 절연층(IL) 상에 배치된다. 입력 감지층(ISL)이 제1 및 제2 도전층(ICL1, ICL2)을 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 입력 감지층(ISL)은 제1 및 제2 도전층(ICL1, ICL2) 중 하나 만을 포함할 수 있다.
제2 도전층(ICL2) 위에는 보호층(PL)이 배치될 수 있다. 보호층(PL)은 유기 절연 물질을 포함할 수 있다. 보호층(PL)은 수분/산소로부터 제1 및 제2 도전층(ICL1, ICL2)을 보호하고, 이물질로부터 제1 및 제2 도전층(ICL1, ICL2)을 보호하는 역할을 할 수 있다.
입력 감지층(ISL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 보호층(PL) 상에 직접 배치될 수 있다. 컬러 필터층(CFL)은 제1 컬러 필터(CF_R), 제2 컬러 필터(CF_G), 및 제3 컬러 필터(CF_B)를 포함할 수 있다. 제1 컬러 필터(CF_R)는 제1 색을 갖고, 제2 컬러 필터(CF_G)는 제2 색을 갖고, 제3 컬러 필터(CF_B)는 제3 색을 갖는다. 본 발명의 일 예로, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
컬러 필터층(CFL)은 더미 컬러 필터(DCF)를 더 포함할 수 있다. 본 발명의 일 예로, 광전 변환층(ORL)이 배치되는 영역을 센싱 영역(SA)으로 정의하고, 센싱 영역(SA)의 주변을 비센싱 영역(NSA)으로 정의할 때, 더미 컬러 필터(DCF)는 센싱 영역(SA)에 대응하도록 배치될 수 있다. 더미 컬러 필터(DCF)는 센싱 영역(SA) 및 비센싱 영역(NSA)과 중첩할 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제1 내지 제3 컬러 필터(CF_R, CF_G, CF_B) 중 하나와 동일한 색을 가질 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제2 컬러 필터(CF_G)와 동일하게 녹색을 가질 수 있다.
컬러 필터층(CFL)은 블랙 매트릭스(BM)를 더 포함할 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에 대응하여 배치될 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에서 제1 및 제2 도전층(ICL1, ICL2)과 중첩하도록 배치될 수 있다. 본 발명의 일 예로, 블랙 매트릭스(BM)는 비화소 영역(NPA), 제1 내지 제3 비발광 영역(NPXA-R, NPXA-G, NPXA-B)과 중첩할 수 있다. 블랙 매트릭스(BM)는 제1 내지 제3 발광 영역(PXA-R, PXR-G, PXA-B)과 비중첩할 수 있다.
컬러 필터층(CFL)은 오버 코팅층(OCL)을 더 포함할 수 있다. 오버 코팅층(OCL)은 유기 절연 물질을 포함할 수 있다. 오버 코팅층(OCL)은 제1 내지 제3 컬러 필터들(CF_R, CF_G, CF_B) 사이의 단차를 제거할 수 있을 정도의 두께로 제공될 수 있다. 오버 코팅층(OCL)은 소정의 두께를 가지고 컬러 필터층(CFL)의 상부면을 평탄화시킬 수 있는 물질이라면 특별히 제한되지 않고 포함할 수 있으며, 예를 들어, 아크릴레이트 계열의 유기물을 포함할 수 있다.
도 15b를 참조하면, 표시 장치(DD, 도 1 참조)가 동작하면, 제1 내지 제3 발광 소자들(ED_R~ED_B) 각각은 광을 출력할 수 있다. 제1 발광 소자들(ED_R)은 제1 광을 출력하고, 제2 발광 소자들(ED_G)은 제2 광을 출력하며, 제3 발광 소자들(ED_B)은 제3 광을 출력한다. 여기서, 제1 광(Lr1)은 레드 파장대의 광일 수 있고, 제2 광(Lg1)은 그린 파장대의 광일 수 있으며, 제3 광은 블루 파장대의 광일 수 있다.
본 발명의 일 예로, 센서들(OPD) 각각은 제1 내지 제3 발광 소자들(ED1~ED3) 중 특정 발광 소자들(예를 들어, 제2 발광 소자들(ED2))로부터 광을 수신할 수 있다. 즉, 센서들(OPD) 각각은 제2 발광 소자들(ED2)로부터 출력되는 제2 광(Lg1)이 사용자의 지문에 의해 반사된 제2 반사광(Lg2)을 수신할 수 있다. 제2 광(Lg1) 및 제2 반사광(Lg2)은 그린 파장대의 광일 수 있다. 센서들(OPD)의 상부에는 더미 컬러 필터(DCF)가 배치된다. 더미 컬러 필터(DCF)는 녹색을 가질 수 있다. 따라서, 제2 반사광(Lg2)은 더미 컬러 필터(DCF)를 통과하여 센서들(OPD)로 입사될 수 있다.
한편, 제2 및 제3 발광 소자들(ED_R, ED_B)로부터 출력되는 제2 및 제3 광들 역시 사용자의 손(US_F)에 의해 반사될 수 있다. 예를 들어, 제1 발광 소자들(ED_R)로부터 출력되는 제1 광(Lr1)이 사용자의 손(US_F)에 의해 반사된 광을 제1 반사광(Lr2)으로 정의할 때, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하고 흡수될 수 있다. 따라서, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하여 센서들(OPD)로 입사될 수 없다. 이와 마찬가지로 제3 광이 사용자의 손(US_F)에 의해 반사되더라도 더미 컬러 필터(DCF)에 의해 흡수될 수 있다. 따라서, 센서들(OPD)에는 제2 반사광(Lg2) 만이 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
PX: 화소 FX: 센서
100: 구동 컨트롤러 200: 데이터 구동 회로
300: 스캔 구동 회로 400: 발광 구동 회로
500: 리드아웃 회로 600: 전압 발생기
ST1: 리셋 트랜지스터 ST2: 증폭 트랜지스터
ST3: 출력 트랜지스터 OPD: 광감지 소자

Claims (20)

  1. 복수의 화소들 및 복수의 센서들을 포함하는 표시 패널; 및
    복수의 스캔 라인들을 구동하는 스캔 구동 회로를 포함하되;
    상기 복수의 화소들 중 j번째(j는 양의 정수) 행의 화소들은 상기 복수의 스캔 라인들 중 j번째 스캔 라인에 연결되고,
    상기 복수의 센서들 중 상기 j번째 행의 화소들에 대응하는 센서들은 상기 복수의 스캔 라인들 중 a번째(a는 j가 아닌 양의 정수) 스캔 라인에 연결되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 센서들 중 j+1번째 행의 화소들에 대응하는 센서들은 상기 복수의 스캔 라인들 중 b번째(b는 a 및 j+1이 아닌 양의 정수) 스캔 라인에 연결되는 표시 장치.
  3. 제 1 항에 있어서,
    상기 b는 상기 a보다 큰 값을 갖는 표시 장치.
  4. 제 1 항에 있어서,
    상기 표시 패널에는 제1 표시 영역 및 제2 표시 영역이 정의되고,
    상기 복수의 화소들은 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되고,
    상기 복수의 센서들은 상기 제2 표시 영역에 배치되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 복수의 센서들 각각은,
    광감지 소자; 및
    상기 광감지 소자 및 복수의 스캔 라인들 중 대응하는 스캔 라인에 연결되고, 상기 대응하는 스캔 라인을 통해 수신되는 스캔 신호에 응답해서 외부 광에 대응하는 감지 신호를 출력하는 센서 구동 회로를 포함하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 센서 구동 회로는
    리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 신호를 수신하는 게이트 전극을 포함하는 리셋 트랜지스터;
    구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 게이트 전극을 포함하는 증폭 트랜지스터; 및
    상기 제2 센싱 노드와 연결된 제1 전극, 리드아웃 라인과 연결된 제2 전극 및 상기 스캔 신호를 수신하는 게이트 전극을 포함하는 출력 트랜지스터를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 리셋 트랜지스터는 상기 증폭 트랜지스터 및 상기 출력 트랜지스터와 다른 타입의 트랜지스터인 표시 장치.
  8. 제 7 항에 있어서,
    상기 리셋 트랜지스터는 N-타입 트랜지스터이고,
    상기 증폭 트랜지스터 및 상기 출력 트랜지스터는 P-타입 트랜지스터인 표시 장치.
  9. 제 6 항에 있어서,
    상기 리드아웃 라인과 연결되고, 적어도 하나의 스위칭 신호에 응답해서 상기 리드아웃 라인을 통해 상기 감지 신호를 수신하는 리드아웃 회로를 더 포함하는 표시 장치.
  10. 제 5 항에 있어서,
    상기 복수의 화소들 각각은,
    발광 소자; 및
    상기 발광 소자 및 상기 복수의 스캔 라인들 중 대응하는 스캔 라인에 연결되고, 상기 대응하는 스캔 라인을 통해 수신되는 스캔 신호에 응답해서 상기 발광 소자를 구동하는 화소 구동 회로를 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 화소 구동 회로는,
    제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터;
    데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P-타입 트랜지스터이고, 상기 제3 트랜지스터는 N-타입 트랜지스터인 표시 장치.
  13. 제 11 항에 있어서,
    상기 화소 구동 회로는,
    상기 제1 트랜지스터의 상기 게이트 전극과 제2 구동 전압 라인 사이에 접속되고, 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 구동 전압 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되고, 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극과 상기 발광 소자 사이에 접속되고, 상기 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 발광 소자와 제3 구동 전압 라인 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 표시 장치.
  14. 제 10 항에 있어서,
    상기 표시 패널은,
    베이스층;
    상기 베이스층 상에 배치되고, 상기 화소 구동 회로 및 상기 센서 구동 회로가 배치되는 회로층; 및
    상기 회로층 상에 배치되고, 상기 발광 소자 및 상기 광감지 소자가 배치되는 소자층을 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 발광 소자는 유기발광 다이오드이고,
    상기 광감지 소자는 유기 포토 다이오드인 표시 장치.
  16. 발광 소자 및 상기 발광 소자에 연결되어 상기 발광 소자를 구동하는 화소 구동 회로를 포함하는 복수의 화소들; 및
    광감지 소자 및 상기 광감지 소자에 연결되고, 외부 광에 대응하는 감지 신호를 출력하는 센서 구동 회로를 포함하는 복수의 센서들을 포함하고,
    상기 복수의 화소들 중 j번째(j는 양의 정수) 행의 화소들은 상기 복수의 스캔 라인들 중 j번째 스캔 라인에 연결되고,
    상기 복수의 센서들 중 상기 j번째 행의 화소들에 대응하는 센서의 상기 센서 구동 회로는,
    리셋 전압을 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 신호를 수신하는 게이트 전극을 포함하는 리셋 트랜지스터;
    구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 게이트 전극을 포함하는 증폭 트랜지스터; 및
    상기 제2 센싱 노드와 연결된 제1 전극, 리드아웃 라인과 연결된 제2 전극 및 상기 복수의 스캔 라인들 중 a번째(a는 j가 아닌 양의 정수) 스캔 라인에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 표시 패널에는 제1 표시 영역 및 제2 표시 영역이 정의되고,
    상기 복수의 화소들은 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되고,
    상기 복수의 센서들은 상기 제2 표시 영역에 배치되는 표시 장치.
  18. 제 16 항에 있어서,
    상기 리드아웃 라인과 연결되고, 적어도 하나의 스위칭 신호에 응답해서 상기 리드아웃 라인을 통해 상기 감지 신호를 수신하는 리드아웃 회로를 더 포함하는 표시 장치.
  19. 제 16 항에 있어서,
    상기 화소 구동 회로는,
    상기 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터;
    데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 상기 복수의 스캔 라인들 중 상기 대응하는 스캔 라인과 연결된 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 증폭 트랜지스터, 상기 출력 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P-타입 트랜지스터이고, 상기 리셋 트랜지스터 및 상기 제3 트랜지스터는 N-타입 트랜지스터인 표시 장치.
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