KR20230046331A - 표시 장치 - Google Patents

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KR20230046331A
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line
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김현식
김건희
김상우
안태경
이대영
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고, 상기 표시 패널은 상기 표시 영역에 배치되며 발광 소자 및 상기 발광 소자에 전기적으로 연결된 화소 구동 회로를 포함하는 화소, 상기 표시 영역에 배치되며 광감지 소자 및 상기 광감지 소자에 전기적으로 연결된 센서 구동 회로를 포함하는 센서, 상기 화소와 전기적으로 연결되며 제1 방향을 따라 연장된 데이터 라인, 상기 화소와 전기적으로 연결되며 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 스캔 라인, 및 상기 센서와 전기적으로 연결되며, 상기 표시 영역 내에서 상기 제2 방향을 따라 연장된 리드아웃라인을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 발명이다. 보다 상세하게는, 생체 정보 인식이 가능한 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하여 사용자에게 정보를 제공하거나 사용자의 입력을 감지하는 등 사용자와 유기적으로 소통할 수 있는 다양한 기능을 제공한다. 최근의 표시 장치들은 사용자의 생체 정보를 감지하기 위한 기능을 함께 포함하고 있다. 생체 정보 인식 방식으로는 전극들 사이에 형성된 정전용량 변화를 감지하는 정전용량 방식, 광 센서를 이용하여 입사되는 광을 감지하는 광 방식, 압전체 등을 활용하여 진동을 감지하는 초음파 방식 등이 있다.
본 발명은 생체 정보 인식을 위한 센서의 센싱 성능이 개선된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고, 상기 표시 패널은 상기 표시 영역에 배치되며 발광 소자 및 상기 발광 소자에 전기적으로 연결된 화소 구동 회로를 포함하는 화소, 상기 표시 영역에 배치되며 광감지 소자 및 상기 광감지 소자에 전기적으로 연결된 센서 구동 회로를 포함하는 센서, 상기 화소와 전기적으로 연결되며 제1 방향을 따라 연장된 데이터 라인, 상기 화소와 전기적으로 연결되며 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 스캔 라인, 및 상기 센서와 전기적으로 연결되며, 상기 표시 영역 내에서 상기 제2 방향을 따라 연장된 리드아웃라인을 포함할 수 있다.
상기 표시 영역에서, 상기 리드아웃라인은 상기 스캔 라인과 비중첩할 수 있다.
상기 리드아웃라인은 상기 표시 영역에서 상기 비표시 영역을 향해 상기 제2 방향을 따라 연장하는 제1 리드아웃부분 및 상기 비표시 영역에서 상기 제1 리드아웃부분으로부터 상기 제1 방향을 따라 연장하는 제2 리드아웃부분을 포함할 수 있다.
상기 제1 리드아웃부분과 상기 제2 리드아웃부분은 서로 다른 층 상에 배치될 수 있다.
상기 표시 패널 위에 배치되며 제1 도전층 및 제2 도전층을 포함하는 입력 감지층을 더 포함하고, 상기 리드아웃라인의 일부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함될 수 있다.
상기 리드아웃라인은 상기 표시 영역에서 상기 비표시 영역을 향해 상기 제2 방향을 따라 연장하는 제1 리드아웃부분 및 상기 비표시 영역에서 상기 제1 리드아웃부분으로부터 상기 제1 방향을 따라 연장하는 제2 리드아웃부분을 포함하고, 상기 제2 리드아웃부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함될 수 있다.
상기 표시 패널은 상기 제1 리드아웃부분과 상기 제2 리드아웃부분에 접속된 연결 전극을 더 포함할 수 있다.
상기 센서 구동 회로는 리셋 신호를 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터, 센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터, 및 상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함할 수 있다.
상기 표시 패널은 상기 출력 트랜지스터와 상기 리드아웃라인을 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
상기 연결 패턴은 상기 제1 방향을 따라 연장하며, 상기 연결 패턴은 상기 제1 리드아웃부분과 상이한 층 상에 배치될 수 있다.
상기 연결 패턴은 상기 제2 리드아웃부분과 동일한 층 상에 배치될 수 있다.
상기 스캔 라인은 복수로 제공되며, 상기 복수의 스캔 라인들은 상기 화소와 연결된 초기화 스캔 라인, 보상 스캔 라인, 및 기입 스캔 라인을 포함하고, 상기 리드아웃라인은 상기 초기화 스캔 라인, 상기 보상 스캔 라인, 및 상기 기입 스캔 라인 각각과 비중첩할 수 있다.
상기 화소 구동 회로는 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터, 상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터, 제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스터, 및 제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함할 수 있다.
상기 표시 영역에 배치된 상기 리드아웃라인의 일부분은 상기 제2 초기화 전압 라인과 동일한 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함할 수 있다. 상기 표시 패널은 상기 표시 영역에 배치되며 발광 소자 및 상기 발광 소자에 전기적으로 연결된 화소 구동 회로를 포함하는 화소, 상기 표시 영역에 배치되며 광감지 소자 및 상기 광감지 소자에 전기적으로 연결된 센서 구동 회로를 포함하는 센서, 및 상기 센서와 전기적으로 연결되며, 상기 표시 영역과 중첩하는 제1 리드아웃부분 및 상기 비표시 영역과 중첩하는 제2 리드아웃부분을 포함하는 리드아웃라인을 포함하고, 상기 제1 리드아웃부분과 상기 제2 리드아웃부분은 각각 서로 다른 방향을 따라 연장하고, 상기 제1 리드아웃부분과 상기 제2 리드아웃 부분은 서로 다른 층 상에 배치될 수 있다.
상기 표시 패널은 상기 화소와 전기적으로 연결되며 상기 제1 리드아웃부분의 연장 방향과 동일한 방향을 따라 연장하는 스캔 라인, 및 상기 화소와 전기적으로 연결되며 상기 제2 리드아웃부분의 연장 방향과 동일한 방향을 따라 연장하는 데이터 라인을 더 포함하고, 상기 제1 리드아웃부분은 상기 스캔 라인과 비중첩할 수 있다.
상기 화소 구동 회로는 제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터, 상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터, 제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스, 및 제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함하고, 상기 제1 리드아웃부분은 상기 제2 초기화 전압 라인과 동일한 층 상에 배치될 수 있다.
상기 표시 패널 위에 배치되며 제1 도전층 및 제2 도전층을 포함하는 입력 감지층을 더 포함하고, 상기 제2 리드아웃부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함될 수 있다.
상기 센서 구동 회로는 리셋 신호를 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터, 센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터, 및 상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함할 수 있다.
상기 표시 패널은 상기 출력 트랜지스터와 상기 리드아웃라인을 전기적으로 연결하는 연결 패턴을 더 포함하고, 상기 연결 패턴은 상기 제1 리드아웃부분의 연장 방향과 상이한 방향을 따라 연장하며, 상기 연결 패턴은 상기 제1 리드아웃부분과 상이한 층 상에 배치될 수 있다.
상술한 바에 따르면, 감지 신호를 출력하는 센서에 연결된 리드아웃라인은 스캔 라인들과 동일한 방향을 따라 연장될 수 있다. 표시 영역 내에서, 리드아웃라인은 스캔 라인들과 비중첩할 수 있다. 이 경우, 리드아웃라인과 스캔 라인들 사이에 발생하는 커플링이 최소화될 수 있다. 즉, 리드아웃라인을 통해 전달되는 감지 신호에 발생하는 왜곡이 감소되거나, 제거될 수 있다. 그 결과, 표시 장치의 지문 센싱 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이다.
도 6는 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도이다.
도 8a 내지 도 8g는 도 5의 화소 구동 회로 및 센서 구동 회로를 구성하는 도전 패턴들을 층 별로 도시한 평면도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 11은 도 9에 도시된 I-I'을 따라 절단한 부분을 개략적으로 도시한 단면도이다.
도 12는 도 9에 도시된 I-I'을 따라 절단한 부분을 포함하는 단면을 개략적으로 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(DD)의 상면은 표시면(IS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시 장치(DD)에서 생성된 영상들(IM)은 표시면(IS)을 통해 사용자에게 제공될 수 있다. 이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직한 법선 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서 "평면상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상들(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상들(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손(US_F) 등 신체의 일부에 의한 접촉은 물론 표시 장치(DD)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 외부 입력은 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
표시 장치(DD)는 외부에서 인가되는 사용자의 생체 정보를 감지할 수 있다. 표시 장치(DD)의 표시면(IS)에는 사용자의 생체 정보를 감지할 수 있는 생체 정보 감지 영역이 제공될 수 있다. 생체 정보 감지 영역은 투과 영역(TA)의 전체 영역에 제공되거나, 투과 영역(TA)의 일부 영역에 제공될 수 있다. 도 1에서는 투과 영역(TA)의 전체가 생체 정보 감지 영역으로 활용되는 것을 도시하였으나, 본 발명은 이에 한정되지 않으며, 생체 정보 감지 영역이 투과 영역(TA)의 일부분에 제공될 수도 있다.
표시 장치(DD)는 윈도우(WM) 및 표시 모듈(DM)을 포함할 수 있다. 표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 반사 방지층(CFL)을 포함할 수 있다.
윈도우(WM)의 전면은 표시 장치(DD)의 표시면(IS)을 정의한다. 윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시층, 무기발광 표시층, 유기-무기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
입력 감지층(ISL)은 표시 패널(DP) 위에 배치될 수 있다. 입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
입력 감지층(ISL)은 연속된 공정을 통해 표시 패널(DP) 위에 형성될 수 있다. 이 경우, 입력 감지층(ISL)은 표시 패널(DP) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 입력 감지층(ISL)과 표시 패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력 감지층(ISL)과 표시 패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 입력 감지층(ISL)은 표시 패널(DP) 과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
반사 방지층(CFL)은 입력 감지층(ISL) 위에 배치될 수 있다. 반사 방지층(CFL)은 표시 장치(DD) 의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(CFL)은 연속된 공정을 통해 입력 감지층(ISL) 위에 형성될 수 있다. 반사 방지층(CFL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시 패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(CFL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
도 2를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로층(DP_CL), 소자층(DP_ED), 및 봉지층(TFE)를 포함한다. 본 발명에 따른 표시 패널(DP)은 플렉서블(flexible) 표시 패널일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 폴딩축을 기준으로 폴딩되는 폴더블(foldable) 표시 패널 또는 리지드(rigid) 표시 패널일 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP_CL)은 베이스층(BL) 상에 배치된다. 회로층(DP_CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 이하, 회로층(DP_CL)에 포함된 절연층은 중간 절연층으로 지칭된다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 회로 소자는 영상을 표시하기 위한 복수개의 화소들 각각에 포함된 화소 구동 회로 및 외부 정보를 인식하기 위한 복수개의 센서들 각각에 포함된 센서 구동 회로 등을 포함할 수 있다. 외부 정보는 생체 정보일 수 있다. 본 발명의 일 예로, 센서는 지문 인식 센서, 근접 센서, 홍채 인식 센서 등일 수 있다. 또한, 센서는 광학 방식으로 생체 정보를 인식하는 광학식 센서일 수 있다. 회로층(DP_CL)은 화소 구동 회로 및 센서 구동 회로에 연결된 신호 라인들을 더 포함할 수 있다.
소자층(DP_ED)은 화소들 각각에 포함된 발광 소자 및 센서들 각각에 포함된 광감지 소자를 포함할 수 있다. 본 발명의 일 예로, 광감지 소자는 포토 다이오드일 수 있다. 광감지 소자는 사용자의 지문에 의해 반사된 광을 감지 또는 광에 반응하는 센서일 수 있다. 회로층(DP_CL) 및 소자층(DP_ED)에 대해서는 이후 도 6, 도 7a 및 도 7b를 참조하여 구체적으로 설명하기로 한다.
봉지층(TFE)은 소자층(DP_ED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 무기 물질을 포함하고, 수분/산소로부터 소자층(DP_ED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있으나, 이에 특별히 제한되지 않는다. 유기막은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 소자층(DP_ED)을 보호할 수 있다. 유기막은 아크릴 계열 유기 물질을 포함할 수 있으나, 이에 특별히 제한되지 않는다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 접착층(AL)을 더 포함할 수 있다. 윈도우(WM)는 접착층(AL)에 의해 반사 방지층(CFL)에 부착될 수 있다. 접착층(AL)은 광학 투명 접착제(Optical Clear Adhesive), 광학 투명 접착 수지(Optically Clear Adhesive Resin) 또는 감압 접착제(PSA, Pressure Sensitive Adhesive)을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블록도이고, 도 4a 내지 도 4c는 본 발명의 실시예들에 따른 표시 패널의 일부 영역을 확대한 평면도들이다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 스캔 드라이버(300), 발광 드라이버(350), 전압 발생기(400) 및 리드 아웃 회로(500)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS) 및 제4 제어 신호(RCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 제3 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 스캔 라인들로 스캔 신호들을 출력할 수 있다.
전압 발생기(400)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(400)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 발생한다.
표시 패널(DP)은 투과 영역(TA, 도 1 참조)에 대응하는 표시 영역(DA) 및 베젤 영역(BZA, 도 1 참조)에 대응하는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA)에 배치되는 복수의 화소들(PX) 및 표시 영역(DA)에 배치되는 복수의 센서들(FX)을 포함할 수 있다. 복수의 화소들(PX) 및 복수의 센서들(FX)은 소정의 규칙을 갖고 배열될 수 있다. 예를 들어, 2 개의 화소들(PX) 및 하나의 센서(FX)가 제2 방향(DR2)으로 반복되어 배열될 수 있다. 또는, 하나의 화소(PX)와 하나의 센서(FX)가 제1 방향(DR1) 및 제2 방향(DR2)으로 각각 교대로 반복되어 배열될 수도 있다. 다만, 상기 배열 관계는 일 예일 뿐, 화소들(PX)과 센서들(FX)의 배열 관계는 다양하게 변형될 수 있다.
표시 패널(DP)은 스캔 라인들, 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 리드아웃라인들(RL1-RLn)을 더 포함한다. 스캔 라인들은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 및 기입 스캔 라인들(SWL1-SWLn)을 포함할 수 있다. 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 연장된다. 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 및 발광 제어 라인들(EML1-EMLn)은 제1 방향(DR1)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 제1 방향(DR1)로 연장되며, 제2 방향(DR2)으로 서로 이격되어 배열된다.
본 발명의 실시예에 따르면, 리드아웃라인들(RL1-RLn)은 표시 영역(DA) 내에서 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)으로 서로 이격되어 배열될 수 있다. 즉, 리드아웃라인들(RL1-RLn)은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 및 발광 제어 라인들(EML1-EMLn) 각각과 동일한 방향으로 연장될 수 있다.
리드아웃라인들(RL1-RLn)은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 및 발광 제어 라인들(EML1-EMLn)과 교차하지 않을 수 있다. 따라서, 표시 영역(DA) 내에서 리드아웃라인들(RL1-RLn)과 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 및 발광 제어 라인들(EML1-EMLn) 사이에 발생하는 커플링이 최소화될 수 있다. 즉, 리드아웃라인들(RL1-RLn)을 통해 전달되는 감지 신호에 발생하는 왜곡이 감소되거나, 제거될 수 있다. 그 결과, 표시 장치(DD, 도 1 참조)의 지문 센싱 성능이 향상될 수 있다.
복수의 화소들(PX)은 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인들(SWL1-SWLn), 발광 제어 라인들(EML1-EMLn), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 첫 번째 행의 화소들(PX)은 제1 초기화 스캔 라인(SIL1), 제1 보상 스캔 라인(SCL1), 제1 기입 스캔 라인(SWL1), 및 제2 기입 스캔 라인(SWL2)에 연결될 수 있다. 또한, n 번째 행의 화소들(PX)은 제n 초기화 스캔 라인(SILn), 제n 보상 스캔 라인(SCLn), 및 제n 기입 스캔 라인(SWLn), 및 제n+1 기입 스캔 라인(SWLn+1)에 연결될 수 있다.
복수의 센서들(FX)은 보상 스캔 라인들(SCL1-SCLn), 기입 스캔 라인(SWL1-SWLn) 및 리드아웃라인들(RL1-RLn)에 각각 전기적으로 연결된다. 복수의 센서들(FX) 각각은 2개의 스캔 라인에 전기적으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 첫 번째 행의 센서들(FX)은 제1 보상 스캔 라인(SCL1), 및 제2 기입 스캔 라인(SWL2)에 연결될 수 있다. 또한, n 번째 행의 센서들(FX)은 제n 보상 스캔 라인(SCLn) 및 제n+1 기입 스캔 라인(SWLn+1)에 연결될 수 있다.
스캔 드라이버(300)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 스캔 드라이버(300)는 구동 컨트롤러(100)로부터 제1 제어 신호(SCS)를 수신한다. 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 초기화 스캔 라인들(SIL1-SILn)로 초기화 스캔 신호들을 출력하고, 보상 스캔 라인들(SCL1-SCLn)로 보상 스캔 신호들을 출력한다. 또한, 스캔 드라이버(300)는 제1 제어 신호(SCS)에 응답해서 기입 스캔 라인들(SWL1-SWLn)로 기입 스캔 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)는 제1 및 제2 스캔 드라이버를 포함할 수 있다. 제1 스캔 드라이버는 초기화 스캔 신호들 및 보상 스캔 신호들을 출력할 수 있고, 제2 스캔 드라이버는 기입 스캔 신호들을 출력할 수 있다.
발광 드라이버(350)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 발광 드라이버(350)는 구동 컨트롤러(100)로부터 제2 제어 신호(ECS)를 수신한다. 발광 드라이버(350)는 제2 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다. 대안적으로, 스캔 드라이버(300)가 발광 제어 라인들(EML1-EMLn)에 연결될 수 있다. 이 경우, 스캔 드라이버(300)는 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다.
리드 아웃 회로(500)는 구동 컨트롤러(100)로부터 제4 제어 신호(RCS)를 수신한다. 리드 아웃 회로(500)는 제4 제어 신호(RCS)에 응답해서, 리드아웃라인들(RL1-RLn)로부터 감지 신호들을 수신할 수 있다. 리드 아웃 회로(500)는 리드아웃라인들(RL1-RLn)로부터 수신된 감지 신호들을 가공하고, 가공된 감지 신호들(S_FS)을 구동 컨트롤러(100)로 제공할 수 있다. 구동 컨트롤러(100)는 감지 신호들(S_FS)에 근거하여 생체 정보를 인식할 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 표시 패널(DP)은 화소들(PXR, PXB, PXG) 및 센서들(FX)을 포함한다. 화소들(PXR, PXB, PXG) 각각은 발광 소자(ED_R, ED_G, ED_B) 및 화소 구동 회로(PDC)를 포함한다. 센서들(FX) 각각은 광감지 소자(OPD) 및 센서 구동 회로(SDC)를 포함한다.
화소들(PXR, PXB, PXG) 및 센서들(FX)은 제1 방향(DR1)으로 번갈아 배치되고, 제2 방향(DR2)으로 번갈아 배치된다. 화소들(PXR, PXB, PXG)은 제1 컬러(예를 들면, 레드(R))의 광을 출력하는 발광 소자(이하, 제1 발광 소자(ED_R)라 함)를 포함하는 제1 화소들(PXR), 제2 컬러(예를 들면, 그린(G))의 광을 출력하는 발광 소자(이하, 제2 발광 소자(ED_G)라 함)를 포함하는 제2 화소들(PXG), 및 제3 컬러(예를 들면, 블루(B))의 광을 출력하는 발광 소자(이하, 제3 발광 소자(ED_B)라 함)를 포함하는 제3 화소들(PXB)을 포함한다.
도 4a에 도시된 바와 같이, 제1 및 제2 방향(DR1, DR2) 상에서, 제1 화소들(PXR) 및 제3 화소들(PXB)은 서로 교대로 반복되어 배치될 수 있다. 제2 화소들(PXG)은 제1 및 제2 방향(DR1, DR2)을 따라 배열될 수 있다.
제1 및 제2 방향(DR1, DR2) 상에서, 센서들(FX) 각각은 서로 인접하는 제1 화소(PXR) 및 제3 화소(PXB) 사이에 배치될 수 있다. 또한, 제1 및 제2 방향(DR1, DR2) 상에서, 센서들(FX) 각각은 두 개의 제2 화소들(PXG) 사이에 배치될 수 있다. 그러나, 화소들(PXR, PXB, PXG) 및 센서들(FX)의 배열 구조는 이에 한정되지 않는다.
도 4b에 도시된 바와 같이, 제1 방향(DR1) 상에서, 센서들(FX) 각각은 두 개의 제1 화소들(PXR) 사이, 두 개의 제2 화소들(PXG) 사이, 및 두 개의 제3 화소들(PXB) 사이에 배치될 수 있다. 또한, 제2 방향(DR2) 상에서, 센서들(FX) 각각은 서로 인접한 제1 화소(PXR)와 제3 화소(PXB)의 사이 그리고 두 개의 제2 화소들(PXG) 사이에 배치될 수 있다. 이외에도, 화소들(PXR, PXB, PXG) 및 센서들(FX)의 배열 구조는 다양하게 변형될 수 있다.
예를 들어, 제1 화소들(PXR)과 제3 화소들(PXB)은 서로 다른 열 또는 서로 다른 행에 배치될 수 있다. 제1 화소들(PXR)은 홀수번째 열에 배치되면, 제3 화소들(PXB)은 짝수번째 열에 배치될 수 있다. 제1 화소들(PXR)은 홀수번째 행에 배치되면, 제3 화소들(PXB)은 짝수번째 행에 배치될 수 있다. 이 경우, 제1 및 제2 방향(DR1, DR2) 상에서 서로 인접한 두 개의 제1 화소들(PXR) 사이에는 적어도 하나의 제2 화소(PXG) 및 적어도 하나의 센서(FX)가 배치될 수 있다. 또한, 제1 및 제2 방향(DR1, DR2) 상에서 서로 인접한 두 개의 제3 화소들(PXB) 사이에는 적어도 하나의 제2 화소(PXG) 및 적어도 하나의 센서(FX)가 배치될 수 있다.
도 4c에 도시된 바와 같이, 제1 및 제2 방향(DR1, DR2) 상에서, 제1 화소들(PXR) 및 제3 화소들(PXB)은 서로 교대로 반복되어 배치될 수 있다. 제2 화소들(PXG)은 제1 및 제2 방향(DR1, DR2)을 따라 배열될 수 있다. 제1 방향(DR1) 상에서, 센서들(FX) 각각은 두 개의 제2 화소들(PXG) 사이에 배치될 수 있고, 제2 방향(DR2) 상에서 서로 인접한 제1 화소(PXR)와 제3 화소(PXB) 사이에 배치될 수 있다. 구체적으로, 하나의 제1 화소(PXR), 두 개의 제2 화소(PXG) 및 하나의 제3 화소(PXB)로 구성된 단위 그룹 당 하나의 센서(FX)가 배치될 수 있다. 이외에도, 화소들(PXR, PXB, PXG) 및 센서들(FX)의 배열 구조는 다양하게 변형될 수 있다.
본 발명의 일 예로, 제1 발광 소자(ED_R)는 제2 발광 소자(ED_G)보다 큰 사이즈를 가질 수 있다. 또한, 제3 발광 소자(ED_B)는 제1 발광 소자(ED_R)보다 크거나 동일한 사이즈를 가질 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 예컨대, 본 발명의 다른 실시예에서 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)은 서로 동일한 사이즈를 가질 수도 있다.
또한, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각이 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다. 다른 일 예로, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)의 형상은 서로 상이할 수 있다. 즉, 제2 발광 소자(ED_G)는 원 형상을 갖고, 제1 및 제3 발광 소자들(ED_R, ED_B)은 사각 형상을 가질 수도 있다.
광감지 소자(OPD)는 제1 및 제3 발광 소자(ED_R, ED_B)보다 작은 사이즈를 가질 수 있다. 본 발명의 일 예로, 광감지 소자(OPD)는 제2 발광 소자(ED_G)보다 작거나 동일한 사이즈를 가질 수 있다. 그러나, 광감지 소자(OPD)의 사이즈는 이에 한정되지 않으며, 다양하게 변형하여 적용될 수 있다. 광감지 소자(OPD)는 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 광감지 소자(OPD)의 형상은 다각형, 원형, 타원형 등으로 다양하게 변형될 수 있다.
제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각은 대응하는 화소 구동 회로(PDC)와 전기적으로 연결된다. 화소 구동 회로(PDC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각에 연결된 화소 구동 회로들(PDC)은 동일한 회로 구성을 가질 수 있다.
광감지 소자(OPD)는 대응하는 센서 구동 회로(SDC)와 전기적으로 연결된다. 센서 구동 회로(SDC)는 복수의 트랜지스터들을 포함할 수 있다. 본 발명의 일 예로, 센서 구동 회로(SDC)와 화소 구동 회로(PDC)는 동일한 공정을 통해 동시에 형성될 수 있다. 또한, 스캔 드라이버(300)는 화소 구동 회로(PDC) 및 센서 구동 회로(SDC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
화소 구동 회로(PDC)는 전압 발생기(400)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 및 제2 초기화 전압들(VINT1, VINT2)을 수신한다. 센서 구동 회로(SDC)는 전압 발생기(400)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2) 중 적어도 하나를 수신할 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소 및 센서를 나타낸 회로도이다.
도 5에는 도 3에 도시된 복수의 화소들(PX) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 상기 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다. 또한, 도 5에는 도 3에 도시된 복수의 센서들(FX) 중 하나의 센서(FXij)의 등가 회로도가 예시적으로 도시된다. 복수의 센서들(FX) 각각은 동일한 회로 구조를 가지므로, 상기 센서(FXij)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다.
도 5를 참조하면, 화소(PXij)는 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(SIL1-SILn) 중 j번째 초기화 스캔 라인(SILj), 보상 스캔 라인들(SCL1-SCLn) 중 j번째 보상 스캔 라인(SCLj), 기입 스캔 라인들(SWL1-SWLn) 중 j번째 기입 스캔 라인(SWLj) 및, j+1번째 기입 스캔 라인(SWLj+1), 및 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된다.
화소(PXij)는 발광 소자(ED) 및 화소 구동 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있다.
화소 구동 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)로 각각 지칭될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 구동 게이트 전극과 연결되는 제3 트랜지스터(T3), 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다. 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 LTPS 트랜지스터일 수 있다.
본 발명에 따른 화소 구동 회로(PDC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 화소 구동 회로(PDC)는 하나의 예시에 불과하고 화소 구동 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다.
j번째 초기화 스캔 라인(SILj), j번째 보상 스캔 라인(SCLj), j번째 기입 스캔 라인(SWLj), j+1번째 기입 스캔 라인(SWLj+1) 및 j번째 발광 제어 라인(EMLj)은 각각 j번째 초기화 스캔 신호(SIj), j번째 보상 스캔 신호(SCj), j번째 기입 스캔 신호(SWj), j+1번째 기입 스캔 신호(SWj+1) 및 j번째 발광 제어 신호(EMj)를 화소(PXij)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 화소(PXij)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 3 참조)에 입력되는 영상 신호(RGB, 도 3 참조)에 대응하는 전압 레벨을 가질 수 있다.
제1 구동 전압 라인(VL1) 및 제2 구동 전압 라인(VL1, VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소(PXij)로 각각 전달할 수 있다. 또한, 제1 초기화 전압 라인(VL3) 및 제2 초기화 전압 라인(VL3, VL4)은 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 화소(PXij)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 스토리지 커패시터(Cst)의 일단과 연결된 제3 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 기입 스캔 라인(SWLj)과 연결된 제3 전극을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(SWLj)을 통해 전달받은 기입 스캔 신호(SWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, j번째 보상 스캔 라인(SCLj)과 연결된 제3 전극을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(SCLj)을 통해 전달받은 j번째 보상 스캔 신호(SCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제2 전극 및 j번째 초기화 스캔 라인(SILj)과 연결된 제3 전극을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(SILj)을 통해 전달받은 j번째 초기화 스캔 신호(SIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 제3 전극에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 애노드에 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 제3 전극을 포함한다.
제5 및 제6 트랜지스터들(T5, T6)은 j번째 발광 제어 라인(EMLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VINT2)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 j+1번째 기입 스캔 라인(SWLj+1)과 연결된 제3 전극을 포함한다. 제2 초기화 전압(VINT2)은 제1 초기화 전압(VINT1)보다 낮거나 같은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제1 및 제2 초기화 전압(VINT1, VINT2) 각각은 -3.5V의 전압을 가질 수 있다.
스토리지 커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 본 발명의 일 예로, 제2 구동 전압(ELVSS)은 제1 및 제2 초기화 전압들(VINT1, VINT2)보다 낮은 전압 레벨을 가질 수 있다.
j번째 초기화 스캔 신호(SIj)의 활성화 구간동안, j번째 초기화 스캔 라인(SILj)을 통해 하이 레벨의 j번째 초기화 스캔 신호(SIj)가 제공되면, 하이 레벨의 j번째 초기화 스캔 신호(SIj)에 응답해서 제4 트랜지스터(T4)가 턴-온된다. 제1 초기화 전압(VINT1)은 턴-온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 제3 전극에 전달되고, 제1 초기화 전압(VINT1)으로 제1 노드(N1)가 초기화된다. 따라서, j번째 초기화 스캔 신호(SIj)의 활성화 구간은 화소(PXij)의 초기화 구간일 수 있다.
다음, j번째 보상 스캔 신호(SCj)가 활성화되고, j번째 보상 스캔 신호(SCj)의 활성화 구간동안, j번째 보상 스캔 라인(SCLj)을 통해 하이 레벨의 j번째 보상 스캔 신호(SCj)가 공급되면 제3 트랜지스터(T3)가 턴-온된다. 제1 트랜지스터(T1)는 턴-온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다.
또한, j번째 보상 스캔 신호(SCj)의 활성화 구간 내에서 j번째 기입 스캔 신호(SWj)가 활성화된다. j번째 기입 스캔 신호(SWj)는 활성화 구간동안 로우 레벨을 갖는다. j번째 기입 스캔 신호(SWj)의 활성화 구간동안, 로우 레벨의 j번째 기입 스캔 신호(SWj)에 의해 제2 트랜지스터(T2)가 턴-온된다. 그러면, i번째 데이터 라인(DLi)으로부터 공급된 i번째 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압("Di-Vth")이 제1 트랜지스터(T1)의 제3 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 제3 전극의 전위는 보상 전압("Di-Vth")이 될 수 있다.
스토리지 커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압("Di-Vth")이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다. 여기서, j번째 보상 스캔 신호(SCj)의 하이 레벨 구간은 화소(PXij)의 보상 구간으로 지칭될 수 있다.
한편, j번째 보상 스캔 신호(SCj)의 활성화 구간 내에서 j+1번째 기입 스캔 신호(SWj+1)가 활성화된다. j+1번째 기입 스캔 신호(SWj+1)의 활성화 구간 동안, 제7 트랜지스터(T7)는 턴-온된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 소자(ED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 일 실시예에 따른 화소(PXij) 내 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 발광 소자(ED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들어 10pA 이하의 전류)가 발광 소자(ED)에 전달되어 블랙 휘도의 영상으로 표현된다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 제7 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 발광 소자(ED)의 발광 전류(Ied)는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 제7 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다.
다음, j번째 발광 제어 라인(EMLj)으로부터 공급되는 j번째 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 및 제6 트랜지스터들(T5, T6)이 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 제3 전극의 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 소자(ED)에 공급되어 발광 소자(ED)에 전류(Ied)가 흐른다.
도 5를 참조하면, 센서(FXij)는 리드아웃라인(RL), j번째 보상 스캔 라인(SCLj) 및 j+1번째 기입 스캔 라인(SWLj+1)에 접속된다. 상기 센서(FXij)는 제2 구동 전압 라인(VL2)에 더 접속될 수 있다.
센서(FXij)는 광감지 소자(OPD) 및 센서 구동 회로(SDC)를 포함한다. 광감지 소자(OPD)는 포토 다이오드일 수 있다. 본 발명의 일 예로, 광감지 소자(OPD)는 광전 변환층으로 유기 물질을 포함하는 유기 포토 다이오드일 수 있다. 광감지 소자(OPD)의 애노드는 제1 센싱 노드(SN1)에 연결되고, 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
센서 구동 회로(SDC)는 3개의 트랜지스터들(ST1-ST3)을 포함한다. 3개의 트랜지스터들(ST1-ST3)은 각각 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)일 수 있다. 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 적어도 하나는 산화물 반도체 트랜지스터일 수 있다. 본 발명의 일 예로, 리셋 트랜지스터(ST1)는 산화물 반도체 트랜지스터이고, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 LTPS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 적어도 리셋 트랜지스터(ST1) 및 출력 트랜지스터(ST3)가 산화물 반도체 트랜지스터일 수 있고, 증폭 트랜지스터(ST2)는 산화물 반도체 트랜지스터 또는 LTPS 트랜지스터일 수 있다.
또한, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부는 P-타입 트랜지스터일 수 있고, 일부는 N-타입 트랜지스터일 수 있다. 본 발명의 일 예로, 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 PMOS 트랜지스터일 수 있고, 리셋 트랜지스터(ST1)는 NMOS 트랜지스터일 수 있다. 그러나, 이에 한정되는 것은 아니고, 리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)가 모두 N-타입 트랜지스터이거나, 모두 P-타입 트랜지스터일 수도 있다.
리셋 트랜지스터(ST1), 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3) 중 일부(예를 들어, 리셋 트랜지스터(ST1)는 화소(PXij)의 제3 및 제4 트랜지스터(T3, T4)와 동일한 타입의 트랜지스터일 수 있다. 증폭 트랜지스터(ST2) 및 출력 트랜지스터(ST3)는 화소(PXij)의 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1, T2, T5, T6, T7)과 동일한 타입의 트랜지스터일 수 있다.
본 발명에 따른 센서 구동 회로(SDC)의 회로 구성은 도 5에 제한되지 않는다. 도 5에 도시된 센서 구동 회로(SDC)는 하나의 예시에 불과하고 센서 구동 회로(SDC)의 구성은 변형되어 실시될 수 있다.
리셋 트랜지스터(ST1)는 리셋 신호(RST)을 수신하는 제1 전극, 제1 센싱 노드(SN1)와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함한다. 리셋 트랜지스터(ST1)는 리셋 제어 신호에 응답해서 제1 센싱 노드(SN1)의 전위를 리셋 신호(RST)로 리셋시킬 수 있다. 리셋 제어 신호는 j번째 보상 스캔 라인(SCLj)을 통해 공급되는 j번째 보상 스캔 신호(SCj)일 수 있다. 즉, 리셋 트랜지스터(ST1)는 j번째 보상 스캔 라인(SCLj)으로부터 공급된 j번째 보상 스캔 신호(SCj)를 리셋 제어 신호로써 수신할 수 있다. 본 발명의 일 예로, 리셋 신호(RST)은 적어도 j번째 보상 스캔 신호(SCj)의 활성화 구간 동안 제2 구동 전압(ELVSS)보다 낮은 전압 레벨을 갖는 신호일 수 있다.
리셋 트랜지스터(ST1)는 직렬 연결된 복수의 서브 리셋 트랜지스터를 포함할 수 있다. 예를 들어, 리셋 트랜지스터(ST1)는 두 개의 서브 리셋 트랜지스터(이하, 제1 및 제2 서브 리셋 트랜지스터라 함)를 포함할 수 있다. 이 경우, 제1 서브 리셋 트랜지스터의 제3 전극 및 제2 서브 리셋 트랜지스터의 제3 전극은 j번째 보상 스캔 라인(SCLj)에 연결된다. 또한, 제1 서브 리셋 트랜지스터의 제2 전극과 제2 서브 리셋 트랜지스터의 제1 전극은 서로 전기적으로 연결될 수 있다. 또한 제1 서브 리셋 트랜지스터의 제1 전극으로 리셋 신호(RST)가 인가되며, 제2 서브 리셋 트랜지스터의 제2 전극은 제1 센싱 노드(SN1)와 전기적으로 연결될 수 있다. 그러나, 서브 리셋 트랜지스터의 개수는 이에 한정되지 않고, 다양하게 변형될 수 있다.
증폭 트랜지스터(ST2)는 센싱 구동 전압(SLVD)을 수신하는 제1 전극, 제2 센싱 노드(SN2)와 연결된 제2 전극 및 제1 센싱 노드(SN1)와 연결된 제3 전극을 포함한다. 증폭 트랜지스터(ST2)는 제1 센싱 노드(SN1)의 전위에 따라 턴 온되어 제2 센싱 노드(SN2)로 센싱 구동 전압(SLVD)을 인가할 수 있다. 본 발명의 일 예로, 센싱 구동 전압(SLVD)은 제1 구동 전압(ELVDD), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2) 중 하나일 수 있다. 센싱 구동 전압(SLVD)이 제1 구동 전압(ELVDD)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 구동 전압 라인(VL1)에 전기적으로 연결될 수 있다. 센싱 구동 전압(SLVD)이 제1 초기화 전압(VINT1)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제1 초기화 전압 라인(VL3)에 전기적으로 연결될 수 있고, 센싱 구동 전압(SLVD)이 제2 초기화 전압(VINT2)인 경우, 증폭 트랜지스터(ST2)의 제1 전극은 제2 초기화 전압 라인(VL4)에 전기적으로 연결될 수 있다.
출력 트랜지스터(ST3)는 제2 센싱 노드(SN2)와 연결된 제1 전극, 리드아웃라인(RL)과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함한다. 출력 트랜지스터(ST3)는 출력 제어 신호에 응답해서 감지 신호(FSj)를 리드아웃라인(RL)으로 전달할 수 있다. 출력 제어 신호는 j+1번째 기입 스캔 라인(SWLj+1)을 통해 공급되는 j+1번째 기입 스캔 신호(SWj+1)일 수 있다. 즉, 출력 트랜지스터(ST3)는 j+1번째 기입 스캔 라인(SWLj+1)으로부터 j+1번째 기입 스캔 신호(SWj+1)를 출력 제어 신호로써 수신할 수 있다.
도 6는 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 단면도이고, 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 발광 소자 및 광감지 소자를 나타낸 단면도이다.
도 6 및 도 7a를 참조하면, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP_CL), 소자층(DP_ED), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BL)은 회로층(DP_CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BL)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BL)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(BL)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(BL)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BL)은 제1 합성 수지층, 다층 또는 단층 구조의 중간층, 상기 중간층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 중간층은 베이스 배리어층이라 지칭될 수 있다. 상기 중간층은 실리콘 옥사이드(SiOx)층 및 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 상기 중간층은실리콘 옥사이드층, 실리콘 나이트라이드층, 실리콘옥시나이트라이드층, 및 아몰퍼스 실리콘층 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "--" 계 수지는 "--" 의 작용기를 포함하는 것을 의미한다.베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 이하, 버퍼층(BFL) 상에 직접 배치된 반도체 패턴은 제1 반도체 패턴으로 정의된다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다.
도 6은 버퍼층(BFL) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 화소(PXij, 도 5 참조)의 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
도 6에 도시된 것과 같이, 제1 트랜지스터(T1)의 제1 전극(S1), 채널부(A1), 제2 전극(D1)이 제1 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 채널부(A1)로부터 서로 반대 방향으로 연장된다.
도 6에는 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(CSL)은 평면 상에서 제6 트랜지스터(T6, 도 5 참조)의 제2 전극에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BF) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP_CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 제3 전극(G1)은 제1 절연층(10) 위에 배치된다. 제3 전극(G1)은 제1 도전 패턴의 일부일 수 있다. 제1 트랜지스터(T1)의 제3 전극(G1)은 제1 트랜지스터(T1)의 채널부(A1)와 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 제1 트랜지스터(T1)의 제3 전극(G1)은 마스크 기능 할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 제1 트랜지스터(T1)의 제3 전극(G1)을 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 상부 전극(UE)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
본 발명의 일 실시예에서 제2 절연층(20)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 상부 전극(UE)이 배치된다. 상부 전극(UE)은 제2 절연층(20)으로부터 절연패턴을 형성하는 마스크 역할을 할 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널부)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
도 6에 도시된 것과 같이, 제3 트랜지스터(T3)의 제1 전극(S3), 채널부(A3) 및 제2 전극(D3)이 제2 반도체 패턴으로부터 형성된다. 제1 전극(S3) 및 제2 전극(D3)은 금속 산화물 반도체로부터 환원된 금속을 포함한다. 제1 전극(S3) 및 제2 전극(D3)은 제2 반도체 패턴의 상면으로부터 소정의 두께를 갖고, 상기 환원된 금속을 포함하는 금속층을 포함할 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제3 트랜지스터(T3)의 제3 전극(G3)은 제4 절연층(40) 위에 배치될 수 있다. 제3 전극(G3)은 제3 도전 패턴의 일부일 수 있다. 제3 트랜지스터(T3)의 제3 전극(G3)은 제3 트랜지스터(T3)의 채널부(A3)와 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 제3 트랜지스터(T3)의 제3 전극(G3)은 마스크로 기능할 수 있다.
본 발명의 일 실시예에서 제4 절연층(40)은 절연패턴으로 대체될 수 있다. 절연패턴 상에 제3 트랜지스터(T3)의 제3 전극(G3)이 배치된다. 본 실시예에서 제3 전극(G3)은 절연패턴과 평면상에서 동일한 형상을 가질 수 있다. 본 실시예에서 설명의 편의상 1개의 제3 전극(G3)을 도시하였으나, 제3 트랜지스터(T3)는 2개의 제3 전극을 포함할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 제3 트랜지스터(T3)의 제3 전극(G3)을 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제5 절연층(50)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제5 절연층(50)은 교번하게 적층된 복수 개의 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.
별도로 도시하지 않았으나, 제4 트랜지스터(T4, 도 5 참조)의 제1 전극 및 제2 전극은 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)과 동일한 공정을 통해서 형성될 수 있다. 또한, 센서(FXij, 도 5 참조)의 리셋 트랜지스터(ST1, 도 5 참조)의 제1 및 제2 전극, 출력 트랜지스터(ST3, 도 5 참조)의 제1 및 제2 전극은 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)과 동일한 공정을 통해서 동시에 형성될 수 있다.
제1 연결 전극(CNE10)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE10)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60)을 관통하는 컨택홀(CH-60)을 통해 제1 연결 전극(CNE10)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE20)을 커버할 수 있다.
제6 절연층(60), 및 제7 절연층(70) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 및 제7 절연층(70) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
소자층(DP_ED)은 발광 소자(ED) 및 화소 정의막(PDL)을 포함한다. 발광 소자(ED)는 애노드(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드(CE)를 포함할 수 있다.
애노드(AE)는 제7 절연층(70) 위에 배치될 수 있다. 애노드(AE)는 제7 절연층(70)을 관통하는 컨택홀(CH-70)을 통해 제2 연결 전극(CNE20)과 연결될 수 있다. 애노드(AE)는 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 애노드(AE)는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 애노드(AE)는 ITO/Ag/ITO로 구비될 수 있다.
화소 정의막(PDL)은 제7 절연층(70) 위에 배치될 수 있다. 일 실시예에서, 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 아닐린 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 청색 유기 물질과 흑색 유기 물질이 혼합되어 형성된 것일 수 있다. 화소 정의막(PDL)은 발액성 유기물을 더 포함할 수 있다.
화소 정의막(PDL)의 개구부(OP)는 발광 소자(ED)의 애노드(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 발광 영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 3 참조)은 표시 패널(DP, 도 3 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 발광 소자(ED)의 캐소드(CE)가 배치된다. 전자 제어층(ECL) 및 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 봉지층(TFE)이 배치된다. 봉지층(TFE)은 복수 개의 화소들(PX)을 커버할 수 있다. 본 실시예에서 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 표시 패널(DP)은 캐소드(CE)를 직접 커버하는 캡핑층이 더 포함할 수 있다. 본 발명의 일 실시예에서 발광 소자(ED)의 적층 구조는 도 6에 도시된 구조에서 상하 반전된 구조를 가질 수도 있다.
도 7a 및 도 7b를 참조하면, 소자층(DP_CL) 상에 제1 전극층이 배치된다. 제1 전극층 위로 화소 정의막(PDL)이 형성된다. 제1 전극층은 제1 내지 제3 애노드들(AE1, AE2, AE3)을 포함할 수 있다. 화소 정의막(PDL)의 제1 내지 제3 개구부들(OP1, OP2, OP3)은 제1 내지 제3 애노드들(AE1, AE2, AE3)의 적어도 일부분을 각각 노출시킨다. 도 7a에 도시된 바와 같이, 표시 패널(DP)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)과 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 인접한 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B)을 포함할 수 있다. 각 비발광 영역(NPXA-R, NPXA-G, NPXA-B)은 대응하는 발광 영역(PXA-R, PXA-G, PXA-B)을 에워쌀 수 있다. 본 실시예에서, 제1 발광 영역(PXA-R)은 제1 개구부(OP1)에 의해 노출된 제1 애노드(AE1)의 일부 영역에 대응하게 정의된다. 제2 발광 영역(PXA-G)은 제2 개구부(OP2)에 의해 노출된 제2 애노드(AE2)의 일부 영역에 대응하게 정의된다. 제3 발광 영역(PXA-B)은 제3 개구부(OP3)에 의해 노출된 제3 애노드(AE3)의 일부 영역에 대응하게 정의된다. 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 사이에는 비화소 영역(NPA)이 정의될 수 있다.
제1 전극층 상에는 발광층이 배치될 수 있다. 발광층은 제1 내지 제3 발광층들(EML1, EML2, EML3)을 포함할 수 있다. 제1 내지 제3 발광층들(EML1, EML2, EML3)은 제1 내지 제3 개구부들(OP1, OP2, OP3)에 각각 대응하는 영역에 배치될 수 있다. 제1 내지 제3 발광층들(EML1, EML2, EML3)은 제1 내지 제3 화소들(PX-R, PX-G, PX-B)(도 4a 참조)에 각각 분리되어 형성될 수 있다. 제1 내지 제3 발광층들(EML1-EML3) 각각은 유기물질 및/또는 무기물질을 포함할 수 있다. 제1 내지 제3 발광층(EML1-EML3)은 소정의 유색 컬러광을 생성할 수 있다. 예를 들어, 제1 발광층(EML1)은 적색 광을 생성하고, 제2 발광층(EML2)은 녹색 광을 생성하며, 제3 발광층(EML3)은 청색 광을 생성할 수 있다.
본 실시예에서 패터닝된 제1 내지 제3 발광층(EML1-EML3)을 예시적으로 도시하였으나, 하나의 발광층이 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B)에 공통적으로 배치될 수 있다. 이때, 발광층은 백색 광 또는 청색 광을 생성할 수도 있다. 또한, 발광층은 탠덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
제1 내지 제3 발광층(EML1-EML3) 각각은 발광 물질로 저분자 유기물 또는 고분자 유기물을 포함할 수 있다. 또는, 제1 내지 제3 발광층(EML1-EML3) 각각은 발광 물질로 양자점(Quantum Dot) 물질을 포함할 수 있다. 양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
발광층 상에 제2 전극층이 배치된다. 제2 전극층은 제1 내지 제3 캐소드들(CE1, CE2, CE3)을 포함할 수 있다. 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 서로 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 서로 일체의 형상을 가질 수 있다. 이 경우, 제1 내지 제3 캐소드들(CE1, CE2, CE3)은 제1 내지 제3 발광 영역들(PXA-R, PXA-G, PXA-B), 제1 내지 제3 비발광 영역들(NPXA-R, NPXA-G, NPXA-B) 및 비화소 영역(NPA)에 공통적으로 배치될 수 있다.
소자층(DP_ED)은 광감지 소자들(OPD)을 더 포함할 수 있다. 광감지 소자들(OPD) 각각은 포토 다이오드일 수 있다. 화소 정의막(PDL)은 광감지 소자들(OPD)에 대응하여 제공되는 제4 개구부(OP4)를 더 포함할 수 있다.
광감지 소자들(OPD) 각각은 제4 애노드(AE4), 광전 변환층(ORL) 및 제4 캐소드(CE4)를 포함할 수 있다. 제4 애노드(AE4)는 제1 전극층과 동일층 상에 배치될 수 있다. 즉, 제4 애노드(AE4)는 소자층(DP_CL) 상에 배치되고, 제1 내지 제3 애노드(AE-AE3)와 동일 공정을 통해 동시에 형성될 수 있다.
화소 정의막(PDL)의 제4 개구부(OP4)는 제4 애노드(AE4)의 적어도 일부분을 노출시킨다. 광전 변환층(ORL)은 제4 개구부(OP4)에 의해 노출된 제4 애노드(AE4) 상에 배치된다. 광전 변환층(ORL)은 유기 포토 센싱 물질을 포함할 수 있다. 제4 캐소드(CE4)는 광전 변환층(ORL) 상에 배치될 수 있다. 제4 캐소드(CE4)는 제1 내지 제3 캐소드(CE1-CE3)와 동일 공정을 통해 동시에 형성될 수 있다. 본 발명의 일 예로, 제4 캐소드(CE4)는 제1 내지 제3 캐소드(CE1-CE3)와 일체의 형상을 가질 수 있다.
제4 애노드(AE4) 및 제4 캐소드(CE4) 각각은 전기적 신호를 수신할 수 있다. 제4 캐소드(CE4)는 제4 애노드(AE4)와 상이한 신호를 수신할 수 있다. 따라서, 제4 애노드(AE4)와 제4 캐소드(CE4) 사이에는 소정의 전계가 형성될 수 있다. 광전 변환층(ORL)은 센서로 입사되는 광에 대응하는 전기적 신호를 생성한다. 광전 변환층(ORL)은 입사되는 광의 에너지를 흡수하여 전하를 생성할 수 있다. 예를 들어, 광전 변환층(ORL)은 광 민감성 반도체 물질을 포함할 수 있다.
광전 변환층(ORL)에 생성된 전하는 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이의 전계를 변화시킨다. 광감지 소자들(OPD)에 광이 입사되는지 여부, 광감지 소자들(OPD)에 입사되는 광의 양, 및 세기에 따라 광전 변환층(ORL)에 생성되는 전하의 양이 달라질 수 있다. 이에 따라, 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이에 형성된 전계가 달라질 수 있다. 본 발명에 따른 광감지 소자들(OPD)은 제4 애노드(AE4) 및 제4 캐소드(CE4) 사이의 전계의 변화를 통해 사용자의 지문 정보를 획득할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 광감지 소자들(OPD) 각각은 광전 변환층(ORL)을 활성층으로 하는 포토 트랜지스터를 포함할 수도 있다. 이때, 광감지 소자들(OPD) 각각은 포토 트랜지스터에 흐르는 전류량을 감지하여 지문 정보를 획득할 수 있다. 본 발명의 일 실시예에 따른 광감지 소자들(OPD) 각각은 광량의 변화에 대응하여 전기적 신호를 생성할 수 있는 다양한 광전 변환 소자를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
소자층(DP_ED) 위로는 봉지층(TFE)이 배치된다. 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 제1 내지 제3 발광 소자(ED_R, ED_G, ED_B) 및 광감지 소자(OPD)를 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 제1 내지 제3 발광 소자(ED_R, ED_G, ED_B) 및 광감지 소자(OPD)를 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
표시 장치(DD)는 표시 패널(DP) 상에 배치된 입력 감지층(ISL) 및 입력 감지층(ISL) 상에 배치된 반사 방지층(CFL)을 더 포함할 수 있다.
입력 감지층(ISL)은 봉지층(TFE) 상에 직접 배치될 수 있다. 입력 감지층(ISL)은 센서층, 센서, 또는 입력 감지 패널로 지칭될 수 있다. 입력 감지층(ISL)은 베이스층(BIL), 제1 도전층(ICL1), 절연층(IL), 제2 도전층(ICL2), 및 보호층(PL)을 포함할 수 있다.
베이스층(BIL)은 표시 패널(DP) 위에 직접 배치될 수 있다. 베이스층(BIL)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(BIL)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(BIL)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(ICL1)은 베이스층(BIL) 위에 배치될 수 있다. 도 7a 및 도 7b에서는 제1 도전층(ICL1)이 베이스층(BIL) 위에 직접 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 입력 감지층(ISL)의 베이스층(BIL)은 생략될 수 있고, 제1 도전층(ICL1)은 봉지층(TFE) 위에 직접 배치될 수도 있다. 절연층(IL)은 제1 도전층(ICL1)을 커버하며, 베이스층(BIL) 위에 배치될 수 있다. 제2 도전층(ICL2)은 절연층(IL) 상에 배치된다. 입력 감지층(ISL)이 제1 및 제2 도전층(ICL1, ICL2)을 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 입력 감지층(ISL)은 제1 및 제2 도전층들(ICL1, ICL2) 중 하나 만을 포함할 수 있다.
제2 도전층(ICL2) 위에는 보호층(PL)이 배치될 수 있다. 보호층(PL)은 유기 절연 물질을 포함할 수 있다. 보호층(PL)은 수분/산소로부터 제1 및 제2 도전층들(ICL1, ICL2)을 보호하고, 이물질로부터 제1 및 제2 도전층들(ICL1, ICL2)을 보호하는 역할을 할 수 있다.
입력 감지층(ISL) 상에는 반사 방지층(CFL)이 배치될 수 있다. 반사 방지층(CFL)은 보호층(PL) 상에 직접 배치될 수 있다. 반사 방지층(CFL)은 제1 컬러 필터(CF_R), 제2 컬러 필터(CF_G), 및 제3 컬러 필터(CF_B)를 포함할 수 있다. 제1 컬러 필터(CF_R)는 제1 색을 갖고, 제2 컬러 필터(CF_G)는 제2 색을 갖고, 제3 컬러 필터(CF_B)는 제3 색을 갖는다. 본 발명의 일 예로, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
반사 방지층(CFL)은 더미 컬러 필터(DCF)를 더 포함할 수 있다. 본 발명의 일 예로, 광전 변환층(ORL)이 배치되는 영역을 센싱 영역(SA)으로 정의하고, 센싱 영역(SA)의 주변을 비센싱 영역(NSA)으로 정의할 때, 더미 컬러 필터(DCF)는 센싱 영역(SA)에 대응하도록 배치될 수 있다. 더미 컬러 필터(DCF)는 센싱 영역(SA) 및 비센싱 영역(NSA)과 중첩할 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제1 내지 제3 컬러 필터(CF_R, CF_G, CF_B) 중 하나와 동일한 색을 가질 수 있다. 본 발명의 일 예로, 더미 컬러 필터(DCF)는 제2 컬러 필터(CF_G)와 동일하게 녹색을 가질 수 있다.
반사 방지층(CFL)은 블랙 매트릭스(BM)를 더 포함할 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에 대응하여 배치될 수 있다. 블랙 매트릭스(BM)는 비화소 영역(NPA)에서 제1 및 제2 도전층(ICL1, ICL2)과 중첩하도록 배치될 수 있다. 본 발명의 일 예로, 블랙 매트릭스(BM)는 비화소 영역(NPA), 제1 내지 제3 비발광 영역(NPXA-G, NPXA-B, NPXA-R)과 중첩할 수 있다. 블랙 매트릭스(BM)는 제1 내지 제3 발광 영역(PXA-R, PXR-G, PXA-B)과 비중첩할 수 있다.
반사 방지층(CFL)은 오버 코팅층(OCL)을 더 포함할 수 있다. 오버 코팅층(OCL)은 유기 절연 물질을 포함할 수 있다. 오버 코팅층(OCL)은 제1 내지 제3 컬러 필터들(CF_R, CF_G, CF_B) 사이의 단차를 제거할 수 있을 정도의 두께로 제공될 수 있다. 오버 코팅층(OCL)은 소정의 두께를 가지고 반사 방지층(CFL)의 상부면을 평탄화시킬 수 있는 물질이라면 특별히 제한되지 않고 포함할 수 있으며, 예를 들어, 아크릴레이트 계열의 유기물을 포함할 수 있다.
도 7b를 참조하면, 표시 장치(DD, 도 1 참조)가 동작하면, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각은 광을 출력할 수 있다. 제1 발광 소자들(ED_R)은 제1 광을 출력하고, 제2 발광 소자들(ED_G)은 제2 광을 출력하며, 제3 발광 소자들(ED_B)은 제3 광을 출력한다. 여기서, 제1 광(Lr1)은 적색 파장대의 광일 수 있고, 제2 광(Lg1)은 녹색 파장대의 광일 수 있으며, 제3 광은 청색 파장대의 광일 수 있다.
본 발명의 일 예로, 광감지 소자들(OPD) 각각은 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 중 특정 발광 소자들(예를 들어, 제2 발광 소자들(ED_G))로부터 광을 수신할 수 있다. 즉, 광감지 소자들(OPD) 각각은 제2 발광 소자들(ED_G)로부터 출력되는 제2 광(Lg1)이 사용자의 지문에 의해 반사된 제2 반사광(Lg2)을 수신할 수 있다. 제2 광(Lg1) 및 제2 반사광(Lg2)은 녹색 파장대의 광일 수 있다. 광감지 소자들(OPD)의 상부에는 더미 컬러 필터(DCF)가 배치된다. 더미 컬러 필터(DCF)는 녹색을 가질 수 있다. 따라서, 제2 반사광(Lg2)은 더미 컬러 필터(DCF)를 통과하여 광감지 소자들(OPD)로 입사될 수 있다.
한편, 제2 및 제3 발광 소자들(ED_R, ED_B)로부터 출력되는 제2 및 제3 광들 역시 사용자의 손(US_F)에 의해 반사될 수 있다. 예를 들어, 제1 발광 소자들(ED_R)로부터 출력되는 제1 광(Lr1)이 사용자의 손(US_F)에 의해 반사된 광을 제1 반사광(Lr2)으로 정의할 때, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하고 흡수될 수 있다. 따라서, 제1 반사광(Lr2)은 더미 컬러 필터(DCF)를 통과하지 못하여 광감지 소자들(OPD)로 입사될 수 없다. 이와 마찬가지로 제3 광이 사용자의 손(US_F)에 의해 반사되더라도 더미 컬러 필터(DCF)에 의해 흡수될 수 있다. 따라서, 광감지 소자들(OPD)에는 제2 반사광(Lg2) 만이 제공될 수 있다.
도 8a 내지 도 8g는 도 5의 화소 구동 회로 및 센서 구동 회로를 구성하는 도전패턴들을 층 별로 도시한 평면도들이다.
도 8a 내지 도 8g를 참조하면, 평면 상에서 도전 패턴들 및 반도체 패턴들 각각은 소정의 규칙으로 반복 배열된 구조를 가질 수 있다. 도 8a 내지 도 8g에서는 화소 구동 회로들의 일부분, 및 센서 구동 회로의 일부분의 평면도들이 도시되었다. 제1 부분(PDC1p)과 제2 부분(PDC2p)은 서로 대칭되는 구조를 가질 수 있고, 제1 부분(PDC1p)과 제2 부분(PDC2p)은 화소 구동 회로들을 구성할 수 있다. 제3 부분(SDCp)은 센서 구동 회로들을 구성할 수 있다.
도 8a 내지 도 8g에서는 서로 대칭 구조를 갖는 제1 부분(PDC1p)과 제2 부분(PDC2p)를 예시적으로 도시하였으나, 제1 부분(PDC1p)과 동일한 구조가 연속적으로 반복되거나, 제2 부분(PDC2p)과 동일한 구조가 연속적으로 반복될 수도 있다. 또한, 도 8a 내지 도 8g에 도시된 제1 부분(PDC1p), 제2 부분(PDC2p), 및 제3 부분(SDCp)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복하여 배열될 수 있다. 다만, 이에 특별히 제한되는 것은 아니다.
도 6 및 도 8a를 참조하면, 제1 반도체 패턴(1100)이 도시된다. 제1 반도체 패턴(1100)은 버퍼층(BFL)과 제1 절연층(10) 사이에 배치될 수 있다. 제1 반도체 패턴(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(1100)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
제1 반도체 패턴(1100)은 제1 및 제2 부분들(PDC1p, PDC2p)에 포함된 제1 반도체 부분(1110), 및 제3 부분(SDCp)에 포함된 제2 반도체 부분(1120)으로 구분될 수 있다.
도 6 및 도 8b를 참조하면, 제1 절연층(10) 위에 제1 도전 패턴(1200)이 배치될 수 있다. 제1 도전 패턴(1200)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 도전 패턴(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제1 도전 패턴(1200)은 제1 게이트 배선(1210), 제1 게이트 전극(1220), 및 제2 게이트 배선(1230)을 포함할 수 있다.
제1 게이트 배선(1210)은 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 배선(1210)은 도 5의 j번째 기입 스캔 라인(SWLj)에 대응된다. 제1 게이트 배선(1210)은 제1 반도체 부분(1110)과 함께 제2 트랜지스터(T2)를 구성할 수 있다. 예를 들어, j번째 기입 스캔 신호(SWj, 도 5 참조)는 제1 게이트 배선(1210)으로 제공될 수 있다. 또한, 제1 게이트 배선(1210)은 제1 반도체 부분(1110)과 함께 제7 트랜지스터(T7-1)을 구성할 수 있다. 예를 들어, 도 11b에 도시된 제2 트랜지스터(T2)는 j번째 열의 화소 구동 회로에 포함된다면, 도 11b에 도시된 제7 트랜지스터(T7-1)는 j-1번째 열의 화소 구동 회로에 포함될 수 있다. 따라서,
제1 게이트 배선(1210)은 제2 반도체 부분(1120)과 함께 출력 트랜지스터(ST3)를 구성할 수 있다. 출력 트랜지스터(ST3)는 j-1번째 열의 센서 구동 회로에 포함될 수 있다.
제1 게이트 전극(1220)은 섬(island) 형상으로 배치될 수 있다. 제1 게이트 전극(1220)은 제1 반도체 패턴(1100)과 함께 제1 트랜지스터(T1)를 구성할 수 있다. 제1 게이트 전극(1220)은 도 6에 도시된 제1 트랜지스터(T1)의 제3 전극(G1)에 대응될 수 있다.
제2 게이트 배선(1230)은 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 배선(1230)은 도 5의 j번째 발광 제어 라인(EMLj)에 대응될 수 있다. 제2 게이트 배선(1230)은 제1 반도체 패턴(1100)과 함께 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다. 예를 들어, j번째 발광 제어 신호(EMj)는 제2 게이트 배선(1230)으로 제공될 수 있다.
제2 게이트 전극(1240)은 섬(island) 형상으로 배치될 수 있다. 제2 게이트 전극(1240)은 제1 반도체 패턴(1100)과 함께 증폭 트랜지스터(ST2)를 구성할 수 있다.
도 6 및 도 8c를 참조하면, 제2 절연층(20)은 제1 도전 패턴(1200)을 커버하며, 제1 절연층(10) 위에 배치될 수 있다. 제2 도전 패턴(1300)은 제2 절연층(20) 위에 배치될 수 있다. 제2 도전 패턴(1300)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다.
제2 도전 패턴(1300)은 제3 게이트 배선(1310), 제4 게이트 배선(1320), 스토리지 커패시터 전극(1330), 및 제1 초기화 전압선(1340)을 포함할 수 있다.
제3 게이트 배선(1310)은 제2 방향(DR2)으로 연장될 수 있다. 제3 게이트 배선(1310)은 j번째 보상 스캔 라인(SCLj, 도 5 참조)에 대응될 수 있다. 제4 게이트 배선(1320)은 제2 방향(DR2)으로 연장될 수 있다. 제4 게이트 배선(1320)은 번째 초기화 스캔 라인(SILj, 도 4 참조)에 대응될 수 있다. 스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 중첩하며, 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 함께 스토리지 커패시터(Cst, 도 5 참조)를 구성할 수 있다. 스토리지 커패시터 전극(1330)은 상부 전극(UE)에 대응될 수 있다. 구동 전압(ELVDD, 도 5 참조)은 스토리지 커패시터 전극(1330)으로 제공될 수 있다. 또한, 스토리지 커패시터 전극(1330)에는 스토리지 커패시터 전극(1330)을 관통하는 개구(1330-OP)가 형성될 수 있으며, 제1 게이트 전극(1220)은 상기 홀을 통해 노출될 수 있다.
제1 초기화 전압선(1340)은 제2 방향(DR2)으로 연장될 수 있다. 제1 초기화 전압선(1340)은 제1 초기화 전압 라인(VL3)에 대응될 수 있다. 제1 초기화 전압(VINT1, 도 4 참조)은 제1 초기화 전압선(1340)을 통해 제공될 수 있다.
도 6 및 도 8d를 참조하면, 제3 절연층(30)은 제2 도전 패턴(1300)을 커버하며, 제2 절연층(20) 위에 배치될 수 있다. 제2 반도체 패턴(1400)은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴(1400)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(1400)은 제1 반도체 패턴(1100)과 다른 층에 배치되고, 제1 반도체 패턴(1100)과 중첩하지 않을 수 있다.
제2 반도체 패턴(1400)은 제1 및 제2 부분들(PDC1p, PDC2p)에 포함된 제3 반도체 부분(1410), 및 제3 부분(SDCp)에 포함된 제4 반도체 부분(1420)으로 구분될 수 있다.
도 6 및 도 8e를 참조하면, 제4 절연층(40)은 제2 반도체 패턴(1400)을 커버하며 제3 절연층(30) 위에 배치될 수 있다. 제3 도전 패턴(1500)은 제4 절연층(40) 위에 배치될 수 있다. 제3 도전 패턴(1500)은 금속, 합금, 도전 금속 산화물, 또는 투명 도전 물질 등을 포함할 수 있다.
제3 도전 패턴(1500)은 제5 게이트 배선(1510), 제6 게이트 배선(1520), 및 제1 전달 패턴(1530)을 포함할 수 있다.
제5 게이트 배선(1510)은 제2 방향(DR2)으로 연장될 수 있다. 제5 게이트 배선(1510)은 제3 게이트 배선(1310) 및 제3 반도체 부분(1410)과 중첩할 수 있다. 일부 실시예에서, 제5 게이트 배선(1510)은 제3 게이트 배선(1310)과 콘택을 통해 접촉할 수 있다. j번째 보상 스캔 신호(SCj)는 제5 게이트 배선(1510)으로 제공될 수 있다. 제3 게이트 배선(1310), 제3 반도체 부분(1410), 및 제5 게이트 배선(1510)은 제3 트랜지스터(T3)를 구성할 수 있다. 예를 들어, 제3 게이트 배선(1310)은 제3 트랜지스터(T3)의 백-게이트 전극에 대응하고, 제5 게이트 배선(1510)은 제3 트랜지스터(T3)의 게이트 전극과 대응할 수 있다.
제5 게이트 배선(1510)은 제4 반도체 부분(1420)과 함께 리셋 트랜지스터(ST1)를 구성할 수 있다.
제6 게이트 배선(1520)은 제4 게이트 배선(1320) 및 제2 반도체 패턴(1400)과 중첩할 수 있다. 제6 게이트 배선(1520)은 제4 게이트 배선(1320)과 전기적으로 연결될 수 있다. j번째 초기화 스캔 신호(SIj)는 제6 게이트 배선(1520)으로 제공될 수 있다. 제4 게이트 배선(1320), 제6 게이트 배선(1520) 및 제4 반도체 부분(1420)은 제4 트랜지스터(T4)를 구성할 수 있다. 예를 들어, 제4 게이트 배선(1320)은 제4 트랜지스터(T4)의 백-게이트 전극에 대응하고, 제6 게이트 배선(1520)은 제4 트랜지스터(T4)의 게이트 전극에 대응할 수 있다.
제1 전달 패턴(1530)은 스토리지 커패시터 전극(1330)의 개구(1330-OP)를 통해 노출된 제1 게이트 전극(1220)과 접촉할 수 있다. 제1 전달 패턴(1530)은 제1 초기화 전압(VINT1, 도 4 참조)을 제1 게이트 전극(1220)으로 전달할 수 있다.
도 6 및 도 8f를 참조하면, 제5 절연층(50)은 제3 도전 패턴(1500)의 적어도 일부를 커버하며, 제4 절연층(40) 위에 배치될 수 있다. 제4 도전 패턴(1600)은 제5 절연층(50) 위에 배치될 수 있다. 제4 도전 패턴(1600)은 예를 들어, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제4 도전 패턴(1600)은 제2 초기화 전압선(1610), 제2 전달 패턴(1620), 제3 전달 패턴(1630), 제4 전달 패턴(1640), 제5 전달 패턴(1650), 제6 전달 패턴(1660), 제7 전달 패턴(1670), 제8 전달 패턴(1610R), 제9 전달 패턴(1620R), 제10 전달 패턴(1630R), 제11 전달 패턴(1640R), 및 신호 전달선(1650R)을 포함할 수 있다.
제2 초기화 전압선(1610)은 제2 방향(DR2)으로 연장될 수 있다. 제2 초기화 전압선(1610)은 제2 초기화 전압 라인(VL4, 도 5 참조)에 대응될 수 있다. 제2 초기화 전압(VINT2)은 제2 초기화 전압선(1610)을 통해 제공될 수 있다.
제2 전달 패턴(1620)은 제1 반도체 부분(1110)과 접촉할 수 있다. 데이터 신호(Di, 도 5 참조)는 제2 전달 패턴(1620)을 통해 제1 반도체 부분(1110)으로 전달될 수 있다.
제3 전달 패턴(1630)은 일측 및 타측에 각각 형성된 콘택부를 통해 제3 반도체 부분(1410) 및 제1 전달 패턴(1530)과 접촉할 수 있다. 제1 초기화 전압(VINT1)은 제2 반도체 패턴(1400), 제3 전달 패턴(1630) 및 제1 전달 패턴(1530)을 통해 제1 게이트 전극(1220)으로 전달될 수 있다.
제4 전달 패턴(1640)은 일측 및 타측에 각각 형성된 콘택부들을 통해 제3 반도체 부분(1410) 및 제1 반도체 부분(1110)과 접촉할 수 있다. 제4 전달 패턴(1640)은 통해 제3 반도체 부분(1410) 및 제1 반도체 부분(1110)을 전기적으로 연결시킬 수 있다.
제5 전달 패턴(1650)은 컨택부를 통해 제1 반도체 부분(1110)과 접촉할 수 있다. 제5 전달 패턴(1650)은 제1 반도체 부분(1110)으로부터 구동 전류 또는 제2 초기화 전압(VINT2, 도 5 참조)를 발광 소자(ED, 도 5 참조)로 전달할 수 있다.
제6 전달 패턴(1660)은 일측 및 타측에 각각 형성된 콘택부들을 통해 제1 반도체 부분(1110) 및 스토리지 커패시터 전극(1330)과 접촉할 수 있다. 구동 전압(ELVDD, 도 5 참조)은 제6 전달 패턴(1660)을 통해 제1 반도체 부분(1110)으로 전달될 수 있다.
제7 전달 패턴(1670)은 콘택부들을 통해 제3 반도체 부분(1410) 및 제1 초기화 전압선(1340)과 접촉할 수 있다. 따라서, 제1 초기화 전압(VINT1)은 제4 트랜지스터(T4)로 전달될 수 있다.
제8 전달 패턴(1610R)은 제4 반도체 부분(1420)에 접촉할 수 있다. 센싱 구동 전압(SLVD, 도 5 참조)이 제2 초기화 전압(VINT2)인 경우, 제8 전달 패턴(1610R)은 제1 초기화 전압선(1340)에 연결될 수 있다. 증폭 트랜지스터(ST2)는 제8 전달 패턴(1610R)을 통해 센싱 구동 전압(SLVD, 도 5 참조)을 수신할 수 있다.
제9 전달 패턴(1620R)은 일측 및 타측에 각각 형성된 컨택부들을 통해 제4 반도체 부분(1420) 및 제2 게이트 전극(1240)과 접촉할 수 있다. 리셋 트랜지스터(ST1)와 증폭 트랜지스터(ST2)는 제9 전달 패턴(1620R)에 의해 연결될 수 있다.
제10 전달 패턴(1630R)은 일측 및 타측에 각각 형성된 컨택부들을 통해 제4 반도체 부분(1420) 및 제4 게이트 배선(1320)에 연결될 수 있다. 제4 게이트 배선(1320)은 번째 초기화 스캔 라인(SILj)에 대응될 수 있다. 리셋 트랜지스터(ST1)는 제10 전달 패턴(1630R)을 통해 j번째 초기화 스캔 신호(SIj)를 리셋 신호(RST)로써 수신할 수 있다.
제11 전달 패턴(1640R)은 컨택부를 통해 제1 반도체 패턴(1100)에 접촉할 수 있다. 예를 들어, 제11 전달 패턴(1640R)은 출력 트랜지스터(ST3)에 연결될 수 있다.
신호 전달선(1650R)은 제2 방향(DR2)을 따라 연장될 수 있다. 신호 전달선(1650R)은 리드아웃라인(RL, 도 5 참조)에 대응될 수 있다. 구체적으로, 신호 전달선(1650R)은 표시 영역(DA, 도 1 참조)에 배치된 리드아웃라인(RL)의 일부분에 대응될 수 있다. 신호 전달선(1650R)은 앞서 설명된 게이트 배선들(1210, 1230, 1310, 1320, 1510, 1520)과 동일한 방향을 따라 연장할 수 있다. 표시 영역(DA) 내에서 신호 전달선(1650R)은 게이트 배선들(1210, 1230, 1310, 1320, 1510, 1520)과 교차하지 않을 수 있다. 따라서, 신호 전달선(1650R)과 게이트 배선들(1210, 1230, 1310, 1320, 1510, 1520) 사이에 발생하는 커플링이 최소화될 수 있다. 그 결과, 신호 전달선(1650R)을 통해 전달되는 감지 신호에 발생하는 왜곡이 감소되거나, 제거될 수 있다. 그 결과, 표시 장치(DD, 도 1 참조)의 지문 센싱 성능이 향상될 수 있다.
도 6 및 도 8g를 참조하면, 제6 절연층(60)은 제4 도전 패턴(1600)의 적어도 일부를 커버하며, 제5 절연층(50) 위에 배치될 수 있다. 제5 도전 패턴(1700)은 제6 절연층(60) 위에 배치될 수 있다. 제5 도전 패턴(1700)은 예를 들어, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제5 도전 패턴(1700)은 연결 패턴(1710R)을 포함할 수 있다. 도시되지 않았으나, 제5 도전 패턴(1700)은 표시 패널(DP)에 포함된 신호선들 중 일부를 더 포함할 수 있다. 예를 들어, 제5 도전 패턴(1700)은 데이터 라인들을 더 포함할 수 있다.
연결 패턴(1710R)은 일측 및 타측에 각각 형성된 컨택부들을 통해 제11 전달 패턴(1640R) 및 신호 전달선(1650R)에 연결될 수 있다. 출력 트랜지스터(ST3)는 출력 제어 신호에 응답해서 감지 신호를 출력하고, 감지 신호는 제11 전달 패턴(1640R) 및 연결 패턴(1710R)을 통해 신호 전달선(1650R)으로 전달될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 9를 참조하면, 표시 패널(DP)은 제1 방향(DR1)을 따라 정의된 제1 패널 영역(AA1), 벤딩 영역(BA), 및 제2 패널 영역(AA2)을 포함할 수 있다. 제2 패널 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(NDA)의 일부 영역일 수 있다. 벤딩 영역(BA)은 제1 패널 영역(AA1)과 제2 패널 영역(AA2) 사이에 배치된다.
제2 방향(DR2)과 나란한 벤딩 영역(BA)의 폭 및 제2 패널 영역(AA2)의 폭(또는 길이)은 제2 방향(DR2)과 나란한 제1 패널 영역(AA1)의 폭(또는 길이)보다 작을 수 있다. 벤딩축 방향의 길이가 짧은 영역은 좀 더 쉽게 벤딩될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 패널 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC)은 패드들(PD)에 전기적으로 연결될 수 있다. 도 3에 도시된 데이터 드라이버(200) 및 리드 아웃 회로(500)는 구동칩(DIC)에 내장될 수 있다. 도 3에 도시된 스캔 드라이버(300) 및 발광 드라이버(350)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다.
도 9에는 복수의 센서들(FX) 및 리드아웃라인들(RLx, RLy)이 도시되었다. 리드아웃라인들(RLx, RLy)은 제1 리드아웃라인들(RLx) 및 제2 리드아웃라인들(RLy)을 포함할 수 있다. 제1 리드아웃라인들(RLx) 각각은 제1 리드아웃부분(RLh1) 및 제2 리드아웃부분(RLv1)을 포함할 수 있다. 제2 리드아웃라인들(RLy)은 제3 리드아웃부분(RLh2) 및 제4 리드아웃부분(RLv2)을 포함할 수 있다.
제1 리드아웃부분(RLh1) 및 제3 리드아웃부분(RLh2) 각각은 표시 영역(DA)으로부터 비표시 영역(NDA)을 향해 제2 방향(DR2)을 따라 연장될 수 있다. 제2 리드아웃부분(RLv1) 및 제4 리드아웃부분(RLv2)은 비표시 영역(NDA)에 배치되며, 제2 리드아웃부분(RLv1) 및 제4 리드아웃부분(RLv2) 각각의 일부분은 제1 방향(DR1)을 따라 연장할 수 있다.
제2 리드아웃부분(RLv1)과 제4 리드아웃부분(RLv2)은 표시 영역(DA)을 사이에 두고 이격될 수 있다. 제2 리드아웃부분(RLv1)과 제4 리드아웃부분(RLv2)이 표시 영역(DA)을 사이에 두고 이격된 경우, 제2 리드아웃부분(RLv1)과 제4 리드아웃부분(RLv2)이 표시 영역(DA)의 일측에 배치된 경우보다, 비표시 영역(NDA)의 면적이 감소될 수 있다.
한 행에 배치된 복수의 센서들(FX)은 하나의 리드아웃부분(RLh1 또는 RLh2)에 전기적으로 연결될 수 있다. 이 경우, 리드 아웃 회로(500, 도 3 참조)는 하나의 리드아웃라인(RLx 또는 RLy)으로부터 수신된 감지 신호들의 시간(또는 타이밍)을 고려하여 감지 신호을 근거로 지문 이미지를 생성할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 일 실시예에서, 동일한 열에 배치된 복수의 센서들(FX)은 동일한 제2 리드아웃부분(RLv1 또는 RLv2)에 연결될 수 있다. 이 경우, 동일한 행에 배열된 복수의 센서들(FX)은 서로 다른 리드아웃라인들(RLh1)에 연결될 수 있다.
제1 리드아웃부분(RLh1) 및 제3 리드아웃부분(RLh2)은 도 5에 도시된 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 및 기입 스캔 라인들(SWL1-SWLn)과 비중첩할 수 있다. 따라서, 초기화 스캔 라인들(SIL1-SILn), 보상 스캔 라인들(SCL1-SCLn), 및 기입 스캔 라인들(SWL1-SWLn)에 의해 제1 리드아웃부분(RLh1) 및 제3 리드아웃부분(RLh2) 각각에 발생하는 커플링이 최소화될 수 있다. 따라서, 제1 리드아웃부분(RLh1) 및 제3 리드아웃부분(RLh2)을 통해 전달되는 감지 신호에 발생하는 왜곡이 감소되거나 제거될 수 있다. 그 결과, 표시 장치(DD, 도 1 참조)의 지문 센싱 성능이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 10을 참조하면, 복수의 센서들(FX) 및 리드아웃라인들(RLxa)이 도시되었다. 리드아웃라인들(RLxa) 각각은 제1 리드아웃부분(RLha) 및 제2 리드아웃부분(RLva)을 포함할 수 있다. 제1 리드아웃부분(RLha) 각각은 표시 영역(DA)으로부터 비표시 영역(NDA)을 향해 제2 방향(DR2)을 따라 연장될 수 있다. 제2 리드아웃부분(RLva)은 비표시 영역(NDA)에 배치되며, 제2 리드아웃부분(RLva)의 일부분은 제1 방향(DR1)을 따라 연장할 수 있다.
도 11은 도 9에 도시된 I-I'을 따라 절단한 부분을 개략적으로 도시한 단면도이다.
도 6 및 도 11을 참조하면, 제1 리드아웃부분(RLh1) 및 제2 리드아웃부분(RLv1)은 서로 다른 층 상에 배치될 수 있다. 예를 들어, 제1 리드아웃부분(RLh1)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있다. 제1 리드아웃부분(RLh1)은 도 8f에 도시된 신호 전달선(1650R)에 대응될 수 있다. 제2 리드아웃부분(RLv1)은 제6 절연층(60) 위에 배치될 수 있다. 제2 리드아웃부분(RLv1)는 제5 도전 패턴(1700, 도 8g 참조)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제2 리드아웃부분(RLv1)은 제6 절연층(60)을 관통하여, 제1 리드아웃부분(RLh1)에 접촉할 수 있다.
도 12는 도 9에 도시된 I-I'을 따라 절단한 부분을 포함하는 단면을 개략적으로 도시한 도면이다.
도 6, 도 7a, 및 도 12를 참조하면, 제1 리드아웃부분(RLh1-1) 및 제2 리드아웃부분(RLv1-1)은 서로 다른 층 상에 배치될 수 있다. 예를 들어, 제1 리드아웃부분(RLh1-1)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있다. 제1 리드아웃부분(RLh1-1)은 도 8f에 도시된 신호 전달선(1650R)에 대응될 수 있다.
제2 리드아웃부분(RLv1-1)은 입력 감지층(ISL)에 포함될 수 있다. 예를 들어, 제2 리드아웃부분(RLv1-1)은 입력 감지층(ISL)의 제1 도전층(ICL1) 또는 제2 도전층(ICL2)에 포함될 수 있다.
제1 리드아웃부분(RLh1-1)과 제2 리드아웃부분(RLv1-1)을 연결하기 위한 연결 전극(RL-CN)은 제6 절연층(60) 위에 배치될 수 있다. 연결 전극(RL-CN)은 제5 도전 패턴(1700, 도 8g 참조)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 연결 전극(RL-CN)은 제6 절연층(60)을 관통하여, 제1 리드아웃부분(RLh1-1)에 접촉할 수 있다. 제2 리드아웃부분(RLv1-1)은 봉지층(TFE)을 관통하여 연결 전극(RL-CN)에 접촉할 수 있다.
도 12에서는 비표시 영역(NDA)에서 제6 절연층(60)과 봉지층(TFE)이 접촉한 구조를 예로 들어 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제6 절연층(60)과 봉지층(TFE) 사이에 다른 절연층, 예를 들어, 제7 절연층(70)이 더 배치될 수도 있다.
리드아웃라인들(RL1-RLn, 도 3 참조)의 제2 리드아웃부분들은 모두 제5 도전 패턴(1700, 도 8g 참조)과 동일한 층 상에 배치되거나, 제1 도전층(ICL1)에 포함되거나, 제2 도전층(ICL2)에 포함될 수 있다. 또는, 리드아웃라인들(RL1-RLn, 도 3 참조)의 제2 리드아웃부분들 중 일부 제2 리드아웃부분들은 제5 도전 패턴(1700, 도 8g 참조)과 동일한 층 상에 배치되고, 다른 일부는 제1 도전층(ICL1)에 포함되고, 또 다른 일부는 제2 도전층(ICL2)에 포함될 수 있다. 또는, 리드아웃라인들(RL1-RLn, 도 3 참조)의 제2 리드아웃부분들 각각은 제5 도전 패턴(1700, 도 8g 참조)과 동일한 층, 제1 도전층(ICL1) 또는 제2 도전층(ICL2)에 포함될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
PX: 화소 FX: 센서
ED: 발광 소자 PDC: 화소 구동 회로
OPD: 광감지 소자 SDC: 센서 구동 회로
RL: 리드아웃라인

Claims (20)

  1. 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고,
    상기 표시 패널은,
    상기 표시 영역에 배치되며 발광 소자 및 상기 발광 소자에 전기적으로 연결된 화소 구동 회로를 포함하는 화소;
    상기 표시 영역에 배치되며 광감지 소자 및 상기 광감지 소자에 전기적으로 연결된 센서 구동 회로를 포함하는 센서;
    상기 화소와 전기적으로 연결되며 제1 방향을 따라 연장된 데이터 라인;
    상기 화소와 전기적으로 연결되며 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 스캔 라인; 및
    상기 센서와 전기적으로 연결되며, 상기 표시 영역 내에서 상기 제2 방향을 따라 연장된 리드아웃라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역에서, 상기 리드아웃라인은 상기 스캔 라인과 비중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 리드아웃라인은 상기 표시 영역에서 상기 비표시 영역을 향해 상기 제2 방향을 따라 연장하는 제1 리드아웃부분 및 상기 비표시 영역에서 상기 제1 리드아웃부분으로부터 상기 제1 방향을 따라 연장하는 제2 리드아웃부분을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 리드아웃부분과 상기 제2 리드아웃부분은 서로 다른 층 상에 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 표시 패널 위에 배치되며 제1 도전층 및 제2 도전층을 포함하는 입력 감지층을 더 포함하고, 상기 리드아웃라인의 일부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함된 표시 장치.
  6. 제5 항에 있어서,
    상기 리드아웃라인은 상기 표시 영역에서 상기 비표시 영역을 향해 상기 제2 방향을 따라 연장하는 제1 리드아웃부분 및 상기 비표시 영역에서 상기 제1 리드아웃부분으로부터 상기 제1 방향을 따라 연장하는 제2 리드아웃부분을 포함하고, 상기 제2 리드아웃부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함된 표시 장치.
  7. 제6 항에 있어서,
    상기 표시 패널은 상기 제1 리드아웃부분과 상기 제2 리드아웃부분에 접속된 연결 전극을 더 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 센서 구동 회로는,
    리셋 신호를 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터;
    센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터; 및
    상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 표시 패널은 상기 출력 트랜지스터와 상기 리드아웃라인을 전기적으로 연결하는 연결 패턴을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 연결 패턴은 상기 제1 방향을 따라 연장하며, 상기 연결 패턴은 상기 제1 리드아웃부분과 상이한 층 상에 배치된 표시 장치.
  11. 제9 항에 있어서,
    상기 연결 패턴은 상기 제2 리드아웃부분과 동일한 층 상에 배치된 표시 장치.
  12. 제1 항에 있어서,
    상기 스캔 라인은 복수로 제공되며, 상기 복수의 스캔 라인들은 상기 화소와 연결된 초기화 스캔 라인, 보상 스캔 라인, 및 기입 스캔 라인을 포함하고, 상기 리드아웃라인은 상기 초기화 스캔 라인, 상기 보상 스캔 라인, 및 상기 기입 스캔 라인 각각과 비중첩하는 표시 장치.
  13. 제1 항에 있어서,
    상기 화소 구동 회로는,
    제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터;
    상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터;
    제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스터; 및
    제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 표시 영역에 배치된 상기 리드아웃라인의 일부분은 상기 제2 초기화 전압 라인과 동일한 층 상에 배치된 표시 장치.
  15. 표시 영역 및 비표시 영역이 정의된 표시 패널을 포함하고,
    상기 표시 패널은,
    상기 표시 영역에 배치되며 발광 소자 및 상기 발광 소자에 전기적으로 연결된 화소 구동 회로를 포함하는 화소;
    상기 표시 영역에 배치되며 광감지 소자 및 상기 광감지 소자에 전기적으로 연결된 센서 구동 회로를 포함하는 센서; 및
    상기 센서와 전기적으로 연결되며, 상기 표시 영역과 중첩하는 제1 리드아웃부분 및 상기 비표시 영역과 중첩하는 제2 리드아웃부분을 포함하는 리드아웃라인을 포함하고,
    상기 제1 리드아웃부분과 상기 제2 리드아웃부분은 각각 서로 다른 방향을 따라 연장하고, 상기 제1 리드아웃부분과 상기 제2 리드아웃 부분은 서로 다른 층 상에 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 패널은
    상기 화소와 전기적으로 연결되며 상기 제1 리드아웃부분의 연장 방향과 동일한 방향을 따라 연장하는 스캔 라인; 및
    상기 화소와 전기적으로 연결되며 상기 제2 리드아웃부분의 연장 방향과 동일한 방향을 따라 연장하는 데이터 라인을 더 포함하고, 상기 제1 리드아웃부분은 상기 스캔 라인과 비중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 화소 구동 회로는,
    제1 구동 전압을 수신하는 제1 구동 전압 라인과 상기 발광 소자 사이에 접속된 제1 트랜지스터;
    상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속된 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 제1 노드 사이에 접속되고, 제1 스캔 신호를 수신하는 제3 트랜지스터;
    제1 초기화 전압이 인가되는 제1 초기화 전압 라인과 상기 제1 노드 사이에 접속되고, 제2 스캔 신호를 수신하는 제4 트랜지스터; 및
    제2 초기화 전압이 인가되는 제2 초기화 전압 라인과 상기 발광 소자의 애노드 사이에 접속되고, 제3 스캔 신호를 수신하는 제5 트랜지스터를 포함하고, 상기 제1 리드아웃부분은 상기 제2 초기화 전압 라인과 동일한 층 상에 배치된 표시 장치.
  18. 제15 항에 있어서,
    상기 표시 패널 위에 배치되며 제1 도전층 및 제2 도전층을 포함하는 입력 감지층을 더 포함하고, 상기 제2 리드아웃부분은 상기 제1 도전층 또는 상기 제2 도전층에 포함된 표시 장치.
  19. 제15 항에 있어서,
    상기 센서 구동 회로는,
    리셋 신호를 수신하는 제1 전극, 제1 센싱 노드와 연결된 제2 전극 및 리셋 제어 신호를 수신하는 제3 전극을 포함하는 리셋 트랜지스터;
    센싱 구동 전압을 수신하는 제1 전극, 제2 센싱 노드와 연결된 제2 전극 및 상기 제1 센싱 노드와 연결된 제3 전극을 포함하는 증폭 트랜지스터; 및
    상기 제2 센싱 노드와 연결된 제1 전극, 상기 리드아웃라인과 연결된 제2 전극 및 출력 제어 신호를 수신하는 제3 전극을 포함하는 출력 트랜지스터를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 표시 패널은 상기 출력 트랜지스터와 상기 리드아웃라인을 전기적으로 연결하는 연결 패턴을 더 포함하고, 상기 연결 패턴은 상기 제1 리드아웃부분의 연장 방향과 상이한 방향을 따라 연장하며, 상기 연결 패턴은 상기 제1 리드아웃부분과 상이한 층 상에 배치된 표시 장치.
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