JP2001510650A - データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） - Google Patents

Abstract

(57)【要約】 ２次元または多次元のセル装置（例えばＦＰＧＡ，ＤＰＧＡ，ＤＦＰ等）を有するコンフィギュレーション化可能なモジュールをダイナミックに再コンフィギュレーション化するための方法に対して、１つまたは複数の制御部と１つまたは複数のコンフィギュレーションメモリとから成る１つまたは複数のスイッチング・テーブルがモジュールに集積されているか、またはモジュールに接続される。その際コンフィギュレーション語をスイッチング・テーブルから１つのモジュールまたは複数のモジュールの１つのコンフィギュレーション化可能なエレメントまたは複数のコンフィギュレーション化可能なエレメントに伝送し、該コンフィギュレーション語は有効なコンフィギュレーションを調整設定する。１つのモジュールまたは複数のモジュールのロードロジックまたは複数のコンフィギュレーション化可能なエレメントはデータを１つまたは複数のスイッチング・テーブルの１つまたは複数のコンフィギュレーションメモリに書き込むことができる。１つまたは複数のスイッチング・テーブルの制御部が個別エントリを命令として識別しかつ該命令を実行することができる；制御部は更に種々異なったイベントを識別しかつ区別することができかつこれに基づいて定義された動作を実施することができる。制御部はイベントまたはイベントの組み合わせの到来に対する応答として、１つまたは複数の位置ポインタを動かしかつ、制御部に対する命令ではなくて、コンフィギュレーションデータが扱われている場合には、該コンフィギュレーションデータを、該コンフィギュレーションデータに指示されているコンフィギュレーション化可能なエレメントに送出する。制御部は１つまたは複数の応答を１つまたは複数のロードロジックに送出することができ、その際１つのロードロジックまたは複数のロードロジックは該１つの信号または複数の信号を識別しかつ評価することができかつロードロジックはデータを１つまたは複数のスイッチング・テーブルのコンフィギュレーションメモリに伝送する。

Description

【発明の詳細な説明】 データフロープロセッサ（ＤＦＰ）の自動的なダイナミックアンロード方法並び に２次元または３次元のプログラミング可能なセルストラクチャを有するモジュ ール（ＦＰＧＡ，ＤＰＧＡ等） 発明の背景 従来の技術 今日使用されているプログラミング可能なモジュール（ＤＦＰ＝DatenfluBpro zessoren，ＦＰＧＡ＝Field Programmable Gate Arrays）は２つの異なった形式 においてプログラミングすることができる： １．１回限り、即ちプログラミング後、コンフィギュレーションをもはや変更す ることはできない。従って、モジュールのすべてのコンフィギュレーション化さ れたエレメントは、使用されている時間間隔全体にわたって同じ機能を実施する 。 ２．作動中、即ち、コンフィギュレーションは、モジュールの組み込み後、コン フィギュレーションファイルのロードによって、使用のスタート開始時に変更す ることができる。大抵のモジュール（殊に、ＦＰＧＡモジュール）は、作動期間 中、これ以上は再コンフィギュレーションは行われない。再コンフィギュレーシ ョン化可能なモジュールでは、再コンフィギュレーションを行う期間のデータの 引き続く処理は大抵は可能ではなくかつ所要時間は著しく大きすぎる。 プログラミング可能なモジュールには、ハードウェアインタフェースによって モジュールのコンフィギュレーションデータがロードされる。この過程は緩慢で かつ大抵、コンフィギュレーションデータがファイルされている外部メモリに対 して、制限された帯域幅に基づいて、数百ミリ秒を必要とする。その後、プログ ラミング可能なモジュールは、コンフィギュレーションファイルにおいて記述さ れているような所望の／プログラミングされた機能において使用されるようにな る。コンフィギュレーションは、任意の長さの特有のビットパターンをモジュー ルのコンフィギュレーション化可能なエレメントにエントリすることによって生 じる。コンフィギュレーション化可能なエレメントは、例えば、すべての種類の ＲＡＭセル、マルチプレクサ、ネットワークのためのエレメントまたはＡＬＵ（ ＝Arithmetic Logic Unit:プロセッサの中央機能ブロック）とすることができる 。コンフィギュレーション語は、このようなエレメントに記憶されるので、エレ メントはコンフィギュレーション語によって調整設定されたそのコンフィギュレ ーションを作動の時間期間にわたって維持する。 問題 現存する方法および手法には一連の問題がある。これらは次のようなものであ る： １．ＤＦＴ（ドイツ連邦共和国特許出願公開第４４１６８８１号公報参照）また はＦＰＧＡにおけるコンフィギュレーションを変更しようとするとき、コンフィ ギュレーションの非常に小さな部分しか変更すべきでない場合でも、コンフィギ ュレーションファイル全体をプログラミングすべきモジュールに伝送することが いつでも必要である。 ２．新しいコンフィギュレーションのロードの期間、モジュールはデータを引き 続き処理できないまたはできたとしても非常に制限されている。 ３．モジュール当たりのコンフィギュレーション化可能なエレメントの数がます ます大きくなることによって（殊に、ＦＰＧＡモジュールにおいて）、これらモ ジュールのコンフィギュレーションファイルは同様にますます大きくなる（この 間に、数百キロバイトのデータ）。それ故に、大きなモジュールにコンフィギュ レーションを行うことは非常に長い時間がかかりかつこのために実行時間中の再 コンフィギュレーション化はしばしば不可能になりまたはモジュールの動作が妨 げられる。 ４．実行時にモジュールを部分コンフィギュレーション化する場合、いつも、中 央のロジック・エンティテ ィが利用される。このエンティティを介してすべての再コンフィギュレーション 化が管理される。このために、非常に高い交信および同期コストがかかることに なる。 発明による改良 本発明によってプログラミング可能なモジュールの再コンフィギュレーション 化が著しく高速に可能である。本発明により、プログラミング可能なモジュール の種々様々なコンフィギュレーションの、実行時でのフレキシブルな利用が可能 になり、しかもこの場合プログラミング可能なモジュールの動作能力が妨げられ ることもないし、停止されることもない。モジュールのコンフィギュレーション の変更は同時に実施され、従って、状況によっては、別のコンフィギュレーショ ンデータを伝送する必要なしに、非常に高速に行うことができるようになってい る。この方法は、あらゆる種類の、コンフィギュレーション化可能なモジュール のコンフィギュレーション化可能なエレメントに対して、並びにあらゆる種類の コンフィギュレーションデータに対して、モジュール内部でこれらがどんな目的 のために定められているかに無関係に、使用することができる。本発明によって 、従来のモジュールのスタチックな制限を取り除きかつ既存のコンフィギュレー ション可能なエレメントの利用度の改善を実現するこ とができる。一時メモリを導入することによって、同一のデータを介して多数の 種々様々な機能を実施することができる。詳細および特別な実施例、並びに本発 明のバスシステムの特徴は従属請求項の対象である。 発明の説明 発明の概観、要約 プログラミング可能なモジュールには、多数のリングメモリが存在している。 それは、独自のアドレス制御部を有しているメモリである。このアドレス制御部 は。それがメモリの終わりに達したとき、その始めにおいて更に作動するので、 これによりリングが生じる。このリングメモリは、書き込みかつ読み出しながら 、コンフィギュレーションレジスタ、即ち、コンフィギュレーションすべきエレ メントの、コンフィギュレーションデータを受け取る回路にアクセスすることが できる。この種のリングメモリは所定数のエントリを有し、これらエントリは、 ドイツ連邦共和国特許出願公聞第４４１６８８１号公報に記載されているように 、ロードロジックによって、コンフィギュレーションデータがロードされる。そ の際エントリの構成は、そのデータフォーマットがリングメモリに接続されてい るコンフィギュレーション化可能な単数または複数のエレメントに相応しかつ有 効なコンフィギュレーションの調整設定を実現するように選択されている。 更に、読み出し位置ポインタが存在し、これは。リングメモリのエントリの１ つを実読み出しエントリとして選択する。読み出し位置ポインタは、リングメモ リ内の任意の位置／エントリに対する制御によって移動させることができる。更 に、書き込み位置ポインタが存在し、これは。リングメモリのエントリの１つを 実書き込みエントリとして選択する。書き込み位置ポインタは、リングメモリ内 の任意の位置／エントリに対する制御によって移動させることができる。 実行時に、このリングメモリを介して、コンフィギュレーション語をコンフィ ギュレーションすべきエレメントに伝送して、データを中央のロジックによって 管理または伝送する必要なしに、再コンフィギュレーションを実施することがで きる。複数のリングメモリの使用によって、数多くのコンフィギュレーション化 可能なエレメントを同時に再コンフィギュレーション化することができる。 リングメモリはコンフィギュレーション化可能なセルの完全な制御によって複 数のコンフィギュレーションモード間で切り替わることができるので、これはス イッチング・テーブルと称される。 発明の詳細な説明 プログラミング可能なモジュールまたはこのモジュールに接続されている外部 に、多数のリングメモリが 存在している。単数または複数のリングメモリに対応して、これらリングメモリ を制御する１つまたは複数の制御部が設けられている。これら制御部は、ドイツ 連邦共和国特許出願公開第４４１６８８１号公報に記載されているロードロジッ クの部分である。リングメモリは、１つまたは多数のコンフィギュレーション化 可能なモジュールのコンフィギュレーション化すべきエレメントに対するコンフ ィギュレーション語を含んでおり、その際コンフィギュレーション化可能なエレ メントは、明らかに、機能群のネットワーク化のためにも用いられかつ従来技術 の、バス構造を相互接続するためのクロスバー回路またはマルチプレクサとする ことができる。 リングメモリおよびリングメモリの制御部は、ハードウェアに直接に具体化実 現することができるが、またはコンフィギュレーションを行うことができるモジ ュール（例えばＦＰＧＡ）の１つまたは複数のコンフィギュレーションを行うこ とができるセルのコンフィギュレーション化によって漸く生じるようにすること もできる。 リングメモリとして、従来技術のリングメモリを使用することができる。殊に 、次のような特性を有するリングメモリおよび／または制御部を使用することが できる： １．この特性において、全部のエントリは利用されず 、かつリングメモリの読み出しおよび／または書き込み位置ポインタがリングメ モリの始めまたは終わりにセットされる位置を指示するための能力を有している 特性。これは例えば、命令語（ＳＴＯＰ，ＧＯＴＯ等）、スタート位置およびス トップ位置を記憶するカウンタまたはレジスタによって具体化実現される。 ２．リングメモリの、独立したセクションにおける切り離しを可能にしかつリン グメモリの制御部を、例えば後で説明するイベントを介して、該制御部がこれら セクションの１つにおいて動作するように調整設定することができる特性。 ３．独立したセクションにおけるリングメモリの切り離しを可能にする特性およ びそれぞれ１つのセクションにおいて動作する多数の制御部がある。その際、多 数の制御部が同じセクションにおいて動作することもできる。このことはアービ タ回路によって実現することができる。この場合、若干の処理サイクルが消失す る。更に、ＲＡＭに代わってレジスタを使用することができる。 ４．それぞれの制御部は１つまたは複数の読み出し位置ポインタおよび／または １つまたは複数の書き込み位置ポインタを有している。 ５．これらの位置ポインタは前方向および／または後ろ方向に移動することがで きる。 ６．これらの位置ポインタは、１つまたは複数のイベ ントに基づいて始め、終わりまたは指定された位置にセットすることができる。 ７．制御部はマスクレジスタを有しており、これを用いて、データ語のエントリ により、多量のすべての可能なイベントから部分量を選択することができる。こ れら、イベントの部分量だけがイベントとして制御部に転送されかつ１つまたは 複数の位置ポインタの先送りをトリガする。 ８．システムクロック内の複数のエントリの処理を可能にするために、本来のシ ステムクロックの数倍のクロックによって動作する（オーバサンプリング）制御 部。 スイッチング・テーブルの制御は通例のステート・マシーンによって具体化実 施される。１つの従来のリングメモリを必要とする簡単な制御の他に、プログラ ミング可能なモジュール（殊に、ＦＰＧＡおよびＤＰＧＡ（Dynamically Progra mmable Gate Arrays、ＦＰＧＡの新しいサブグループ）の、本発明において説明 されるスイッチング・テーブルの制御を実施または場合により拡張するために、 最も好都合には次のような特性を有する制御部が適している： １．特有な命令語を識別することができる制御部。命令語は標識を有しているこ とによって他とは相異している。即ち、この標識によって制御部は、リングメモ リのエントリのデータをデータ語としてではなくて、 命令語として識別することができる。 ２．特有な命令語を実行することができる制御部。殊に、ステート・マシーンの シーケンスを変更するおよび／またはリングメモリのエントリを、データ処理機 能によって変更することができるような命令。 ３．識別語を識別することができ、かつこの識別語に基づいて内部の一層高速な （オーバサンプリング）クロックによってリングメモリのその他のエントリを処 理する制御部。これは、終わり識別語に達したときまで、またはオーバサンプリ ング・クロックを制御するクロックの次のクロックサイクルに達したときまで行 われる。 命令語を用いた制御を必要とするスイッチング・テーブルの有意味な制御に対 する命令語として、特に、直ぐ次に挙げる命令またはこれらの命令の一部が考え られる。位置ポインタに関する命令語は、その都度、１つまたは複数の読み出し 位置ポインタに適用することができるが、または１つまたは複数の書き込み位置 ポインタに適用することができる。 可能な命令語： １．ＷＡＩＴ命令。 ＷＡＩＴ命令により制御部は、次のイベントまたは次の（また種々異なった）イ ベントが到来するまで待つことになる。この状態の間、単数または複数の読み出 し／書き込み位置ポインタが先に送られない。１つま たは複数のイベントが到来すると、単数または複数の読み出し／書き込み位置ポ インタは次のエントリに位置決めされる。 ２．ＳＫＩＰ命令。 ＳＫＩＰ命令はリングメモリの、指定された数のエントリを次の２つの方法のい ずれかで飛び越す： ａ．ＳＫＩＰＩ命令は揃って１つの処理サイクルにおいて実施される。例えば ＳＫＩＰ５が指定されると、１つの処理サイクルにおいてその時点の読み出し／ 書き込みエントリから５エントリ前（後ろ）に位置するエントリに飛び越される 。 ｂ．ＳＫＩＰ２命令は或る数の処理サイクル後に漸く実施される。ここで、例 えば、命令ＳＫＩＰ５は５つの処理サイクル後に漸く実施されるということが考 えられる。その際ここでも、その時点のエントリから、５エントリが前方に飛び 越される。即ち、パラメータ（この例では５）はこの方法では２回利用される。 飛び越し方向の指定は、極性の付いた数を使用することによって単数または複 数の位置ポインタの前方向においても、後ろ方向においても終わることができる 。 ３．ＳＷＡＰ命令。 ＳＷＡＰ命令は、２つの指定されたエントリのデータを相互に交換する。 ４．ＲＥＳＥＴ命令。 ＲＥＳＥＴ命令は、単数または複数の読み出し／書き込み位置ポインタをリング メモリ内の始めおよび／または指定されたエントリ位置にセットする。 ５．ＷＡＩＴ−ＧＯＴＯ命令。 ＷＡＩＴ−ＧＯＴＯ命令は、上述したＷＡＩＴ命令のように、１つまたは複数の イベントを待ちかつそれから、読み出し／書き込み位置ポインタの、定義された 開始状態への位置決めを１つまたは複数の処理サイクル内で実施する。 ６．ＮＯＰ命令。 ＮＯＰ命令は、動作を実施しない。リングメモリからのデータはコンフィギュレ ーションを行うべきエレメントに伝送されないし、位置ポインタも変更されない 。従ってＮＯＰ命令はエントリを重要でないと特徴付けるが、このエントリは、 リングメモリの制御部よって応答されかつ評価され、それは１つまたは複数の処 理サイクルとして必要である。 ７．ＧＯＴＯ命令。 ＧＯＴＯ命令は１つまたは複数の読み出し／書き込み位置ポインタを指定された エントリ位置に位置決めする。 ８．ＭＡＳＫ命令。 ＭＡＳＫ命令は新しいデータ語をマルチプレクサに書き込み、マルチプレクサが 種々異なったイベントを選 択する。従って、この命令を用いて、制御部が応答するイベントを変更すること ができる。 ９．ＬＩＢＡＣＫ命令。 ＬＩＢＡＣＫ命令は、ロードロジックに対する応答を発生する（ドイツ連邦共和 国特許出願公開第４４１６８８１号公報の意味において）。この命令によって、 スイッチング・テーブルはモジュールの比較的大きな領域のアンロードを行うこ とができるようになる。しかし殊にそれ自体のアンロードを。 10．読み出し／修正／書き込みサイクルをトリガする命令 この命令は別のエントリにある命令またはデータの読み出しを、例えば制御部、 ロードロジックまたはスイッチングテーブルの外部にあるエレメントによって実 施する。これらデータはそれから、任意の手法で処理されかつ再び、スイッチン グ・テーブルのリングメモリにおける同じ位置または別の位置に書き込まれる。 このことは、スイッチング・テーブルの処理サイクルの時間区間において行うこ とができる。その場合この過程は、位置ポインタの次の新しい位置決めの前に終 了している。 リングメモリのエントリの構成は次のフォーマットを有している： 第１のビットはエントリを命令またはデータ語とし て特徴付ける。スイッチング・テーブルの制御部は、エントリのデータ部におけ るビットチェーンが命令またはコンフィギュレーションデータとして扱われるか どうかを判断する。 第２のビットは、制御が即刻、別のイベントが到来することがなくても、次の エントリによって続行されるべきであるか、または次のイベントが待たれるべき であるかを特徴付ける。オーバサンプリングが使用され、かつＲＵＮビットがセ ットされると、次のエントリがこのオーバサンプリングクロックを用いて処理さ れる。このことは、エントリがセットされたＲＵＮビットなしに実現される、ま たはオーバサンプリングクロックレートにおいてシステムクロック内に処理する ことができるエントリの数に達するまでの間行われる。オーバサンプリング方法 が使用されなければ、通常のシステムクロックおよびセットされたＲＵＮビット によって先送りが行われる。ＲＵＮ（ラン）ビットによって特徴付けられた命令 列のシーケンスの期間に到来するイベントが評価されかつトリガ信号がフリップ フロップに記憶される。制御部はこのフリップフロップを、セットされたＲＵＮ ビットのないエントリに達したとき、再び評価する。 エントリの残りは、種類に応じて（データまたは命令）すべての必要な情報を 含んでいるので、その結果制御部はそのタスクを完全に実施することができる。 リングメモリの大きさは用途に応じて具体化実現可能であり、殊にこのことは 、リングメモリが１つまたは複数のコンフィギュレーション化可能なセルのコン フィギュレーション化によって生じるプログラミング可能なモジュールに対して 当てはまる。 その際リングメモリは、コンフィギュレーションを行うべきエレメント、また はコンフィギュレーションを行うべきエレメントの群に、選択されたコンフィギ ュレーション語（リングメモリにおける）がコンフィギュレーションを行うべき エレメント、またはコンフィギュレーションを行うべきエレメントの群のコンフ ィギュレーションレジスタにエントリされるように接続されている。 これにより、コンフィギュレーションを行うべきエレメント、またはコンフィ ギュレーションを行うべきエレメントの群の有効でかつ作業能力のあるコンフィ ギュレーションが生じる。 それぞれのリングメモリは、１つの制御部または複数の制御部を有しており、 これらは読み出し位置ポインタおよび／または書き込み位置ポインタの位置決め を制御する。 制御部は、ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載され ている応答チャネルを用いて、モジュールの別のエレメントにまたはモジュール 内で伝送される外部のイベントによって（例えば割り 込み、ＩＯプロトコル等）応答することができかつこれら内部または外部のイベ ントに対する応答として、読み出し位置ポインタおよび／または書き込み位置ポ インタを別のエントリに動かす。 イベントとして例えば次のものが考えられる： １．計算装置のクロックサイクル。 ２．内部または外部の割り込み信号。 ３．モジュール内の別のエレメントのトリガ信号。 ４．データフローおよび／または命令フローの、或る値との比較。 ５．入力／出力イベント。 ６．カウンタの作動、オーバフロー、新たなセット等。 ７．比較の評価。 モジュールに複数のリングメモリがあるのであれば、各リングメモリの制御部 は種々異なったイベントに応答するようにすることができる。 読み出し位置ポインタが新しいエントリに移る度毎に、このエントリに含まれ ているコンフィギュレーション語が、リングメモリに接続されている１つのコン フィギュレーション化可能なエレメントまたは複数のコンフィギュレーション化 可能なエレメントに伝送される。 この伝送は、再コンフィギュレーション化には関係しない、モジュールの部分 の動作手法が考慮されない ように行われる。 単数または複数のリングメモリは、モジュール内にあってよいが、外部のイン タフェースを介して、外部からモジュールに接続されるようにしてもよい。 その際モジュール当たりに複数の独立したリングメモリも考えられる。これら のリングメモリはモジュールの１つの区域にまとめることができるが、または効 果的な方法で、モジュールの面にわたって分配されて配置されている。 コンフィギュレーションデータは、ドイツ連邦共和国特許出願公開第４４１６ ８８１号公報から公知のようなロードロジックによって、またはモジュールの別 の内部セルによってスイッチング・テーブルのメモリにロードされる。その際コ ンフィギュレーションデータを、ロードロジックによって、またはモジュールの 別の内部セルによって同時に複数の種々異なったスイッチング・テーブルに伝送 して、スイッチング・テーブルの同時のロードを可能にすることもできる。 その際コンフィギュレーションデータは、データ処理装置の主メモリ内にあっ てもよくかつロードロジックに代わって、ＤＭＡまたはプロセッサ制御されるデ ータトランスファのような公知の方法によって伝送することができる。 ロードロジックによるスイッチング・テーブルのリングメモリのロードの後、 スイッチング・テーブルの 制御部はスタート状態にセットされ、モジュール全体またはモジュールの部分の 有効なコンフィギュレーションを調整設定する。そこでスイッチング・テーブル の制御部は、到来するイベントに対する応答として、読み出し位置ポインタおよ び／または書き込み位置ポインタの新たな位置決めを始める。 新しいデータの、１つのスイッチング・テーブルまたは多数のスイッチング・ テーブルへのロードを開始するために、制御部は信号をロードロジックに、ドイ ツ連邦共和国特許出願公開第４４１６８８１号公報の意味において、または新し いデータの、スイッチング・テーブルのリングメモリへのロードを行っている、 モジュールの別の内部部分に返送することができる。この種の応答のトリガは、 特有の命令の評価、カウンタ状態によって行うことができるが、または外部から （ドイツ連邦共和国特許出願第１９６５１０７５．９号明細書のステート・バッ ク・ユニットにおいて記載されているように）行うことができる。ロードロジッ クまたはモジュールの別の内部セルはこの信号を評価し、この信号に場合によっ ては変更されたプログラム実行によって応答し、かつ新しいまたは別のコンフィ ギュレーションデータを単数または複数のリングメモリに伝送する。そこでその 場合、信号の評価に基づいてデータ伝送に関与しているリングメモリのデータだ けを伝送すればよい。もはやモジュール全体のコンフ ィギュレーションデータを伝送する必要はない。 一時メモリ 個々のコンフィギュレーション化可能なエレメントまたはその群（以下に機能 エレメントと称する）に１つのメモリを接続することができる。このメモリの実 現のために従来技術による多数の方法を使用することができ、殊に、ＦＩＦＯが 適している。機能エレメントによって生成されるデータはメモリに、データパケ ットが同じ実施すべき演算によって処理されるまでの間、またはメモリが一杯に なるまでの間記憶される。その際スイッチング・テーブルを介してコンフィギュ レーションエレメントが再コンフィギュレーション化され、即ちエレメントの機 能は変化する。その際スイッチング・テーブルに対するトリガ信号として、メモ リが一杯であることを指示するフルフラグを用いることができる。データ量を任 意に決定することができるようにするために、フルフラグの位置がコンフィギュ レーション化可能であり、即ちメモリは同様に、スイッチング・テーブルによっ てコンフィギュレーションを行うことができる。メモリにおけるデータは、コン フィギュレーションエレメントに導かれかつデータに関する新しい演算が実施さ れる。データは、新しい計算に対するオペランドである。その際メモリからのデ ータだけを処理することができ、または更に、別のデ ータが外部から（モジュールの外部または別の機能エレメントから）到来する。 データの処理の際、これら（演算の結果）は後続のコンフィギュレーションエレ メントに転送することができ、または再度、メモリに書き込むことができる。メ モリに対して書き込むアクセスも読み出すアクセスも可能にするために、メモリ は２つのメモリバンクから成っていることができ、これらメモリバンクは交番的 に処理されるかまたは同一のメモリに対する別個の読み出しおよび書き込み位置 ポインタが存在している。特別な実施の形態は、複数の、上述したメモリの接続 である。これにより、複数の結果を別個のメモリにファイルしかつ所定の時点で 、所定の機能を実施するために、複数のメモリ領域が同時に１つの機能エレメン トの入力側に導かれかつ計算に組み入れられる。 リングメモリのエントリの構成 次に、ドイツ連邦共和国特許出願公開第４４１６９９１号公報に記載されてい るように、データ処理装置に使用されるスイッチング・テーブルのリングメモリ へのエントリの可能な構成について説明する。次の表には、命令語の個別ビット に基づいた命令構成が記述されている： 従って、エントリがデータエントリであれば、ビット番号０は値０を有し、即 ち位置２からのビットは次の意味を有している： 従って、エントリが命令であれば、ビット番号０は値１を有し、即ち位置２か らのビットは次の意味を有している： 次の表には、ここに挙げるそれぞれの命令に対するビット２〜６および８〜ｎ の意味が示されている。データ語のビット幅全体は、スイッチング・テーブルが 使用される使用のモジュールに依存している。ビット幅は、命令のために必要な すべてのデータが位置８からのビットにおいてコード化することができるように 、選択すべきである。ＡＬＵの再コンフィギュレーション化 更に、ＡＬＵを制御するために１つまたは複数のスイッチング・テーブルを使 用することが考えられる。本発明は、例えば、スイッチング・テーブルがＭ／Ｆ −ＰＬＵＲＥＧレジスタに接続されるまたはＭ／Ｆ−ＰＬＵＲＥＧレジスタ全体 がスイッチング・テーブルによって置換されるドイツ連邦共和国特許第１８６５ １０７５．９号明細書の改良として利用することができる。 図面の簡単な説明 第１図は、リングメモリの基本的な構成を示し、 第２図は、リングメモリの内部構成を表し、 第３図は、選択可能な作業領域を有するリングメモリを示し、 第４図は、リングメモリおよびリングメモリの種々異なったセクションに対する 複数の書き込みおよび読み出し位置ポインタを介して作業することができる制御 部を示し、 第５図は、が種々様々なセクションにける種々異なった制御部がアクセスするリ ングメモリを表し、 第６図は、リングメモリと、コンフィギュレーション化可能なエレメントとの接 続を示し、 第７図は、種々異なったトリガ信号に応答することができるようにするためにロ ジックを有する制御部を示し、ａ）はトリガパルスに対するマスクの実現を示し 、 第８図は、制御部に対するクロック発生器を示し、 第９図は、コンフィギュレーションを行うべきエレメントのコンフィギュレーシ ョン化を可能にするために、制御部と内部セルとの相互接続を示し、 第１０図は、リングメモリにファイルされている命令 の、制御部による処理を説明し、 第１１図は、リングメモリに記憶されているデータの処理を説明し、 第１２図は、２つのメモリバンクから成る一時メモリの、コンフィギュレーショ ン化可能な多数のエレメントに対する接続を示し、ａ〜ｄはデータ処理のシーケ ンスを示し、 第１３図は、別個の書き込み／読み出しポインタを有する一時メモリの、多数の コンフィギュレーション化可能な多数のエレメントに対する接続を示し、 第１４図は、別個の書き込み／読み出しポインタを有する一時メモリの機能の手 法を示し、 第１５図は、それぞれ２つのメモリバンクから成る２つの一時メモリの、コンフ ィギュレーション化可能な多数のエレメントに対する接続を示し、ａ〜ｃはデー タ処理のシーケンスを示す。 図面の詳細な説明 第１図には、リングメモリの基本構成が示されている。それは、書き込み位置 ポインタ０１０１と読み出し位置ポインタ０１０２とから成っている。これらポ インタはメモリ１０３０にアクセスする。このメモリはＲＡＭまたはレジスタと して実現されていてよい。書き込み／読み出し位置ポインタを用いて、ＲＡＭの アドレス０１０４が選択される。このアドレスに、選 択されたアクセス形式に依存して、入力データを書き込み、またはそこのデータ を読み出すことができる。 第２図には、単純なリングメモリの内部構成が示されている。書き込み／読み 出し位置ポインタに対してそれぞれ１つのカウンタが使用できるようになってい る。０２０１は読み出し位置ポインタ０２０４のカウンタを表しかつ０２０６は 書き込み位置ポインタ０２０５のカウンタである。２つのカウンタ０２０１，０ ２０６はそれぞれ、大域的なリセット入力側と、計数方向を決めるアップ／ダウ ン入力側を有している。入力側にカウンタの出力が加わるマルチプレクサ０２０ ２を介して、メモリ０２０３のアドレスを指示する書き込み位置ポインタ（０２ ０５）と読み出し位置ポインタ（０２０４）とが切り換えられる。書き込みアク セスおよび読み出しアクセスは信号２０７を介して実施される。書き込みアクセ スまたは読み出しアクセスの都度、それぞれのカウンタは１位置づつ歩進計数さ れる。そこで、書き込み位置ポインタ（０２０５）と読み出し位置ポインタ（０ ２０４）がメモリの最後の位置（アップ方向に計数するカウンタの場合は最後の アドレスまたはダウン方向に計数するカウンタの場合は最初のアドレス）を示す と、書き込みまたは読み出し位置ポインタ０２０５，０２０４は次のアクセスで メモリ０２０３の最初の位置にセットされる（アップ方向に計数するカウンタの 場合は最初のアドレスまた はダウン方向に計数するカウンタの場合は最後のアドレス）。このようにして、 リングメモリの機能が生じる。 図３には、通常のリングメモリの拡張が示されている。この拡張された構成で は、書き込み位置ポインタ０３１１のカウンタ０３０３および読み出し位置ポイ ンタ０３１２のカウンタ０３０９は１つの値をロードすることができるので、メ モリのそれぞれのアドレスは直接調整設定することができる。このロード過程は 通例のように、カウンタのデータおよびロード入力側を介して行われる。更に、 リングメモリの作業領域を内部メモリ０３０６の所定のセクションに制限するこ とができる。このことは、書き込み位置ポインタ０３１１のカウンタ０３０３お よび読み出し位置ポインタ０３１２のカウンタ０３０９を制御する内部ロジック によって行われる。このロジックは次のように構成されている：カウンタ（０３ ０３，０３０９）の出力側はそれに属するコンパレータ（０３０２，０３０８） の入力側に導かれる。そこで、それぞれのカウンタの値が、それぞれのデータレ ジスタ（０３０１，０３０７）の値と比較される。データレジスタには、飛び越 し位置、即ちリングメモリのセクションの終わりが記憶されている。２つの値が 一致すると、コンパレータ（０３０２，０３０８）は信号をカウンタ（０３０３ ，０３０９）に送出する。そこでカウンタは、飛び越 しの目標アドレスに対するデータレジスタ（０３０４，０３１０）から値、即ち リングメモリのセクションの始めをロードする。飛び越し位置に対するデータレ ジスタ（０３０１，０３０７）および飛び越しの目標アドレスに対するデータレ ジスタ（０３０４，０３１０）はロードロジック（ドイツ連邦共和国特許出願公 開第４４１６８８１号公報参照）によってロードされる。この拡張によって、リ ングメモリが内部メモリの全部の領域を使用せず、選択された部分だけを使用す ることが可能である。更に、このような書き込み／読み出し位置ポインタ（０３ １１，０３１２）を複数個使用する場合、メモリを種々のセクションに分割する ことができる。 第４図には、複数のセクションに分配されているリングメモリの構成が示され ており、その際制御部４０１はこれらセクションの１つにおいて動作する。制御 部は第７図に基づいて詳細に説明する。リングメモリを複数のセクションに分割 できるようにするために、その構成が第３図に示されていた、複数の書き込み／ 読み出し位置ポインタ０４０２，０４０８が使用される。その際制御部は、それ が動作する領域をマルチプレクサ０４０７を介して選択する。書き込みまたは読 み出しアクセスはマルチプレクサ０４０３を介して選択される。従って、メモリ ０４０４のアドレスは選択された書き込み／読み出し位置ポインタによってアド レッシングされる。 第５図には、複数の制御部０５０１が制御部につきそれぞれ１つの書き込みお よび読み出し位置ポインタ０５０６，０５０２を介してリングメモリの固有の領 域において動作する例が示されている。その際それぞれの制御部０５０１には書 き込み位置ポインタ０５０６および読み出し位置ポインタ０５０２が配属されて いる。複数の書き込みおよび読み出し位置ポインタ０５０６，０５０２のいずれ がメモリ０５０４をアクセスするかは、マルチプレクサ０５０５を介して選択さ れる。マルチプレクサ０５０３を介して書き込みアクセスかまたは読み出しアク セスが選択される。制御部０５０１の書き込み／読み出し信号はマルチプレクサ ０５０７を介してメモリ０５０４に達する。マルチプレクサ０５０７，０５０５ ，０５０３の制御信号は制御部０５０１からアービタ０５０８を介してマルチプ レクサに行く。アービタ０５０８によって、複数の制御部が同時に、マルチプレ クサ０５０７，０５０５，０５０３にアクセスすることが妨げられる。 第６図には、リングメモリ０６０１およびコンフィギュレーションエレメント ０６０２とのその接続が示されている。リングメモリ０６０１は０６０４，０６ ０５，０６０６を介して接続されている。０６０４を介して問題のセル０６０７ のアドレスが伝送される。線路０６０５はリングメモリからコンフィギュレーシ ョンデータを伝送する。セル０６０７は線０６０６を介して、再コンフィギュレ ーション化が可能であるかどうかの応答を伝送する。リングメモリにファイルさ れているデータはコンフィギュレーションエレメント０６０２にエントリされる 。このコンフィギュレーションエレメント０６０２はコンフィギュレーション化 可能なエレメント０６０３のコンフィギュレーションを決定する。コンフィギュ レーション化可能なエレメント０６０３は例えば論理ユニット、ＡＬＵから成っ ていることができる。 第７図には、種々異なったトリガイベントに応答することができる制御部が示 されている。その際個々のトリガイベントはマスキング可能であるので、常に、 １つのトリガイベントのみがあるものと見なされる。このことはマルチプレクサ ０７０１によって行われる。トリガ信号はフリップフロップ０７０４によって記 憶される。ＡＮＤゲートを介してマスクとしても構成することができるマルチプ レクサ０７０２（第７ａ図参照）は、ロー・アクティブなトリガ信号およびハイ ・アクティブなトリガ信号を処理することができるようにするために用いられる 。フリップフロップに記憶されているトリガ信号は０７０５を介してクロック発 生部に転送される。クロック発生部については第８図を用いて説明する。ステー トマシーン０７０３にはクロック発生のためのロジックからクロック（ＣＬＫ） が供給されかつその入力信号に依存して出力信号と、フリップフロップ０７０４ をリセットしかつ次のトリガ信号まで処理を停止するためにリセット信号を送出 する（ＣＬＲ）。この具体例の利点は、クロック遮断時の電流節約である。とい うのは、その場合ステートマシーン０７０３はスタチックだからである。クロッ クが常に加わっていて、ステートマシーンが命令デコーダおよびラン・ビットの 状態によって制御される具体化実施も同様に考えられる。 第７ａ図には、トリガ信号のマスキングが示されている。トリガ信号およびＡ の線路は、ＡＮＤゲート０７０６の入力側に接続されている。ＡＮＤゲート０７ ０６の出力側は０７０７にＯＲ結合されていて、出力信号を発生する。 第８図には、ステートマシーンに対するクロック発生のためのロジックが示さ れている。０８０１において、ＰＬＬを用いて別のクロックが発生される。それ からマルチプレクサ０８０２を介して、通常のチップクロックかまたはＰＬＬ０ ８０１のクロックが使用されるかを選択することができる。ＯＲゲート０８０４ には信号ＣおよびＢが加わる。信号Ｃは制御部におけるトリガイベントに基づい て発生される（第７図の０７０５参照）。信号Ｂは命令語のビット１から（第１ ０図の１０１２参照）から到来する。このビットは、ラン・フラグの機能を有し ているので、制御部はラン ・フラグがセットされている場合にトリガパルスに無関係に引き続き動作する。 ＯＲゲート０８０４の出力側はマルチプレクサ０８０２の出力によって丸められ かつこのようにしてステートマシーンに対するクロックを生成する。 第９図には、制御部０９０７と、メモリ０９０１を有するロードロジック０９ ０２と、リングメモリ０９０６と、コンフィギュレーション化可能なエレメント ０９０５と、コンフィギュレーションエレメント０９０８と、コンフィギュレー ションのために利用される内部セル０９０３との間の接続が示されている。ここ で、コンフィギュレーションのために利用される内部セル０９０３は、コンフィ ギュレーション化可能なエレメント０９０５と、コンフィギュレーションエレメ ント０９０８とを有する通常のセルとして示されている。リングメモリ０９０６ はコンフィギュレーションエレメント０９０８に接続されておりかつ制御部０９ ０７によって制御される。制御部０９０７は種々異なったトリガパルスに応答し 、その際これらトリガパルスは、コンフィギュレーションのために使用される内 部セル０９０３から到来する可能性もある。応答チャネル０９０９を介して、制 御部０９０７は、トリガイベントに基づいて、新しいデータがリングメモリ０９ ０６にロードされるべきであるとき、ロードロジック０９０２に通報する。この 応答の送出に対して付加的 に、制御部０９０７は更に、信号をマルチプレクサ０９０４に送出しかつ、ロー ドロジック０９０２からのデータがリングメモリに送出されるのかまたはコンフ ィギュレーションのために使用される内部セル０９０３からデータがリングメモ リに送出されるのかを選択する。ロードロジックによるリングメモリのコンフィ ギュレーションの他に、リングメモリを次のように調整設定することができる： コンフィギュレーション化可能なエレメント０９０３は、単独でまたはエレメン ト群の最後のエレメントとして、リングメモリ０９０６に対するエントリを生成 するように接続されている。このモードにおいて、マルチプレクサ０９０４は０ ９０３からのデータをリングメモリに通し、一方ロードロジックによるコンフィ ギュレーションではロードロジックからのデータが通し接続される。固定的に具 体化実現されている別の機能ユニットをコンフィギュレーション信号のソースと して用いることも勿論考えられる。 第１０図には、リングメモリにファイルされている命令の、制御部による命令 処理が示されている。１００１は、次のビット分配を有するリングメモリのメモ リを表している。ビット０はデータまたは命令ビットとしてのエントリを特徴付 けている。ビット１はランおよびストップモードを特徴付けている。ビット２〜 ６は命令をコード化する命令番号を表すものである。 ビット７は、読み出し位置ポインタに対する命令または書き込み位置ポインタに 対する命令が使用されるかを指示する。命令が位置ポインタに影響を及ぼさなけ れば、ビット７は定義されていない。ビット８〜ｎには命令のために必要なデー タがファイルされる。カウンタ１００４，１００５は、リングメモリに属してい る書き込み／読み出し位置ポインタを形成する。制御部がトリガパルスを受信す ると、ステートマシーンはパルスを読み出し位置ポインタに送出する。書き込み 位置ポインタは、命令の読み出しのために必要ではなく、データを、リングメモ リにエントリするためにだけ利用される。選択された読み出し位置ポインタは、 １つの位置だけ進められかつ新しい命令が選択される（ビット０＝０）。次に命 令デコーダ１００２には、ビット２〜６およびビット７が加わり、デコード化さ れかつ結果はステートマシーンに転送される（１０２４）。ステートマシーンは どの命令が生じているのかを識別しかつ相応に切り替わる。 ◎ 命令スキップビットであれば、ステートマシーン１０１１はパルスを加算器 ／減算器１００６に送出して、それがマルチプレクサ１００３を介して供給され る、カウンタ１００４，１００５からのデータに対して、ビット８〜ｎからの命 令語のデータを加算または減算するようにする。マルチプレクサ１００３はビッ ト７に依存して、書き込み位置ポインタのカウンタ１ ００４または読み出し位置ポインタのカウンタ１００５を選択する。データが加 算／減算された後、ステートマシーン１０１１はゲート１０１０を活性化しかつ 引き受け信号をカウンタ１００４，１００５に送出する。これにより、選択され た位置ポインタは、スキップ命令のデータに指示されている数の位置だけ前方ま たは後方に位置を指示する。 ◎ ＧＯＴＯ命令の場合、ステートマシーン１０１１によってゲート１００７が 活性化され、その結果データはビット７に依存して、書き込みまたは読み出し位 置カウンタ１００４，１００５に達しかつそこで引き受けられる。 ◎ ＭＡＳＫ命令の場合、データはラッチ１００８に引く受けられかつそこに記 憶される。それからこれらのデータは第７図／第７ａ図に示されている制御部の 接続路Ａを介して用意されかつそこで、トリガパルスが引き受けられるべきでは ないすべてのトリガ入力側をマスクする。 ◎ ＷＡＩＴ命令の場合、データビット中に指示される数だけイベントが待たれ る。ステートマシーン１０１１によってこの命令が記録されると、それは１つの パルスを待ちサイクルカウンタ１００９に送出し、このカウンタがデータを引き 受ける。そこでサイクルカウンタはステートマシーン１０１１から転送されるイ ベントの都度、１桁下方に計数する。このカウンタが 零まで計数するや否や、キャリーフラグがセットされかつステートマシーン１０ １１に送出される（１０２３）。このキャリーフラグによってステートマシーン はそれ以降引き続き動作する。 ◎ ＷＡＩＴ−ＧＯＴＯ命令の場合、待ちイベントの数を指示するデータが待ち サイクルカウンタに引き受けられる。データにおいて指示されているイベントの 数に達すると、ステートマシーンはゲート１００７を活性化しかつ飛び越し位置 に対するデータを選択されたカウンタに転送する。 ◎ ＳＷＡＰ命令は、リングメモリの２つの位置の間で２つのエントリを交換す るために用いられる。ラッチ１０１７に、交換すべき第１のエントリのアドレス が記憶され、ラッチ１０１８に、交換すべき第２のエントリのアドレスが記憶さ れる。これらのアドレスは書き込み／読み出しポインタのマルチプレクサ１０１ ５および１０１６に転送される。まず、１０１６を介してエントリ１が選択され かつラッチ１０１９に記憶され、その後１０１６を介してエントリ２が選択され かつ１０２０に記憶される。１０１５を介して書き込みポインタが第１のエント リにセットされかつゲート１０２２を介してエントリ２のその前のデータが記憶 される。その後１０１５を介して書き込みポインタは第２のエントリにセットさ れかつゲート１０２１を介してエントリ１のかつてのデータが記憶される。 ◎ ステートマシーン１０１１は、１０１４を介して応答をロードロジック（例 えばステート・バック・ユニットを介して、ドイツ連邦共和国特許出願第１９６ ５１０７５．９号明細書参照）に送出する。この接続線路を介してステートマシ ーンは、ＬＬＢａｃｋ命令が記録されるや否や、信号を送出する。 ◎ ラン・フラグとして用いられるビット１は、第８図に示されている、制御部 のクロック生成部に送出される。 ◎ ＮＯＰ命令はステートマシーンに記録されるが、演算は実施されない。 第１１図には、リングメモリに記憶されているデータ語処理が示されている。 データ語であるので、ビット０は１にセットされている。命令デコーダ１１０７ は、データ語であることを識別しかつ再コンフィギュレーション化が可能である かどうかの質問１１０６をビット２〜６においてアドレス指定されているセルに 送出する。質問の送出は、ゲート１１０２の活性化と同時に行われ、これにより セルのアドレスが伝送される。セルは１１０５を介して再コンフィギュレーショ ン化が可能であるかどうか指示する。可能であれば、コンフィギュレーションデ ータをセルに伝送するために、ゲート１１０３が操作される。再コンフィギュレ ーション化が可能でなければ、処理は引き続き実行されかつリングメモリにおけ る次の循環において再コン フィギュレーション化が新たに試行される。このシーケンスを次のように変形す ることもできる。ステートマシーンはゲート１１０２および１１０３を活性化し かつデータをアドレス指定されたセルに伝送する。セルの再コンフィギュレーシ ョンが可能であれば、セルは１１０５を介してデータの受信を確認応答する。再 コンフィギュレーションが可能でなければ、セルは受信信号を送出せずかつリン グメモリの次の循環において再コンフィギュレーションが新たに試行される。 第１２図には、コンフィギュレーション化可能なエレメント（１２０１）の群 （機能エレメント）（１２０２）が図示されている。データは入力バス（１２０ ４）を介して機能エレメントに達しかつ結果は出力バス（１２０５）を介して先 に送られる。その際１２０５はとりわけ、２つのメモリバンク１２０３に送出さ れ、これらメモリバンクは交互にその都度一方が書き込みメモリまたは読み出し メモリとして動作する。これらメモリの出力側は入力バス（１２０４）に接続さ れている。全体の回路はスイッチングテーブルに通じるバスを介して（１２０６ ）コンフィギュレーション化することができ、その際スイッチングテーブルに対 するトリガ信号もスイッチングテーブルからのトリガ信号もこのバスを介して伝 送される。その際機能エレメントの機能の他に、瞬時的にアクティブな書き込み ／読み出しメモリおよびそれぞれのメモリのメモリ深 度が調整設定される。 第１２ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュール の外部からのデータがどのように機能エレメント（１２０２）において計算され かつそれから書き込みメモリ（１２１０）に書き込まれるかが示されている。 第１２ｂ図には、第１２ａ図の次のステップが示されている。機能エレメント １２０２およびメモリ１２２０，１２２１は機能エレメントまたはメモリまたは 別のユニットによって発生されたトリガに従って１２０６を介して再コンフィギ ュレーション化された。書き込みメモリ１２１０は今や、読み出しメモリ（１２ ２０）としてコンフィギュレーション化されておりかつ機能エレメントに対して データを送出する。結果は書き込みメモリ１２２１に記憶される。 第１２ｃ図には、第１２ｂ図の次のステップが示されている。機能エレメント （１２０２）およびメモリ（１２３０，１２３１）は機能エレメントまたはメモ リまたは別のユニットによって発生されたトリガに従って１２０６を介して再コ ンフィギュレーション化された。書き込みメモリ１２２１は今や、読み出しメモ リ１２３０としてコンフィギュレーション化されておりかつ機能エレメントに対 するデータを送出する。結果は書き込みメモリ１２３１に記憶される。この例に おいて、外部（１２０４）、即ち別の機能ユニットま たはモジュールの外部から付加的なオペランドが一緒に計算される。 第１２ｄ図には、第１２ｃ図の後の次のステップが示されている。機能エレメ ント（１２０２）およびメモリ（１２０３，１２４０）は、機能エレメントまた はメモリまたは別のユニットによって発生されたトリガに従って１２０６を介し て再コンフィギュレーション化された。書き込みメモリ（１２３１）は今や、読 み出しメモリ（１２４０）としてコンフィギュレーション化されておりかつ機能 エレメントに対するデータを送出する。結果は出力バス（１２０５）を介して転 送される。 第１３図には、第１２図の回路が示されており、その際２つのメモリバンクの 代わりに、別個の書き込みポインタおよび読み出しポインタを有するメモリが使 用されている（１３０１）。 第１４図には、第１３図のメモリ（１４０１）が示されている。１４０２は読 み出し位置ポインタであり、ポインタの前のエントリは既に読み出されているか または空いている（１４０５）。ポインタは空いているポインタを指示する。読 み出し位置ポインタの後ろにデータ（１４０６）があり、これらはまだ読み出さ れなければならない。その後には空いている空間（１４０４）および既に新しく 書き込まれたデータ（１４０７）が続いている。書き込み位置ポインタ（１４０ ３）は、空であるかまたは既に読み出された空いているエントリを指示する。メ モリは、既述のように、リングメモリとして構成することができる。 第１５図には、第１２図の回路が示されており、その際２つのメモリバンク（ １２０３）は２重に存在している。これにより、複数の結果を記憶しかつその後 一緒に処理することができる。 第１５ａ図には、外部（１２０４）、即ち別の機能ユニットまたはモジュール の外部からのデータが、どのように機能エレメント（１２０２）において計算さ れかつそれからバス１５１１を介して書き込みメモり（１５１０）に書き込まれ るかが示されている。 第１５ｂ図には、第１５ａ図の次のステップが示されている。機能エレメント （１２０２）およびメモリ（１２０３，１５１０，１５２０）は、機能エレメン トまたはメモリまたは別のユニットによって発生されたトリガに従って１２０６ を介して再コンフィギュレーション化された。その際外部（１２０４）、即ち、 別の機能ユニットまたはモジュールの外部からのデータが機能エレメント（１２ ０２）において計算されかつそれからバス１５２１を介して書き込みメモリ（１ ５２０）に書き込まれる。 第１５ｃ図には、第１５ｂ図の次のステップが示されている。機能エレメント （１２０２）およびメモリ（１２０３，１５３０，１５３１，１５３２）は機能 エレメントまたはメモリまたは別のユニットによって発生されたトリガに従って １２０６を介して再コンフィギュレーション化された。書き込みメモリ（１５０ １，１５２０）は今や読み出しメモリ（１５３１，１５３２）としてコンフィギ ュレーション化されている。読み出しメモリは複数のオペランドを同時に機能エ レメント（１２０２）に送出する。その際それぞれの読み出しメモリ（１５３１ ，１５３２）はそれぞれ独立したバスシステム（１５３４，１５３５）によって １２０２に接続されている。結果は１５３３を介して書き込みメモリ（１５３０ ）に記憶されるかまたは１２０５を介して転送される。 概念定義 ＡＬＵ 算術論理ユニット。データの処理のための基本ユニット。このユニット は、加算、減算、状況によっては乗算、除算、級数展開等のような演算を実施す ることができる。その際、ユニットは整数のユニットまたは浮動小数点ユニット して構成されていることができる。同様にユニットは、ＡＮＤ、ＯＲのような論 理演算並びに比較を実施することができる。 データ語 データ語は任意の長さのビット列から成っている。このビット列は装 置に対する処理単位を表している。データ語においてプロセッサ等モジュールに 対する命令並びに純然たるデータがコード化される。 ＤＦＰ ドイツ連邦共和国特許出願公開第４４１６８８１号公報に記載のデータ フロープロセッサ。 ＤＰＧＡ 従来のダイナミックコンフィギュレーション化可能なＦＰＧＡ。 Ｄフリップフロップ クロックの上昇側縁において信号を記憶するメモリエレメ ント。 ＥＡＬＵ 拡張された算術論理ユニット。ドイツ連邦 共和国特許出願公開第４４１６８８１号公報に記載のデータ処理装置の作動のた めに必要とされるまたは効果的である特別機能が拡張されたＡＬＵ。これは殊に カウンタである。 エレメント 部品として電子モジュールにおいて使用することができる、それ自 体独立している、すべての種類の単位に対する集合概念。即ちエレメントには次 のものがある： ◎ すべての種類のコンフィギュレーション化可能なセル ◎ クラスタ ◎ ＲＡＭブロック ◎ ロジック ◎ 計算ユニット ◎ レジスタ ◎ マルチプレクサ ◎ チップのＩ／Ｏピン イベント イベントは、ハードウェアエレメントによって用途に適ったいずれか の形式および方法で評価しかつこの評価に対する応動として規定の動作をトリガ することができる。従って、イベントには例えば次のものがある： ◎ 計算装置のクロックサイクル。 ◎ 内部または外部の割り込み信号。 ◎ モジュール内の別のエレメントのトリガ信号。 ◎ データ流および／または命令流の、或る値との比較。 ◎ 入出力イベント。 ◎ カウンタの始動、オーバフロー、新たなセット等。 ◎ 比較の評価。 フラグ 状態を指示する、レジスタ中のステータスビット。 ＦＰＧＡ プログラミング可能な論理モジュール。従来技術。 ゲート 論理基本機能を実施するトランジスタ群。基本機能は例えば、ＮＡＮＤ 、ＮＯＲ、伝送ゲートである。 コンフィギュレーション化可能なエレメント コンフィギュレーション化可能な エレメントは、特定の機能に対するコンフィギュレーション語によって調整設定 することができる、論理モジュールのユニットを表している。従って、コンフィ ギュレーション化可能なエレメントは、すべての種類の、ＲＡＭセル、マルチプ レクサ、算術論理ユニット、レジスタおよびすべての種類の、内部および外部の ネット化記述などである。 コンフィギュレーション 論理ユニット、（ＦＰＧＡ）セルまたはＰＡＥの機能 およびネット化の調整設定（再コンフィギュレーション化参照）。 コンフィギュレーションメモリ コンフィギュレーションメモリは１つまたは複 数のコンフィギュレーション語を含んでいる。 コンフィギュレーション語 コンフィギュレーション語は任意の長さのビット列 から成っている。このビット列は、コンフィギュレーションを行うべきエレメン トに対する有効な調整設定を表しているので、機能するユニットが生じる。 ロードロジック ＰＡＥのコンフィギュレーション化および再コンフィギュレー ション化のためのユニット。そのタスクに特有に整合されているマイクロコント ローラによって構成されてる。 ラッチ 信号を普通、ハイレベルの期間にトランスペアレントに転送しかつロー レベルの期間に記憶するメモリエレメント。ＰＡＥにおいて部分的に、レベルの 機能が正確に反転しているラッチが使用される。この場合、通例のラッチのクロ ックの前にインバータが切り換えられる。 読み出し位置ポインタ ＦＩＦＯまたはリングメモリ内の読み出しアクセスに対 する瞬時的にその時点のエントリのアドレス。 論理セル ＤＦＰ、ＦＰＧＡ、ＤＰＧＡにおいて使用されるコンフィギュレーシ ョン化可能なセルで、そのコンフィギュレーションに従って簡単な論理または算 術タスクを果たすもの。 オーバサンプリング 基本クロックの倍数の周波数で、基本クロックと同期して タイミングがとられる。このより高速なクロックは大抵、ＰＬＬによって生成さ れる。 ＰＬＬ 基本クロックに基づいてクロックを逓倍するためのユニット（位相閉ル ープ回路）。 ＰＬＵ ＰＡＥのコンフィギュレーション化および再コンフィギュレーション化 のためのユニット。そのタスクに特有に整合されているマイクロコントローラに よって構成されてる。 リングメモリ メモリの終わりに達し、即ちメモリの始めに位置している独自の 書き込み・読み出し位置ポインタを有するメモリ。これにより、リングの形のエ ンドレスメモリが生じる。 ＲＳフリップフロップ リセット・セットフリップフロップ。２つの信号によっ て切り換えることができるメモリエレメント。 書き込み位置ポインタ ＦＩＦＯまたはリングメモリ内の書き込みアクセスに対 する瞬時的にその時点のエントリのアドレス。 ステートバック・ユニット ステート信号の、ＰＬＵに対する応答を制御するユ ニット。１つのマルチプレクサと１つのコレクタ開放形バスドライバ回路から成 っている。 スイッチング・テーブル スイッチング・テーブルは、制御部によって応答され るリングメモリである。スイッチング・テーブルのエントリは任意のコンフィギ ュレーション語を収容することができる。制御部は命令を実施することができる 。スイッチング・テーブルはトリガ信号に応答しかつリングメモリにおけるエン トリに基づいてコンフィギュレーション化可能なエレメントを再コンフィギュレ ーション化する（コンフィギュレーション参照）。 処理サイクル 処理サイクルは、ユニットが、定義されたおよび／または有効な 状態から次の定義されたおよび／または有効な状態に達するのに必要とする持続 時間を記述している。 ステートマシーン 種々様々な状態をとることができるロジック。状態間の移行 は種々異なった入力パラメータに依存している。これらマシーンは、複雑な機能 を制御するために使用されかつ従来技術に対応している。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１２月１８日（１９９８．１２．１８） 【補正内容】 請求の範囲 １．２次元または多次元のコンフィギュレーション化可能なセル装置（例えば ＦＰＧＡ，ＤＰＧＡ，ＤＦＰ等）を有する、コンフィギュレーション化可能なモ ジュールのダイナミックかつ高速の再コンフィギュレーション化のためのユニッ トにおいて、 次のインタフェース： ａ）該ユニットにおいて、前記セル装置の状態を表している少なくとも１つのト リガパルスに対する少なくとも１つの入力側（０７０１）、 ｂ）前記セル装置にコンフィギュレーションデータを書き込むための少なくとも １つの出力側（１１０２，１１０３）、 ｃ）上位のユニットに通じていて、該上位のユニットにおける所定のコンフィギ ュレーションデータを要求する少なくとも１つの出力側（１０１４，応答チャネ ル）（第７頁、第２８行以下）、 ｄ）前記要求されたコンフィギュレーションデータを伝送する、前記上位のユニ ットからの少なくとも１つの入力側（０９０４）（第７頁、第２８行以下） を備えて成る ことを特徴とするユニット。 ２．到来するトリガパルスは個別にかつプログラミング可能にマスキングされ る（第７ａ図） 請求項１記載のユニット。 ３．ユニットが応答する、到来するトリガパルスの極性はプログラミング可能 である 請求項１記載のユニット。 ４．到来するトリガパルスの極性は記憶される（０７０４） 請求項１記載のユニット。 ５．要求されたコンフィギュレーションデータを択一的に伝送する、セル装置 の付加的な入力側（０９０４）が存在する 請求項１記載のユニット。 ６．コンフィギュレーションデータを前記セル装置に書き込むための出力側を 介して、再コンフィギュレーション化すべきセルのデータ（１１０３）もアドレ ス（１１０２）も伝送され、これによりセルは直接アドレス指定されるようにな っている 請求項１記載のユニット。 ７．応答チャネル（１０１４）は少なくとも１ビット幅である 請求項１記載のユニット。 ８．前記応答チャネル（１０１４）はプログラミング可能なベクトル（ＬＩＢ ＡＣＫ）を前記上位のユニットに送出する 請求項１記載のユニット。 ９．２次元または多次元のコンフィギュレーション 化可能なセル装置（例えばＦＰＧＡ，ＤＰＧＡ，ＤＦＰ等）を有する、コンフィ ギュレーション化可能なモジュールのダイナミックかつ高速の再コンフィギュレ ーション化のためのユニットにおいて、 次の集積されたユニット： ａ）メモリ（第１０図、ビット０〜ｎ） ｂ）命令デコーダ（１００２） ｃ）その時点で処理される命令を示す命令カウンタ（１００４）、 ｄ）少なくとも１つのアドレス発生器（第３図、第４図、第５図）、 ｅ）到来するトリガパルスを識別するための少なくとも１つのロジック（トリガ ロジック）（第７図）、 ｆ）前記セル装置を制御するための少なくとも１つのロジック（１１０２，１１ ０３） を備えて成る ことを特徴とするユニット。 10．前記トリガロジックはトリガパルスを個別にかつプログラミング可能にマ スキングする（第７ａ図） 請求項９記載のユニット。 11．前記トリガロジックが応答する、到来するトリガパルスの極性はプログラ ミング可能である（０７０２） 請求項９記載のユニット。 12．到来するトリガパルスは記憶される（０７０４ ） 請求項９記載のユニット。 13．メモリはリングメモリ／ＦＩＦＯである（０１０３） 請求項９記載のユニット。 14．コンフィギュレーションデータを要求するために、上位のユニットに対す る応答チャネル（１０１４）が存在している 請求項９記載のユニット。 15．前記命令デコーダは個別トリガパルスをマスキングするための命令（ＭＡ ＳＫ）を識別しかつ処理する 請求項９記載のユニット。 16．前記命令デコーダは個別トリガパルスの極性を調整設定するための命令（ ０７０２）を識別しかつ処理する 請求項９記載のユニット。 17．前記命令デコーダは命令カウンタを新たにセットするための命令（ＧＯＴ Ｏ）を識別しかつ前記命令カウンタを相応にセットする 請求項９記載のユニット。 18．セルを制御するためのロジックは、一義的なアドレス（１１０２）を有す る所定のセルをアドレス指定する 請求項８記載のユニット。 19．２次元または多次元のコンフィギュレーション化可能なセル装置（例えば ＦＰＧＡ，ＤＰＧＡ，ＤＦＰ等）を有する、コンフィギュレーション化可能なモ ジュールのダイナミックかつ高速の再コンフィギュレーション化のためのユニッ トにおいて、 次の集積されたユニット、 即ちユニットにセル装置のセルの部分量しか割り当てられていないが、少なくと も１つのセルが割り当てられている（第３頁、第６行以下） を備えて成る ことを特徴とするユニット。 20．ユニットは、セル装置の別の部分量が割り当てられている同じまたは類似 の機能を有するユニットと一緒に、インタフェース（１２０６）を介して上位の ユニットに接続されている（第７頁第２８行以下） 請求項１９記載のユニット。

───────────────────────────────────────────────────── 【要約の続き】 実行することができる；制御部は更に種々異なったイベ ントを識別しかつ区別することができかつこれに基づい て定義された動作を実施することができる。制御部はイ ベントまたはイベントの組み合わせの到来に対する応答 として、１つまたは複数の位置ポインタを動かしかつ、 制御部に対する命令ではなくて、コンフィギュレーショ ンデータが扱われている場合には、該コンフィギュレー ションデータを、該コンフィギュレーションデータに指 示されているコンフィギュレーション化可能なエレメン トに送出する。制御部は１つまたは複数の応答を１つま たは複数のロードロジックに送出することができ、その 際１つのロードロジックまたは複数のロードロジックは 該１つの信号または複数の信号を識別しかつ評価するこ とができかつロードロジックはデータを１つまたは複数 のスイッチング・テーブルのコンフィギュレーションメ モリに伝送する。

Claims (1)

1. 【特許請求の範囲】 １．２次元または３次元のセル装置（例えばＦＰＧＡ，ＤＰＧＡ，ＤＦＰ等） を用いて、コンフィギュレーション化可能なモジュールをダイナミックに再コン フィギュレーション化するための方法において、 １．１ １．１つまたは複数の制御部と１つまたは複数のコンフィギュレーションメモ リとから成る１つまたは複数のスイッチング・テーブルがモジュール上に存在し ているか、または該スイッチング・テーブルをモジュールに接続し、 ２．コンフィギュレーション語をスイッチング・テーブルから１つのモジュー ルまたは複数のモジュールの１つのコンフィギュレーション化可能なエレメント または複数のコンフィギュレーション化可能なエレメントに伝送し、該コンフィ ギュレーション語は有効なコンフィギュレーションを調整設定し、 ３．１つのモジュールまたは複数のモジュールのロードロジックまたは複数の コンフィギュレーション化可能なエレメントはデータを１つまたは複数のスイッ チング・テーブルの１つまたは複数のコンフィギュレーションメモリに書き込む ことができ、 ４．１つまたは複数のスイッチング・テーブルの制御部が個別エントリを命令 として識別しかつ該命令を実行することができ、 ５．制御部は種々異なったイベントを識別しかつ区別することができかつこれ に基づいて定義された動作を実施することができ、 ６．制御部はイベントまたはイベントの組み合わせの到来に対する応答として 、１つまたは複数の位置ポインタを動かしかつ、制御部に対する命令ではなくて 、コンフィギュレーションデータが扱われている場合には、該コンフィギュレー ションデータを、該コンフィギュレーションデータに指示されているコンフィギ ュレーション化可能なエレメントに送出し、 ８．制御部は１つまたは複数の応答を１つまたは複数のロードロジックに送出 することができ、 ９．１つのロードロジックまたは複数のロードロジックは該１つの信号または 複数の信号を識別しかつ評価することができ、 10．ロードロジックはデータを１つまたは複数のスイッチング・テーブルのコ ンフィギュレーションメモリに伝送する ことを特徴とする方法 または １．２ １．コンフィギュレーション化可能なエレメントの群（機能エレメント）にメ モリが配属されており、該メモリにイベントデータを一時記憶し、 ２．スイッチング・テーブルまたはロードロジックは、すべてのイベントが計 算されるや否や、トリガ信号を得、 ３．これに基づいて機能エレメントをスイッチング・テーブルまたはロードロ ジックによって再コンフィギュレーション化し、 ４．これに基づいてメモリをスイッチング・テーブルまたはロードロジックに よって再コンフィギュレーション化し、 ５．メモリのデータを機能エレメントにロードしかつ新たに処理し、 ６．その際別の機能エレメントからのデータも新たに付け加えることができ、 ７．その際別のメモリからのデータも新たに付け加えることができ、 ８．イベントを別の機能エレメント、別のまたは同一のメモリに導くことがで き、 ９．このシーケンスを１回または複数回繰り返す ことを特徴とする方法。 ３．メモリをＦＩＦＯとして構成しかつトリガ信号としてフルフラグを使用す る 請求項１．２記載の方法。 ４．交互に書き込みまたは読み出しメモリとして動作する複数のメモリバンク が存在する 請求項１．２記載の方法。 ５．メモリはリングバッファである 請求項１．２記載の方法。 ６．メモリの深さはコンフィギュレーション化可能である 請求項１．２記載の方法。 ７．スイッチング・テーブルは１つまたは複数の読み出し位置ポインタを含ん でいる 請求項１．１記載の方法。 ８．スイッチング・テーブルは１つまたは複数の書き込み位置ポインタを含ん でいる 請求項１．１記載の方法。 ９．１つまたは複数の位置ポインタを前方向、後ろ方向またはスイッチング・ テーブルのコンフィギュレーションメモリ内の任意のエントリに移動させること ができる 請求項１．１記載の方法。 10．コンフィギュレーションメモリのエントリすべては使用しない 請求項１．１記載の方法。 11．テーブル制御部の、ロードロジックに対する応答能力がある 請求項１．１記載の方法。