JP2001117650A - 定電圧電源 - Google Patents
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】 負荷の状態に応じてＶＲで消費する電流を制
御することができる定電圧電源を提供する。 【解決手段】 ＶＲ２１には、消費電流が大きいオペア
ンプ３３ａを備えた高速電圧安定部２９ａと、消費電流
が小さいオペアンプ３３ｂを備えた低速電圧安定部２９
ｂが設けられている。オペアンプ３３ａの出力端子は切
替え手段３７ａを介して、オペアンプ３３ｂの出力端子
は切替え手段３７ｂを介して、出力トランジスタ２５の
ゲート電極に接続されている。切替え手段３７ａ，３７
ｂは、切替え論理回路３９により制御され、負荷３がア
クティブモードのときは高速電圧安定部２９ａがオンに
なり、負荷３がスリープモードのときは低速電圧安定部
２９ｂがオンになる。切替え論理回路３９は、モード切
替えの際、高速電圧安定部２９ａ及び低速電圧安定部２
９ｂが同時にオンする区間を生成する。
御することができる定電圧電源を提供する。 【解決手段】 ＶＲ２１には、消費電流が大きいオペア
ンプ３３ａを備えた高速電圧安定部２９ａと、消費電流
が小さいオペアンプ３３ｂを備えた低速電圧安定部２９
ｂが設けられている。オペアンプ３３ａの出力端子は切
替え手段３７ａを介して、オペアンプ３３ｂの出力端子
は切替え手段３７ｂを介して、出力トランジスタ２５の
ゲート電極に接続されている。切替え手段３７ａ，３７
ｂは、切替え論理回路３９により制御され、負荷３がア
クティブモードのときは高速電圧安定部２９ａがオンに
なり、負荷３がスリープモードのときは低速電圧安定部
２９ｂがオンになる。切替え論理回路３９は、モード切
替えの際、高速電圧安定部２９ａ及び低速電圧安定部２
９ｂが同時にオンする区間を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、定電圧電源に関
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
【０００２】
【従来の技術】携帯電話等の電源として、定電圧回路
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。そのため、例えば携
帯電話など、負荷がアクティブモード（動作状態）とス
リープモード（待機状態）とを有する機器に適用された
場合、高いＰＳＲＲ及び負荷過渡応答性を必要としない
スリープモードでは消費電流の無駄が大きくなる。そこ
で、高速ＶＲと、ＰＳＲＲ及び負荷過渡応答性は劣る
が、消費電流を抑制したＶＲ（低速ＶＲ）とを備え、負
荷の状態に応じてＶＲを切り替える機能を有する定電圧
電源が考えられる。低速ＶＲでは、消費電流の抑制によ
りＰＳＲＲや負荷過渡応答性は低下するが、負荷がスリ
ープモードでは問題はない。
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。そのため、例えば携
帯電話など、負荷がアクティブモード（動作状態）とス
リープモード（待機状態）とを有する機器に適用された
場合、高いＰＳＲＲ及び負荷過渡応答性を必要としない
スリープモードでは消費電流の無駄が大きくなる。そこ
で、高速ＶＲと、ＰＳＲＲ及び負荷過渡応答性は劣る
が、消費電流を抑制したＶＲ（低速ＶＲ）とを備え、負
荷の状態に応じてＶＲを切り替える機能を有する定電圧
電源が考えられる。低速ＶＲでは、消費電流の抑制によ
りＰＳＲＲや負荷過渡応答性は低下するが、負荷がスリ
ープモードでは問題はない。
【０００３】高速ＶＲと低速ＶＲとを備えた定電圧電源
を構成しようとすると、図１の構成が考えられる。電源
１からの電源を負荷３に安定して供給すべく、高速ＶＲ
５ａと低速ＶＲ５ｂが設けられている。例えば高速ＶＲ
５ａと低速ＶＲ５ｂはトランジスタのサイズは異なるが
同じ構成をもち、高速ＶＲ５ａでは電流供給能力が大き
いトランジスタのサイズが用いられている。高速ＶＲ５
ａと低速ＶＲ５ｂは、電源１が接続される入力端子（Ｖ
ｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖｒｅｆ）９ａ又
は９ｂ、オペアンプ（ＯＰＡＭＰ）１１ａ又は１１ｂ、
ＰチャネルＭＯＳトランジスタからなる出力トランジス
タ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵抗Ｒ１，Ｒ２又
はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）１５ａ又は１５
ｂを備えている。
を構成しようとすると、図１の構成が考えられる。電源
１からの電源を負荷３に安定して供給すべく、高速ＶＲ
５ａと低速ＶＲ５ｂが設けられている。例えば高速ＶＲ
５ａと低速ＶＲ５ｂはトランジスタのサイズは異なるが
同じ構成をもち、高速ＶＲ５ａでは電流供給能力が大き
いトランジスタのサイズが用いられている。高速ＶＲ５
ａと低速ＶＲ５ｂは、電源１が接続される入力端子（Ｖ
ｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖｒｅｆ）９ａ又
は９ｂ、オペアンプ（ＯＰＡＭＰ）１１ａ又は１１ｂ、
ＰチャネルＭＯＳトランジスタからなる出力トランジス
タ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵抗Ｒ１，Ｒ２又
はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）１５ａ又は１５
ｂを備えている。
【０００４】高速ＶＲ５ａのオペアンプ１１ａでは、出
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。
【０００５】破線でそれぞれ囲まれた高速ＶＲ５ａと低
速ＶＲ５ｂは、別々のチップ上に形成されている。高速
ＶＲ５ａと低速ＶＲ５ｂの出力端子１５ａ，１５ｂは、
切替え手段１７を介して、負荷３に接続される。負荷３
は、消費電流が数十ｍＡのアクティブモードと数十μＡ
のスリープモードの切替えを有する。負荷３には、切替
え手段１７に切替え信号を出力する切替え論理回路（切
替えＬＯＧＩＣ）１９が接続されている。切替え論理回
路１９は、負荷３がアクティブモードのときには切替え
信号”Ｈ”を、スリープモードのときには切替え信号”
Ｌ”を切替え手段１７に出力する。切替え手段１７は、
切替え信号”Ｈ”が入力されると高速ＶＲ５ａの出力端
子１５ａと負荷３を接続し、切替え信号”Ｌ”が入力さ
れると低速ＶＲ５ａの出力端子１５ｂと負荷３を接続す
る。このようにして、負荷３の状態に応じて高速ＶＲ５
ａ又は低速ＶＲ５ｂを選択する。高速ＶＲ５ａ及び低速
ＶＲ５ｂは非選択時にはスタンバイ状態になり、そのと
きの消費電流は１μＡ以下である。このように、負荷３
がアクティブモードのときは高速ＶＲ５ａを選択し、ス
リープモードのときは低速ＶＲ５ｂを選択することによ
り、消費電流を抑制することができる。
速ＶＲ５ｂは、別々のチップ上に形成されている。高速
ＶＲ５ａと低速ＶＲ５ｂの出力端子１５ａ，１５ｂは、
切替え手段１７を介して、負荷３に接続される。負荷３
は、消費電流が数十ｍＡのアクティブモードと数十μＡ
のスリープモードの切替えを有する。負荷３には、切替
え手段１７に切替え信号を出力する切替え論理回路（切
替えＬＯＧＩＣ）１９が接続されている。切替え論理回
路１９は、負荷３がアクティブモードのときには切替え
信号”Ｈ”を、スリープモードのときには切替え信号”
Ｌ”を切替え手段１７に出力する。切替え手段１７は、
切替え信号”Ｈ”が入力されると高速ＶＲ５ａの出力端
子１５ａと負荷３を接続し、切替え信号”Ｌ”が入力さ
れると低速ＶＲ５ａの出力端子１５ｂと負荷３を接続す
る。このようにして、負荷３の状態に応じて高速ＶＲ５
ａ又は低速ＶＲ５ｂを選択する。高速ＶＲ５ａ及び低速
ＶＲ５ｂは非選択時にはスタンバイ状態になり、そのと
きの消費電流は１μＡ以下である。このように、負荷３
がアクティブモードのときは高速ＶＲ５ａを選択し、ス
リープモードのときは低速ＶＲ５ｂを選択することによ
り、消費電流を抑制することができる。
【０００６】
【発明が解決しようとする課題】しかし、図１の構成で
は、高速ＶＲ５ａと低速ＶＲ５ｂの切替えにおいて、高
速ＶＲ５ａ、低速ＶＲ５ｂ及び切替え手段１７を１チッ
プに搭載する場合、大きな面積を必要とする２個の出力
トランジスタ１３ａ，１３ｂが必要である。また、切替
え手段１７は、出力トランジスタ１３ａ，１３ｂと同等
の電流を流せる能力が必要であるので、低抵抗にするた
めに大きな面積を必要とする。このように、切替え手段
を含んで１チップにする場合にはチップ面積が増大す
る。そこで本発明は、上記のような不具合を生じること
なく、負荷の状態に応じてＶＲで消費する電流を抑制す
ることができる定電圧電源を提供することを目的とする
ものである。
は、高速ＶＲ５ａと低速ＶＲ５ｂの切替えにおいて、高
速ＶＲ５ａ、低速ＶＲ５ｂ及び切替え手段１７を１チッ
プに搭載する場合、大きな面積を必要とする２個の出力
トランジスタ１３ａ，１３ｂが必要である。また、切替
え手段１７は、出力トランジスタ１３ａ，１３ｂと同等
の電流を流せる能力が必要であるので、低抵抗にするた
めに大きな面積を必要とする。このように、切替え手段
を含んで１チップにする場合にはチップ面積が増大す
る。そこで本発明は、上記のような不具合を生じること
なく、負荷の状態に応じてＶＲで消費する電流を抑制す
ることができる定電圧電源を提供することを目的とする
ものである。
【０００７】
【課題を解決するための手段】本発明の第１の局面は、
動作状態と待機状態との切替えを有する負荷に電源を供
給する定電圧電源であって、第１のオペアンプの一方の
入力端子に基準電圧を印加し、他方の入力端子には出力
電圧を分圧した電圧を印加し、その第１のオペアンプの
出力により出力トランジスタを制御する第１の定電圧回
路と、第２のオペアンプの一方の入力端子に基準電圧を
印加し、他方の入力端子には出力電圧を分圧した電圧を
印加し、その第２のオペアンプの出力により第１の定電
圧回路と共通の前記出力トランジスタを制御する第２の
定電圧回路とを備え、第２の定電圧回路は第１の定電圧
回路に比べて消費電流が少なくなるように構成されてお
り、かつ、それぞれのオペアンプごとに設けられオペア
ンプの出力端子と前記出力トランジスタとの接続を切り
替える切替え手段と、負荷が動作状態のときは第１の定
電圧回路のオペアンプが前記出力トランジスタに接続さ
れており、負荷が待機状態のときは第２の定電圧回路の
オペアンプが前記出力トランジスタに接続されているよ
うに切替え手段を制御する切替え論理回路とを備えたも
のである。
動作状態と待機状態との切替えを有する負荷に電源を供
給する定電圧電源であって、第１のオペアンプの一方の
入力端子に基準電圧を印加し、他方の入力端子には出力
電圧を分圧した電圧を印加し、その第１のオペアンプの
出力により出力トランジスタを制御する第１の定電圧回
路と、第２のオペアンプの一方の入力端子に基準電圧を
印加し、他方の入力端子には出力電圧を分圧した電圧を
印加し、その第２のオペアンプの出力により第１の定電
圧回路と共通の前記出力トランジスタを制御する第２の
定電圧回路とを備え、第２の定電圧回路は第１の定電圧
回路に比べて消費電流が少なくなるように構成されてお
り、かつ、それぞれのオペアンプごとに設けられオペア
ンプの出力端子と前記出力トランジスタとの接続を切り
替える切替え手段と、負荷が動作状態のときは第１の定
電圧回路のオペアンプが前記出力トランジスタに接続さ
れており、負荷が待機状態のときは第２の定電圧回路の
オペアンプが前記出力トランジスタに接続されているよ
うに切替え手段を制御する切替え論理回路とを備えたも
のである。
【０００８】負荷が動作状態のときは第１のオペアンプ
の出力により出力トランジスタを制御し、負荷が待機状
態のときは消費電流が少ない第２のオペアンプの出力に
より出力トランジスタを制御するようにしたので、消費
電流を抑制することができる。さらに、出力トランジス
タは第１の定電圧回路と第２の定電圧回路とで共通なの
で、１チップにする場合のチップ面積の増大を抑制する
ことができる。さらに、切替え手段は出力トランジスタ
を制御する制御信号の接続及び切断の切替えを制御する
ものなので小さな面積で実現することができ、２個の切
替え手段を設けるとしても、１チップにする場合にチッ
プ面積が増大する程度を抑制することができる。
の出力により出力トランジスタを制御し、負荷が待機状
態のときは消費電流が少ない第２のオペアンプの出力に
より出力トランジスタを制御するようにしたので、消費
電流を抑制することができる。さらに、出力トランジス
タは第１の定電圧回路と第２の定電圧回路とで共通なの
で、１チップにする場合のチップ面積の増大を抑制する
ことができる。さらに、切替え手段は出力トランジスタ
を制御する制御信号の接続及び切断の切替えを制御する
ものなので小さな面積で実現することができ、２個の切
替え手段を設けるとしても、１チップにする場合にチッ
プ面積が増大する程度を抑制することができる。
【０００９】本発明の第２の局面は、動作状態と待機状
態との切替えを有する負荷に電源を供給するために、オ
ペアンプの一方の入力端子に基準電圧を印加し、他方の
入力端子には出力電圧を分圧した電圧を印加し、そのオ
ペアンプの出力により出力トランジスタを制御する１個
の定電圧回路を備えた定電圧電源であって、オペアンプ
の電流経路に設けられた電流容量の異なる２つのトラン
ジスタからなる並列回路と、負荷が動作状態のときは並
列回路のトランジスタは電流容量の大きい方のトランジ
スタがオンとなっており、負荷が待機状態のときは並列
回路のトランジスタは電流容量の小さい方のトランジス
タがオンとなっているように並列回路を制御する切替え
論理回路とを備えたものである。
態との切替えを有する負荷に電源を供給するために、オ
ペアンプの一方の入力端子に基準電圧を印加し、他方の
入力端子には出力電圧を分圧した電圧を印加し、そのオ
ペアンプの出力により出力トランジスタを制御する１個
の定電圧回路を備えた定電圧電源であって、オペアンプ
の電流経路に設けられた電流容量の異なる２つのトラン
ジスタからなる並列回路と、負荷が動作状態のときは並
列回路のトランジスタは電流容量の大きい方のトランジ
スタがオンとなっており、負荷が待機状態のときは並列
回路のトランジスタは電流容量の小さい方のトランジス
タがオンとなっているように並列回路を制御する切替え
論理回路とを備えたものである。
【００１０】定電圧回路の消費電流を負荷が動作状態の
ときは大きくし、負荷が待機状態のときは小さくするよ
うにしたので、消費電流を抑制することができる。さら
に、オペアンプ及び出力トランジスタを１組しか備えて
いないので、１チップにする場合のチップ面積の増大を
さらに抑制することができる。
ときは大きくし、負荷が待機状態のときは小さくするよ
うにしたので、消費電流を抑制することができる。さら
に、オペアンプ及び出力トランジスタを１組しか備えて
いないので、１チップにする場合のチップ面積の増大を
さらに抑制することができる。
【００１１】
【発明の実施の形態】本発明の第１の局面において、第
１の定電圧回路と第２の定電圧回路の消費電流を異なら
せるために、第１のオペアンプと第２のオペアンプは同
じ回路構成をなし、第１のオペアンプは第２のオペアン
プよりも電流供給能力の大きいトランジスタを使用して
いることが好ましい。その結果、第１のオペアンプ及び
第２のオペアンプ、ひいては定電圧電源の構成が簡単に
なる。
１の定電圧回路と第２の定電圧回路の消費電流を異なら
せるために、第１のオペアンプと第２のオペアンプは同
じ回路構成をなし、第１のオペアンプは第２のオペアン
プよりも電流供給能力の大きいトランジスタを使用して
いることが好ましい。その結果、第１のオペアンプ及び
第２のオペアンプ、ひいては定電圧電源の構成が簡単に
なる。
【００１２】また、第１の局面において、第１の定電圧
回路と第２の定電圧回路の消費電流を異ならせるため
に、第１のオペアンプは第２のオペアンプに比べて出力
段に電流供給能力の大きいバッファトランジスタを備え
ていることが好ましい。その結果、第１のオペアンプと
第２のオペアンプはバッファトランジスタを除いた部分
を同一とすることができるので、製造が容易になる。
回路と第２の定電圧回路の消費電流を異ならせるため
に、第１のオペアンプは第２のオペアンプに比べて出力
段に電流供給能力の大きいバッファトランジスタを備え
ていることが好ましい。その結果、第１のオペアンプと
第２のオペアンプはバッファトランジスタを除いた部分
を同一とすることができるので、製造が容易になる。
【００１３】図１の構成では、高速ＶＲ５ａと低速ＶＲ
５ｂの切替え時に、負荷３の電源となる切替え手段１７
の出力にノイズが発生し、そのノイズは、負荷３がリセ
ットと認識するなどの誤動作を生じさせる原因となる。
そこで第１の局面において、切替え論理回路は、負荷の
状態が切り替わった後、両方の定電圧回路のオペアンプ
がともに出力トランジスタに接続されている期間が存在
するように、切替え手段を制御することが好ましい。そ
の結果、定電圧回路切替え時において、出力レベルが大
きく変動するノイズを抑制することができる。
５ｂの切替え時に、負荷３の電源となる切替え手段１７
の出力にノイズが発生し、そのノイズは、負荷３がリセ
ットと認識するなどの誤動作を生じさせる原因となる。
そこで第１の局面において、切替え論理回路は、負荷の
状態が切り替わった後、両方の定電圧回路のオペアンプ
がともに出力トランジスタに接続されている期間が存在
するように、切替え手段を制御することが好ましい。そ
の結果、定電圧回路切替え時において、出力レベルが大
きく変動するノイズを抑制することができる。
【００１４】第２の局面においても、切替え論理回路
は、負荷の状態が切り替わった後、並列回路の両方のト
ランジスタがともにオンとなっている期間が存在するよ
うに、並列回路を制御することが好ましい。その結果、
並列回路切替え時において、出力レベルが大きく変動す
るノイズを抑制することができる。
は、負荷の状態が切り替わった後、並列回路の両方のト
ランジスタがともにオンとなっている期間が存在するよ
うに、並列回路を制御することが好ましい。その結果、
並列回路切替え時において、出力レベルが大きく変動す
るノイズを抑制することができる。
【００１５】また、第１の局面において、第１の定電圧
回路及び第２の定電圧回路にはそれぞれ貫通電流を断続
する断続回路が設けられており、切替え論理回路は、負
荷が動作状態のときは第１の定電圧回路の断続回路がオ
ン、第２の定電圧回路の断続回路がオフとなり、負荷が
待機状態のときは第１の定電圧回路の断続回路がオフ、
第２の定電圧回路の断続回路がオンとなるように断続回
路も制御することが好ましい。その結果、第１、第２の
定電圧回路の非選択時における消費電流をさらに抑制す
ることができる。
回路及び第２の定電圧回路にはそれぞれ貫通電流を断続
する断続回路が設けられており、切替え論理回路は、負
荷が動作状態のときは第１の定電圧回路の断続回路がオ
ン、第２の定電圧回路の断続回路がオフとなり、負荷が
待機状態のときは第１の定電圧回路の断続回路がオフ、
第２の定電圧回路の断続回路がオンとなるように断続回
路も制御することが好ましい。その結果、第１、第２の
定電圧回路の非選択時における消費電流をさらに抑制す
ることができる。
【００１６】
【実施例】図２は、第１の局面の一実施例を示す回路図
である。電源１からの電源を携帯電話等の負荷３に安定
して供給すべく、ＶＲ２１が備えられている。電源１
は、ＶＲ２１に設けられた入力端子（Ｖｂａｔ）２３に
接続されている。入力端子２３は、ＰチャネルＭＯＳト
ランジスタからなる出力トランジスタ（ＤＲＶ）２５を
介して、出力端子（Ｖｏｕｔ）２７に接続されている。
ＶＲ２１には、消費電流は大きいがＰＳＲＲ及び負荷過
渡応答性のよい高速電圧安定部２９ａと、ＰＳＲＲ及び
負荷過渡応答性は劣るが消費電流の小さい低速電圧安定
部２９ｂが並列に設けられている。ここで高速電圧安定
部２９ａにおいては低速電圧安定部２９ｂにより電流供
給能力が大きいトランジスタのサイズが用いられてい
る。この場合、高速電圧安定部２９ａと低速電圧安定部
２９ｂとでは回路構成は同じだが、オペアンプに流す電
流の大きさの違いにより応答性が異なり、高速電圧安定
部２９ａの方が低速電圧安定部２９ｂよりも応答性が速
い。
である。電源１からの電源を携帯電話等の負荷３に安定
して供給すべく、ＶＲ２１が備えられている。電源１
は、ＶＲ２１に設けられた入力端子（Ｖｂａｔ）２３に
接続されている。入力端子２３は、ＰチャネルＭＯＳト
ランジスタからなる出力トランジスタ（ＤＲＶ）２５を
介して、出力端子（Ｖｏｕｔ）２７に接続されている。
ＶＲ２１には、消費電流は大きいがＰＳＲＲ及び負荷過
渡応答性のよい高速電圧安定部２９ａと、ＰＳＲＲ及び
負荷過渡応答性は劣るが消費電流の小さい低速電圧安定
部２９ｂが並列に設けられている。ここで高速電圧安定
部２９ａにおいては低速電圧安定部２９ｂにより電流供
給能力が大きいトランジスタのサイズが用いられてい
る。この場合、高速電圧安定部２９ａと低速電圧安定部
２９ｂとでは回路構成は同じだが、オペアンプに流す電
流の大きさの違いにより応答性が異なり、高速電圧安定
部２９ａの方が低速電圧安定部２９ｂよりも応答性が速
い。
【００１７】高速電圧安定部２９ａにはオペアンプ（Ｏ
ＰＡＭＰ）３３ａが備えられている。オペアンプ３３ａ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ａ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ａの反転入力端子にはツェナーダ
イオードなどにてなる基準電圧部（Ｖｒｅｆ）３１ａか
ら基準電圧が印加され、非反転入力端子には出力トラン
ジスタ２５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した
電圧が印加される。オペアンプ３３ａ及び基準電圧部３
１ａの電源は電源１から供給される。オペアンプ３３
ａ、基準電圧部３１ａ及び抵抗Ｒ２のグラウンド側の端
子とグラウンド間には、貫通電流のオン・オフを制御す
る断続回路３５ａとしてのＰチャネルＭＯＳトランジス
タが介在している。
ＰＡＭＰ）３３ａが備えられている。オペアンプ３３ａ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ａ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ａの反転入力端子にはツェナーダ
イオードなどにてなる基準電圧部（Ｖｒｅｆ）３１ａか
ら基準電圧が印加され、非反転入力端子には出力トラン
ジスタ２５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した
電圧が印加される。オペアンプ３３ａ及び基準電圧部３
１ａの電源は電源１から供給される。オペアンプ３３
ａ、基準電圧部３１ａ及び抵抗Ｒ２のグラウンド側の端
子とグラウンド間には、貫通電流のオン・オフを制御す
る断続回路３５ａとしてのＰチャネルＭＯＳトランジス
タが介在している。
【００１８】低速電圧安定部２９ｂは高速電圧安定部２
９ａと同じ構成をもち、基準電圧部３１ｂ、オペアンプ
３３ｂ、断続回路３５ｂ、抵抗Ｒ３，Ｒ４が、基準電圧
部３１ａ、オペアンプ３３ａ、断続回路３５ａ、抵抗Ｒ
１，Ｒ２に対応して設けられている。オペアンプ３３ｂ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ｂ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ｂはオペアンプ３３ａよりも消費
電流が小さく、低速電圧安定部２９ｂは高速電圧安定部
２９ａよりもＰＳＲＲ及び負荷過渡応答性が劣る構造に
なっている。
９ａと同じ構成をもち、基準電圧部３１ｂ、オペアンプ
３３ｂ、断続回路３５ｂ、抵抗Ｒ３，Ｒ４が、基準電圧
部３１ａ、オペアンプ３３ａ、断続回路３５ａ、抵抗Ｒ
１，Ｒ２に対応して設けられている。オペアンプ３３ｂ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ｂ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ｂはオペアンプ３３ａよりも消費
電流が小さく、低速電圧安定部２９ｂは高速電圧安定部
２９ａよりもＰＳＲＲ及び負荷過渡応答性が劣る構造に
なっている。
【００１９】負荷３には、切替え手段３７ａ，３７ｂに
切替え信号を出力する切替え論理回路（切替えＬＯＧＩ
Ｃ）３９が接続されている。切替え手段３７ａ，３７ｂ
は、オペアンプ３３ａ，３３ｂの出力端子と出力トラン
ジスタ２５のゲート電極の接続及び切断を制御し、切替
え信号”Ｈ”が入力されると接続し、切替え信号”Ｌ”
が入力されると切断する。切替え論理回路３９は、断続
回路３５ａ，３５ｂにも接続されており、切替え手段３
７ａ，３７ｂへの信号入力に対応して断続回路３５ａ，
３５ｂの動作も制御する。この実施例において、破線で
囲まれたＶＲ２１は１チップ上に形成されている。第１
の定電圧回路は高速電圧安定部２９ａ及び出力トランジ
スタ２５により構成され、第２の定電圧回路は低速電圧
安定部２９ｂ及び出力トランジスタ２５により構成され
る。
切替え信号を出力する切替え論理回路（切替えＬＯＧＩ
Ｃ）３９が接続されている。切替え手段３７ａ，３７ｂ
は、オペアンプ３３ａ，３３ｂの出力端子と出力トラン
ジスタ２５のゲート電極の接続及び切断を制御し、切替
え信号”Ｈ”が入力されると接続し、切替え信号”Ｌ”
が入力されると切断する。切替え論理回路３９は、断続
回路３５ａ，３５ｂにも接続されており、切替え手段３
７ａ，３７ｂへの信号入力に対応して断続回路３５ａ，
３５ｂの動作も制御する。この実施例において、破線で
囲まれたＶＲ２１は１チップ上に形成されている。第１
の定電圧回路は高速電圧安定部２９ａ及び出力トランジ
スタ２５により構成され、第２の定電圧回路は低速電圧
安定部２９ｂ及び出力トランジスタ２５により構成され
る。
【００２０】図３は、高速電圧安定部２９ａ及び低速電
圧安定部２９ｂの動作シーケンスを示す波形図である。
図２及び図３を参照してこの実施例の動作を説明する。
負荷３がアクティブモード（動作状態）のときは、切替
え論理回路３９により切替え手段３７ａ及び断続回路３
５ａに切替え信号”Ｈ”が出力され、切替え手段３７ｂ
及び断続回路３５ｂに切替え信号”Ｌ”が出力される。
このとき、切替え手段３７ａ及び断続回路３５ａが接続
されて高速電圧安定部２９ａはオンになり、切替え手段
３７ｂ及び断続回路３５ｂが切断されて低速電圧安定部
２９ｂはオフ（スタンバイ状態）になる。そして、出力
トランジスタ２５のゲート電極に印加される電圧は高速
電圧安定部２９ａにより制御される。スタンバイ状態に
おける低速電圧安定部２９ｂの消費電流は１μＡ以下で
ある。
圧安定部２９ｂの動作シーケンスを示す波形図である。
図２及び図３を参照してこの実施例の動作を説明する。
負荷３がアクティブモード（動作状態）のときは、切替
え論理回路３９により切替え手段３７ａ及び断続回路３
５ａに切替え信号”Ｈ”が出力され、切替え手段３７ｂ
及び断続回路３５ｂに切替え信号”Ｌ”が出力される。
このとき、切替え手段３７ａ及び断続回路３５ａが接続
されて高速電圧安定部２９ａはオンになり、切替え手段
３７ｂ及び断続回路３５ｂが切断されて低速電圧安定部
２９ｂはオフ（スタンバイ状態）になる。そして、出力
トランジスタ２５のゲート電極に印加される電圧は高速
電圧安定部２９ａにより制御される。スタンバイ状態に
おける低速電圧安定部２９ｂの消費電流は１μＡ以下で
ある。
【００２１】負荷３がスリープモード（待機状態）のと
きは、切替え論理回路３９により切替え手段３７ａ及び
断続回路３５ａに切替え信号”Ｌ”が出力され、切替え
手段３７ｂ及び断続回路３５ｂに切替え信号”Ｈ”が出
力される。このとき、切替え手段３７ａ及び断続回路３
５ａが切断されて高速電圧安定部２９ａはオフになり、
切替え手段３７ｂ及び断続回路３５ｂが接続されて低速
電圧安定部２９ｂはオンになる。そして、出力トランジ
スタ２５のゲート電極に印加される電圧は低速電圧安定
部２９ｂにより制御される。スタンバイ状態における高
速電圧安定部２９ａの消費電流は１μＡ以下である。
きは、切替え論理回路３９により切替え手段３７ａ及び
断続回路３５ａに切替え信号”Ｌ”が出力され、切替え
手段３７ｂ及び断続回路３５ｂに切替え信号”Ｈ”が出
力される。このとき、切替え手段３７ａ及び断続回路３
５ａが切断されて高速電圧安定部２９ａはオフになり、
切替え手段３７ｂ及び断続回路３５ｂが接続されて低速
電圧安定部２９ｂはオンになる。そして、出力トランジ
スタ２５のゲート電極に印加される電圧は低速電圧安定
部２９ｂにより制御される。スタンバイ状態における高
速電圧安定部２９ａの消費電流は１μＡ以下である。
【００２２】図３に示すように、動作モード切替え時に
は、切替え論理回路３９は、出力トランジスタ２５の動
作を制御する高速電圧安定部２９ａ及び低速電圧安定部
２９ｂが同時にオンする区間を生成する。負荷３がアク
ティブモードからスリープモードに入るとき、負荷３は
切替え論理回路３９にモード切替え信号を送信し、それ
に伴って切替え論理回路３９は、低速電圧安定部２９ｂ
をオンにし、その後所定の時間が経過した後、高速電圧
安定部２９ａをオフにして、低速電圧安定部２９ｂによ
る制御へ切り替える。これにより、高速電圧安定部２９
ａは非選択で、スタンバイ状態になる。
は、切替え論理回路３９は、出力トランジスタ２５の動
作を制御する高速電圧安定部２９ａ及び低速電圧安定部
２９ｂが同時にオンする区間を生成する。負荷３がアク
ティブモードからスリープモードに入るとき、負荷３は
切替え論理回路３９にモード切替え信号を送信し、それ
に伴って切替え論理回路３９は、低速電圧安定部２９ｂ
をオンにし、その後所定の時間が経過した後、高速電圧
安定部２９ａをオフにして、低速電圧安定部２９ｂによ
る制御へ切り替える。これにより、高速電圧安定部２９
ａは非選択で、スタンバイ状態になる。
【００２３】負荷３がスリープモードからアクティブモ
ードに入るとき、負荷３は切替え論理回路３９にモード
切替え信号を送信し、それに伴って切替え論理回路３９
は、高速電圧安定部２９ａをオンにし、その後所定の時
間が経過した後、低速電圧安定部２９ｂをオフにして、
高速電圧安定部２９ａによる制御へ切り替える。これに
より、高速電圧安定部２９ｂは非選択で、スタンバイ状
態になる。このようにして、低速電圧安定部２９ｂ→高
速電圧安定部２９ａ、高速電圧安定部２９ａ→低速電圧
安定部２９ｂの切替え時に同時オン状態を作ることによ
り、切替え時におけるＶｏｕｔ出力の大幅な変動に伴う
ノイズを抑えることができる。
ードに入るとき、負荷３は切替え論理回路３９にモード
切替え信号を送信し、それに伴って切替え論理回路３９
は、高速電圧安定部２９ａをオンにし、その後所定の時
間が経過した後、低速電圧安定部２９ｂをオフにして、
高速電圧安定部２９ａによる制御へ切り替える。これに
より、高速電圧安定部２９ｂは非選択で、スタンバイ状
態になる。このようにして、低速電圧安定部２９ｂ→高
速電圧安定部２９ａ、高速電圧安定部２９ａ→低速電圧
安定部２９ｂの切替え時に同時オン状態を作ることによ
り、切替え時におけるＶｏｕｔ出力の大幅な変動に伴う
ノイズを抑えることができる。
【００２４】さらにこの実施例によれば、切替え前後の
出力電圧差を小さくできる。この実施例の出力電圧差を
図１の構成と比較する。図１の構成における出力電圧差
はＶｒｅｆオフ（基準電圧オフセット電圧）＋Ｒオフ
（抵抗オフセット電圧）＋ＯＰＡＭＰオフ（オペアンプ
オフセット電圧）＋ＤＲＶオフ（出力トランジスタオフ
セット電圧）である。それに対し、この実施例における
出力電圧差は、Ｖｒｅｆオフ＋Ｒオフ＋ＯＰＡＭＰオフ
である。すなわち、出力電圧差を出力トランジスタのオ
フセット電圧分だけ小さくすることができる。さらに、
１チップにする場合、出力トランジスタが１つだけなの
で、図１の構成に比べて小面積で実現可能となる。さら
に、切替え手段３７ａ，３７ｂは、出力トランジスタの
ゲート電極の制御電圧を接続及び切断するものなので大
電流を流す必要がなく、小面積で実現できる。
出力電圧差を小さくできる。この実施例の出力電圧差を
図１の構成と比較する。図１の構成における出力電圧差
はＶｒｅｆオフ（基準電圧オフセット電圧）＋Ｒオフ
（抵抗オフセット電圧）＋ＯＰＡＭＰオフ（オペアンプ
オフセット電圧）＋ＤＲＶオフ（出力トランジスタオフ
セット電圧）である。それに対し、この実施例における
出力電圧差は、Ｖｒｅｆオフ＋Ｒオフ＋ＯＰＡＭＰオフ
である。すなわち、出力電圧差を出力トランジスタのオ
フセット電圧分だけ小さくすることができる。さらに、
１チップにする場合、出力トランジスタが１つだけなの
で、図１の構成に比べて小面積で実現可能となる。さら
に、切替え手段３７ａ，３７ｂは、出力トランジスタの
ゲート電極の制御電圧を接続及び切断するものなので大
電流を流す必要がなく、小面積で実現できる。
【００２５】図２の実施例では、トランジスタのサイズ
を変えることにより高速電圧安定部２９ａと低速電圧安
定部２９ｂのＰＳＲＲ及び負荷過渡特性を設定している
が、本発明はこれに限定されるものではなく、分圧抵抗
（帰還抵抗）Ｒ１，Ｒ２とＲ３，Ｒ４の抵抗値の設定に
より高速電圧安定部２９ａと低速電圧安定部２９ｂの消
費電流、すなわちＰＳＲＲ及び負荷過渡特性を設定する
ようにしてもよい。これにより、スリープモード（待機
状態）の出力電圧を変化させることができる。
を変えることにより高速電圧安定部２９ａと低速電圧安
定部２９ｂのＰＳＲＲ及び負荷過渡特性を設定している
が、本発明はこれに限定されるものではなく、分圧抵抗
（帰還抵抗）Ｒ１，Ｒ２とＲ３，Ｒ４の抵抗値の設定に
より高速電圧安定部２９ａと低速電圧安定部２９ｂの消
費電流、すなわちＰＳＲＲ及び負荷過渡特性を設定する
ようにしてもよい。これにより、スリープモード（待機
状態）の出力電圧を変化させることができる。
【００２６】また、高速電圧安定部用のオペアンプと低
速電圧安定部用のオペアンプの回路構成を異ならせるこ
とによりＰＳＲＲ及び負荷過渡特性を設定することもで
きる。図４はオペアンプを示し、（Ａ）は高速電圧安定
部用のもの、（Ｂ）は低速電圧安定部用のものを示す。
これらのオペアンプを備えた定電圧電源の他の部分の構
成は図２の実施例と同じである。ただし、本発明を構成
するオペアンプはこれに限定されるものではなく、差動
増幅回路を含むものであれば適用することができる。
速電圧安定部用のオペアンプの回路構成を異ならせるこ
とによりＰＳＲＲ及び負荷過渡特性を設定することもで
きる。図４はオペアンプを示し、（Ａ）は高速電圧安定
部用のもの、（Ｂ）は低速電圧安定部用のものを示す。
これらのオペアンプを備えた定電圧電源の他の部分の構
成は図２の実施例と同じである。ただし、本発明を構成
するオペアンプはこれに限定されるものではなく、差動
増幅回路を含むものであれば適用することができる。
【００２７】（Ａ）を参照して高速電圧安定部用のオペ
アンプについて説明する。一対の差動入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰ
ＭＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１
に接続されている。ＰＭＯＳトランジスタＰＣＨ１，Ｐ
ＣＨ２のゲート電極が相互に接続され、いずれか一方の
入力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイ
ンに接続されることにより、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２が負荷の役割を果たしている。入力用Ｎ
ＭＯＳトランジスタＮＣＨ３のゲート電極には基準電圧
部３１ａの電位が入力され、入力用ＮＭＯＳトランジス
タＮＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ
１，Ｒ２による電位）が入力される。入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続さ
れ、ＮＭＯＳトランジスタＮＣＨ７を介して断続回路３
５ａに接続されている。ＮＭＯＳトランジスタＮＣＨ７
のゲート電極は基準電圧部３１ａに接続されている。
アンプについて説明する。一対の差動入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰ
ＭＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１
に接続されている。ＰＭＯＳトランジスタＰＣＨ１，Ｐ
ＣＨ２のゲート電極が相互に接続され、いずれか一方の
入力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイ
ンに接続されることにより、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２が負荷の役割を果たしている。入力用Ｎ
ＭＯＳトランジスタＮＣＨ３のゲート電極には基準電圧
部３１ａの電位が入力され、入力用ＮＭＯＳトランジス
タＮＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ
１，Ｒ２による電位）が入力される。入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続さ
れ、ＮＭＯＳトランジスタＮＣＨ７を介して断続回路３
５ａに接続されている。ＮＭＯＳトランジスタＮＣＨ７
のゲート電極は基準電圧部３１ａに接続されている。
【００２８】バッファ回路を構成するＰＭＯＳトランジ
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介して断続回路３５ａに接
続され、ＮＭＯＳトランジスタＮＣＨ９のゲート電極は
基準電圧部３１ａに接続されている。ＰＭＯＳトランジ
スタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の接続点
ＮＯＤＥ２がこのオペアンプの出力端子となって切替え
手段３７ａに接続されている。
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介して断続回路３５ａに接
続され、ＮＭＯＳトランジスタＮＣＨ９のゲート電極は
基準電圧部３１ａに接続されている。ＰＭＯＳトランジ
スタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の接続点
ＮＯＤＥ２がこのオペアンプの出力端子となって切替え
手段３７ａに接続されている。
【００２９】この高速電圧安定部用のオペアンプの動作
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が増加し、接続点ＮＯＤＥ２での電
流量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ
９のゲート電圧は基準電圧部３１ａからの一定電位であ
り、ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定な
ので、接続点ＮＯＤＥ２において電流量が増加すると電
圧が上昇する。すなわち、帰還抵抗入力の電圧が上がる
とオペアンプの出力も上がる。
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が増加し、接続点ＮＯＤＥ２での電
流量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ
９のゲート電圧は基準電圧部３１ａからの一定電位であ
り、ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定な
ので、接続点ＮＯＤＥ２において電流量が増加すると電
圧が上昇する。すなわち、帰還抵抗入力の電圧が上がる
とオペアンプの出力も上がる。
【００３０】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
【００３１】次に、（Ｂ）を参照して低速電圧安定部用
のオペアンプについて説明する。ＰＭＯＳトランジスタ
ＰＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ
３，ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズ
で、同様の構成で配置され接続されている。このオペア
ンプでは、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２の
ゲート電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳ
トランジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、
ＰＭＯＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタ
ＮＣＨ３間に設けられた接続点ＮＯＤＥ４が出力端子と
なって切替え手段３７ａに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
のオペアンプについて説明する。ＰＭＯＳトランジスタ
ＰＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ
３，ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズ
で、同様の構成で配置され接続されている。このオペア
ンプでは、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２の
ゲート電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳ
トランジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、
ＰＭＯＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタ
ＮＣＨ３間に設けられた接続点ＮＯＤＥ４が出力端子と
なって切替え手段３７ａに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
【００３２】この低速電圧安定部用のオペアンプの動作
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接
続点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯ
ＳトランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準
電圧部３１ｂからの一定電位であり、ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続
点ＮＯＤＥ４において電流量が増加すると電圧が上昇す
る。すなわち、帰還抵抗入力の電圧が上がるとオペアン
プの出力も上がる。
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接
続点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯ
ＳトランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準
電圧部３１ｂからの一定電位であり、ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続
点ＮＯＤＥ４において電流量が増加すると電圧が上昇す
る。すなわち、帰還抵抗入力の電圧が上がるとオペアン
プの出力も上がる。
【００３３】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
【００３４】（Ａ）に示す高速電圧安定部用のオペアン
プと（Ｂ）に示す低速電圧安定部用のオペアンプを比較
すると、高速電圧安定部用のオペアンプにはバッファ回
路としてのＰＭＯＳトランジスタＰＣＨ８が備えられて
おり、帰還抵抗入力の変動に追従するＮＯＤＥ１におけ
る電位の変動をＰＭＯＳトランジスタＰＣＨ８により増
幅してオペアンプ出力としている。これにより、高速電
圧安定部用のオペアンプは低速電圧安定部用のオペアン
プに比べてＰＳＲＲ及び負荷過渡特性を向上させてい
る。ただし、高速電圧安定部用のオペアンプの消費電流
はＰＭＯＳトランジスタＰＣＨ８で消費される電流の分
だけ、低速電圧安定部用のオペアンプに比べて大きくな
る。
プと（Ｂ）に示す低速電圧安定部用のオペアンプを比較
すると、高速電圧安定部用のオペアンプにはバッファ回
路としてのＰＭＯＳトランジスタＰＣＨ８が備えられて
おり、帰還抵抗入力の変動に追従するＮＯＤＥ１におけ
る電位の変動をＰＭＯＳトランジスタＰＣＨ８により増
幅してオペアンプ出力としている。これにより、高速電
圧安定部用のオペアンプは低速電圧安定部用のオペアン
プに比べてＰＳＲＲ及び負荷過渡特性を向上させてい
る。ただし、高速電圧安定部用のオペアンプの消費電流
はＰＭＯＳトランジスタＰＣＨ８で消費される電流の分
だけ、低速電圧安定部用のオペアンプに比べて大きくな
る。
【００３５】ＶＲの消費電流は主としてオペアンプでの
電流が占める。このため、この電流をシステムの状態に
より切り替えても同様の効果が得られる。図５は、第２
の局面の一実施例を示す回路図であり、（Ａ）は全体を
示す回路図、（Ｂ）は（Ａ）のオペアンプの構成を示す
回路図である。電源１からの電源を負荷３に安定して供
給すべく、ＶＲ４１が備えられている。電源１は、ＶＲ
４１に設けられた入力端子（Ｖｂａｔ）４３に接続さ
れ、入力端子４３は、ＰチャネルＭＯＳトランジスタか
らなる出力トランジスタ（ＤＲＶ）４５を介して、出力
端子（Ｖｏｕｔ）４７に接続されている。ＶＲ２１には
オペアンプ（ＯＰＡＭＰ）４９が備えられており、オペ
アンプ４９の出力端子は出力トランジスタ４５のゲート
に接続されている。オペアンプ４９の反転入力端子には
基準電圧部（Ｖｒｅｆ）５１から基準電圧が印加され、
非反転入力端子には出力トランジスタ２５の出力電圧を
抵抗Ｒ１とＲ２で分圧した電圧が印加され、その分圧さ
れた電圧が基準電圧と等しくなるように、出力電圧が制
御される。オペアンプ３３ａ及び基準電圧部３１ａの電
源は電源１から供給される。
電流が占める。このため、この電流をシステムの状態に
より切り替えても同様の効果が得られる。図５は、第２
の局面の一実施例を示す回路図であり、（Ａ）は全体を
示す回路図、（Ｂ）は（Ａ）のオペアンプの構成を示す
回路図である。電源１からの電源を負荷３に安定して供
給すべく、ＶＲ４１が備えられている。電源１は、ＶＲ
４１に設けられた入力端子（Ｖｂａｔ）４３に接続さ
れ、入力端子４３は、ＰチャネルＭＯＳトランジスタか
らなる出力トランジスタ（ＤＲＶ）４５を介して、出力
端子（Ｖｏｕｔ）４７に接続されている。ＶＲ２１には
オペアンプ（ＯＰＡＭＰ）４９が備えられており、オペ
アンプ４９の出力端子は出力トランジスタ４５のゲート
に接続されている。オペアンプ４９の反転入力端子には
基準電圧部（Ｖｒｅｆ）５１から基準電圧が印加され、
非反転入力端子には出力トランジスタ２５の出力電圧を
抵抗Ｒ１とＲ２で分圧した電圧が印加され、その分圧さ
れた電圧が基準電圧と等しくなるように、出力電圧が制
御される。オペアンプ３３ａ及び基準電圧部３１ａの電
源は電源１から供給される。
【００３６】（Ｂ）を参照してオペアンプ４９を詳細に
説明する。一対の差動入力用ＮＭＯＳトランジスタＮＣ
Ｈ３，ＮＣＨ４のドレインがそれぞれＰＭＯＳトランジ
スタＰＣＨ１，ＰＣＨ２を介して電源１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ１，ＰＣＨ２のゲート
電極が相互に接続され、いずれか一方の入力用ＮＭＯＳ
トランジスタ、例えばＮＣＨ４のドレインに接続される
ことにより、ＰＭＯＳトランジスタＰＣＨ１，ＰＣＨ２
が負荷の役割を果たしている。入力用ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ４のソースは相互に接続され、並
列に接続されたＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ
６を介して接地されている。ＮＭＯＳトランジスタＮＣ
Ｈ５，ＮＣＨ６は電流容量の異なるものであり、ＮＭＯ
ＳトランジスタＮＣＨ５を流れる電流ｉＨの方がＮＭＯ
ＳトランジスタＮＣＨ６を流れる電流ｉＬよりも大き
い。
説明する。一対の差動入力用ＮＭＯＳトランジスタＮＣ
Ｈ３，ＮＣＨ４のドレインがそれぞれＰＭＯＳトランジ
スタＰＣＨ１，ＰＣＨ２を介して電源１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ１，ＰＣＨ２のゲート
電極が相互に接続され、いずれか一方の入力用ＮＭＯＳ
トランジスタ、例えばＮＣＨ４のドレインに接続される
ことにより、ＰＭＯＳトランジスタＰＣＨ１，ＰＣＨ２
が負荷の役割を果たしている。入力用ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ４のソースは相互に接続され、並
列に接続されたＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ
６を介して接地されている。ＮＭＯＳトランジスタＮＣ
Ｈ５，ＮＣＨ６は電流容量の異なるものであり、ＮＭＯ
ＳトランジスタＮＣＨ５を流れる電流ｉＨの方がＮＭＯ
ＳトランジスタＮＣＨ６を流れる電流ｉＬよりも大き
い。
【００３７】ＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ６
のゲート電極をバイアス（ＢＩＡＳ）又は接地にそれぞ
れ独立して接続するスイッチＳＷ１と、ＳＷ２を備えた
切替え回路５３が設けられている。負荷３には、切替え
回路５３に切替え信号を出力する切替え論理回路（切替
えＬＯＧＩＣ）５５が接続されている。切替え回路５３
は、切替え論理回路５５からの信号に基づいて、ＣＴＬ
１入力が”Ｈ”でスイッチＳＷ１をＢＩＡＳへ接続
し、”Ｌ”でＧＮＤへ接続する。ＣＴＬ２入力が”Ｈ”
でスイッチＳＷ２をＢＩＡＳへ接続し、”Ｌ”で、ＧＮ
Ｄへ接続する。このようにして、ＮＭＯＳトランジスタ
ＮＣＨ５，ＮＣＨ６のゲート電極への電圧印加を制御す
る。その制御により、ＮＭＯＳトランジスタＮＣＨ５又
はＮＣＨ６を選択することにより、オペアンプ４９のバ
イアス電流を切り替えることができる。第２の局面の並
列回路は、ＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ６に
より構成され、切替え論理回路は、切替え回路５３及び
切替え論理回路５５により構成される。この実施例にお
いて、破線で囲まれたＶＲ４１は１チップ上に形成され
ている。
のゲート電極をバイアス（ＢＩＡＳ）又は接地にそれぞ
れ独立して接続するスイッチＳＷ１と、ＳＷ２を備えた
切替え回路５３が設けられている。負荷３には、切替え
回路５３に切替え信号を出力する切替え論理回路（切替
えＬＯＧＩＣ）５５が接続されている。切替え回路５３
は、切替え論理回路５５からの信号に基づいて、ＣＴＬ
１入力が”Ｈ”でスイッチＳＷ１をＢＩＡＳへ接続
し、”Ｌ”でＧＮＤへ接続する。ＣＴＬ２入力が”Ｈ”
でスイッチＳＷ２をＢＩＡＳへ接続し、”Ｌ”で、ＧＮ
Ｄへ接続する。このようにして、ＮＭＯＳトランジスタ
ＮＣＨ５，ＮＣＨ６のゲート電極への電圧印加を制御す
る。その制御により、ＮＭＯＳトランジスタＮＣＨ５又
はＮＣＨ６を選択することにより、オペアンプ４９のバ
イアス電流を切り替えることができる。第２の局面の並
列回路は、ＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ６に
より構成され、切替え論理回路は、切替え回路５３及び
切替え論理回路５５により構成される。この実施例にお
いて、破線で囲まれたＶＲ４１は１チップ上に形成され
ている。
【００３８】次にこの実施例の動作を説明する。負荷３
がアクティブモードのときは、切替え論理回路５５によ
り切替え回路５３のＣＴＲ入力１に切替え信号”Ｈ”が
出力され、ＣＴＲ入力２に切替え信号”Ｌ”が出力され
る。このとき、ＮＭＯＳトランジスタＮＣＨ５がオンに
なり、ＮＭＯＳトランジスタＮＣＨ６がオフになり、オ
ペアンプ４９には大きなバイアス電流が流れ、ＰＳＲＲ
及び負荷過渡応答性よく動作する。負荷３がスリープモ
ードのときは、切替え論理回路５５により切替え回路５
３のＣＴＲ入力１に切替え信号”Ｌ”が出力され、ＣＴ
Ｒ入力２に切替え信号”Ｈ”が出力される。このとき、
ＮＭＯＳトランジスタＮＣＨ５がオフになり、ＮＭＯＳ
トランジスタＮＣＨ６がオンになり、オペアンプ４９に
は小さなバイアス電流が流れ、消費電力を抑制する。
がアクティブモードのときは、切替え論理回路５５によ
り切替え回路５３のＣＴＲ入力１に切替え信号”Ｈ”が
出力され、ＣＴＲ入力２に切替え信号”Ｌ”が出力され
る。このとき、ＮＭＯＳトランジスタＮＣＨ５がオンに
なり、ＮＭＯＳトランジスタＮＣＨ６がオフになり、オ
ペアンプ４９には大きなバイアス電流が流れ、ＰＳＲＲ
及び負荷過渡応答性よく動作する。負荷３がスリープモ
ードのときは、切替え論理回路５５により切替え回路５
３のＣＴＲ入力１に切替え信号”Ｌ”が出力され、ＣＴ
Ｒ入力２に切替え信号”Ｈ”が出力される。このとき、
ＮＭＯＳトランジスタＮＣＨ５がオフになり、ＮＭＯＳ
トランジスタＮＣＨ６がオンになり、オペアンプ４９に
は小さなバイアス電流が流れ、消費電力を抑制する。
【００３９】この実施例でも、図２の実施例と同様に、
負荷３の状態が切り替わるときにはＮＭＯＳトランジス
タＮＣＨ５及びＮＣＨ６を同時にオンにするように制御
される。これにより、ノイズの発生を抑制することがで
きる。さらにこの実施例でのオフセット電圧は、オペア
ンプ４９のＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ６の
オフセット電圧のみであり、切替え前後の出力電圧差を
さらに小さくできる。さらに、基準電圧、抵抗及びオペ
アンプの一部も共通化できるので、さらに小面積にする
ことができる。
負荷３の状態が切り替わるときにはＮＭＯＳトランジス
タＮＣＨ５及びＮＣＨ６を同時にオンにするように制御
される。これにより、ノイズの発生を抑制することがで
きる。さらにこの実施例でのオフセット電圧は、オペア
ンプ４９のＮＭＯＳトランジスタＮＣＨ５，ＮＣＨ６の
オフセット電圧のみであり、切替え前後の出力電圧差を
さらに小さくできる。さらに、基準電圧、抵抗及びオペ
アンプの一部も共通化できるので、さらに小面積にする
ことができる。
【００４０】
【発明の効果】本発明の第１の局面にかかる定電圧電源
は、消費電流は大きいがリップル除去率や負荷過渡応答
性の優れた第１の定電圧回路と、リップル除去率や負荷
過渡応答性は劣るが消費電流が少ない第２の定電圧回路
とを備え、出力トランジスタを共通にし、それぞれのオ
ペアンプごとに、オペアンプの出力端子と出力トランジ
スタとの接続を切り替える切替え手段を備えて、切替え
論理回路により切替え手段を制御して、負荷が動作状態
のときは第１の定電圧回路のオペアンプが出力トランジ
スタに接続し、負荷が待機状態のときは第２の定電圧回
路のオペアンプが出力トランジスタに接続するようにし
たので、消費電流を抑制することができる。さらに、出
力トランジスタは第１の定電圧回路と第２の定電圧回路
とで共通なので、１チップにする場合のチップ面積の増
大を抑制することができる。さらに、切替え手段は出力
トランジスタのゲート電極に印加する電圧の接続及び切
断の切替えを制御するものなので小さな面積で実現する
ことができ、１チップにする場合にチップ面積が増大す
る程度を抑制することができる。
は、消費電流は大きいがリップル除去率や負荷過渡応答
性の優れた第１の定電圧回路と、リップル除去率や負荷
過渡応答性は劣るが消費電流が少ない第２の定電圧回路
とを備え、出力トランジスタを共通にし、それぞれのオ
ペアンプごとに、オペアンプの出力端子と出力トランジ
スタとの接続を切り替える切替え手段を備えて、切替え
論理回路により切替え手段を制御して、負荷が動作状態
のときは第１の定電圧回路のオペアンプが出力トランジ
スタに接続し、負荷が待機状態のときは第２の定電圧回
路のオペアンプが出力トランジスタに接続するようにし
たので、消費電流を抑制することができる。さらに、出
力トランジスタは第１の定電圧回路と第２の定電圧回路
とで共通なので、１チップにする場合のチップ面積の増
大を抑制することができる。さらに、切替え手段は出力
トランジスタのゲート電極に印加する電圧の接続及び切
断の切替えを制御するものなので小さな面積で実現する
ことができ、１チップにする場合にチップ面積が増大す
る程度を抑制することができる。
【００４１】さらに、第１のオペアンプと第２のオペア
ンプは同じ回路構成をなし、第１のオペアンプは第２の
オペアンプよりも電流供給能力の大きいトランジスタを
使用するようにすると、第１のオペアンプ及び第２のオ
ペアンプ、ひいては定電圧電源の構成が簡単になる。さ
らに、第１のオペアンプは第２のオペアンプに比べて出
力段に電流供給能力の大きいバッファトランジスタを備
えているようにすると、第１のオペアンプと第２のオペ
アンプはバッファトランジスタを除いた部分を同一とす
ることができるので、製造が容易になる。
ンプは同じ回路構成をなし、第１のオペアンプは第２の
オペアンプよりも電流供給能力の大きいトランジスタを
使用するようにすると、第１のオペアンプ及び第２のオ
ペアンプ、ひいては定電圧電源の構成が簡単になる。さ
らに、第１のオペアンプは第２のオペアンプに比べて出
力段に電流供給能力の大きいバッファトランジスタを備
えているようにすると、第１のオペアンプと第２のオペ
アンプはバッファトランジスタを除いた部分を同一とす
ることができるので、製造が容易になる。
【００４２】さらに、切替え論理回路は、負荷の状態が
切り替わる際、両方の定電圧回路のオペアンプがともに
出力トランジスタに接続されている期間が存在するよう
に、切替え手段を制御すると、定電圧回路切替え時にお
いて、ノイズを抑制することができる。さらに、第１の
定電圧回路及び第２の定電圧回路にそれぞれ貫通電流を
断続する断続回路が設け、切替え論理回路は、負荷が動
作状態のときは第１の定電圧回路の断続回路がオン、第
２の定電圧回路の断続回路がオフとなり、負荷が待機状
態のときは第１の定電圧回路の断続回路がオフ、第２の
定電圧回路の断続回路がオンとなるように断続回路も制
御するようにすると、第１又は第２の定電圧回路の非選
択時における消費電流をさらに抑制することができる。
切り替わる際、両方の定電圧回路のオペアンプがともに
出力トランジスタに接続されている期間が存在するよう
に、切替え手段を制御すると、定電圧回路切替え時にお
いて、ノイズを抑制することができる。さらに、第１の
定電圧回路及び第２の定電圧回路にそれぞれ貫通電流を
断続する断続回路が設け、切替え論理回路は、負荷が動
作状態のときは第１の定電圧回路の断続回路がオン、第
２の定電圧回路の断続回路がオフとなり、負荷が待機状
態のときは第１の定電圧回路の断続回路がオフ、第２の
定電圧回路の断続回路がオンとなるように断続回路も制
御するようにすると、第１又は第２の定電圧回路の非選
択時における消費電流をさらに抑制することができる。
【００４３】本発明の第２の局面にかかる定電圧電源
は、オペアンプの電流経路に電流容量の異なる２つのト
ランジスタからなる並列回路を設け、負荷が動作状態の
ときは並列回路のトランジスタは電流容量の大きい方の
トランジスタがオンとなっており、負荷が待機状態のと
きは並列回路のトランジスタは電流容量の小さい方のト
ランジスタがオンとなっているように並列回路を制御す
ることにより、定電圧回路の消費電流を負荷が動作状態
のときは大きくし、負荷が待機状態のときは小さくする
ようにしたので、消費電流を抑制することができる。こ
の場合、オペアンプ及び出力トランジスタを１組しか備
えていないので、１チップにする場合のチップ面積の増
大を抑制することができる。さらに、この場合にも、切
替え論理回路は、負荷の状態が切り替わった後、並列回
路の両方のトランジスタがともにオンとなっている期間
が存在するように、並列回路を制御するようにすると、
並列回路切替え時において、出力トランジスタの出力の
ノイズを抑制することができる。
は、オペアンプの電流経路に電流容量の異なる２つのト
ランジスタからなる並列回路を設け、負荷が動作状態の
ときは並列回路のトランジスタは電流容量の大きい方の
トランジスタがオンとなっており、負荷が待機状態のと
きは並列回路のトランジスタは電流容量の小さい方のト
ランジスタがオンとなっているように並列回路を制御す
ることにより、定電圧回路の消費電流を負荷が動作状態
のときは大きくし、負荷が待機状態のときは小さくする
ようにしたので、消費電流を抑制することができる。こ
の場合、オペアンプ及び出力トランジスタを１組しか備
えていないので、１チップにする場合のチップ面積の増
大を抑制することができる。さらに、この場合にも、切
替え論理回路は、負荷の状態が切り替わった後、並列回
路の両方のトランジスタがともにオンとなっている期間
が存在するように、並列回路を制御するようにすると、
並列回路切替え時において、出力トランジスタの出力の
ノイズを抑制することができる。
【図１】 高速ＶＲと低速ＶＲとを備えた予想される定
電圧電源を示す回路図である。
電圧電源を示す回路図である。
【図２】 第１の局面の一実施例を示す回路図である。
【図３】 同実施例の高速電圧安定部及び低速電圧安定
部の動作シーケンスを示す波形図である。
部の動作シーケンスを示す波形図である。
【図４】 同実施例の高速電圧安定部及び低速電圧安定
部のオペアンプの構成例を示す回路図であり、（Ａ）は
高速電圧安定用のオペアンプ、（Ｂ）は低速電圧安定用
のオペアンプを示す。
部のオペアンプの構成例を示す回路図であり、（Ａ）は
高速電圧安定用のオペアンプ、（Ｂ）は低速電圧安定用
のオペアンプを示す。
【図５】 第２の局面の一実施例を示す回路図である。
１ 電源 ３ 負荷 ２１，４１ 定電圧回路（ＶＲ） ２３，４３ 入力端子 ２５，４５ 出力トランジスタ ２７，４７ 出力端子 ２９ａ 高速電圧安定部 ２９ｂ 低速電圧安定部 ３１ａ，３１ｂ，５１ 基準電圧部 ３３ａ，３３ｂ，４９ オペアンプ ３５ａ，３５ｂ 断絶回路 ３７ａ，３７ｂ 切替え手段 ３９，５５ 切替え論理回路 ５３ 切替え回路 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗 ＰＣＨ１，ＰＣＨ２ ＰＭＯＳトランジスタ ＮＣＨ３，ＮＣＨ４ 差動入力用ＮＭＯＳトランジ
スタ ＰＣＨ５，ＰＣＨ６ ＮＭＯＳトランジスタ ＳＷ１，ＳＷ２ スイッチ
スタ ＰＣＨ５，ＰＣＨ６ ＮＭＯＳトランジスタ ＳＷ１，ＳＷ２ スイッチ
Claims (8)
- 【請求項１】 動作状態と待機状態との切替えを有する
負荷に電源を供給する定電圧電源において、 第１のオペアンプの一方の入力端子に基準電圧を印加
し、他方の入力端子には出力電圧を分圧した電圧を印加
し、その第１のオペアンプの出力により出力トランジス
タを制御する第１の定電圧回路と、 第２のオペアンプの一方の入力端子に基準電圧を印加
し、他方の入力端子には出力電圧を分圧した電圧を印加
し、その第２のオペアンプの出力により前記出力トラン
ジスタを制御する第２の定電圧回路とを備え、第２の定
電圧回路は第１の定電圧回路に比べて消費電流が少なく
なるように構成されており、かつ、 それぞれのオペアンプごとに設けられオペアンプの出力
端子と前記出力トランジスタとの接続を切り替える切替
え手段と、 前記負荷が動作状態のときは第１の定電圧回路のオペア
ンプが前記出力トランジスタに接続されており、前記負
荷が待機状態のときは第２の定電圧回路のオペアンプが
前記出力トランジスタに接続されているように前記切替
え手段を制御する切替え論理回路とを備えた定電圧電
源。 - 【請求項２】 第１のオペアンプと第２のオペアンプは
同じ回路構成をなし、第１のオペアンプは第２のオペア
ンプよりも電流供給能力の大きいトランジスタを使用し
ている請求項１に記載の定電圧電源。 - 【請求項３】 第１のオペアンプは第２のオペアンプに
比べて出力段に電流供給能力の大きいバッファトランジ
スタを備えている請求項１に記載の定電圧電源。 - 【請求項４】 前記切替え論理回路は、前記負荷の状態
が切り替わった後、両方の定電圧回路のオペアンプがと
もに前記出力トランジスタに接続されている期間が存在
するように、前記切替え手段を制御する請求項１から３
のいずれかに記載の定電圧電源。 - 【請求項５】 第１の定電圧回路及び第２の定電圧回路
にはそれぞれ貫通電流を断続する断続回路が設けられて
おり、 前記切替え論理回路は、前記負荷が動作状態のときは第
１の定電圧回路の断続回路がオン、第２の定電圧回路の
断続回路がオフとなり、前記負荷が待機状態のときは第
１の定電圧回路の断続回路がオフ、第２の定電圧回路の
断続回路がオンとなるように前記断続回路も制御する請
求項１から３のいずれかに記載の定電圧電源。 - 【請求項６】 前記切替え論理回路は、前記負荷の状態
が切り替わった後、両方の定電圧回路のオペアンプがと
もに前記出力トランジスタに接続されており、かつ両方
の定電圧回路の断続回路がともにオンとなっている期間
が存在するように、前記切替え手段及び前記断続回路を
制御する請求項５に記載の定電圧電源。 - 【請求項７】 動作状態と待機状態との切替えを有する
負荷に電源を供給するために、オペアンプの一方の入力
端子に基準電圧を印加し、他方の入力端子には出力電圧
を分圧した電圧を印加し、そのオペアンプの出力により
出力トランジスタを制御する１個の定電圧回路を備えた
定電圧電源において、 前記オペアンプの電流経路に設けられた電流容量の異な
る２つのトランジスタからなる並列回路と、 前記負荷が動作状態のときは前記並列回路のトランジス
タは電流容量の大きい方のトランジスタがオンとなって
おり、前記負荷が待機状態のときは前記並列回路のトラ
ンジスタは電流容量の小さい方のトランジスタがオンと
なっているように前記並列回路を制御する切替え論理回
路とを備えた定電圧電源。 - 【請求項８】 前記切替え論理回路は、前記負荷の状態
が切り替わった後、前記並列回路の両方のトランジスタ
がともにオンとなっている期間が存在するように、前記
並列回路を制御する請求項７に記載の定電圧電源。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221725A JP3394509B2 (ja) | 1999-08-06 | 2000-07-24 | 定電圧電源 |
| US09/633,148 US6236194B1 (en) | 1999-08-06 | 2000-08-04 | Constant voltage power supply with normal and standby modes |
| US10/423,864 USRE39374E1 (en) | 1999-08-06 | 2003-04-28 | Constant voltage power supply with normal and standby modes |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-224511 | 1999-08-06 | ||
| JP22451199 | 1999-08-06 | ||
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039010A Division JP2002287833A (ja) | 1999-08-06 | 2002-02-15 | 定電圧電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=26526105
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|---|---|---|---|
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| US (2) | US6236194B1 (ja) |
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Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087990A (ja) * | 2001-09-14 | 2003-03-20 | Ricoh Co Ltd | 二次電池の充電回路 |
| JP2003092843A (ja) * | 2001-09-20 | 2003-03-28 | Ricoh Co Ltd | 二次電池の充電回路 |
| JP2003338550A (ja) * | 2002-05-20 | 2003-11-28 | Nec Micro Systems Ltd | 半導体基準電圧発生回路 |
| JP2004164411A (ja) * | 2002-11-14 | 2004-06-10 | Seiko Instruments Inc | ボルテージ・レギュレータ及び電子機器 |
| US6753721B2 (en) | 2001-09-19 | 2004-06-22 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
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