JP2000138211A - シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法 - Google Patents

シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法

Info

Publication number
JP2000138211A
JP2000138211A JP10309237A JP30923798A JP2000138211A JP 2000138211 A JP2000138211 A JP 2000138211A JP 10309237 A JP10309237 A JP 10309237A JP 30923798 A JP30923798 A JP 30923798A JP 2000138211 A JP2000138211 A JP 2000138211A
Authority
JP
Japan
Prior art keywords
frequency
electrode
gas
silicon oxide
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10309237A
Other languages
English (en)
Other versions
JP3818561B2 (ja
Inventor
Hiroo Kin
廣男 金
Motonari Sai
基成 蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Frontec Inc
Original Assignee
Frontec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Frontec Inc filed Critical Frontec Inc
Priority to JP30923798A priority Critical patent/JP3818561B2/ja
Priority to KR1019990045230A priority patent/KR100335135B1/ko
Priority to GB9925564A priority patent/GB2343197B/en
Priority to DE19952316A priority patent/DE19952316B4/de
Priority to US09/430,037 priority patent/US6337292B1/en
Priority to FR9913635A priority patent/FR2788880B1/fr
Publication of JP2000138211A publication Critical patent/JP2000138211A/ja
Priority to US09/977,505 priority patent/US6627545B2/en
Priority to US10/330,180 priority patent/US6716752B2/en
Priority to US10/671,552 priority patent/US20050074984A1/en
Priority to US11/024,777 priority patent/US7378304B2/en
Application granted granted Critical
Publication of JP3818561B2 publication Critical patent/JP3818561B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • C23C16/402Silicon dioxide
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096Flat-bed apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32174Circuits specially adapted for controlling the RF discharge
    • H01J37/32183Matching circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/931Silicon carbide semiconductor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 絶縁耐圧やステップカバレッジ等の特性面に
優れ、TFTの歩留まりの向上が図れるとともに、取り
扱いやコストの面でも問題なく、ゲート酸化膜にも層間
絶縁膜にも使用できるシリコン酸化膜の成膜方法を提供
する。 【解決手段】 高周波電極3と、サセプタ電極6と、こ
れら各電極と電源間のインピーダンス整合用の2つのマ
ッチングボックス9、17を有し、高周波電極側マッチ
ングボックス9のチューニングコンデンサ20をなす一
方の電極20aが高周波電極3である2周波励起型プラ
ズマCVD装置1を用い、サセプタ電極6上に被処理基
板を載置し、高周波電極3とサセプタ電極6の双方にそ
れぞれ高周波電力を印加するとともにSiH4ガスとN2
Oガスとの混合ガスを主反応ガスとする反応ガスを用い
てプラズマを発生させ、被処理基板5上にシリコン酸化
膜を成膜する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、シリコン酸化膜の
成膜方法および薄膜トランジスタの製造方法に関し、特
に薄膜トランジスタ(Thin Film Transistor, 以下、T
FTと略記する)のゲート絶縁膜および層間絶縁膜に用
いて好適なシリコン酸化膜の形成方法に関するものであ
る。
【0002】
【従来の技術】液晶表示装置は、小型化、軽量化、薄型
化が可能な表示装置として広く用いられており、例えば
TN(Twisted Nematic )モードのアクティブマトリク
ス型液晶表示装置は、駆動電圧が低く消費電力が少ない
上に、コントラストが高く、高画質化が可能な表示装置
として広く知られている。アクティブマトリクス型液晶
表示装置では、液晶層を挟んで対向する一対の基板のう
ち、一方の基板が、各画素毎にその画素を駆動するスイ
ッチング素子を備えたアクティブマトリクス基板となっ
ている。
【0003】図13は、上記アクティブマトリクス基板
のスイッチング素子であるTFTを示し、特にトップゲ
ート構造のTFTの一例を示すものである。このTFT
50は、図13に示すように、透明基板51上にアイラ
ンド状の半導体能動膜52が設けられ、この半導体能動
膜52を覆うように透明基板51上に層間絶縁膜53が
設けられている。また、層間絶縁膜53にはコンタクト
ホール54、55が設けられ、コンタクトホール54、
55を通じて半導体能動膜52に接続されるソース電極
56およびドレイン電極57がそれぞれ設けられてい
る。そして、ソース電極56およびドレイン電極57を
覆うように層間絶縁膜53上にパッシベーション膜58
が設けられるとともに、パッシベーション膜58にはコ
ンタクトホール59が設けられ、コンタクトホール59
を通じてドレイン電極57に接続される画素電極60が
設けられている。
【0004】半導体能動膜52は、ソース領域部61
と、ドレイン領域部62と、これらソース領域部61と
ドレイン領域部62との間に挟まれたチャネル生成部6
3とを有しており、ソース領域部61にソース電極56
が接続されるとともに、ドレイン領域部62にドレイン
電極57が接続されている。また、半導体能動膜52の
チャネル生成部63上にゲート絶縁膜64が設けられ、
ゲート絶縁膜64上にはゲート電極65が設けられてい
る。
【0005】図13に示すTFT50の構造において、
一般的に、半導体能動膜52はアモルファスシリコン
(a−Si)または多結晶シリコン(poly−Si)から
構成され、ソース電極56、ドレイン電極57およびゲ
ート電極65は導電性金属材料から構成され、画素電極
60はインジウム錫酸化物(Indium Tin Oxide, 以下、
ITOと略記する)等の透明導電膜から構成されてい
る。また、ゲート絶縁膜64、層間絶縁膜53等の絶縁
膜はシリコン酸化膜(SiO2 膜)から構成されてい
る。このTFT50は、ゲート電極65に電圧を印加し
た際の電界の作用によってチャネル生成部63に誘起さ
れる電荷を制御することでソース−ドレイン間に流れる
電流をオン、オフし、スイッチング素子として機能する
ようになっている。
【0006】
【発明が解決しようとする課題】上述したように、TF
Tには、ゲート絶縁膜、層間絶縁膜等の絶縁膜が必須で
あるが、一言で絶縁膜と言ってもゲート絶縁膜と層間絶
縁膜とでは要求される性能が異なっている。ゲート絶縁
膜は、例えばしきい値電圧等、TFTの電気的特性に影
響を与える最も重要な要素である。したがって、ゲート
絶縁膜の材料には、膜厚の薄い絶縁膜を用いたとして
も、特性が安定しており、絶縁耐圧が良好なものが求め
られる。これに対して、層間絶縁膜は、ゲート電極とソ
ース電極またはドレイン電極間というように、異なる2
層の導電層間に介在してこれら導電膜間の絶縁を維持す
るという役目を持っている。ところが、図13からもわ
かるように、層間絶縁膜はゲート電極や半導体能動膜の
段差に沿って形成されるため、層間絶縁膜のステップカ
バレッジが悪いと特に段差部での絶縁耐圧が低くなる、
という問題が生じる。したがって、層間絶縁膜には、ス
テップカバレッジが良好で、特に段差部での絶縁耐圧が
高いことが要求される。
【0007】従来からこれら絶縁膜の材料としてよく用
いられているシリコン酸化膜には、原料ガスとしてテト
ラエトキシシラン(Tetra Ethyl Ortho Silicate, 以
下、TEOSと略記する)を用いたプラズマCVD法に
よるものが知られている。TEOS系シリコン酸化膜は
ステップカバレッジが良好なため、層間絶縁膜として好
適であるが、その反面、成膜速度が遅い、絶縁耐圧が低
い、等の欠点を有しており、ゲート絶縁膜には用いられ
なかった。また、TEOSは常温で液体であり、これを
気化してCVDに使用するために取り扱いが難しい、コ
ストが高い、という問題もあった。
【0008】また、原料ガスとしてモノシランガス(S
iH4)と亜酸化窒素ガス(N2O)の混合ガスを用いた
プラズマCVD法によるシリコン酸化膜も従来から知ら
れている。ところが、このシリコン酸化膜の場合、ステ
ップカバレッジがあまり良好でなく、場合によっては段
差部で膜に亀裂が入る恐れがあるという欠点を有してい
るため、ゲート絶縁膜には用いても層間絶縁膜には適さ
なかった。
【0009】このように、TFTを構成する絶縁膜は、
ゲート絶縁膜、層間絶縁膜等の用途によって要求される
性能が異なるため、用途によって絶縁膜の原料を使い分
ける必要があったが、その場合、工程によって原料ガス
が限定されることでプロセスの自由度が小さくなってし
まい、生産性の悪い製造プロセスとなっていた。そこ
で、同一の原料ガスを用いたプラズマCVDによるシリ
コン酸化膜であっても、ゲート絶縁膜、層間絶縁膜等の
用途にかかわらず使用することができ、その結果、製造
プロセスの合理化を図ることができるシリコン酸化膜の
提供が望まれていた。
【0010】本発明は、上記の課題を解決するためにな
されたものであって、絶縁耐圧やステップカバレッジ等
の特性面に優れ、TFTの歩留まり向上が図れるととも
に、取り扱いやコストの面でも問題なく、ゲート酸化膜
にも層間絶縁膜にも使用することができるシリコン酸化
膜の成膜方法を提供することを目的とする。また、この
シリコン酸化膜を用いたTFTの製造方法を提供するこ
とを目的とする。
【0011】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のシリコン酸化膜の成膜方法は、第1の高
周波電源と、該第1の高周波電源と接続される高周波電
極と、前記第1の高周波電源と前記高周波電極との間の
インピーダンスの整合を得る整合回路を備えた高周波電
極側マッチングボックスと、第2の高周波電源と、前記
高周波電極と対向配置され前記第2の高周波電源と接続
されるとともに被処理基板を支持するサセプタ電極と、
前記第2の高周波電源と前記サセプタ電極との間のイン
ピーダンスの整合を得る整合回路を備えたサセプタ電極
側マッチングボックスとを有し、前記高周波電極側マッ
チングボックスの整合回路における少なくとも一つのチ
ューニングコンデンサをなす少なくとも二つの電極のう
ちの一つの電極が前記高周波電極である2周波励起型プ
ラズマCVD装置を用い、前記サセプタ電極上に被処理
基板を載置し、前記高周波電極と前記サセプタ電極の双
方にそれぞれ高周波電力を印加するとともにモノシラン
ガスと亜酸化窒素ガスとの混合ガスの流量割合が10な
いし50%である反応ガスを用いてプラズマを発生さ
せ、被処理基板上にシリコン酸化膜を成膜することを特
徴とするものである。
【0012】従来一般のプラズマCVD装置は、チャン
バー内に被処理基板を載置するサセプタを配置する一
方、これに対向するように電極を配置し、この電極に高
周波電力を印加するとともに反応ガスを導入してプラズ
マを発生させる構成であった。この構成に対して、本出
願人は、従来の電極に加えて、被処理基板を載置するサ
セプタも電極化し、被処理基板側にもバイアス電力を印
加できるようにした、いわゆる2周波励起型プラズマC
VD装置を既に出願している。さらに、第1の高周波電
源と高周波電極との間、および第2の高周波電源とサセ
プタ電極との間に装入される2つのマッチングボックス
のうち、高周波電極側マッチングボックスの整合回路に
おけるチューニングコンデンサの一方の電極を前記高周
波電極と兼用させれば、電力損失が低減することで電力
消費効率が高く、成膜速度が速くかつ良質の膜の形成が
可能なプラズマCVD装置が得られることを実証してい
る。
【0013】そこで、本発明者らは、上記構成のマッチ
ングボックスを備えた2周波励起型プラズマCVD装置
を使用し、従来からシリコン酸化膜の成膜に多用されて
いるモノシランガスと亜酸化窒素ガスを主反応ガスとす
る原料ガスを用いて、ガスの流量比等の成膜条件を種々
変化させつつ、シリコン酸化膜の成膜を行った。鋭意検
討の結果、上記2周波励起型プラズマCVD装置に対し
てモノシランガスと亜酸化窒素ガスとの混合ガスの流量
割合が10ないし50%である反応ガスを用いれば、従
来のTEOS系シリコン酸化膜と比べて例えばステップ
カバレッジ等の点で劣っていたN2O/SiH4系シリコ
ン酸化膜であっても、TEOS系シリコン酸化膜と同等
の優れたシリコン酸化膜が得られることがわかり、本発
明に至った。
【0014】前記反応ガスに関しては、モノシランガス
に対する亜酸化窒素ガスの流量比を10以上とすること
が望ましい。モノシランガスに対する亜酸化窒素ガスの
流量比に関しては種々の実験を行った結果、前記流量比
を10以上とすれば、化学量論的なシリコン酸化膜の構
造(stoichiometric構造)が屈折率測定から確認され、
かつ、充分に高い成膜速度を持つシリコン酸化膜が得ら
れることが確認された。これにより、ステップカバレッ
ジを向上することができた。また、前記流量比を10以
上とすれば、絶縁耐圧も向上することが確認された。実
際の検討結果については実施例の項で後述する。
【0015】上記反応ガスでは、10ないし50%含ま
れるモノシランガスと亜酸化窒素ガスを主反応ガスとす
るが、その他に添加するガスとして、ヘリウム、水素、
キセノン、酸素、アルゴン、窒素のいずれかから選ばれ
る1種類のガスまたはその混合ガスが挙げられる。これ
らのガスは、主反応ガスの反応に対して副次的に作用す
るガスである。例えば、ヘリウムやキセノンや水素はイ
オン化エネルギーが大きいことから反応を加速し、プラ
ズマの安定性を向上させる効果を持つ。酸素は成膜中の
酸素イオン量を補う役目を持つ。アルゴン、窒素は主反
応ガスから生じる種々のイオンの運動エネルギーを加速
させ、反応を加速させる役目を持つ。
【0016】また、上記2周波励起型プラズマCVD装
置において、高周波電極に印加する高周波電力の周波数
は13.56MHzないし100MHzの範囲とするこ
とが好ましい。高周波電極に印加する高周波電力の周波
数が13.56MHz未満であると、高周波電極と励起
されるプラズマとの間の電位差が大きくなり、高周波電
極が破損しやすく実用的でない。また、100MHzを
越える周波数の高周波電力を発生する電源は製作が難し
く、出力が不安定になりやすく実用的でない。一方、サ
セプタ電極に印加する高周波電力の周波数は50kHz
ないし1.6MHzの範囲とすることが好ましい。サセ
プタ電極に印加する高周波電力の周波数が50kHz未
満であると、高周波電極と同様にサセプタ電極が破損し
やすくなる。また、1.6MHzを越えると、高周波電
極との間で放電が起こりにくく、電力消費効率が低下
し、実用的でなくなる。
【0017】本発明では前記2周波励起型プラズマCV
D装置の使用により、成膜速度が速く良質のシリコン酸
化膜を得ることができるが、さらに、前記2周波励起型
プラズマCVD装置の高周波電極側マッチングボックス
において、第1の高周波電源からの高周波電力を整合回
路を通して高周波電極に供給する給電線と整合回路とを
収納する導電体からなるハウジングの側壁を給電線に対
して非平行に形成したものを用いることが好ましい。
【0018】その理由は、2周波励起型プラズマCVD
装置における給電時の高周波電流は、通常高周波電源か
ら同軸ケーブル、整合回路、給電線、高周波電極、プラ
ズマ空間、サセプタ電極、チャンバー側壁、マッチング
ボックスのハウジング側壁という経路により流れる。と
ころが、ハウジングの側壁を給電線に対して非平行に形
成した場合、往路の電流と復路の電流との流れ方向が非
平行になり、相互インダクタンスの増大を防止すること
ができるからである。その結果、電力消費効率がより向
上し、成膜速度の増大、ひいては膜質の向上を図ること
ができる。
【0019】本発明の薄膜トランジスタの製造方法は、
上記本発明のシリコン酸化膜の成膜方法により得られた
シリコン酸化膜を、薄膜トランジスタのゲート絶縁膜お
よび層間絶縁膜に用いることを特徴とするものである。
上記シリコン酸化膜の成膜方法によれば、プラズマCV
D装置の電力消費効率が向上し、成膜速度が増大すると
ともに、基板バイアス電力印加の作用によって通常では
小さい基板上での成膜速度が増大するため、結果として
ステップカバレッジが良好になる。したがって、従来、
層間絶縁膜としては適さなかったN2O/SiH4系シリ
コン酸化膜をTEOS系シリコン酸化膜と同様に層間絶
縁膜に適用することができるとともに、膜質の向上、特
に絶縁耐圧を向上させることができるので、ゲート絶縁
膜にも適用することができる。その結果、信頼性の高い
薄膜トランジスタを歩留まり良く得ることができる。
【0020】
【発明の実施の形態】以下、本発明の一実施の形態を図
1ないし図5を参照して説明する。図1は、本実施の形
態のシリコン酸化膜の成膜方法に用いるプラズマCVD
装置1の構成を示す図である。このプラズマCVD装置
1は、チャンバー上部に配置した高周波電極に加えて、
被処理基板を支持するサセプタ電極を設け、高周波電
極、サセプタ電極の双方に高周波電力を印加できるよう
にした2周波励起型プラズマCVD装置である。
【0021】図1に示すように、チャンバー2の上部に
高周波電極3およびシャワープレート4が設けられ、チ
ャンバー2の下部にはシャワープレート4に対向して被
処理基板5を載置するサセプタ電極6が設けられてい
る。高周波電極3は、導電体からなるハウジング7の内
部に整合回路8が収納された高周波電極側マッチングボ
ックス9を介して第1の高周波電源10と接続されてい
る。また、高周波電極3とシャワープレート4とにより
空間11が形成され、この空間11内に反応ガスを導入
するためのガス導入管12が設けられている。そして、
ガス導入管12を通じてこの空間11内に導入された反
応ガスは、シャワープレート4の多数の孔4aからチャ
ンバー2内に供給されるようになっている。なお、符号
13はチャンバー2壁部と高周波電極3とを絶縁する絶
縁体である。
【0022】サセプタ電極6の周囲にサセプタシールド
14が設けられ、サセプタ電極6およびサセプタ電極1
4はベローズ15により上下動可能に構成されている。
この構成により、高周波電極3とサセプタ電極6との間
の距離が調整可能となっている。また、サセプタ電極6
は、内部に整合回路16が収納されたサセプタ電極側マ
ッチングボックス17を介して第2の高周波電源18と
接続されている。
【0023】高周波電極側マッチングボックス9には、
ハウジング7の内部に第1の高周波電源10と高周波電
極3との間のインピーダンスの整合を図る整合回路8が
備えられている。この高周波電極側マッチングボックス
9は本発明特有のものであり、整合回路8の具体的な構
成は、第1の高周波電源10にコイル19とチューニン
グコンデンサ20が直列に接続され、これと並列にロー
ドコンデンサ21が接続され一端が接地されている。そ
して、チューニングコンデンサ20をなす2つの電極2
0a、20bのうち、一方の電極20aが高周波電極3
となっている。この整合回路8においては、チューニン
グコンデンサ20の容量を調整することにより第1の高
周波電源10と高周波電極3との間のインピーダンスの
調整が行われる。
【0024】チューニングコンデンサ20の具体的な構
成は図2および図3に示す通りであり、このチューニン
グコンデンサ20はいわゆるバタフライ型コンデンサで
ある。高周波電極3(チューニングコンデンサの電極2
0aを兼用)上に扇形の切欠を有する絶縁板22がシャ
フト23に回動可能に軸支され、高周波電極3との間に
絶縁板22を挟むように電極20bがシャフト23に対
して固定されている。そして、絶縁板22に設けた溝2
2aと歯車24とを用いて絶縁板22を回転させること
により電極20bと絶縁板22との重なり部分の面積を
変化させ、電極20aと電極20bとの間の容量を所望
の値としてチューニングを行う。
【0025】一方、図1に示すように、サセプタ電極側
マッチングボックス17には、第2の高周波電源18と
サセプタ電極6との間のインピーダンスの整合を図る整
合回路16が備えられている。サセプタ電極側マッチン
グボックス17は従来一般のタイプのものであって、本
発明特有のものではない。整合回路16の具体的な構成
は、コンデンサ25の一方の電極側にチューニングコイ
ル26、27が直列に接続され、コンデンサ25の他方
の電極側に2個のロードコンデンサ28、29が接続さ
れ一端が接地されたものである。
【0026】上記構成のプラズマCVD装置1を用いて
シリコン酸化膜の成膜を行う際には、サセプタ電極6上
に被処理基板5を載置し、第1、第2の高周波電源1
0、18から高周波電極3とサセプタ電極6の双方にそ
れぞれ高周波電力を印加するとともにガス導入管12か
らシャワープレート4を介して反応ガスをチャンバー2
内に供給してプラズマを発生させ、被処理基板5上にシ
リコン酸化膜を成膜する。前記反応ガスとしては、モノ
シランガスと亜酸化窒素ガスを主反応ガスとして他のガ
スを添加したガスを用い、主反応ガスの流量割合が10
ないし50%であるガスを用いる。他の添加ガスの例と
しては、ヘリウム、水素、キセノン、酸素、アルゴン、
窒素のいずれかから選ばれる1種類のガスまたはその混
合ガスが挙げられる。
【0027】反応ガス中の主反応ガスに関しては、例え
ばモノシランガス40sccmに対して亜酸化窒素ガス40
0sccmというように、モノシランガスに対する亜酸化窒
素ガスの流量比を10以上とすることが好ましい。こう
することにより、生成される膜は確実にシリコン酸化膜
の構造を取り、充分に高い成膜速度を持つシリコン酸化
膜が得られる。
【0028】例えば、成膜条件の一例を挙げると、温
度:300℃、圧力:200Pa、モノシランガスに対
する亜酸化窒素ガスの流量比:10、反応ガス中に占め
るモノシランガスと亜酸化窒素ガスとの混合ガスの流量
比率:35%(He希釈)、高周波電極に印加する高周
波電力の周波数:13.56MHzないし100MH
z、サセプタ電極に印加する基板バイアス電力の周波
数:50kHzないし1.6MHz、高周波電極に印加
する高周波電力とサセプタ電極に印加する高周波電力と
の和に対するサセプタ電極に印加する高周波電力の比率
(以下、本明細書では基板バイアス電力比率という):
40%、である。
【0029】次に、このシリコン酸化膜をゲート絶縁膜
と層間絶縁膜に用いたトップゲート型TFTの製造方法
の一例を図4を用いて説明する。図4(A)に示すよう
に、ガラス等の透明基板30上に膜厚500Å程度のア
モルファスシリコンからなる半導体能動膜31を成膜
し、次いで、フォトリソグラフィー工程により半導体能
動膜31をアイランド状にパターニングする。次いで、
全面に膜厚300Å程度のシリコン酸化膜を成膜する。
この際、上記2周波励起型プラズマCVD装置1を使用
し、モノシランガスと亜酸化窒素ガスとを主反応ガスと
する反応ガスを用いて成膜を行う。さらに、全面に膜厚
1000Å程度のAl等の金属膜を成膜した後、フォト
リソグラフィー工程によりこれら金属膜とシリコン酸化
膜をパターニングし、ゲート電極32とゲート絶縁膜3
3を形成する。
【0030】次に、図4(B)に示すように、ゲート電
極32の上方からリン、砒素等の不純物をイオン注入す
ることによって半導体能動膜31のうちゲート電極32
の下方を除いた領域をn型シリコン層とし、ソース領域
部34、ドレイン領域部35をそれぞれ形成する。ここ
で、ソース領域部34とドレイン領域部35との間がチ
ャネル生成部36となる。次いで、全面に膜厚2000
Å程度のシリコン酸化膜からなる層間絶縁膜37を成膜
する。この際、上記2周波励起型プラズマCVD装置1
を使用し、モノシランガスと亜酸化窒素ガスとを主反応
ガスとする反応ガスを用いて成膜を行う。次いで、フォ
トリソグラフィー工程によりこの層間絶縁膜37をパタ
ーニングし、半導体能動膜31のソース領域部34、ド
レイン領域部35にそれぞれ達するコンタクトホール3
8、39を形成する。次いで、全面に膜厚1000Å程
度のAl等の金属膜を成膜し、パターニングすることに
よりソース電極40、ドレイン電極41をそれぞれ形成
する。
【0031】次に、図4(C)に示すように、全面にシ
リコン窒化膜からなるパッシベーション膜42を成膜し
た後、フォトリソグラフィー工程によりパッシベーショ
ン膜42をパターニングし、ドレイン電極41に達する
コンタクトホール43を形成する。次いで、全面にIT
O等の透明導電膜を成膜し、パターニングすることによ
り画素電極44を形成する。以上の工程により、画素電
極44と接続したTFT45が完成する。
【0032】本実施の形態のシリコン酸化膜の成膜方法
によれば、2周波励起型プラズマCVD装置を使用し、
しかも、高周波電極側マッチングボックス9のチューニ
ングコンデンサ20の一方の電極20aを高周波電極3
と兼用させた装置を用いているので、印加する高周波電
力の電力損失が従来に比べて大きく低減する。その結
果、電力消費効率が高くなり、成膜速度が速く、かつ良
質のシリコン酸化膜が得られる。
【0033】したがって、このシリコン酸化膜を適用し
た本実施の形態のTFTの製造方法においては、層間絶
縁膜37にN2O/SiH4系シリコン酸化膜を用いて
も、従来のTEOS系シリコン酸化膜に劣らない優れた
ステップカバレッジを得ることができる。また、絶縁耐
圧も充分高いため、N2O/SiH4系シリコン酸化膜に
よる信頼性の高いゲート絶縁膜33を得ることができ
る。そして、本方法ではごく一般に用いられているモノ
シランガスと亜酸化窒素ガスを主ガスとする反応ガスを
用いることができ、従来のTEOSガスを用いなくて済
む。そのため、使用ガスの取り扱いが難しくコストが高
いという問題もなく、TFTの歩留まりを向上させるこ
とができ、生産性の高いTFTの製造方法となる。
【0034】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態で挙げたCVDの成膜条件などはほ
んの一例であり、適宜変更が可能なことは勿論である。
また、本発明のTFTの製造方法をトップゲート型TF
Tに適用した例を示したが、同様にボトムゲート型TF
Tに適用することもできる。
【0035】また、図1に示した上記実施の形態の成膜
方法で用いたプラズマCVD装置1は、高周波電極側マ
ッチングボックス9のハウジング7の側壁が給電線と平
行なものであったが、図5に示すように、高周波電極側
マッチングボックス46のハウジング47の側壁を給電
線48に対して非平行に形成したものを用いてもよい。
この形態のプラズマCVD装置49を用いた場合、給電
時に流れる高周波電流の往路の電流と復路の電流との流
れ方向が非平行になり、相互インダクタンスの増大を防
止することができる。その結果、電力消費効率がより向
上し、シリコン酸化膜の成膜速度のさらなる増大、膜質
の向上を図ることができる。なお、図5において図1と
共通の構成要素については同一の符号を付す。
【0036】
【実施例】以下、本発明の実施例について説明する。 [実施例1]本実施例1は、上記実施の形態で説明した
本発明特有のマッチングボックスを備えた2周波励起型
プラズマCVD装置を用いてシリコン酸化膜の成膜を行
った場合の効果を実証したものである。図6は、上記実
施の形態の2周波励起型プラズマCVD装置を用いて、
サセプタ電極に印加する基板バイアス電力(rf2)を
変化させた際のモノシラン(SiH4)ガスに対する亜
酸化窒素(N2O)ガスの流量比と成膜速度との関係を
示すものである。図6の横軸はN2O/SiH4流量比、
縦軸は成膜速度(Å/分)である。
【0037】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を13.56MHz、電力(rf
1)を固定し、サセプタ電極に印加する基板バイアス電
力の周波数を1.6MHzとし、基板バイアス電力比率
を33.3%(図6中「□」および実線で示す)、50
%(図6中「○」および実線で示す)、66.6%(図
6中「△」および実線で示す)と変化させた。その他の
成膜条件は、基板温度を300℃、チャンバー内圧力を
200Paとした。一方、周波数13.56MHzの高
周波電力が印加される高周波電極のみを備えた従来の装
置を用いて同様の成膜を行い、これを比較例とした(図
6中「×」および破線で示す)。
【0038】図6に示すように、比較例の場合、N2
/SiH4流量比が5ないし20の範囲で1000Å/
分以下の成膜速度しか得られなかったのに対し、本実施
例の場合、基板バイアス電力比率が33.3%、50
%、66.6%、全ての場合でN 2O/SiH4流量比が
5の時に2000Å/分前後、N2O/SiH4流量比が
20の時に3700Å/分前後の成膜速度が得られた。
したがって、本実施例の2周波励起型プラズマCVD装
置を用いることにより、従来型の装置を用いた場合に比
べて成膜速度を格段に向上できることがわかった。ま
た、本実施例の2周波励起型プラズマCVD装置の場合
においても、N2O/SiH4流量比を増加させる程、成
膜速度が向上し、基板バイアス電力を増加させる程、成
膜速度が向上することがわかった。
【0039】[実施例2]次に、基板バイアス電力の印
加により、成膜したシリコン酸化膜の絶縁耐圧がどのよ
うに変化するかを調べた。図7は、上記実施の形態の2
周波励起型プラズマCVD装置を用いた場合の成膜時の
基板バイアス電力比率とシリコン酸化膜の絶縁耐圧との
関係を示すものである。図7の横軸は基板バイアス電力
比率(%)、縦軸は絶縁耐圧(MV/cm)である。
【0040】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を40.68MHz、高周波電力
(rf1)を固定し、サセプタ電極に印加する基板バイ
アス電力の周波数を1.6MHzとし、基板バイアス電
力比率を0%、14.3%、40%、と変化させた。そ
の他の成膜条件は、基板温度を300℃、チャンバー内
圧力を200Paとした。また、反応ガスは、モノシラ
ンガスに対する亜酸化窒素ガスの流量比を15、反応ガ
ス中に占めるモノシランガスと亜酸化窒素ガスとの混合
ガスの流量比率を46%(He希釈)、成膜するシリコ
ン酸化膜の膜厚を2000Åとした。
【0041】なお、図8は、サセプタ電極に基板バイア
ス電力を印加しない場合(rf2=0W)における成膜
時のモノシランガスに対する亜酸化窒素ガスの流量比と
シリコン酸化膜の絶縁耐圧との関係を示すものである。
図8の横軸はN2O/SiH4流量比、縦軸は絶縁耐圧
(MV/cm)である。
【0042】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を13.56MHz、電力(rf
1)を固定した。その他の成膜条件は、基板温度を30
0℃、チャンバー内圧力を200Paとした。また、反
応ガスは、Heガスに対するモノシランガスの流量比率
を5%に固定した上でN2O流量を変化させた。また、
成膜するシリコン酸化膜の膜厚を2000Åとした。
【0043】基板バイアス電力を印加しない場合、図8
に示すように、N2O/SiH4流量比が5ないし10の
範囲では絶縁耐圧10MV/cm以上を確保することが
できるが、N2O/SiH4流量比が15、20となると
絶縁耐圧が7ないし8MV/cm程度にまで低下してし
まう。ところが、N2O/SiH4流量比が15の時、
7.7MV/cm程度まで低下した絶縁耐圧も、図7に
示すように、基板バイアス電力比率を14.3%、40
%と印加していくと、9MV/cm程度まで向上するこ
とがわかった。したがって、基板バイアス電力の印加に
より、シリコン酸化膜の絶縁耐圧が向上するという効果
が得られることが実証された。
【0044】[実施例3]次に、本発明のシリコン酸化
膜の成膜方法において、N2O/SiH4流量比を変化さ
せた際に、完成したシリコン酸化膜の特性がどのように
変化するかを調べた。図9は、上記実施の形態の2周波
励起型プラズマCVD装置を用いた場合のN 2O/Si
4流量比とシリコン酸化膜の成膜速度との関係を示す
ものである。この際、反応ガス中に占めるSiH4流量
比率を1%(図9中「□」および実線で示す)、2%
(図9中「○」および実線で示す)、3%(図9中
「△」および実線で示す)に設定したものそれぞれにつ
いて上記関係を調べた。図9の横軸はN 2O/SiH4
量比、縦軸は成膜速度(Å/分)である。
【0045】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を40.68MHz、基板バイア
ス電力の周波数を1.6MHzとし、基板バイアス電力
比率を33.3%とした。その他の成膜条件は、基板温
度を300℃、チャンバー内圧力を200Paとした。
一方、周波数13.56MHzの高周波電力が印加され
る高周波電極のみを備えた従来の装置を用いて同様の成
膜を行い、これを比較例とした(図9中「×」および破
線で示す)。
【0046】また、図10は、N2O/SiH4流量比と
シリコン酸化膜の屈折率との関係を示すものである。図
10の横軸はN2O/SiH4流量比、縦軸は屈折率であ
る。
【0047】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を40.68MHz、基板バイア
ス電力の周波数を1.6MHzとし、基板バイアス電力
比率を33.3%とした。その他の成膜条件は、基板温
度を300℃、チャンバー内圧力を200Paとした
(図10中「□」および実線で示す)。一方、周波数1
3.56MHzの高周波電力が印加される高周波電極の
みを備えた従来の装置を用いて同様の成膜を行い、これ
を比較例とした(図10中「×」および破線で示す)。
【0048】図9に示すように、比較例の場合、N2
/SiH4流量比が5ないし50の範囲で500ないし
1500Å/分程度の成膜速度しか得られなかったのに
対し、本実施例の場合、反応ガス中に占めるSiH4
量比率が1%、2%、3%、全ての場合で成膜速度が比
較例の場合を大きく上回ることがわかった。本実施例中
のデータを見ると、SiH4流量比率を大きくする程、
成膜速度が大きくなり、SiH4流量比率が1%の時に
3000Å/分前後の成膜速度が、SiH4流量比率を
3%にすると6000Å/分台にまで増大することがわ
かった。また、SiH4流量比率が一定の個々のデータ
を見ると、N2O/SiH4流量比と成膜速度の関係にお
いて、N2O/SiH4流量比が0ないし10の範囲では
成膜速度が急激に増加する傾向があり、その後、N2
/SiH4流量比が10以上になると成膜速度はほぼ一
定になることがわかった。この結果から、成膜速度の安
定性、制御性が良いという観点では、本発明の2周波励
起型プラズマCVD装置を用い、N2O/SiH4流量比
を10以上とするのがよいことがわかった。
【0049】また、図10に示すように、比較例の場
合、N2O/SiH4流量比を10から50程度まで増加
させると屈折率は2前後から徐々に減少する傾向にあ
り、N2O/SiH4流量比が50程度になって初めて屈
折率が1.4ないし1.5の範囲内に入る。なお、図1
0中に斜線で示した屈折率が1.4ないし1.5を示す
範囲は、SiO2が化学量論的な構造を取る領域であ
り、屈折率がこの範囲の値を取れば形成された膜が確か
にSiO2であることを示している。これに対して、本
実施の形態の場合、N2O/SiH4流量比が0ないし1
0の範囲では屈折率は急激に減少し、N2O/SiH4
量比が10の時に屈折率が1.4ないし1.5の範囲内
に入り、その後、安定してこの範囲の値を維持する。こ
の結果から、本発明の2周波励起型プラズマCVD装置
を用い、N2O/SiH4流量比を10以上とすれば、化
学量論的な構造を持つシリコン酸化膜が得られることが
わかった。
【0050】[実施例4]最後に、本発明のシリコン酸
化膜の成膜方法において、主反応ガスに添加する他のガ
スが成膜に及ぼす作用について調べた結果を報告する。
図11は、上記実施の形態の2周波励起型プラズマCV
D装置を用い、反応ガスとして主反応ガスであるN2
/SiH4ガスにHeガスを添加した場合(図11中
「□」および実線で示す)と添加しない場合(図11中
「○」および実線で示す)のそれぞれでN2O/SiH4
流量比とシリコン酸化膜の成膜速度との関係を示すもの
である。この際、Heガスを添加する場合はその流量を
800sccmとした。図11の横軸はN2O/SiH4
流量比、縦軸は成膜速度(Å/分)である。
【0051】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を40.68MHz、基板バイア
ス電力の周波数を1.6MHzとし、基板バイアス電力
比率を33.3%とした。その他の成膜条件は、基板温
度を300℃、チャンバー内圧力を200Paとした。
【0052】また、図12は、反応ガスとしてN2O/
SiH4ガスにHeガスを添加した場合(図11中
「□」および実線で示す)と添加しない場合(図11中
「○」および実線で示す)のそれぞれでN2O/SiH4
流量比とシリコン酸化膜の屈折率との関係を示すもので
ある。図12の横軸はN2O/SiH4流量比、縦軸は屈
折率である。
【0053】ここでの成膜条件は、高周波電極に印加す
る高周波電力の周波数を40.68MHz、基板バイア
ス電力の周波数を1.6MHzとし、基板バイアス電力
比率を33.3%とした。その他の成膜条件は、基板温
度を300℃、チャンバー内圧力を200Paとした。
【0054】図11から明らかなように、Heガスを添
加しない場合、N2O/SiH4流量比が10を超えると
成膜速度が極端に低下する傾向があるが、流量800s
ccmのHeガスを添加した場合、N2O/SiH4流量
比が10を超える領域でも6500Å/分程度の成膜速
度を維持できることがわかった。したがって、Heガス
の添加により、N2O/SiH4流量比を変えても本発明
の特徴点であるシリコン酸化膜の高速成膜が安定して維
持できることがわかった。また、図12から明らかなよ
うに、Heガスを添加した場合は、Heガスを添加しな
い場合に比べてN2O/SiH4流量比に対する屈折率の
変化量の勾配が小さくなり、N2O/SiH4流量比がよ
り小さい領域から屈折率1.4ないし1.5の領域(化
学量論的構造領域)に入る。したがって、シリコン酸化
膜の組成の面からも、Heガスを添加した方が安定性が
良くなることがわかった。
【0055】このように、上記実施例1〜4の結果か
ら、本発明特有の2周波励起型プラズマCVD装置の使
用、N2O/SiH4流量比が10以上の主反応ガスにH
e等の他のガスを添加した反応ガスの使用により、シリ
コン酸化膜の成膜速度の向上と絶縁耐圧の向上が図れる
ことが実証された。そして、特に、ステップカバレッジ
が要求される層間絶縁膜と耐圧面での信頼性が要求され
るゲート絶縁膜の双方に適したシリコン酸化膜が得られ
ることがわかった。
【0056】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、特有のマッチングボックスを備えた2周波励起
型プラズマCVD装置の使用により、電力消費効率が向
上し、成膜速度が増大するとともに、基板バイアス電力
印加の作用によって基板上での成膜速度が増大するた
め、ステップカバレッジが良好になる。したがって、従
来、層間絶縁膜としては不適であったN2O/SiH4
シリコン酸化膜をTEOS系シリコン酸化膜と同様に層
間絶縁膜に適用することができる。同時に、膜質の向
上、特に絶縁耐圧の向上を図ることができるので、ゲー
ト絶縁膜にも適用することができる。その結果、原料ガ
スの取り扱いやコスト面で欠点を持つTEOS系シリコ
ン酸化膜を用いることなく、信頼性の高い薄膜トランジ
スタを歩留まり良く得ることができる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態であるシリコン酸化膜
の成膜方法に用いる2周波励起型プラズマCVD装置の
概略構成を示す断面図である。
【図2】 同装置の高周波電極側マッチングボックス内
のチューニングコンデンサの具体的構成を示す平面図で
ある。
【図3】 図2のIII−III線に沿う断面図である。
【図4】 本実施の形態のシリコン酸化膜の成膜方法を
用いたTFTの製造方法を工程順を追って示すプロセス
フロー図である。
【図5】 同成膜方法に用いることができる2周波励起
型プラズマCVD装置の他の例を示す断面図である。
【図6】 本発明の実施例1の結果を示す図であって、
基板バイアス電力比率を変化させた際のN2O/SiH4
流量比と成膜速度との関係を示すグラフである。
【図7】 本発明の実施例2の結果を示す図であって、
基板バイアス電力比率とシリコン酸化膜の絶縁耐圧との
関係を示すグラフである。
【図8】 同実施例2の結果を示す図であって、基板バ
イアス電力を印加しない場合のN2O/SiH4流量比と
シリコン酸化膜の絶縁耐圧との関係を示すグラフであ
る。
【図9】 本発明の実施例3の結果を示す図であって、
反応ガス中に占めるSiH4流量比率を変化させた場合
のN2O/SiH4流量比とシリコン酸化膜の成膜速度と
の関係を示すグラフである。
【図10】 同実施例3の結果を示す図であって、N2
O/SiH4流量比とシリコン酸化膜の屈折率との関係
を示すグラフである。
【図11】 本発明の実施例4の結果を示す図であっ
て、主反応ガスにHeガスを添加した場合と添加しない
場合のそれぞれでN2O/SiH4流量比とシリコン酸化
膜の成膜速度との関係を示すグラフである。
【図12】 同実施例4の結果を示す図であって、主反
応ガスにHeガスを添加した場合と添加しない場合のそ
れぞれでN2O/SiH4流量比とシリコン酸化膜の屈折
率との関係を示すグラフである。
【図13】 従来のトップゲート構造のTFTの一例を
示す断面図である。
【符号の説明】
1 プラズマCVD装置 3 高周波電極 5 被処理基板 6 サセプタ電極 7 ハウジング 8,16 整合回路 9 高周波電極側マッチングボックス 10 第1の高周波電源 17 サセプタ電極側マッチングボックス 18 第2の高周波電源 20 チューニングコンデンサ 20a,20b (チューニングコンデンサの)電極 33 ゲート絶縁膜 37 層間絶縁膜 45 薄膜トランジスタ
フロントページの続き Fターム(参考) 5F045 AA08 AB32 AC01 AC11 AC15 AC16 AC17 AD07 AE25 AF03 BB08 BB09 CA15 DC62 DP03 EH01 EH14 EH19 5F110 AA18 CC02 EE03 FF02 FF30 GG02 GG15 HL03 HL07 HM18 NN03 NN04 NN23 NN24 QQ01 QQ19

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 第1の高周波電源と、該第1の高周波電
    源と接続される高周波電極と、前記第1の高周波電源と
    前記高周波電極との間のインピーダンスの整合を得る整
    合回路を備えた高周波電極側マッチングボックスと、第
    2の高周波電源と、前記高周波電極と対向配置され前記
    第2の高周波電源と接続されるとともに被処理基板を支
    持するサセプタ電極と、前記第2の高周波電源と前記サ
    セプタ電極との間のインピーダンスの整合を得る整合回
    路を備えたサセプタ電極側マッチングボックスとを有
    し、前記高周波電極側マッチングボックスの整合回路に
    おける少なくとも一つのチューニングコンデンサをなす
    少なくとも二つの電極のうちの一つの電極が前記高周波
    電極である2周波励起型プラズマCVD装置を用い、前
    記サセプタ電極上に被処理基板を載置し、前記高周波電
    極と前記サセプタ電極の双方にそれぞれ高周波電力を印
    加するとともにモノシランガスと亜酸化窒素ガスとの混
    合ガスの流量割合が10ないし50%である反応ガスを
    用いてプラズマを発生させ、前記被処理基板上にシリコ
    ン酸化膜を成膜することを特徴とするシリコン酸化膜の
    成膜方法。
  2. 【請求項2】 前記モノシランガスに対する前記亜酸化
    窒素ガスの流量比を10以上とすることを特徴とする請
    求項1記載のシリコン酸化膜の成膜方法。
  3. 【請求項3】 前記反応ガス中の他のガスが、ヘリウ
    ム、水素、キセノン、酸素、アルゴン、窒素のいずれか
    から選ばれる1種類のガスまたはその混合ガスであるこ
    とを特徴とする請求項1記載のシリコン酸化膜の成膜方
    法。
  4. 【請求項4】 前記高周波電極に印加する高周波電力の
    周波数を13.56MHzないし100MHzの範囲と
    し、前記サセプタ電極に印加する高周波電力の周波数を
    50kHzないし1.6MHzの範囲とすることを特徴
    とする請求項1記載のシリコン酸化膜の成膜方法。
  5. 【請求項5】 前記高周波電極側マッチングボックスに
    おいて、前記第1の高周波電源からの高周波電力を前記
    整合回路を通して前記高周波電極に供給する給電線と前
    記整合回路とを収納する導電体からなるハウジングの側
    壁を、前記給電線に対して非平行に形成した2周波励起
    型プラズマCVD装置を用いることを特徴とする請求項
    1記載のシリコン酸化膜の成膜方法。
  6. 【請求項6】 請求項1記載のシリコン酸化膜の成膜方
    法により得られたシリコン酸化膜を、薄膜トランジスタ
    のゲート絶縁膜および層間絶縁膜に用いることを特徴と
    する薄膜トランジスタの製造方法。
JP30923798A 1998-10-29 1998-10-29 シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法 Expired - Lifetime JP3818561B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP30923798A JP3818561B2 (ja) 1998-10-29 1998-10-29 シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
KR1019990045230A KR100335135B1 (ko) 1998-10-29 1999-10-19 실리콘산화막의 성막방법 및 박막트랜지스터의 제조방법
GB9925564A GB2343197B (en) 1998-10-29 1999-10-28 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby
US09/430,037 US6337292B1 (en) 1998-10-29 1999-10-29 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby
FR9913635A FR2788880B1 (fr) 1998-10-29 1999-10-29 Procede de formation de couche d'oxyde de silicium et procede de fabrication d'un transistor en couche mince associe
DE19952316A DE19952316B4 (de) 1998-10-29 1999-10-29 Verfahren zum Herstellen einer Gateisolierung und einer Trennisolierung in einem Dünnfilmtransistor
US09/977,505 US6627545B2 (en) 1998-10-29 2001-10-16 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby
US10/330,180 US6716752B2 (en) 1998-10-29 2002-12-30 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby
US10/671,552 US20050074984A1 (en) 1998-10-29 2003-09-29 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby
US11/024,777 US7378304B2 (en) 1998-10-29 2004-12-30 Method of forming silicon oxide layer and method of manufacturing thin film transistor thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30923798A JP3818561B2 (ja) 1998-10-29 1998-10-29 シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JP2000138211A true JP2000138211A (ja) 2000-05-16
JP3818561B2 JP3818561B2 (ja) 2006-09-06

Family

ID=17990590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30923798A Expired - Lifetime JP3818561B2 (ja) 1998-10-29 1998-10-29 シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法

Country Status (6)

Country Link
US (5) US6337292B1 (ja)
JP (1) JP3818561B2 (ja)
KR (1) KR100335135B1 (ja)
DE (1) DE19952316B4 (ja)
FR (1) FR2788880B1 (ja)
GB (1) GB2343197B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416373B1 (ko) * 2000-11-21 2004-01-31 삼성전자주식회사 알에프 매칭 유닛
JP2007502917A (ja) * 2003-08-21 2007-02-15 東京エレクトロン株式会社 調整可能な光学的性質およびエッチング特性を有する材料を堆積させる方法と装置。
JP2017197789A (ja) * 2016-04-25 2017-11-02 Sppテクノロジーズ株式会社 シリコン酸化膜の製造方法及びシリコン酸化膜

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4332263B2 (ja) * 1998-10-07 2009-09-16 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタの製造方法
JP3818561B2 (ja) * 1998-10-29 2006-09-06 エルジー フィリップス エルシーディー カンパニー リミテッド シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
JP2001057359A (ja) * 1999-08-17 2001-02-27 Tokyo Electron Ltd プラズマ処理装置
US8048806B2 (en) * 2000-03-17 2011-11-01 Applied Materials, Inc. Methods to avoid unstable plasma states during a process transition
US8617351B2 (en) 2002-07-09 2013-12-31 Applied Materials, Inc. Plasma reactor with minimal D.C. coils for cusp, solenoid and mirror fields for plasma uniformity and device damage reduction
US6853141B2 (en) 2002-05-22 2005-02-08 Daniel J. Hoffman Capacitively coupled plasma reactor with magnetic plasma control
US6528751B1 (en) 2000-03-17 2003-03-04 Applied Materials, Inc. Plasma reactor with overhead RF electrode tuned to the plasma
US7030335B2 (en) * 2000-03-17 2006-04-18 Applied Materials, Inc. Plasma reactor with overhead RF electrode tuned to the plasma with arcing suppression
US6894245B2 (en) * 2000-03-17 2005-05-17 Applied Materials, Inc. Merie plasma reactor with overhead RF electrode tuned to the plasma with arcing suppression
US6900596B2 (en) * 2002-07-09 2005-05-31 Applied Materials, Inc. Capacitively coupled plasma reactor with uniform radial distribution of plasma
US7220937B2 (en) * 2000-03-17 2007-05-22 Applied Materials, Inc. Plasma reactor with overhead RF source power electrode with low loss, low arcing tendency and low contamination
US7141757B2 (en) * 2000-03-17 2006-11-28 Applied Materials, Inc. Plasma reactor with overhead RF source power electrode having a resonance that is virtually pressure independent
US20070048882A1 (en) * 2000-03-17 2007-03-01 Applied Materials, Inc. Method to reduce plasma-induced charging damage
TW511158B (en) * 2000-08-11 2002-11-21 Alps Electric Co Ltd Plasma processing apparatus and system, performance validation system thereof
TWI279169B (en) * 2002-01-24 2007-04-11 Alps Electric Co Ltd Plasma processing apparatus capable of performing uniform plasma treatment by preventing drift in plasma discharge current
TWI283899B (en) * 2002-07-09 2007-07-11 Applied Materials Inc Capacitively coupled plasma reactor with magnetic plasma control
JP4388287B2 (ja) * 2003-02-12 2009-12-24 東京エレクトロン株式会社 プラズマ処理装置及び高周波電力供給装置
US7910013B2 (en) 2003-05-16 2011-03-22 Applied Materials, Inc. Method of controlling a chamber based upon predetermined concurrent behavior of selected plasma parameters as a function of source power, bias power and chamber pressure
US7470626B2 (en) * 2003-05-16 2008-12-30 Applied Materials, Inc. Method of characterizing a chamber based upon concurrent behavior of selected plasma parameters as a function of source power, bias power and chamber pressure
US7452824B2 (en) * 2003-05-16 2008-11-18 Applied Materials, Inc. Method of characterizing a chamber based upon concurrent behavior of selected plasma parameters as a function of plural chamber parameters
US7247218B2 (en) * 2003-05-16 2007-07-24 Applied Materials, Inc. Plasma density, energy and etch rate measurements at bias power input and real time feedback control of plasma source and bias power
US7901952B2 (en) * 2003-05-16 2011-03-08 Applied Materials, Inc. Plasma reactor control by translating desired values of M plasma parameters to values of N chamber parameters
US7795153B2 (en) * 2003-05-16 2010-09-14 Applied Materials, Inc. Method of controlling a chamber based upon predetermined concurrent behavior of selected plasma parameters as a function of selected chamber parameters
JP2005167019A (ja) 2003-12-03 2005-06-23 Sharp Corp トランジスタおよびそのゲート絶縁膜の成膜に用いるcvd装置
US7359177B2 (en) * 2005-05-10 2008-04-15 Applied Materials, Inc. Dual bias frequency plasma reactor with feedback control of E.S.C. voltage using wafer voltage measurement at the bias supply output
US7855153B2 (en) * 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5052638B2 (ja) * 2010-03-17 2012-10-17 Sppテクノロジーズ株式会社 成膜方法
JP5595134B2 (ja) * 2010-06-11 2014-09-24 富士フイルム株式会社 ドライエッチング装置及びドライエッチング方法
CN103578903B (zh) * 2012-07-18 2016-02-10 上海华虹宏力半导体制造有限公司 可调电极间距及平行度的刻蚀腔
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
JP5764246B1 (ja) * 2014-09-24 2015-08-19 株式会社日立国際電気 基板処理装置、ガス導入シャフト及びガス供給プレート
CN110911262B (zh) * 2019-11-12 2022-07-22 北京北方华创微电子装备有限公司 电感耦合等离子体系统
JP2021176988A (ja) * 2020-05-07 2021-11-11 エーエスエム・アイピー・ホールディング・ベー・フェー 同調回路を備える反応器システム
US20220122811A1 (en) * 2020-10-16 2022-04-21 Applied Materials, Inc. Electric arc mitigating faceplate
CN114606478B (zh) * 2022-01-20 2024-04-30 湖南红太阳光电科技有限公司 一种管式pecvd制备超薄氧化硅层及钝化接触结构的方法、钝化接触结构

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5747711A (en) * 1980-08-08 1982-03-18 Fujitsu Ltd Chemical plasma growing method in vapor phase
JPS58181865A (ja) 1982-04-20 1983-10-24 Citizen Watch Co Ltd プラズマcvd装置
JPS59115564A (ja) * 1982-12-23 1984-07-04 Seiko Instr & Electronics Ltd 薄膜トランジスタの製造方法
US4681653A (en) * 1984-06-01 1987-07-21 Texas Instruments Incorporated Planarized dielectric deposited using plasma enhanced chemical vapor deposition
JPS63262472A (ja) * 1987-04-20 1988-10-28 Sanyo Electric Co Ltd 膜形成方法
JPH0197681A (ja) * 1987-10-08 1989-04-17 Kanzaki Paper Mfg Co Ltd 感熱記録体
JPH01107547A (ja) * 1987-10-20 1989-04-25 Hitachi Cable Ltd 化合物半導体基板
JP2734021B2 (ja) * 1988-11-08 1998-03-30 日本電気株式会社 プラズマ気相成長方法
US5098865A (en) * 1989-11-02 1992-03-24 Machado Jose R High step coverage silicon oxide thin films
JPH03203317A (ja) * 1989-12-29 1991-09-05 Matsushita Electric Ind Co Ltd プラズマ処理装置
FR2663806A1 (fr) * 1990-06-25 1991-12-27 Commissariat Energie Atomique Reacteur a plasma du type triode, utilisable notamment pour la gravure, le depot ou le nettoyage de surfaces.
US5707486A (en) * 1990-07-31 1998-01-13 Applied Materials, Inc. Plasma reactor using UHF/VHF and RF triode source, and process
JPH0547750A (ja) * 1991-08-08 1993-02-26 Fujitsu Ltd 半導体装置
JP3154335B2 (ja) * 1991-08-13 2001-04-09 ソニー株式会社 画質制御装置
JPH0653151A (ja) * 1992-06-03 1994-02-25 Showa Shell Sekiyu Kk アモルファスシリコン薄膜およびそれを応用した太陽電池
JP3351843B2 (ja) * 1993-02-24 2002-12-03 忠弘 大見 成膜方法
JPH06328864A (ja) * 1993-03-23 1994-11-29 Fuji Photo Film Co Ltd 感熱記録材料
KR100302167B1 (ko) * 1993-11-05 2001-11-22 히가시 데쓰로 플라즈마처리장치및플라즈마처리방법
US5900103A (en) * 1994-04-20 1999-05-04 Tokyo Electron Limited Plasma treatment method and apparatus
JP3336747B2 (ja) * 1994-06-09 2002-10-21 ソニー株式会社 絶縁膜の形成方法、並びに半導体装置の作製方法及び半導体装置
JP3417072B2 (ja) * 1994-08-15 2003-06-16 ソニー株式会社 半導体装置の製法
JPH08227888A (ja) 1995-02-21 1996-09-03 Sony Corp 誘電体膜の形成方法
KR960039197A (ko) * 1995-04-12 1996-11-21 모리시다 요이치 실리콘 산화막의 형성방법 및 반도체 장치의 제조방법
EP0759481A1 (en) * 1995-06-23 1997-02-26 Novellus Systems, Inc. Method of depositing a stable fluorinated TEOS film
EP1286386A1 (en) * 1995-08-04 2003-02-26 Seiko Epson Corporation Thin film transistor fabrication method
US5736423A (en) * 1995-11-16 1998-04-07 Advanced Micro Devices, Inc. Method for depositing very thin PECVD SiO2 in 0.5 micron and 0.35 micron technologies
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating
US6391690B2 (en) * 1995-12-14 2002-05-21 Seiko Epson Corporation Thin film semiconductor device and method for producing the same
US5660895A (en) * 1996-04-24 1997-08-26 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Low-temperature plasma-enhanced chemical vapor deposition of silicon oxide films and fluorinated silicon oxide films using disilane as a silicon precursor
JPH09298193A (ja) 1996-05-08 1997-11-18 Fuji Film Micro Device Kk パッシベーション膜の製造方法
JP3122618B2 (ja) 1996-08-23 2001-01-09 東京エレクトロン株式会社 プラズマ処理装置
JPH10125669A (ja) * 1996-10-22 1998-05-15 Hitachi Electron Eng Co Ltd プラズマcvd装置及び酸化膜の成膜方法
US6562544B1 (en) * 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates
JPH10172792A (ja) * 1996-12-05 1998-06-26 Tokyo Electron Ltd プラズマ処理装置
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
JP3384714B2 (ja) * 1997-07-16 2003-03-10 富士通株式会社 半導体装置およびその製造方法
JP2916119B2 (ja) * 1997-08-06 1999-07-05 アプライド マテリアルズ インコーポレイテッド 薄膜形成方法
JPH1178255A (ja) * 1997-09-03 1999-03-23 Dainippon Printing Co Ltd 熱転写受像シート
US6024044A (en) * 1997-10-09 2000-02-15 Applied Komatsu Technology, Inc. Dual frequency excitation of plasma for film deposition
US6294459B1 (en) * 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
JP3818561B2 (ja) * 1998-10-29 2006-09-06 エルジー フィリップス エルシーディー カンパニー リミテッド シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
US6221794B1 (en) * 1998-12-08 2001-04-24 Advanced Micro Devices, Inc. Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
US6100163A (en) * 1999-01-07 2000-08-08 Taiwan Semiconductor Manufacturing Company Gap filling of shallow trench isolation by ozone-tetraethoxysilane
US6693061B2 (en) * 2000-11-24 2004-02-17 Ricoh Company, Ltd. Light-permeable thermosensitive recording material

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416373B1 (ko) * 2000-11-21 2004-01-31 삼성전자주식회사 알에프 매칭 유닛
JP2007502917A (ja) * 2003-08-21 2007-02-15 東京エレクトロン株式会社 調整可能な光学的性質およびエッチング特性を有する材料を堆積させる方法と装置。
JP4903567B2 (ja) * 2003-08-21 2012-03-28 東京エレクトロン株式会社 調整可能な光学的性質およびエッチング特性を有する材料を堆積させる方法と装置。
JP2017197789A (ja) * 2016-04-25 2017-11-02 Sppテクノロジーズ株式会社 シリコン酸化膜の製造方法及びシリコン酸化膜

Also Published As

Publication number Publication date
US6716752B2 (en) 2004-04-06
US6337292B1 (en) 2002-01-08
DE19952316A1 (de) 2000-06-08
US20050074984A1 (en) 2005-04-07
KR100335135B1 (ko) 2002-05-04
GB2343197A (en) 2000-05-03
US7378304B2 (en) 2008-05-27
US20030109147A1 (en) 2003-06-12
GB9925564D0 (en) 1999-12-29
FR2788880B1 (fr) 2004-08-13
GB2343197B (en) 2001-01-10
US20050112806A1 (en) 2005-05-26
JP3818561B2 (ja) 2006-09-06
US6627545B2 (en) 2003-09-30
KR20000029171A (ko) 2000-05-25
FR2788880A1 (fr) 2000-07-28
US20020019144A1 (en) 2002-02-14
DE19952316B4 (de) 2004-05-06

Similar Documents

Publication Publication Date Title
JP3818561B2 (ja) シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
US7915114B2 (en) Low temperature process for TFT fabrication
US7754294B2 (en) Method of improving the uniformity of PECVD-deposited thin films
KR101224377B1 (ko) 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법
EP0786819B1 (en) Process for preparing thin-film transistor, process for preparing active matrix substrate, and liquid crystal display
KR20040090903A (ko) 성막방법, 반도체 소자의 제조방법, 반도체 소자,표시장치의 제조방법 및 표시장치
JP4018625B2 (ja) 薄膜トランジスタのための多段階cvd法
JP5216446B2 (ja) プラズマcvd装置及び表示装置の作製方法
US6525341B1 (en) Thin film transistor, liquid crystal display device and method of fabricating the thin film transistor
JP2000183359A (ja) 薄膜トランジスタとその製造方法および液晶表示装置ならびに薄膜成膜装置
JPS60217669A (ja) 非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置
JPH09197435A (ja) 液晶表示装置、及びその製造方法
JP2001274404A (ja) 薄膜トランジスタおよびその製造方法
KR100459219B1 (ko) 절연막 형성방법 및 이를 이용한 폴리실리콘박막트랜지스터의 형성방법
JP2002025919A (ja) 容量結合型プラズマ装置および電子デバイスの製造方法
KR100276413B1 (ko) 반도체 소자 및 그 제조 방법, 및 드라이 에칭 후의 처리 방법
JP2007138301A (ja) 薄膜成膜装置
JP2003109908A (ja) プラズマ処理装置、プラズマ処理方法、基板および半導体装置
TW478158B (en) Silicon oxide film forming method and manufacturing method of thin-film transistor
JPH04304677A (ja) アモルファスシリコン薄膜半導体装置とその製法
JPH0818063A (ja) 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置
JP3340429B2 (ja) 半導体装置
JP2001127059A (ja) 絶縁体薄膜の製造方法と製造装置および半導体装置
JP2001203203A (ja) 半導体装置の作製方法
JP2001203202A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060609

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090623

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090623

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090623

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term