FR2779870A1 - Detecteur d'images cmos, photodiode pour un detecteur de ce type, et procede pour la fabrication de ce detecteur et de cette photodiode - Google Patents
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Abstract
L'invention concerne une photodiode utilisée dans un détecteur d'images CMOS, comprenant : - une couche semi-conductrice (602) d'un premier type de conduction, divisée par une couche isolante (607) en une zone de champs d'une zone active; - une première zone d'impuretés (603) d'un second type de conduction formée à l'intérieur de la couche semi-conductrice (602); et- une seconde zone d'impuretés (604) du premier type de conduction formée au-dessous d'une surface de la couche semi-conductrice (602) et sur la première zone d'impuretés (603). L'invention concerne également un procédé de fabrication de cette photodiode.
Description
Détecteur d'images CMOS, photodiode pour un détecteur de ce type, et
procédés pour la fabrication de ce détecteur et de cette photodiode La présente invention concerne, d'une manière générale, un dispositif détecteur d'images à solide, capable de produire une image de grande qualité, et, plus particulièrement, un détecteur d'images associé à la technologie CMOS ainsi qu'un procédé de fabrication de ce détecteur d'image. Elle concerne également une photodiode utilisée dans le dispositif détecteur d'images CMOS ainsi
qu'un procédé de fabrication de celle-ci.
Le développement des systèmes de télécommunication et des systèmes informatiques a permis l'utilisation de détecteurs d'images CMOS dans les systèmes d'imagerie électronique. La demande en faveur des détecteurs d'images CMOS va augmenter bien davantage avec le développement des caméras fixes numériques, des caméras à circuits imprimés, des caméscopes numériques et des systèmes de communication personnels (PCS), ainsi que des systèmes de télévision et vidéo analogiques standards et numériques évolués. En outre, le détecteur d'images CMOS peut être utilisé dans des machines de jeux vidéo, des caméras de surveillance et des
microcaméras de traitement médical.
La figure 1 est un schéma fonctionnel montrant un détecteur d'images à dispositif à couplage de charge (CCD) conventionnel. Comme on peut le voir sur la figure 1, le détecteur d'images à CCD 100 comprend un accumulateur de conversion et de charge photoélectrique 10 destiné à absorber une lumière provenant d'un objet et à grouper les charges photogénérées en paquets de charges de signaux. De même, le détecteur d'images à CCD 100 comprend une zone de transfert de charges 20 pour transporter les paquets de charges à partir de l'accumulateur de conversion et de charge photoélectrique 10, et un convertisseur de signal de charge en signal de tension 30 pour générer une tension de sortie des paquets de charges de signaux transférés par
l'intermédiaire de la zone de transfert de charges 20.
Une photodiode est couramment utilisée comme accumulateur de conversion et de charge photoélectrique. La photodiode qui possède une jonction PN constitue un puits de potentiel pour accumuler les charges générées par la lumière provenant de l'objet. Les charges générées dans l'accumulateur de conversion et de charge photoélectrique 10 sont piégées dans le puits de potentiel de la photodiode, et les charges piégées sont transférées à un point voulu en fonction du mouvement du puits de potentiel. Ce mouvement de
charges est contrôlé par la zone de transfert de charges 20.
Le convertisseur de signal de charge en signal de tension 30 génère une tension qui est liée aux paquets de charges de signaux transférés. Etant donné que les charges électriques génèrent un champ électrique qui correspond à un potentiel électro-statique, la charge contenue dans les charges électriques concentrées par suite de l'introduction d'un paquet de charges de signal peut être mesurée par la charge du potentiel électrostatique (c'est-à-dire la profondeur du puits de potentiel). Cette variation de la profondeur du puits de potentiel permet une détection de
tension dans le détecteur d'images à CCD.
D'autre part, après détection du signal, les charges contenues dans le puits de potentiel en cours doivent être éliminées pour permettre des détections de signaux suivantes. Cette élimination des charges s'effectue par
évacuation du paquet de charges de signal dans un drain.
L'abaissement de la barrière de potentiel entre le puits de potentiel et le drain permet une "remise à l'état initial"
du puits de potentiel.
Comme cela a été indiqué précédemment, le détecteur d'images à CCD conventionnel détecte les signaux d'image grâce au couplage de charge. La photodiode qui joue le rôle d'une plaque photosensible correspondant à un pixel n'extrait pas le courant photoélectrique immédiatement mais après accumulation des charges pendant une période prédéterminée dans un paquet de charges de signal. Le détecteur d'images à CCD a par conséquent une bonne sensibilité avec un bruit faible. Toutefois, étant donné que le détecteur d'images à CCD doit transférer de manière continue des paquets de charges photoélectriques, les signaux de commande requis sont très compliqués, exigent une excursion de tension importante d'approximativement 8V à V, consomment beaucoup d'énergie et nécessitent une
alimentation électrique à la fois positive et négative.
Comparativement à la technologie CMOS submicronique qui nécessite environ 20 masques de photogravure, la technologie CCD est plus compliquée et également plus onéreuse en raison du traitement de masques de photogravure supplémentaires (30 à 40 masques de photogravure). En outre, du fait que l'intégration de la puce de détecteur d'images à CCD dans des circuits de traitement de signaux n'est pas possible, intégration qui est mise en oeuvre d'une manière caractéristique par les circuits CMOS, il est très difficile de miniaturiser le détecteur d'images et de le mettre en
oeuvre dans une plus grande variété d'applications.
Par conséquent, une étude plus étendue et plus approfondie du détecteur de pixel actif (APS) commandé par l'opération de commutation d'un transistor, a été réalisée
par la combinaison des technologies CMOS et CCD.
La figure 2 est un schéma de circuit représentant un pixel unitaire de l'APS conventionnel proposé par le brevet américain 5 471 515 de Fossum et consorts. L'APS utilise une photogrille 21 de la structure de condensateur MOS pour collecter des charges photoélectriques. Pour transférer les charges générées sous l'action de la photogrille 21 à une zone de diffusion flottante 22, l'APS comprend un transistor de transfert 23. L'APS comprend également un transistor de remise à l'état initial 24, une zone de diffusion de drain 25, un transistor de commande 26 jouant le rôle d'une source suiveuse, un transistor de sélection 27 pour sélectionner une rangée de matrice de pixels, et un transistor de charge 28. Cependant, dans l'APS représenté sur la figure 2, le condensateur MOS qui joue le rôle d'une plaque photosensible est formé d'une couche épaisse de polysilicium de sorte qu'une fraction importante de la lumière bleue (qui a une longueur d'onde plus courte que la lumière rouge) est de préférence absorbée par le polysilicium. Il est par conséquent difficile d'obtenir des images en couleurs de
grande qualité avec un éclairement faible.
La figure 3 est une vue en coupe transversale de l'APS proposé par le brevet américain 5 625 210 de Lee et consorts. L'APS décrit dans ce brevet comporte une photodiode PIN bien connue. L'APS représenté sur la figure 3 comprend une photodiode PIN (PPD) pour collecter les charges photoélectriques, et un transistor de transfert Tx comportant une zone N36 pour transférer les charges photoélectriques de la PPD à une zone N+ flottante 37 d'un noeud de sortie. Il est prévu un transistor de remise à l'état initial comportant la zone N+ 37 comme première zone active et également une zone N+ 38 comme seconde zone active reliée à une alimentation électrique VDD. Les impuretés sont introduites dans une couche épitaxiale de type P faiblement dopée 32 tirée sur un substrat de type P plus fortement dopé 31. La PPD est formée par une zone N+ enterrée 33 et une zone PIN P+ 34. En outre, sur la figure 3, chacune des
références 35a, 35b et 35c désigne une grille de transistor.
Précisément, comme on peut le voir sur la figure 4 et dans le brevet américain 5 625 210 de Lee et consorts, la PPD est formée par une implantation séquentielle d'ions d'impureté N+ et P+ à l'aide d'une seule couche de masque 41 (motif de photorésist, par exemple). En particulier, la PPD est formée à l'aide d'un seul masque pour les deux processus
d'implantation d'ions N' et P+.
Toutefois, si l'implantation d'ions N+ et P+ est réalisée séquentiellement à l'aide d'un seul masque, la zone PIN P* 34 formée au- dessus de la zone N+ 33 ne sera pas reliée électriquement de manière fiable à la couche épitaxiale P 32. En particulier, étant donné qu'une énergie plus importante est utilisée pour implanter la zone N+ 33 comparativement à la zone PIN P+ 34, ces processus d'implantation d'ions vont avoir pour effet d'isoler électriquement la zone PIN P+ 34 de la couche épitaxiale P 32. Par conséquent, la zone PIN P+ 34 et la couche épitaxiale P 32 seront à un potentiel différent, notamment lors de l'utilisation d'une alimentation électrique faible de 3,3V. Cette différence de potentiel empêche la déplétion complète de la zone N+ 33 et, par conséquent, l'obtention d'une tension PIN stable. En outre, la ségrégation par les agents de dopage d'atomes de bore en une couche d'oxyde primaire 39 peut également contribuer à isoler la zone PIN
P+ 34 de la couche épitaxiale P 32.
Un autre brevet américain délivré sous le numéro 5 567 632 au nom de Nakashiba et Uchiya décrit un procédé de fabrication de photodiode enterrée (ou PIN) utilisant une
implantation d'ions inclinée et une seule couche de masque.
Dans ce cas, il est difficile de contrôler et de maîtriser l'angle d'implantation des ions dans le cadre d'une production en série. Précisément, il est très difficile de déterminer l'alignement précis de la zone PIN N+ 34 et de la zone P+ 33 et de faire en sorte que les photodiodes enterrées soient uniformes et fiables. En outre, l'utilisation d'une implantation orientée angulairement d'ions N+ ou P+ limite le positionnement de la grille de transfert à une orientation spécifique par rapport à la puce
et à la plaquette.
La présente invention a par conséquent pour but de proposer un détecteur d'images capable de fonctionner à une
tension faible.
La présente invention a pour autre but de proposer un procédé de fabrication d'un détecteur d'images, faisant
appel à la technologie CMOS submicronique.
La présente invention a également pour autre but de proposer un détecteur d'images doté d'une plus grande efficacité de transfert de charge, ainsi qu'un procédé de
fabrication de ce détecteur d'images.
Pour atteindre les buts ci-dessus et selon un premier aspect de la présente invention, il est proposé une photodiode utilisée dans un dispositif détecteur d'images
CMOS, caractérisée en ce qu'elle comprend une couche semi-
conductrice d'un premier type de conduction; une couche isolante divisant la couche semi-conductrice en une zone de champ et une zone active; une première zone d'impuretés d'un second type de conduction formée à l'intérieur de la couche semi-conductrice, la première zone d'impuretés étant espacée de la couche isolante; et une seconde zone d'impuretés du premier type de conduction formée au-dessous d'une surface de la couche semi-conductrice et sur la première zone d'impuretés, la seconde zone d'impuretés ayant une largeur supérieure à celle de la première zone d'impuretés afin qu'une partie de la seconde zone d'impuretés soit formée sur la couche semi- conductrice, pour qu'ainsi la seconde zone d'impuretés ait le même potentiel
que la couche semi-conductrice.
Selon un second aspect de la présente invention, il est proposé un dispositif détecteur d'images CMOS caractérisé en ce qu'il comprend une couche semi-conductrice d'un premier type de conduction; une zone de puits du premier type de conduction positionnée localement au niveau de la couche semi-conductrice; une photodiode formée dans la couche semiconductrice pour détecter une lumière provenant d'un objet; au moins un transistor à déplétion formé dans la couche semi-conductrice pour transférer des charges photoélectriques générées dans la photodiode à une jonction
flottante qui est formée sur une partie de la couche semi-
conductrice et qui stocke les charges photoélectriques; et au moins un transistor à enrichissement formé dans la zone de puits pour délivrer en sortie des signaux électriques en réponse à la quantité de charges photoélectriques
transférées à partir de la jonction flottante.
Selon un troisième aspect de la présente invention, il est proposé un dispositif détecteur d'images CMOS caractérisé en ce qu'il comprend une couche semi-conductrice d'un premier type de conduction; une zone de puits du premier type de conduction positionnée localement au niveau de la couche semi-conductrice; au moins une photodiode formée dans la couche semi-conductrice et à l'extérieur de la zone de puits pour détecter une lumière provenant d'un objet; une jonction flottante destinée à stocker des charges photoélectriques générées dans la photodiode; un premier transistor à déplétion formé à l'extérieur de la zone de puits et entre la photodiode et la jonction flottante pour transférer les charges photoélectriques à la jonction flottante, premier transistor à déplétion qui est commandé en réponse à un premier signal de commande; un second transistor à déplétion formé à l'extérieur de la zone de puits et relié à la jonction flottante pour remettre celle-ci à un potentiel prédéterminé; un premier transistor à enrichissement formé dans la zone de puits et destiné à délivrer en sortie des signaux électriques en réponse à la quantité de charges photoélectriques stockées dans la jonction flottante, une zone active commune du second transistor à déplétion et du premier transistor à enrichissement étant située au niveau d'une limite entre la couche semi-conductrice et la zone de puits; et un second transistor à enrichissement formé dans la zone de puits et recevant des signaux d'adresse en vue de sélectionner un
pixel.
Selon un quatrième aspect de la présente invention, il est proposé un procédé de fabrication d'une photodiode utilisée dans un dispositif détecteur d'images CMOS, caractérisé en ce qu'il comprend les étapes qui consistent à prévoir une couche semi-conductrice d'un premier type de conduction; à former une couche isolante divisant la couche semiconductrice en une zone de champ et une zone active; à former une première zone d'impuretés d'un second type de conduction à l'intérieur de la couche semi-conductrice à l'aide d'un premier masque d'implantation d'ions, premier masque d'implantation d'ions qui couvre une partie de la couche semi-conductrice afin que la première zone d'impuretés soit espacée de la couche isolante; et à former une seconde zone d'impuretés du premier type de conduction au- dessous d'une surface de la couche semi-conductrice et sur la première zone d'impuretés à l'aide d'un second masque d'implantation d'ions, second masque d'implantation d'ions qui expose une partie de la couche semi-conductrice afin que la seconde zone d'impuretés ait une largeur supérieure à celle de la première zone d'impuretés et qu'une partie de la seconde zone d'impuretés soit en contact avec la couche semi-conductrice. Selon un cinquième aspect de la présente invention, il est proposé un procédé de fabrication d'un dispositif détecteur d'images CMOS comportant une photodiode, caractérisé en ce qu'il comprend les étapes qui consistent à prévoir une couche semi- conductrice d'un premier type de conduction; à former une couche isolante sur la couche semi-conductrice afin de définir une zone de champ et une zone active; à former une électrode de grille d'un transistor à déplétion sur la couche semi-conductrice, pour qu'elle soit espacée de la couche isolante; à former un premier masque d'implantation d'ions exposant une partie d'une zone de détection de lumière, positionnée entre la couche isolante et l'électrode de grille du transistor à déplétion, premier masque d'implantation d'ions qui couvre la couche isolante et une partie de la zone de détection de lumière, proche de la couche isolante; à former une première zone d'impuretés en introduisant des ions d'impureté d'un second type de conduction dans la zone de détection de lumière exposée; à éliminer le premier masque d'implantation d'ions; à former un second masque d'implantation d'ions exposant la totalité de la zone de détection de lumière, second masque d'implantation d'ions qui est placé au niveau d'une interface entre la couche isolante et la zone de détection de lumière afin qu'une zone ouverte du second masque d'implantation d'ions soit plus large que celle du premier masque d'implantation d'ions; et à former une seconde zone d'impuretés en introduisant des ions d'impureté du premier type de conduction dans toute la zone de détection de lumière, pour qu'ainsi la première zone d'impuretés soit espacée de la couche isolante, que la seconde zone d'impuretés ait une largeur supérieure à celle de la première zone d'impuretés, et qu'une partie de la seconde zone d'impuretés soit en contact avec la couche semi-conductrice. Selon un sixième aspect de la présente invention, il est proposé un procédé de fabrication d'un dispositif détecteur d'images CMOS comportant une photodiode, caractérisé en ce qu'il comprend une première étape qui consiste à prévoir une couche semi-conductrice d'un premier type de conduction; une seconde étape qui consiste à former une zone de puits du premier type de conduction dans une partie de la couche semi-conductrice; une troisième étape qui consiste à introduire des ions d'impureté dans la zone de puits afin d'ajuster une tension de seuil; une quatrième étape qui consiste à former une première grille pour un transistor de transfert, une seconde grille pour un transistor de remise à l'état initial et au moins une troisième grille pour un transistor de sortie, la première grille et la seconde grille étant formées à l'extérieur de la zone de puits, tandis que la troisième grille -est formée sur la zone de puits, une zone active commune du transistor de remise à l'état initial et du transistor de sortie étant
située au niveau d'une limite entre la couche semi-
conductrice et la zone de puits; une cinquième étape qui
consiste à former une photodiode dans la couche semi-
conductrice, photodiode qui est reliée électriquement au transistor de transfert; une sixième étape qui consiste à former un premier masque d'implantation d'ions qui expose la zone de puits et à introduire des ions d'impureté à faible concentration d'un second type de conduction dans la zone de puits; une septième étape qui consiste à former une couche intercalaire isolante dans une paroi latérale de la troisième grille; et une huitième étape qui consiste à former un second masque d'implantation d'ions qui expose la couche semi-conductrice et la zone de puits, à l'exception de la photodiode, et à introduire des ions d'impureté à forte concentration du second type de conduction dans la couche semi-conductrice et la zone de puits, pour qu'ainsi les transistors de transfert et de remise à l'état initial
dont les zones actives sont formées dans la couche semi-
conductrice fonctionnent en mode de déplétion, tandis que le transistor de sortie dont la zone active est formée dans la
zone de puits fonctionne en mode d'enrichissement.
Des caractéristiques supplémentaires de la présente
invention sont définies dans les revendications dépendantes.
Ce qui précède, ainsi que d'autres buts, caractéristiques et avantages de la présente invention
ressortira plus clairement de la description détaillée
suivante de modes de réalisation préférés donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels: la figure 1 est un schéma fonctionnel représentant un détecteur d'images à CCD conventionnel; la figure 2 est un schéma de circuit représentant un pixel unitaire de l'APS conventionnel; les figures 3 et 4 sont des vues en coupe transversale de l'APS conventionnel de la figure 2; la figure 5 est un schéma de circuit représentant un pixel unitaire d'un détecteur d'images CMOS selon la présente invention; la figure 6 est une vue en coupe transversale du pixel unitaire du détecteur d'images CMOS de l'invention; les figures 7A à 7J sont des vues en coupe transversale illustrant un procédé de fabrication du pixel unitaire de la figure 6; et les figures 8A et 8B sont des vues de dessus de motifs de masques utilisés pour implanter des ions d'impureté dans
une zone active.
En se référant à la figure 5, on peut voir un pixel unitaire d'un détecteur d'images CMOS selon la présente invention. Le pixel unitaire comprend une photodiode à basse tension (LVPD) 510 et quatre transistors NMOS. Un transistor de transfert (Tx) 520 transfère une charge photoélectrique collectée par la photodiode à basse tension 510 en vue de sa détection sur un noeud flottant 560. Un transistor de remise à l'état initial (Rx) 530 remet le noeud flottant 560 à l'état initial en évacuant des charges et en mettant le potentiel du noeud à une valeur connue. Un transistor de commande (Dx) 540 joue le rôle d'un amplificateur séparateur à source suiveuse, tandis qu'un transistor de sélection 550 fournit une capacité d'adressage à un transistor de charge
commun 570.
Un avantage important de la présente invention réside en ce que le détecteur d'images qui comprend la photodiode à basse tension 510 et les transistors NMOS peut être fabriqué à l'aide de la technologie CMOS courante. De même, le transistor de transfert (Tx) 520 et le transistor de remise à l'état initial (Rx) 530 sont réalisés sous la forme de transistors NMOS à mode de déplétion ou à basse tension de seuil afin d'améliorer l'efficacité du transfert de charge et de réduire une chute de tension et/ou une perte de charge du signal de sortie. En particulier, un transistor NMOS adapté peut être fabriqué à l'aide de la couche épitaxiale P sans le puits P. Ce transistor NMOS négatif peut avoir une
tension de seuil légèrement négative.
La figure 6 est une vue en coupe transversale du pixel unitaire du détecteur d'images CMOS de la présente invention. Comme on peut le voir sur cette figure, pour améliorer la sensibilité du détecteur d'images CMOS et la fonction de transfert de modulation en réduisant le "défaut de collecte" de charges photogénérées, une couche épitaxiale est utilisée dans la présente invention pour construire les dispositifs CMOS. Précisément, une plaquette comportant une couche épitaxiale P 602 formée sur un substrat P+ 601 a une concentration d'impuretés d'approximativement 1014 ions/cm3 est utilisée. La couche épitaxiale P 602 est utilisée pour
les raisons suivantes.
1) Grâce à la couche épitaxiale P 602 la zone de déplétion de la photodiode à basse tension peut être importante et profonde, ce qui améliore la sensibilité en augmentant la capacité de la photodiode à basse tension à collecter les charges photogénérées. Dans la présente invention, l'épaisseur de la couche épitaxiale P 602 se
situe dans une plage d'environ 2 à 5 Mm.
2) Le substrat P+ fortement dopé 601 situé sous la couche épitaxiale P 602 améliore la fonction de transfert de modulation de la matrice de détecteur en réduisant la diffusion aléatoire des charges photoélectriques. La diffusion aléatoire des charges dans le substrat de type P peut entraîner un "défaut de collecte" des charges photogénérées par les pixels voisins et a pour conséquence directe une perte de la netteté des images ou une moins bonne fonction de transfert de modulation. La durée de vie plus courte des porteurs minoritaires et la plus forte concentration de dopage du substrat P+ 601 réduisent considérablement le "défaut de collecte" des charges photoélectriques puisque les charges sont rapidement recombinées avant diffusion aux pixels voisins. Dans la présente invention, le substrat P+ 601 et la couche épitaxiale P 602 ont de préférence respectivement une résistivité d'environ 0,01 cm et 10-25 Qcm. Par conséquent, la concentration d'impuretés du substrat P+ 601 doit être bien supérieure à celle de la couche épitaxiale P 602, et la durée de vie correspondante des porteurs minoritaires du substrat P+ 601 doit être bien inférieure à
celle de la couche épitaxiale P 602.
En référence à nouveau à la figure 6, la photodiode à basse tension de la présente invention comprend une zone N faiblement dopée 603 formée dans la couche épitaxiale P 602 et une zone P0 faiblement dopée 604 formée au niveau de la zone N- faiblement dopée 603. Cette photodiode à basse tension possède une excellente sensibilité et un excellent rendement quantique photons-électrons puisque la zone de détection de lumière n'est pas couverte par une couche de polysilicium. En particulier, la sensibilité à la lumière bleue à courte longueur d'onde est considérablement améliorée. Grâce à la présence de la couche épitaxiale P faiblement dopée, la zone de déplétion de charge de la photodiode à basse tension a également une grande sensibilité à la lumière rouge ou infrarouge à grande longueur d'onde. En outre, cette photodiode à basse tension est capable de transférer rapidement et efficacement une charge au noeud de détection flottant à partir de la zone de détection de lumière. En outre, un courant d'obscurité est réduit par un contrôle du potentiel d'états générateurs d'interface au niveau de l'interface silicium-dioxyde de silicium. La mise en oeuvre des avantages mentionnés ci-dessus nécessite une déplétion totale de la photodiode à une tension faible compatible avec une alimentation électrique de 5V, 3,3V ou 2,5V. Cependant, les CCD conventionnels exigent une tension de commande supérieure à 8V pour transférer des charges de manière efficace et réaliser une déplétion complète de la photodiode enterrée fabriquée selon un procédé CCD classique. En raison des traitements à température élevée auxquels elle est soumise après l'implantation d'ions dans un procédé CCD, la photodiode enterrée résultante n'est pas capable d'une déplétion complète à une tension inférieure à 5V. De même, les photodiodes enterrées faisant appel à des techniques d'implantation d'ions inclinée ne peuvent pas être mises en oeuvre de manière stable par un procédé CMOS submicronique
classique qui utilise les traitements à basse température.
Par exemple, un procédé CMOS de 0,5 Mm pour un fonctionnement à 3, 3V doit comporter une structure de photodiode enterrée dont la déplétion complète se situe dans la plage de 1,2V à 2,8V. Si cette tension est trop élevée, un transfert incomplet des charges photoélectriques au noeud de détection flottant va donner lieu à de nombreux artefacts d'imagerie indésirables. En revanche, si cette tension est trop faible, la capacité de charge de la photodiode enterrée
sera très faible, d'o un signal de sortie faible.
Sans le traitement thermique supplémentaire utilisé dans les procédés CCD conventionnels, et uniquement à l'aide de deux masques, de deux processus d'implantation d'ions et du traitement thermique du procédé CMOS submicronique conventionnel, la présente invention permet de fabriquer une photodiode à basse tension capable d'une déplétion complète dans une plage de tension de 1,2V à 4,5V dans le cas d'une alimentation électrique de 3,3V et 5V. Ceci va être illustré
concrètement par la description des étapes du procédé de la
présente invention. Comme cela est visible sur la figure 6, étant donné que le bord d'une couche d'oxyde primaire 607 et le bord de la zone N 603 sont séparés par un espace A suffisant, la zone P0 604 est reliée électriquement à la couche épitaxiale P 602 et est assurée d'être au même potentiel. Précisément, une paroi latérale et une partie de fond de lazone P0 604 sont en contact avec la couche épitaxiale P 602, ce qui établit le même potentiel dans les deux couches 603 et 602. Ainsi, une sélection appropriée de l'énergie et de la dose d'implantation N- et P0 permet une déplétion complète et fiable de la couche N- 603 a une
tension entre 1,2V et 4,5V.
Sur les quatre transistors NMOS, le transistor de transfert Tx et le transistor de remise à l'état initial Rx sont des transistors à faible tension de seuil ou à mode de déplétion pour assurer une remise à l'état initial complète du noeud flottant et optimiser la plage dynamique de tension de sortie. Le transistor de commande Dx,, et le transistor de sélection Sx, sont des transistors NMOS classiques. Par conséquent, le transistor de commande Dx et le transistor de sélection Sx sont formés dans le puits P. Toutefois, une diffusion latérale du puits au sein du pixel provoque une détérioration des caractéristiques électriques de la photodiode à basse tension et des transistors natifs. Par conséquent, le puits P 605 est limité à une faible zone mais, du fait d'une diffusion latérale, incorpore les transistors de commande et de sélection sans influer sur la photodiode à basse tension et sur ses transistors de remise à l'état initial et de transfert associés. Dans le mode de réalisation préféré de la présente invention, la zone de puits P comprend une partie du drain 606 du transistor de remise à l'état initial Rx,, et s'étend jusqu'à la couche d'oxyde primaire 607 (ce puits P 605 est appelé ciaprès mini-puits P). De plus, le transistor de commande Dx et le transistor de sélection Sx, formés dans le puits P 605 utilisent la structure à drain faiblement dopé (LDD). Le transistor de transfert Tx et le transistor de remise à l'état initial Rx, formés dans la couche épitaxiale P 602 n'utilisent pas la structure LDD, ce qui améliore l'isolation du noeud flottant vis-à-vis de la tension de remise à l'état initial, réduit l'importance du couplage entre le signal d'horloge de remise à l'état initial et le signal d'horloge de transfert en réduisant la capacité de chevauchement, et augmente la sensibilité globale du pixel
en réduisant la capacité totale associée au noeud flottant.
Le mécanisme de détection d'images selon la présente
invention va être décrit en détail ci-après.
a) Le transistor de transfert Tx, le transistor de remise à l'état initial Rx et le transistor de sélection Sx sont désactivés. A ce moment-là, la photodiode à basse
tension est en déplétion totale.
b) Des photons sont absorbés dans le substrat en
silicium et génèrent des charges photoélectriques.
c) Les charges photoélectriques sont collectées par la
photodiode à basse tension.
d) Après un temps d'intégration prédéterminé pour collecter les charges photoélectriques, le noeud de détection flottant est remis à l'état initial par activation
du transistor de remise à l'état initial R,,x.
e) Le pixel unitaire est sélectionné pour être lu par
activation du transistor de sélection S,,x.
f) La tension de sortie V1 de l'amplificateur séparateur à source suiveuse est mesurée (cette tension ne représente que le changement de niveau de courant continu du
noeud de détection flottant).
g) Le transistor de transfert Tx est activé.
h) Toutes les charges photoélectriques collectées sont
transférées au noeud de détection flottant.
i) Le transistor de transfert Tx est désactivé.
j) La tension de sortie V2 de l'amplificateur séparateur à source suiveuse est mesurée. Le signal de sortie différentiel résultant, V1-V2, est dû au transfert des charges photoélectriques. Cette méthode est appelée la méthode de double échantillonnage à corrélation (CDS) et assure la suppression de la tension de décalage, du bruit de commutation de remise à l'état initial et du bruit de
scintillement en 1/f.
k) Les étapes a) à j) sont répétées. La photodiode à
basse tension est en déplétion totale à l'étape h).
Les figures 7A à 7J sont des vues en coupe transversale illustrant un procédé de fabrication du pixel unitaire du
dispositif détecteur d'images CMOS de la présente invention.
En référence à la figure 7A, une couche épitaxiale P 702 est formée sur un substrat P* 701 et des impuretés sont introduites dans la couche épitaxiale P exposée. Dans ce cas, étant donné qu'il y a, à l'intérieur du pixel unitaire, une photodiode à basse tension et deux transistors NMOS natifs (transistors de transfert et de remise à l'état initial) ainsi que des transistors NMOS submicroniques (transistors de commande et de sélection), un substrat de puits P conventionnel comme celui que l'on trouve dans le procédé CMOS submicronique classique n'est pas utilisé pour le détecteur d'images CMOS de la présente invention. La structure de puits conventionnelle que l'on trouve dans le procédé CMOS submicronique classique détériorerait les caractéristiques électriques de la photodiode à basse tension et des transistors NMOS natifs en raison de la tolérance limitée à une diffusion latérale des agents de dopage au sein du petit pixel. C'est la raison pour laquelle, comme indiqué ci-dessus, le procédé du mini-puits
P est mis en oeuvre.
En référence à la figure 7B, après enlèvement d'un masque d'implantation d'ions de puits P 703, un puits P 705 incorporant les deux transistors de commande et de sélection est formé par diffusion latérale au cours d'un traitement thermique. En référence à la figure 7C, pour les besoins de l'isolation du dispositif, une couche d'oxyde primaire 707 destinée à définir une zone de champ et une zone active est formée par le procédé d'auto-alignement sur grille en polysilicium (LOCOS), le procédé d'isolation par rainures ou un procédé similaire. Dans ce mode de réalisation, un motif de masque multicouche 706 dans lequel une couche d'oxyde de remplissage, une couche de polysilicium tampon et une couche de nitrure sont formées dans cet ordre, est utilisé comme masque d'oxydation par voie humide pour former la couche d'oxyde primaire. L'isolation est bien connue de - l'homme de l'art. En référence à la figure 7D, après enlèvement du motif de masque multicouche 706, un motif de masque 740 destiné à exposer le puits P 705 est formé et une implantation d'ions est réalisée pour ajuster la tension de seuil du canal N et le claquage. Grâce à cette implantation d'ions, les transistors de commande et de sélection présents au sein du pixel unitaire peuvent présenter les caractéristiques typiques des transistors NMOS submicroniques. Cependant, cette implantation d'ions d'ajustement de la tension de seuil n'est pas effectuée dans une zone dans laquelle la photodiode à basse tension et les deux transistors natifs
doivent être formés.
En référence à la figure 7E, pour former quatre transistors NMOS au sein du pixel unitaire, une couche de polysilicium 709 et une couche siliciure de tungstène sont formées dans cet ordre sur la couche épitaxiale P 702 et soumises à la réalisation d'un motif par masque et à des procédés d'attaque chimique pour ainsi réaliser quatre électrodes de grille 711 espacées les unes des autres d'une
distance prédéterminée.
Ensuite, en référence à la figure 7F, un motif de masque 713 est formé sur la structure résultante pour réaliser une zone N- faiblement dopée 721 de la photodiode à basse tension, et des impuretés sont introduites dans la couche épitaxiale P 702 à une concentration d'environ 1017 ions/cm3. Il convient de noter ici qu'il est très important de définir une zone d'implantation d'ions en utilisant le motif de masque 713 comme masque d'implantation. Comme le montre la vue en coupe transversale de la figure 7F, une première extrémité 715 du motif de masque 713 est située au milieu de l'électrode de grille du transistor de transfert, tandis que son autre extrémité 716 est située à l'intérieur de la zone active. Autrement dit, l'interface entre la zone de champ et la zone active est couverte par le motif de masque 713 afin qu'une partie de la zone active,- située au voisinage de l'interface, ne soit pas soumise à l'implantation d'ions. Le motif de masque 713 est considéré le long de la ligne A-A' d'un masque de photogravure sur la figure 8A. Comme on peut le voir sur cette figure, le motif de masque 713 est aligné le long d'une interface (représentée en traits discontinus sur la figure 8A) entre la zone active et la zone de champ, mais couvre une partie 800 de la zone active pour ainsi empêcher l'introduction
d'ions d'impureté N- dans le bord de celle-ci.
En référence à la figure 7G, le motif de masque 713 est ôté et un autre motif de masque 717 est formé pour réaliser une zone P0 faiblement dopée 722. Les impuretés sont introduites dans la couche épitaxiale P 702 à une concentration d'environ 1018 ions/cm3. A ce moment-là, l'énergie d'accélération des ions P0 est inférieure à celle des ions N de la figure 7F de sorte que la zone P0 faiblement dopée 722 est située sur la zone Nfaiblement dopée 721. Comme on peut le voir sur la vue en coupe transversale de la figure 7G, une première extrémité 719 du motif de masque 717 est située au milieu de l'électrode de grille du transistor de transfert, tandis que son autre
extrémité 720 est située sur la couche d'oxyde primaire 707.
La figure 8B représente une vue de dessus du motif de masque 717. Par conséquent, la totalité de la zone active de la photodiode à basse tension de la présente invention est exposée afin qu'une connexion électrique suffisante A soit réalisée entre la zone P0 722 et la couche épitaxiale P 702, comparativement à la connexion électrique représentée sur la figure 3. Bien que la présente invention utilise deux masques de taille différente, il convient de noter que cette connexion A peut être réalisée en contrôlant la profondeur
des zones d'impuretés.
D'autre part, en ce qui concerne ces processus d'implantation d'ions des figures 7F et 7G, l'épaisseur de l'électrode de grille du transistor de transfert doit être contrôlée. Etant donné que le profil de dopage de la photodiode à basse tension détermine le rendement du transfert de charge, la zone de dopage est auto-alignée avec l'une des extrémités de l'électrode de grille du transistor de transfert. Par conséquent, l'électrode de grille du transistor de transfert doit avoir une épaisseur de nature à bloquer les ions accélérés. Sinon, les ions pénètrent dans l'électrode de grille, de sorte que les couches à dopage ionique 721 et 722 ne sont pas auto-alignées avec le bord de l'électrode de grille du transistor de transfert. Ce défaut
d'alignement dégrade l'efficacité du transfert de charge.
Dans le procédé CMOS conventionnel, la couche de polysilicium et la couche de siliciure de tungstène sont respectivement formées suivant une épaisseur d'environ 1500A et inférieure à 1500A, tandis que dans le mode de réalisation préféré de la présente invention elles sont formées suivant une épaisseur supérieure à 2000A et à 1500A, respectivement. En conséquence, l'épaisseur de l'électrode de grille du transistor de transfert de la présente invention est relativement supérieure à celle du transistor
NMOS fabriqué à l'aide du procédé CMOS conventionnel.
En outre, étant donné que le bord de la zone N faiblement dopée 721 est espacé du bord de la couche d'oxyde primaire 707 et qu'une connexion électrique A suffisante est réalisée entre la zone P0 722 et la couche épitaxiale P 702, la zone P0 722 et la couche épitaxiale P 702 ont le même potentiel, même à une tension d'alimentation inférieure à V. Par conséquent, une déplétion totale de la zone N
faiblement dopée 721 doit intervenir à une tension de 1,2-
4,5V. Si une connexion électrique A suffisante n'est pas réalisée entre la zone P0 722 et la couche épitaxiale P 702, la photodiode risque de ne pas jouer le rôle d'une photodiode à basse tension et de ne pas atteindre une
déplétion complète.
Ensuite, en référence à la figure 7H, après enlèvement du motif de masque 717, un motif de masque 723 est formé sur la structure résultante pour exposer la zone de puits P afin de doter les transistors de commande et de sélection de la structure LDD. Ainsi, les transistors de commande et de sélection du puits P auront les mêmes caractéristiques que les transistors NMOS submicroniques conventionnels. Etant donné que l'implantation ionique pour la structure LDD n'est pas réalisée dans la couche épitaxiale P 702, les transistors de transfert et de remise à l'état initial, c'est-à-dire les transistors NMOS natifs, ne comportent pas
la structure LDD.
En référence à la figure 7I, après élimination du motif de masque 723, une couche d'oxyde est déposée sur la structure résultante à l'aide de la méthode de dépôt chimique en phase vapeur à basse tension (LPCVD) afin de former les zones de source/drain des quatre transistors au sein du pixel unitaire. La couche d'oxyde est soumise à un procédé d'attaque chimique, puis des couches d'oxyde intercalaires 726 sont formées sur les parois latérales de tous les transistors. Un motif de masque 727 est formé sur la structure résultante pour implanter des ions d'impureté dans la couche épitaxiale P 702 et le puits P 705, à l'exception de la zone de la photodiode à basse tension, et une implantation d'ions N+ est réalisée pour ainsi former
des zones N+ fortement dopées 729 pour les sources/drains.
Comme cela a été décrit précédemment, les transistors natifs Tx et Rx formés sur la couche épitaxiale P 702 ont une tension de seuil négative (mode de déplétion). Les caractéristiques des transistors à mode de déplétion natifs sont utilisées de manière efficace dans le transistor de transfert de la présente invention. Par exemple, lorsque la capacité de charge de la photodiode est atteinte, des charges photoélectriques en surplus vont provoquer un dépassement de capacité de la photodiode et être collectées par les pixels voisins. L'interférence résultant d'une source de lumière intense sur une image est appelée une "tache". Comme cela est illustré dans la présente -invention, lorsque le transistor de transfert natif en mode de déplétion est utilisé, bien qu'une tension de 0V soit appliquée à sa grille, un courant peut circuler en raison de la différence de potentiel accrue entre la photodiode à basse tension et le noeud de détection flottant, pour ainsi
supprimer la "tache".
D'autre part, la zone N- 721 et la zone P0 722 auto-
alignées au sein de la photodiode à basse tension subissent le processus de diffusion vers l'extérieur dû au procédé LPCVD à haute température destiné à former la couche d'oxyde intercalaire 726. Si la zone P0 722 diffuse au-delà de la zone N- 721 située sous la grille du transistor de transfert, une barrière de potentiel qui diminue l'efficacité du transfert de charge est créée d'un côté du transistor de transfert. Pour éviter que cette barrière de potentiel indésirable ne soit créée au moment de la mise en oeuvre du procédé LPCVD à haute température, le profil latéral des zones P0 et N 722 et 721 est par conséquent
soigneusement contrôlé.
La figure 7J est une vue en coupe transversale du pixel unitaire après les procédés de fond généraux. Comme on peut le voir sur cette figure, après formation d'une zone N+ fortement dopée 729, des couches isolantes intermédiaires PMD, IMD1 et IMD2 et des couches métalliques M1 et M2 sont formées, après quoi une couche de passivation est formée pour protéger le dispositif contre l'humidité et les rayures. Finalement, un filtre coloré consistant en un agencement de couleurs rouge, verte et bleue ou en un agencement de couleurs jaune, magenta et cyan est formé sur la couche de passivation. Sur la zone de sensibilité de la photodiode à basse tension, il n'y a que les couches
isolantes, la couche de passivation et le filtre coloré.
Pour protéger les zones non photosensibles contre une lumière incidente, il est possible d'utiliser également une autre couche métallique ou un écran opaque de protection
contre la lumière.
Bien que la description précédente ait porté sur des
modes de réalisation préférés de la présente invention, celle-ci n'est bien entendu pas limitée aux exemples particuliers décrits et illustrés ici et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variantes et modifications sans pour autant
sortir du cadre de l'invention.
Claims (13)
1. Photodiode utilisée dans un dispositif détecteur d'images CMOS, caractérisée en ce qu'elle comprend: une couche semi-conductrice (602) d'un premier type de conduction;
une couche isolante (607) divisant la couche semi-
conductrice (602) en une zone de champ et une zone active; une première zone d'impuretés (603) d'un second type de
conduction formée à l'intérieur de la couche semi-
conductrice (602), la première zone d'impuretés (603) étant espacée de la couche isolante (607); et une seconde zone d'impuretés (604) du premier type de conduction formée au-dessous d'une surface de la couche semi-conductrice (602) et sur la première zone d'impuretés (603), la seconde zone d'impuretés (604) ayant une largeur supérieure à celle de la première zone d'impuretés (603) afin qu'une partie de la seconde zone d'impuretés soit formée sur la couche semi-conductrice (602), pour qu'ainsi la seconde zone d'impuretés (604) ait le même potentiel que
la couche semi-conductrice (602).
2. Photodiode selon la revendication 1, caractérisée en ce qu'elle comprend également un substrat semi-conducteur
(601) du premier type de conduction, substrat semi-
conducteur (601) qui est formé au-dessous de la couche semi-
conductrice (602) et qui a une concentration d'impuretés
supérieure à celle de la couche semi-conductrice.
3. Photodiode selon la revendication 2, caractérisée en ce que la couche semi-conductrice (602) a une résistivité dans la plage d'environ 10-25 Qcm, tandis que le substrat
semi-conducteur (601) a une résistivité d'environ 0,01 cm.
4. Photodiode selon la revendication 2, caractérisée en ce que la couche semi-conductrice est une couche épitaxiale (602) tirée sur le substrat semi-conducteur
(601).
5. Photodiode selon la revendication 2, caractérisée en ce que la couche semi-conductrice (602) a une épaisseur
dans la plage d'environ 2-5pm.
6. Photodiode selon la revendication 5, caractérisée en ce que la couche épitaxiale (602) est formée à une
concentration d'impuretés d'environ 1014 ions/cm3.
7. Photodiode selon la revendication 6, caractérisée en ce que la seconde zone d'impuretés (604) est formée à une
concentration d'impuretés d'environ 1018 ions/cm3.
8. Photodiode selon la revendication 7, caractérisée en ce que la première zone d'impuretés (603) est formée à
une concentration d'impuretés d'environ 107 ions/cm3.
9. Photodiode selon la revendication 8, caractérisée en ce qu'elle comporte une couche de déplétion totale dans
la couche semi-conductrice (602) à environ 1,2-4,5V.
10. Photodiode selon la revendication 1, caractérisée en ce que le premier type de conduction est un type P et le second type de conduction un type N.
11. Procédé de fabrication d'une photodiode utilisée dans un dispositif détecteur d'images CMOS, caractérisé en ce qu'il comprend les étapes qui consistent à: prévoir une couche semi- conductrice d'un premier type de conduction;
former une couche isolante divisant la couche semi-
conductrice en une zone de champ et une zone active; former une première zone d'impuretés d'un second type de conduction à l'intérieur de la couche semi-conductrice à l'aide d'un premier masque d'implantation d'ions, premier masque d'implantation d'ions qui couvre une partie de la couche semi-conductrice afin que la première zone d'impuretés soit espacée de la couche isolante; et former une seconde zone d'impuretés du premier type de
conduction au-dessous d'une surface de la couche semi-
conductrice et sur la première zone d'impuretés à l'aide d'un second masque d'implantation d'ions, second masque d'implantation d'ions qui expose une partie de la couche semi-conductrice afin que la seconde zone d'impuretés ait une largeur supérieure à celle de la première zone d'impuretés et qu'une partie de la seconde zone d'impuretés soit en contact avec la couche semi-conductrice.
12. Procédé selon la revendication 11, caractérisé en ce que la première zone d'impuretés a une concentration
d'impuretés supérieure à celle de la couche semi-
conductrice, et en ce que la seconde zone d'impuretés a une concentration d'impuretés supérieure à celle de la première
zone d'impuretés.
13. Procédé selon la revendication 11, caractérisé en ce que la couche semi-conductrice est une couche épitaxiale tirée sur un substrat semiconducteur du premier type de
conduction.
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