KR20030052588A - 전하운송효율을 높인 이미지센서 및 그 제조방법 - Google Patents

Abstract

본 발명은 이미지센서에서 전하운송효율을 높힌 것으로 이를 위한 본 발명은, 제1 도전형의 반도체층; 상기 반도체층 상에 형성된 게이트전극; 상기 게이트전극의 양 측벽에 형성된 스페이서; 상기 게이트전극의 양측엣지에 정렬되어 상기 반도체층 내에 형성된 제2 도전형의 제1 도핑영역; 상기 스페이서 폭 만큼 거리를 두고 상기 게이트 일측에 정렬되어 상기 제1 도핑영역내에 형성된 제1 도전형의 제2 도핑영역; 및 상기 스페이서 폭 만큼의 거리를 두고 상기 게이트전극의 타측에 정렬되면서, 상기 제1 도핑영역에 접속된 상기 반도체층 내의 제2 도전형의 제3 도핑영역을 포함하여 이루어진다.

Description

전하운송효율을 높인 이미지센서 및 그 제조방법{Image sensor with enhanced charge transfer rate and method for fabricating the same}

본 발명은 이미지센서에 관한 것으로 특히, 전하운송효율을 높힌 이미지센서에 관한 것이다.

일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.

CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.

도1은 통상의 CMOS 이미지센서 단위 화소(Unit Pixel) 회로도로서, 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성되고, 4개의 NMOS 트랜지스터는 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역 (FD)로 운송하기 위한 트랜스퍼트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)을 리셋시키기 위한 리셋트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브트랜지스터(Dx), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는셀렉트트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.

도2는 포토다이오드 영역과 트랜스퍼트랜지스터(Tx)의 단면구조를 도시한 도면으로, 포토다이오드를 p/n/p형 포토다이오드로 구성한 경우이다. 도2를 참조하면 p/n/p 포토다이오드는 p⁺기판(21)에 에피택셜 성장된 p형 에피층(22)이 형성되고, p형 에피층(22) 내부에 n^-불순물영역(23)이 형성되고, 이 n^-불순물영역(23) 상부와 p형 에피층(22) 표면 하부에 p⁰불순물영역(24)이 형성되어 구성된다. 게이트의 타측단 기판에는 플로팅확산영역(Floating Diffusion:FD)(26)이 형성된다. 트랜스퍼트랜지스터(Tx)는 도2에 도시된 바와 같이 표면채널(surface channel)을 갖게 형성된다.

상기한 구조의 포토다이오드의 n^-불순물영역(23)과 p영역(p⁰불순물영역, p 형 에피층) 간에 역바이어스가 걸리면, n^-불순물영역(23)과 p영역의 불순물 농도가 적절히 배합되었을 때 N^-불순물영역(23)이 완전공핍(Fully Depletion)되게 되면서 n^-불순물영역(23) 하부에 존재하는 p형 에피층(22)과 n^-불순물영역(23) 상부에 존재하는 p⁰불순물영역(24)으로 공핍영역이 확장되는 바, 도펀트농도가 상대적으로 낮은 p형 에피층(22)으로 보다 많은 공핍층 확장이 일어난다. 이와같은 공핍영역은 입사하는 빛에 의해 생성된 광전하를 축적, 저장할 수 있어 이를 이용하여 이미지재현에 사용하게 된다.

도3 내지 도6은 종래기술에 따른 이미지센서의 제조공정을 도시한 도면으로 이를 참조하여 설명한다/.

도3에서 볼 수 있듯이 종래의 이미지 센서 제조방법에서는 먼저, p형 기판(21)상에 p형 반도체층(22)을 에피택셜 성장시킨 반도체 기판을 준비한다. 이러한 반도체 기판상에 소자간의 전기적인 절연을 위하여 필드산화막(23)을 형성한 후, 폴리실리콘(24)과 텅스텐실리사이드(25)를 연속적으로 도포하고 패터닝함으로써 게이트 전극을 형성한다.

이후, 저전압 배리드 포토다이오드(Low Voltage Buried Photo Diode : LVBPD)를 형성하기 위해 마스크(26)를 이용하여 포토다이오드가 형성될 영역만을 오픈시키고 고에너지 이온주입 공정을 이용하여 깊은 n^-이온주입영역(27)을 형성한다.

연속적으로, 도5 에서처럼 같은 마스크(26)를 이용하여 저에너지 이온주입 공정을 진행하여 p⁰이온주입영역(28)을 형성하여 저전압 배리드 포토다이오드 형성공정을 완료한다.

다음으로 도6에 도시된 바와 같이, 스페이서 산화막(미도시)를 증착하고 이를 전면식각하여 게이트 스페이서(29)를 형성한 뒤, 트랜지스터의 소오스/드레인 및 플로팅확산영역을 형성하기 위한 마스크(30)를 이용하여 n⁺S/D 이온주입을 실시하여 LVBPD 를 적용한 단위화소 제작이 완료된다.

이때, 저전압 배리드 포토다이오드에서 p⁰이온주입영역의 역할은 크게 두가지로 나눌수 있는데 첫째는, 깊은 n^-공핍층에 모인 광전하를 플로팅확산영역으로 완전히 운송할 수 있게 하여 전하운송효율을 향상시키는 역할이고 둘째는, 저전압 배리드 포토다이오드의 표면상태를 전기적으로 고정(pinned) 시켜 실리콘 표면으로부터 발생되는 원치않는 암전류를 감소시키는 것이다.

암전류란 빛이 전혀 없는 상태에서도 포토다이오드에서 플로팅확산영역으로 이동하는 전자에 의해 생성되는데 이러한 암전류는 주로 실리콘 표면 근저에 분포하는 각종 결함들(line defect, point defect, etc) 이나 댕글링 본드(Dangling bond)에서 비롯된다고 보고되어 있다.

그러나, 이와 같은 종래의 저전압 배리드 포토다이오드의 제조방법으로는 위의 두 가지 긍정적인 효과와 동시에 전하운송효율을 저하시키는 두가지의 부정적인 효과가 나타나게 된다.

즉, 도7에 도시된 것처럼 저전압 배리드 포토다이오드를 구성하는 깊은 n^-이온주입과 p⁰이온주입을 게이트 스페이서(29) 형성전에 진행함으로써 전하운송효율에 가장 민감한 트랜스퍼 게이트(Tx)의 엣지(edge)에서의 깊은 n^-이온주입 프로파일과 p⁰이온주입 프로파일이 자기정렬되어 p⁰이온주입영역(28)에 의한 장벽전위가 발생할 뿐만아니라, 트랜스퍼게이트(Tx)의 반대쪽 엣지에서는 스페이서(29)에의한 채널길이의 증가로 인하여 깊은 n^-공핍영역으로부터 플로팅확산영역으로의 전하운송효율이 저하되는 단점이 있다.

이와같이 되면 저전압 배리드 포토다이오드의 최대장점인 깊은 n^-공핍층에 모인 광전하를 플로팅확산영역으로 완전히 운송할 수 있게 하는 것이 불가능해진다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 전하운송효율을 높인 이미지센서 및 제조방법을 제공함을 그 목적으로 한다.

도1은 종래의 시모스 이미지센서의 단위화소를 도시한 회로도,

도2는 종래의 시모스 이미지센서에서 트랜스퍼트랜지스터와 포토다이오드부분을 도시한 단면도,

도3 내지 도6은 종래의 시모스 이미지센서의 제조공정을 도시한 단면도,

도7은 종래기술의 문제점을 도시한 도면,

도8 내지 도12는 본 발명에 따른 시모스 이미지센서의 제조공정을 도시한 도면,

도13은 본 발명에 따른 시모스 이미지센서가 완성된 모습을 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

41 : 기판

42 : 에피층

43 : 필드산화막

44 : 폴리실리콘

45 : 텅스텐실리사이드

46 : 깊은 n^-이온주입 마스크

47 : 깊은 n^-이온주입영역

48 : 스페이서

49 : n⁺S/D 이온주입 마스크

50 : 소오스/드레인 영역

51 : p⁰이온주입 마스크

52 : p⁰이온주입영역

상기한 목적을 달성하기 위한 본 발명은, 제1 도전형의 반도체층; 상기 반도체층 상에 형성된 게이트전극; 상기 게이트전극의 양 측벽에 형성된 스페이서; 상기 게이트전극의 양측엣지에 정렬되어 상기 반도체층 내에 형성된 제2 도전형의 제1 도핑영역; 상기 스페이서 폭 만큼 거리를 두고 상기 게이트 일측에 정렬되어 상기 제1 도핑영역내에 형성된 제1 도전형의 제2 도핑영역; 및 상기 스페이서 폭 만큼의 거리를 두고 상기 게이트전극의 타측에 정렬되면서, 상기 제1 도핑영역에 접속된 상기 반도체층 내의 제2 도전형의 제3 도핑영역을 포함하여 이루어진다.

또한, 본 발명은 반도체층 상에 게이트전극을 형성하는 단계; 상기 반도체층내에 상기 게이트전극의 양측 엣지에 정렬되는 제2 도전형의 제1 도핑영역을 형성하는 단계; 상기 게이트전극의 양 측벽에 스페이서를 형성하는 단계; 상기 반도체층내에 상기 게이트전극의 일측에 정렬되며, 상기 제1 도핑영역에 연결되는 제2 도전형의 제2 도핑영역을 형성하는 단계; 및 상기 게이트전극의 타측에 정렬되면서 상기 제1 도핑층내에 형성된 제1 도전형의 제3 도핑영역을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

본 발명은 종래와는 달리 깊은 n^-이온주입을 게이트 스페이서가 형성되기 전에 진행하고 또한, 이온주입 마스크를 변형하여 포토다이오드가 형성될 영역뿐만 아니라 플로팅확산영역(FD)에도 깊은 n^-이온주입이 진행되도록 하였으며 p⁰이온주입은 게이트 스페이서 형성후에 진행함으로써 트랜스퍼게이트(Tx)의 엣지에서의 깊은 n^-이온주입 프로파일과 p⁰이온주입 프로파일이 서로 이격되어 자기정렬되도록 하고 반대쪽 엣지에서는 깊은 n^-이온주입에 의한 LDD (Lightly Doped Drain) 구조를 형성함으로써 이와 같은 문제를 해결한 것이다.

도8 내지 도12는 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 도시한 도면으로 이를 참조하여 설명한다.

먼저, 도8 에서 p형 기판(41)상에 p형 반도체층(42)을 에피택셜 성장시킨 반도체 층을 준비한다. 이러한 반도체층 상에 소자간의 전기적인 절연을 위하여 필드산화막(43)을 형성한 후, 폴리실리콘(44)과 텅스텐실리사이드(45)를 연속적으로 도포하고 패터닝함으로써 게이트 전극을 형성한다.

이후, 도9 에서 저전압 배리드 포토다이오드(Low Voltage Buried Photo Diode : LVBPD)를 형성하기 위해 마스크(46)를 이용하여 고에너지 이온주입 공정을 이용하여 깊은 n^-이온주입영역(47)을 형성하는데 종래와는 달리 저전압 배리드 포토다이오드가 형성될 영역뿐만이 아니라 플로팅확산영역에도 깊은 n^-이온주입영역 (47)이 형성되도록 마스크를 변형하여 이온주입을 실시한다.

플로팅확산영역쪽에서 실시되는 깊은 n^-이온주입은 플로팅확산영역 전체에 걸쳐서 실시되는 것이 아니라 도9에 도시된 바와 같이 플로팅확산영역의 일부에서만 깊은 n^-이온주입이 실시되도록 마스크를 형성한다.

이때, 필요에 따라서는 전하운송효율을 극대화 시키기 위해서 깊은 n^-이온주입시 경사이온주입방법을 사용할 수도 있다.

이후에, 도10 에서 게이트 스페이서(48)를 형성하고 트랜지스터의 소오스/드레인 및 플로팅확산영역을 형성하기 위한 n⁺S/D 이온주입을 p⁰이온주입보다 선 진행한다.

다음으로, 도11 내지 도12에서 p⁰이온주입영역을 형성하기 위한 마스크(51)를 형성하고 저에너지 이온주입을 진행하여 p⁰이온주입영역(52)을 형성함으로써 본 발명에 따른 저전압 배리드 포토다이오드 형성공정이 완료된다.

도13은 이와 같이 완성된 저전압 배리드 포토다이오드를 도시한 단면도로서 본 발명에서는 깊은 n^-이온주입은 스페이서 형성전에 실시하고, p⁰이온주입은 스페이서 형성후에 진행함으로써, 트랜스퍼게이트(Tx)의 엣지 (포토다이오드쪽)에서 깊은 n^-이온주입 프로파일과 p⁰이온주입 프로파일이 서로 이격되어 자기정렬하게 됨으로써 p⁰이온주입영역에 의한 장벽전위의 발생을 억제할 수 있고, 트랜스퍼게이트(Tx)의 반대쪽 엣지(플로팅확산영역 쪽)에서는 깊은 n^-이온주입에 의한 LDD 구조를 형성하여 채널길이를 감소시킴으로써 깊은 n^-공핍영역으로부터 플로팅확산영역으로 전하운송효율을 극대화 할 수 있다.

또한, 종래의 방법에서는 저에너지 p⁰이온주입을 실시하여 얕은(shallow) p⁰이온주입영역을 형성한 후에, 게이트 스페이서를 형성하였다. 이러한 게이트 스페이서는 스페이서 산화막을 증착한 뒤, 이를 전면식각하여 스페이서 형태를 얻게 되는데, 이러한 전면식각시에 과도식각에 의한 p⁰이온주입영역의 손상이 발생할 우려가 크고 이로 인해 전하운송효율의 단일성(uniformity) 이 열화될 가능성이 있었다.

하지만, 본 발명에서처럼 스페이서를 모두 형성한 이후에, 저에너지 p⁰이온주입공정을 실시하면 이러한 문제발생의 소지를 미연에 방지하여 양호한 전하운송효율의 단일성을 확보할 수 있다.

본 발명의 일실시예에서는 시모스 이미지센서를 예로 들어 설명하였지만 본 발명은 시모스 이미지센서에 국한되지 않고 전하결합소자나 APS (Active Pixel Sensor) 기타 다른 이미지센서에서 광차단층으로도 사용되어 질 수 있다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명을 이미지센서에 적용하게 되면 전하운송효율을 극대화 시킬수 있고 또한 전하운송효율의 단일성(uniformity)을 확보할 수 있어 제품의 시장경쟁력을 향상시킬 수 있다.

Claims (8)

1. 제1 도전형의 반도체층;

   상기 반도체층 상에 형성된 게이트전극;

   상기 게이트전극의 양 측벽에 형성된 스페이서;

   상기 게이트전극의 양측엣지에 정렬되어 상기 반도체층 내에 형성된 제2 도전형의 제1 도핑영역;

   상기 스페이서 폭 만큼 거리를 두고 상기 게이트 일측에 정렬되어 상기 제1 도핑영역내에 형성된 제1 도전형의 제2 도핑영역; 및

   상기 스페이서 폭 만큼의 거리를 두고 상기 게이트전극의 타측에 정렬되면서, 상기 제1 도핑영역에 접속된 상기 반도체층 내의 제2 도전형의 제3 도핑영역

   을 포함하는 이미지센서.
2. 제1항에 있어서,

   상기 반도체층의 하부에 상기 반도체층의 도펀트 보다 높은 농도의 도펀트를 갖는 제1 도전형의 반도체기판을 더 포함하는 것을 특징으로 하는 이미지센서.
3. 제1항에 있어서,

   상기 제3 도핑영역은 상기 제1 도핑영역보다 도핑농도가 더 높은 것을 특징으로 하는 이미지센서.
4. 제1항에 있어서,

   상기 제1 도핑영역은 상기 제2 도핑영역보다 낮은 도펀트 농도를 갖는 것을 특징으로 하는 이미지센서.
5. 반도체층 상에 게이트전극을 형성하는 단계;

   상기 반도체층 내에 상기 게이트전극의 양측 엣지에 정렬되는 제2 도전형의 제1 도핑영역을 형성하는 단계;

   상기 게이트전극의 양 측벽에 스페이서를 형성하는 단계;

   상기 반도체층내에 상기 게이트전극의 일측에 정렬되며, 상기 제1 도핑영역에 연결되는 제2 도전형의 제2 도핑영역을 형성하는 단계; 및

   상기 게이트전극의 타측에 정렬되면서 상기 제1 도핑층내에 형성된 제1 도전형의 제3 도핑영역을 형성하는 단계

   를 포함하는 이미지센서의 제조방법.
6. 제5항에 있어서,

   상기 제2 도전형의 제1 도핑영역을 형성하는 단계는 경사이온주입법을 이용하는 것을 특징으로 하는 이미지센서의 제조방법.
7. 제5항에 있어서,

   상기 반도체층은 상기 반도체층보다 높은 도펀트 농도를 갖는 제1도전형의 반도체기판 상에 성장된 에피택셜층인 것을 특징으로 하는 이미지센서 제조방법.
8. 제5항에 있어서,

   상기 제2 도전형의 제2 도핑영역은 상기 제2 도전형의 제1 도핑영역보다 도핑농도가 더 높은 것을 특징으로 하는 이미지센서.