WO2013120890A1 - Structure de pixel actif à transfert de charge amélioré - Google Patents

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npd
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conversion zone
gate
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Definitions

  • the invention relates to CMOS integration technology (Complementary Metal Oxide Semiconductor), which implements a family of electronic components with low power consumption.
  • CMOS integration technology Complementary Metal Oxide Semiconductor
  • the invention relates to CMOS pixel structures and the image matrix sensors incorporating them.
  • CMOS integration technology allows for monolithic camera chips with good resolution and reasonable image quality.
  • the implementation of these techniques also makes it possible to obtain sensors with low energy consumption.
  • Such sensors also offer a fast reading speed thanks to the very good dynamics of operation of the CMOS pixels, due to the speed of switching of the CMOS transistors.
  • these technologies offer the possibility of integrating the conditioning, processing, coding and communication functions.
  • Figure 1 shows the structure of a pixel of an active pixel sensor (or APS for Active Pixel Sensor according to the English terminology) to three transistors.
  • a pixel includes
  • a photoelectric conversion zone NPD defined by N-type doping in the substrate 1 and accumulating a quantity of charges during exposure to light, the PN junction constituted by the photoelectric conversion zone NPD and the substrate 1 constituting a photodiode;
  • a read circuit for reading a voltage variation induced by the accumulation of charges comprising:
  • an initialization transistor T1 controlled by an initialization signal RST on its gate to initialize the voltage of the photodiode in pre-charge, said initialization transistor T1 having one electrode connected to the photoelectric conversion zone NPD and another electrode connected to the supply voltage VDD; a reading transistor T2 whose gate is connected to the photoelectric conversion zone PD, while one of its electrodes is connected to the supply voltage VDD,
  • a selection transistor T3 controlled by a selection signal SEL applicable to its gate, one of its electrodes being common with the other electrode of the read transistor T2, and the other being connected to a read line COL.
  • the photoelectric charge is self-integrating on the junction capacitance of the photodiode after the pre-charge action of the initialization transistor T1, and is then read by means of the switching of the selection transistor T3.
  • the reading sequence is illustrated in FIG. 2, which presents an operating chronogram of the three-transistor CMOS active pixel shown in FIG.
  • the photodiode is initialized, before a shot, at an initial voltage, using a signal RST activating the initialization transistor T1.
  • the initialization transistor T1 is deactivated by means of the signal RST and an initial reading then makes it possible to determine said initial voltage to then remove an offset of a voltage follower of the read circuit.
  • the selection transistor T3 is deactivated by means of the selection signal SEL, in order to let the photodiode evolve under illumination during the exposure.
  • the final reading is performed at the end of the exposure using a selection signal SEL, in order to recover the voltage representative of the illumination.
  • the final output signal will be the difference between the final reading and the initial reading.
  • the charge-voltage conversion factor is low because of the high value of the capacitance of the junction constituting the photodiode.
  • a KTC switching noise appears, disturbing the good reading of the initial voltage, and which can not be compensated.
  • This structure also has a strong dark current in the photodiode because of the contact with the surface between the silicon of the substrate 1 and the silicon dioxide layer 2.
  • One solution to these problems is to transfer the photocell accumulated in the photodiode to a small capacitor for charge-voltage conversion.
  • a large photodiode makes it possible to collect more photoelectric charge and a small conversion capacity allows a wider signal in voltage. For example, an electron generates a voltage of 16 ⁇ on a capacity of 10fF but on a capacity lfF, it will generate 160 ⁇ .
  • a high conversion factor makes it easier to overcome system noise and improves the detection limit for a pixel.
  • This solution is implemented in a so-called active pixel structure with four transistors as shown in FIG. 3.
  • the reading circuit is similar to that of the active pixel with three transistors presented above, with the difference that it is here connected to a so-called node.
  • floating FD This floating diffusion node FD is defined by an N-type doping in the substrate 1.
  • This floating diffusion node FD is thus a small capacitor consisting of a small PN junction.
  • the low value of the capacity of the floating diffusion node FD causes a greater variation in voltage when an electric charge is transferred thereto.
  • the pixel also comprises a photoelectric conversion zone NPD defined by N-type doping in the substrate 1 and accumulating a photoelectric charge during exposure to light. It comprises here a P-type doping PIN surface area, in order to isolate the photoelectric conversion zone NPD from the insulating layer 2 to silicon dioxide.
  • This photodiode structure is called "pinned photodiode” (PPD) because the surface potential is fixed at a fixed potential.
  • a transfer transistor TX transfers the photoelectric charge from the photoelectric conversion area NPD to the floating diffusion node FD.
  • the N-type doping of said floating diffusion node FD is greater than the N-type doping of the NPD photoelectric conversion zone.
  • the TX transfer transistor is realized by a surface channel MOS transistor where the P-doped area area PIN and the photoelectric conversion area NPD are aligned with one of the edges of the TX gate.
  • the gate of the TX transfer transistor is biased with a low potential, an electrical barrier is formed between the floating diffusion node FD and the photoelectric conversion area NPD.
  • the photoelectric conversion zone NPD is then in an integration state.
  • the electrical potential of the photoelectric conversion zone NPD of the photodiode PPD must further completely deplete free electrons, so that only positive fixed charges remain in the photoelectric conversion area NPD at the beginning of the exposure. .
  • the voltage variation will be measured by the read circuits composed of a voltage follower within the pixel and differential amplifiers in the periphery of the pixel array.
  • the measurement of the variation is based on two correlated readings thus allowing a cancellation of the initialization noise.
  • FIG. 4 shows the timing diagram of the active pixel with four transistors.
  • this chronogram is schematically represented, in arbitrary value as a function of time, the evolution 41 of the initialization signal RST, the evolution 42 of the signal applied to the gate of the transfer transistor TX, the evolution 43 of the selection signal SEL, the evolution 44 of the voltage VFD at the floating diffusion node FD and the evolution 45 of the voltage VCOL on the reading line COL.
  • the floating diffusion node FD is initialized, before a shot, at an initial voltage, using the signal RST activating the initialization transistor T1, and the selection transistor T3 is turned on by the means of the selection signal SEL.
  • the initialization transistor T1 is deactivated and an initial reading makes it possible to determine said initial voltage.
  • the TX transfer transistor is turned on in order to transfer the charges from the photoelectric conversion zone NPD to the floating diffusion node FD.
  • the TX transfer transistor is deactivated, while a second reading takes place on the reading line.
  • selection transistor T3 is deactivated.
  • the output signal is the difference between the initial reading and the second reading, and consists of the voltage change caused by the photoelectric charge accumulated in the photoelectric conversion area NPD which has been transferred to the floating diffusion node FD.
  • the initialization noise of the floating node FD is therefore compensated naturally by the differential reading circuit.
  • the best possible alignment is typically sought between the highly doped PIN surface area P, the photoelectric conversion area NPD and the edge of the gate of the transfer transistor TX.
  • the highly doped PIN area area P must isolate the NPD photoelectric conversion zone of the silicon surface 2, since a contact between the NPD photoelectric conversion zone and an exposed portion of the silicon surface 2 generates a strong current of silicon. 'darkness.
  • a parasitic barrier prevents complete charge transfer from the photoelectric conversion area NPD to the floating diffusion node FD. Incomplete charge transfer creates read noise and pixel remanence. An energy pocket can hold some of the charges during the transfer and create the same noise and ghosting problems in the pixel.
  • FIGS. 5a, 5b and 5c show an example of the consequences of a misalignment in the PPD photodiode and the gate of the TX transfer transistor, in which the NPD photoelectric conversion zone does not extend to the gate of the transistor TX transfer.
  • FIG. 5a shows the section of the pixel structure of FIG. 3, and FIGS. 5b and 5c show schematically the energetic levels of the electrons of the corresponding zones, respectively when the gate of the TX transfer transistor is polarized with a low potential and a high potential.
  • FIGS. 6a, 6b and 6c show an example of the consequences of a misalignment in the photodiode PPD and the gate of the transfer transistor TX, in which the heavily doped PIN area area P does not extend to the gate of FIG. TX transfer transistor, and therefore leaves a portion 64 of the photoelectric conversion area in contact with the insulation layer 2, creating a large dark current.
  • FIG. 6a shows the section of the pixel structure of FIG. 3, and FIGS. 6b and 6c show schematically the energy levels of the electrons of the corresponding zones, respectively when the gate of the TX transfer transistor is biased with a low potential. and a high potential.
  • the transfer of the charges 65 accumulated in the NPD photoelectric conversion zone is then only partial. Indeed, if a portion 66 of the load is well transferred to the floating diffusion node FD, another portion 67 of the charge remains trapped at the energy well 67.
  • a PPD photodiode is a buried device where the charge is stored in the silicon volume.
  • the gate of the TX transfer transistor is a surface device where the charge transfer channel 80 of the charges of the accumulation zone 81 of the photoelectric conversion zone PD, from there to the floating diffusion node FD, is on the surface of the silicon, as well as illustrated in FIG. 7.
  • the arrow in FIG. 7 shows the charge transfer path under the gate of the TX transfer transistor.
  • TX transfer transistor operates as a surface device poses a possible dark current problem for the PPD photodiode.
  • the generation of the electron holes under the gate of the TX transfer transistor can propagate in the PPD photodiode and contaminate it. Great care must be taken at all stages of manufacture.
  • This PPD photodiode structure and TX charge transfer transistor is similar to the virtual phase coupled charge coupled device (CCD) structure disclosed in US Patent 4,779,124. These problems are analyzed in US Pat. No. 5,077,592, and an OPP (Open Pinned Phase) improvement structure has been proposed.
  • CCD virtual phase coupled charge coupled device
  • US Pat. No. 6,221,686 proposes a realization of the basic structure of a four transistor active pixel in a standard CMOS structure.
  • US Pat. No. 6,979,587 provides an improvement in the positioning of the NPD photoelectric conversion zone with respect to STI insulation islands.
  • No. 6,100,551 proposes diffusion under the gate of the transfer transistor TX. This diffusion makes it possible to form a buried channel. But the structure is still vulnerable to misalignment of the masks during the fabrication of the pixel structure.
  • 7,618,839 propose to create a very sophisticated doping profile in the silicon volume of the substrate for the photoelectric conversion zone NPD in order to better transfer the loads from it to the FD broadcast node.
  • US Pat. No. 7,898,101 proposes to replace the highly doped PIN surface layer with a polarized transparent electrode so as to bypass the alignment constraint between the highly doped PIN surface layer, the NPD photoelectric conversion zone and the transfer transistor TX gate.
  • This alignment is generally performed by forming said transfer transistor gate TX before the implantation of the doped zones constituting the PPD photodiode, the transfer transistor gate TX then serving as a mask for the implantation of the doped zones constituting the PPD photodiode.
  • CMOS technology manufacturing processes miniaturization of the transistors is important.
  • An important difficulty encountered is the diffusion of dopants during manufacture.
  • ultra-short heat treatments at high temperature are used in order to limit the diffusion of the dopants to the maximum.
  • RTA Rapid Thermal Annealing
  • the junctions of the photodiode can be formed only by the same heat treatment as the CMOS transistors.
  • CMOS active pixel comprising:
  • a P-type semiconductor substrate at least one photoelectric conversion zone defined by N-type doping in the substrate accumulating a quantity of charges during exposure to light and comprising a P-type doping surface area,
  • At least one floating diffusion node defined by N-type doping in the substrate at least one floating diffusion node defined by N-type doping in the substrate
  • At least one read circuit for reading a voltage variation on the floating diffusion node induced by the transferred charges
  • At least one MOS transfer transistor the gate of said transfer transistor being electrically isolated from the substrate and being controllable to transfer said charges from said photoelectric conversion zone to said floating diffusion node,
  • the gate of said transfer transistor partially overlaps said P-type doping surface area, and said photoelectric conversion area extends under said gate of said transfer transistor at least to the end of the doping surface area of type P covered by said transfer transistor gate.
  • the gate of the transfer transistor can be deposited after the formation of the photodiode, and it is thus possible to apply to the photodiode a heat treatment specifically adapted to the needs of the photodiode before forming the transistors, including the transfer transistor, without altering the budget. thermal dedicated to transistors.
  • the pixel structure is advantageously completed by the following features, taken alone or in any of their technically possible combinations: the P-type doping surface area may extend under the gate of said transfer transistor to the end of said photoelectric conversion zone on the side of said transfer transistor gate.
  • the P-type doping surface area extending under the gate of said transfer transistor may leave free a surface portion of said photoelectric conversion zone on the side of said transfer transistor gate.
  • the structure comprises a box defined by an N-type doping in the substrate, the box being in contact with the floating diffusion node and with the photoelectric conversion zone, and covering at least a part of the extent of said zone of photoelectric conversion, to ensure a transfer of charges in the volume of the box;
  • the N-type doping of the well or the N-type doping of the photoelectric conversion zone is less than the N-type doping of the floating diffusion node, and the N-type doping of the well is less than the N-type doping of the photoelectric conversion area;
  • the box covers the entire extent of said photoelectric conversion zone
  • the structure furthermore furthermore comprises at least one storage zone in the box between the photoelectric conversion zone and the floating diffusion node;
  • an optical mask masks said at least one storage area
  • At least one storage area is defined by N-type doping in the box with a P-doped surface area between two transfer transistors;
  • the N-type doping of the storage zone is greater than the N-type doping of the photoelectric conversion zone and less than the N-type doping of the floating diffusion node;
  • At least one storage area is controlled by a gate of a MOS transistor.
  • the invention also relates to an image sensor comprising an organized set of CMOS active pixel structures previously presented.
  • CMOS active pixel structure comprising at least the following steps: a) implantation of P-type isolation boxes in the substrate, b) formation of a photoelectric conversion zone defined by N-type doping in the substrate, and formation of a P-type doping surface area at the level of of said photoelectric conversion zone,
  • the P-type doping surface area extends to the end of the photoelectric conversion zone on the side intended to receive the transfer transistor gate;
  • the P-type doping surface area (PIN) leaves a portion of the surface of said photoelectric conversion zone (NPD) on the side intended to receive the transfer transistor gate free (TX), and at the end of step e), the gate of said transfer transistor (TX) covers the area left free of said photoelectric conversion zone (NPD);
  • step a) and before step b) a well defined by N-doping in the substrate is implanted so that the floating diffusion node implanted in step d) is in contact with said box;
  • step b) the photoelectric conversion zone is at least partially formed in the box, the N type doping to form said photoelectric conversion zone being greater than the N type doping forming the box;
  • step d an additional P-type doping operation is performed to extend said P-type doping surface area to the P-type isolation box implanted in the substrate;
  • the respective angles of incidence of the directions of implantation of said P-type doping surface area and of said photoelectric conversion zone in the substrate relative to the normal to the surface of said substrate are different so that the P-type doping surface area leaves free a surface portion of said photoelectric conversion zone on the side intended to receive the transfer transistor gate;
  • the respective incidence angles of the implantation directions of the P-type doping surface area and the photoelectric conversion zone in the substrate have different signs with respect to the normal surface of said substrate.
  • FIG. 1 is a diagram illustrating the structure of an active pixel with three transistors of the state of the art
  • FIG. 3 is a diagram illustrating the structure of an active pixel with four transistors of the state of the art
  • FIGS. 5a, 5b, 5c, 6a, 6b, and 6c are diagrams illustrating the energy level profiles of the electrons in the structure of FIG. 3 during the charge transfer in the case of a misalignment of pixel components;
  • FIG. 7 is a diagram illustrating the surface character of the charge transfer in the case of the structure of FIG. 3;
  • FIG. 8 is a diagram illustrating an active pixel structure according to a first embodiment of the invention.
  • FIG 9 is a timing diagram illustrating the signals involved during operation of the pixel of Figure 8.
  • FIG. 10 is a graph showing electric potential curves of sections of the structure of FIG. 8 as a function of the depth of the substrate;
  • Figures 11 to 13 are diagrams illustrating possible embodiments of the invention.
  • FIGS. 14a to 14i illustrate various steps of a first method of manufacturing an active pixel structure
  • Figs. 15a and 15b are diagrams showing sectional views of pixel structures according to a second embodiment
  • FIGS. 16a to 16j illustrate different steps of a second method of manufacturing an active pixel structure.
  • the following description presents a first embodiment of an active pixel structure, and a second embodiment.
  • the second embodiment can be realized independently of the first mode or represent an improvement and can thus incorporate all or part of the technical characteristics.
  • an active pixel structure comprises a P-type semiconductor substrate 1, wherein at least one NPD photoelectric conversion zone is defined by N-type doping to accumulate a amount of charge during exposure to light.
  • a shallow P-doped and shallow P-shaped surface area forms a so-called "pinning" layer for fixing the surface potential of the photoelectric conversion zone NPD to ground.
  • a floating diffusion node FD defined by N-type doping in the substrate 1 is arranged at a distance from the photoelectric conversion zone NPD.
  • the N-type doping of the floating diffusion node FD is generally greater than the N-type doping of the photoelectric conversion zone NPD.
  • the floating diffusion node FD can be merged with the source of the initialization transistor T1.
  • An insulating layer 2 made of silicon dioxide is disposed on the surface of the substrate 1, and in particular isolates the gate of the transfer transistor TX from the substrate 1.
  • the structure further comprises a MOS TX transfer transistor arranged between the floating diffusion node FD and the NPD photoelectric conversion zone, the gate of said TX transfer transistor being electrically isolated from the substrate 1 and being controllable to transfer the charge from the photoelectric conversion area NPD to the floating diffusion node FD.
  • the structure also comprises a read circuit for reading a voltage variation on the floating diffusion node FD induced by the transferred charges, said circuit being composed of three transistors and comprising:
  • an initialization transistor T1 controlled by an initialization signal RST on its gate to initialize the voltage of the floating diffusion node FD by precharging, said initialization transistor T1 having one electrode connected to the floating diffusion node FD and another electrode connected to the supply voltage VDD;
  • a selection transistor T3 controlled by a selection signal SEL applicable to its gate, one of its electrodes being common with the other electrode of the read transistor T2, and the other being connected to a read line COL.
  • the structure of the active pixel finally comprises a NBC well defined by N-type doping in the substrate 1, the N-type doping of the NBC well being less than the N-type doping of the NPD photoelectric conversion zone and less than the doping type.
  • N of the floating diffusion node FD, the NBC well being in contact with the floating diffusion node FD and with the photoelectric conversion zone NPD and covering at least in part the extent of the photoelectric conversion zone NPD, to ensure a transfer loads in the volume of the NBC chamber.
  • the NBC casing covers the full extent of the photoelectric conversion zone NPD. Indeed, on the one hand the environment of the NPD photoelectric conversion zone is then more homogeneous and on the other hand the transfer of the photoelectric charge is facilitated.
  • the NBC casing extends so as to include the photoelectric conversion area NPD at least in its section perpendicular to its exposure, and preferably completely encompasses the photoelectric conversion zone NPD.
  • the NBC casing extends to and is in contact with the floating diffusion node FD, but does not necessarily encompass it.
  • the NBC caisson thus constitutes a buried canal by means of which the charge of the photoelectric conversion zone NPD can be transferred to the floating diffusion node FD in the silicon volume, and not at the surface thereof.
  • FIG. 9 is a timing diagram showing the evolution 91 of the initialization signals RST, the evolution 92 of the voltage at the floating diffusion node FD and the evolution 93 the bias voltage of the gate of the transfer transistor TX .
  • the floating diffusion node FD is pre-charged to a high potential by the activation of the initialization transistor T1 by means of the initialization signal RST.
  • the initialization transistor T1 is deactivated and a first reading 94 of the voltage VFD of the floating diffusion node FD is conducted.
  • the TX transfer transistor is turned on in order to transfer the charge from the photoelectric conversion zone to the floating diffusion node FD.
  • the NPD photoelectric conversion zone and the NBC chamber are completely depleted by the bias imposed during the activation of the gate of the TX transfer transistor.
  • the TX transfer transistor is made blocking and a second reading 95 of the VFD voltage of the floating diffusion node FD is conducted.
  • the final output signal will be the difference between the second reading and the first reading.
  • FIG. 10 shows electric potential curves of sections of the structure of FIG. 8 as a function of the depth Z of the substrate.
  • Curve 101 represents the profile of the potential of the photoelectric conversion zone NPD according to the sectional plane AA of FIG. 8.
  • the curves 102 and 103 represent the potential profile at the transfer transistor TX according to the sectional plane BB ' of FIG. 8, in the case of a respectively high and low bias voltage applied to the gate of the transfer transistor TX.
  • the electrical potential profiles of the photoelectric conversion area NPD and the NBC well at the TX transfer transistor have electrical potential peaks at the same depth of the substrate. Thus, there is no offset between the electron accumulation zone in the photoelectric conversion zone NPD and the transfer channel in the gate of the transfer transistor TX.
  • the charge storage volume does not come into contact with the insulating layer 2, even in the presence of possible misalignments between the PD photoelectric conversion, the PIN surface area and the TX transfer transistor gate.
  • the charge transfer is thus always in the silicon volume of the substrate 1, without contact with the silicon surface.
  • This mode of transfer greatly relaxes the constraints on the quality of the silicon-silicon dioxide interface and reduces the transfer noise, especially the low frequency noise, which is very difficult to filter.
  • FIG. 11 shows a configuration with two floating diffusion nodes FD1 and FD2 and two transfer transistors TX1 and TX2.
  • the first floating diffusion node FD1 shown on the left in FIG. 11, is connected directly to a bias source at a reference voltage V ref and the second floating diffusion node FD2, shown on the right in FIG. to another reference voltage through an initialization transistor, as before.
  • the voltage variation of the second floating diffusion node FD2 gives the image signal with the action of the second transfer transistor TX2.
  • the action of the first transfer transistor TX1 transfers the photoelectric charge to the first floating diffusion node FD1 and the charge is absorbed by the bias source. This action clears the accumulated charge at the photoelectric conversion area and reduces the effective exposure time, thus fulfilling a shutter function.
  • the transfer channel under the first transfer transistor TX1 makes it possible to empty the charge in excess of the photoelectric conversion zone NPD. This configuration prevents the excess charge from going into the neighboring pixels, thus avoiding the occurrence of the glare phenomenon.
  • the structure of the present invention also provides the possibility of performing a local storage function within a pixel. This function is very useful for creating a capture mode where all pixels are exposed to light simultaneously or to create an image capture at very high speed when multiple storage areas are installed in a pixel.
  • Figure 12a shows a first possible structure for the realization of a storage area for the photoelectric charge.
  • the latter furthermore comprises a NMEM storage zone defined by N-type doping in the NBC well with a P-doped PIN surface area between two TX1 and TX2 transfer transistors.
  • the gate of the first transfer transistor TX1 is electrically isolated from the NBC well above which it is disposed between the photoelectric conversion area NPD and the storage area NMEM.
  • the gate of the second transfer transistor TX2 is electrically isolated from the NBC well above which it is disposed between the NMEM storage area and the NBC floating diffusion node.
  • the N-type doping of the storage area is larger than the N-type doping of the NPD photoelectric conversion area and lower than the N-type doping of the FD floating diffusion node.
  • FIGS. 12b, 12c and 12d schematically show in arbitrary value the energy levels of the electrons along the structure of FIG. 12a, in different subsequent configurations of polarization of the gates of the first and second transfer transistors TX1 and TX2 in a mode of operation of the structure.
  • FIG. 12b corresponds to a low potential applied to the gate of the first transfer transistor TX1 and to the gate of the second transfer transistor TX2. It can be seen that the first and second transfer transistors TX1 and TX2 each generate an electrical barrier 121, 122, so that the charge 120 remains confined at the photoelectric conversion area NPD.
  • FIG. 12c corresponds to the following situation, in which a high potential is applied to the gate of the first transfer transistor TX1, while a low potential is always applied to the gate of the second transfer transistor TX2.
  • the energy level 123 of the electrons of the conduction channel corresponding to the first transistor TX1 has become sufficiently low to allow the charge 120 to be transferred from the photoelectric conversion area NPD to the NMEM storage area, in particular by doping with higher N-type of the NMEM storage area compared to the N-type doping of the NPD photoelectric conversion area.
  • the barrier 122 corresponding to the second blocked TX2 transfer transistor remains, so that the load remains confined in the storage area MEM.
  • FIG. 12d corresponds to the following situation, in which a low potential is again applied to the gate of the first transfer transistor TX1, whereas a high potential is now applied to the gate of the second transfer transistor TX2.
  • the energy level 124 of the electrons of the conduction channel corresponding to the second transistor TX2 then became sufficiently low to allow the charge 120 to be transferred from the storage area NMEM to the floating node FD, in particular by virtue of the doping type N is higher than the floating diffusion node FD with respect to the N-type doping of the NMEM storage area.
  • the barrier 121 corresponding to the first transfer transistor TX1 again blocks the load 125 in the photoelectric conversion zone.
  • An optical mask MO masks said at least one storage area, as well as the gates of the transfer transistors TX1 and TX2.
  • the PIN layer sets the potential of the surface of the photoelectric conversion zone NPD to zero potential. So the only way to create potential profiles is the modulation of doping, because a grid can not polarize the surface potential below zero because of the surface inversion of the N doped zone.
  • Fig. 13 shows an embodiment of a multi-storage pixel structure in which the storage areas are controlled by a gate of a transfer MOS TXi with the corresponding energy levels.
  • Gates of transfer transistors TXi are arranged in series between the photoelectric conversion zone NPD and the floating diffusion node FD, and are electrically isolated from the NBC well defined in the substrate 1.
  • the control Sequential of these gates transfer transistors TXi thus allows to transfer step-by-step the different photoelectric charges 132, 133, 134 each corresponding to the charge accumulated by the photoelectric conversion zone during sequential exposures, similarly to the operation illustrated in Figures 12b to 12d.
  • a multi-gate transfer structure is thus inserted within a pixel with a coupling with a zone of conventional CMOS transistors.
  • This pixel structure makes it possible to produce an image sensor with a very high video rate by storing the images within each pixel before outputting these images. A rate of more than one million images per second is possible, very useful in the observation of fast phenomena.
  • CMOS Pixels with Multiple Storage Charges: ISIS was presented at the meeting of the Deutsches Elektronen-Synchrotron (DES Y) Physics Research Committee (PRC) of November 2009. This document describes a conventional three-phase CCD structure made in CMOS, and gives all the details necessary for the realization of such a control circuitry.
  • Figures 14a to 14i illustrate various steps of a first method of manufacturing an active pixel structure according to the first embodiment.
  • a wafer WF (or wafer according to the terminology) of P-type silicon, supports a P-type epitaxial layer P, said epitaxial layer EPI having, for example a thickness of between 3 and 10 ⁇ depending on the pixel size and the desired spectral response.
  • the electrical resistivity of the WF wafer is lower than that of the EPI epitaxial layer.
  • the electrical resistivity of the wafer WF is 0.01 ⁇ .cm, while that of the epitaxied layer EPI is between 8 and 20 ⁇ .cm.
  • Insulation islands are then formed as shallow trench insulation (STI) lateral isolation structures, in accordance with a standard CMOS process, as shown in Figure 14b.
  • This isolation is also used to electrically isolate the substrate components disposed on the surface thereof, and in particular the gate or transistors TX transfer.
  • PW P-Well
  • N-Well N-Well
  • the next step is the implantation of the BC box by N-type doping in the substrate, as shown in Figure 14d.
  • it may be an implantation in As at 70 keV with a dose of 2 ⁇ 10 12 xcm -2 .
  • MOS transistor gates are then formed of polysilicon on the electrically isolated surface of the substrate, as shown in FIG. 14e.
  • the photoelectric conversion area NPD is then formed by N-type doping in the substrate, so that the NBC well covers the extent of the photoelectric conversion area NPD.
  • the N-type doping of the photoelectric conversion zone NPD is greater than the N-type doping of the well.
  • it may be a 70 Kev implant with a dose of 4.5> ⁇ 10 12 xcm "2. This step corresponds to Figure 14f.
  • the drains and sources of MOS transistors in the substrate are then formed, as shown in Fig. 14g, and the floating diffusion node (s) FD are then formed.
  • the heavily doped PIN surface area P is then formed at the photoelectric conversion area NPD, as shown in FIG. 14h.
  • the possible storage areas as in FIG. 12a are also covered with a heavily doped PIN surface area P.
  • the surface area PIN is formed at the end of the process in order to limit its diffusion by heat treatment, in order to obtain a thin zone.
  • the implantation of the surface area PIN must be very surface and high dose. Ions can be used, for example BF 2 10 keV with a dose of 2 ⁇ October 13 xcm "2.
  • the known steps of manufacturing such a structure that is to say in particular the metallization interconnection, the formation of connection pads, and the passivation, result in the active pixel structure of FIG. 14i.
  • This manufacturing process is indicative and can be adapted by those skilled in the art.
  • the doping doses can be calculated according to each design, as a function of the pixel size and as a function of the bias voltages.
  • Some steps are known in that they belong to any CMOS manufacturing process, while other steps are specifically implemented within the scope of the invention.
  • the implantation of the NBC casing, the PIN surface area and the NPD photoelectric conversion zone are specific to the invention, and require a mask for the implantation of the NBC casing and another for the implantation of the zone. surface PIN and photoelectric conversion area NPD.
  • the initialization transistor T1 may be a conventional NMOS transistor. It is preferable to choose a low threshold voltage initialization transistor T1 in order to maintain the voltage on the floating diffusion node FD after the deactivation of this transistor.
  • This second embodiment can include many of the technical features set forth in the first embodiment, and only the differences between the two embodiments are described below.
  • the formation of the photoelectric conversion zone NPD and the at least partial formation of the passivation layer PIN surface area are carried out before the fabrication of the CMOS transistors.
  • the junctions of the photodiode can be formed only by the same heat treatment as the CMOS transistors
  • the second embodiment makes it possible to isolate the embodiment of the photodiode from that of the transfer transistor. This gives a greater flexibility in the design of the manufacturing process but also a better photoelectric quality of the photodiode.
  • the implantation of the doped zones constituting the PPD photodiode generally damages the crystalline structure of the substrate in which the implantation takes place.
  • This second embodiment makes it possible to place the main formation of the PPD photodiode before the manufacturing steps of the CMOS transistors, and thus considerably relaxes the constraints of the thermal budget between the needs of the PPD photodiode and those of the CMOS transistors.
  • Figures 15a and 15b illustrate examples of pixel structure according to the second embodiment.
  • the structure of the CMOS active pixel comprises:
  • At least one NPD photoelectric conversion zone defined by N-type doping in the substrate accumulating a quantity of charges during exposure to light and comprising a P-type doping PIN surface area
  • At least one floating diffusion node FD defined by N-type doping in the substrate
  • At least one read circuit for reading a voltage variation on the floating diffusion node FD induced by the transferred charges
  • At least one MOS TX transfer transistor the gate of said TX transfer transistor being electrically isolated from the substrate and being controllable to transfer said charges from said NPD photoelectric conversion zone to said floating diffusion node FD.
  • This second embodiment is characterized by an overlap between the gate of the TX transfer transistor and the PPD photodiode formed by the NPD photoelectric conversion zone and the P-type doping PIN surface area.
  • the gate of the TX transfer transistor partially overlaps said P-type doping PIN surface area, and the NPD photoelectric conversion zone extends under said gate of said TX transfer transistor at least to the end of the zone. surface type P-doping pin covered by said transfer transistor gate TX.
  • the P-type PIN doping surface area extends below the gate of said TX transfer transistor to the end of said photoelectric conversion zone NPD on the side of said transfer transistor gate TX.
  • the P-type doping PIN surface area extends under the gate of said TX transfer transistor leaves free a surface portion of said photoelectric conversion area NPD on the side of said transfer transistor gate TX.
  • the structure according to this second mode can be associated with the technical characteristics described above in the context of the first embodiment.
  • an NBC well defined by N-type doping in the substrate may be provided, the NBC well being in contact with the floating diffusion node FD and with the photoelectric conversion zone NPD, and covering at least a portion of the the extent of said photoelectric conversion zone NPD, to ensure a charge transfer in the volume of the NBC chamber.
  • the structures illustrated in Figures 15a and 15b also have such a NBC box.
  • the NBC casing preferably covers the entire extent of said NPD photoelectric conversion zone.
  • the N-type doping of the NBC well and the N-type doping of the NPD photoelectric conversion zone is less than the N-type doping of the floating diffusion node FD, and the N-type doping of the well.
  • NBC is less than the N-type doping of the photoelectric conversion zone NPD.
  • the electrical potential profiles of the photoelectric conversion area NPD and the NBC well at the TX transfer transistor have electrical potential peaks at the same depth of the substrate.
  • NMEM N-type doping
  • the N-type doping of the storage area is greater than the N-type doping of the NPD photoelectric conversion area and less than the N-type doping of the FD floating diffusion node.
  • Figures 16a to 16j illustrate various steps of a method of manufacturing an active pixel structure according to the second embodiment of the invention. This method incorporates most of the steps of the method of manufacturing an active pixel structure according to the first embodiment of the pixel structure, with the notable exception that the selective doping for forming the NPD photoelectric conversion zone and that serving as a P-type doping PIN surface area are carried out before forming the gate of the TX transfer transistor.
  • a wafer WF (or wafer according to the terminology) of P-type silicon, supports a P-type epitaxial layer P, said EPI epitaxial layer exhibiting for example with a thickness between 3 and 10 ⁇ depending on the pixel size and the desired spectral response.
  • the electrical resistivity of the WF wafer is lower than that of the EPI epitaxial layer.
  • the electrical resistivity of the wafer WF is 0.01 ⁇ .cm, while that of the epitaxied layer EPI is between 8 and 20 ⁇ . cm.
  • Insulation islands are then formed as shallow trench insulation (STI) lateral isolation structures in accordance with a standard CMOS process, as illustrated in Figure 16b. This insulation is also used to electrically isolate the substrate components disposed on the surface thereof, and in particular the TX transfer transistor gates or grids.
  • STI shallow trench insulation
  • PW P-type isolation boxes
  • N-Well N-type usually called N-Well (not visible in Figure 16c) for conventional transistors
  • CMOS process for example by implantation and masking using a PR mask, as shown in Figure 16c.
  • the formation of the NBC casing is optional but is part of the preferred embodiment.
  • the next step is in this case the formation of the NBC casing by a N-type doping in the substrate, as shown in Figure 16d.
  • it may be an implantation in As at 70 keV with a dose of 2 ⁇ 10 12 xcm -2 .
  • the NPD photoelectric conversion zone defined by N type doping in the substrate is then formed, and a P PIN type doping surface area at said photoelectric conversion zone NPD.
  • the photoelectric conversion zone NPD is formed by an N-type selective doping operation in the substrate, so that the NBC well, if formed, covers the extent of the photoelectric conversion area NPD.
  • the N-type doping of the photoelectric conversion zone NPD is greater than the N-type doping of the NBC well.
  • it may be a 70 Kev implantation with a dose of 4.5> ⁇ 10 12 xcm- 2, and phosphorus ions can also be used.
  • NPD photoelectric conversion is mainly in depth This step corresponds to Figure 16e.
  • the heavily doped PIN area area P is then formed at the photoelectric conversion area NPD, as shown in FIG. 16f.
  • the possible storage areas as in FIG. 12a are also covered with a strongly P-doped PIN surface area.
  • the implantation of the PIN surface area must be very surface and of high dose. It is possible, for example, to use BF 2 ions at 10 keV with a dose of 2> ⁇ 10 13 ⁇ cm -2 . It can be envisaged only to partially carry out the formation of the PIN surface zone and to complete it at the end of the process after thermal annealing, in order to limit too wide diffusion by the heat treatment and thus to obtain a thin zone.
  • the P-type doping PIN surface area shields the electrical effect of the transfer transistor gate TX on the part covered with the photodiode.
  • the transfer transistor maintains a satisfactory operation despite the overlap between the photodiode and the gate of the transfer transistor TX.
  • the P PIN type doping surface areas and the NPD photoelectric conversion area can be perfectly aligned to avoid the appearance of an energy pocket.
  • the P-type doping surface area extends to the end of the photoelectric conversion zone NPD on the side intended to receive the transfer transistor gate TX.
  • the P-type doping surface area may leave a portion of the surface of said photoelectric conversion zone NPD free on the side intended to receive the transfer transistor gate TX, and then the gate of the transfer transistor. TX covers the area left free of said photoelectric conversion zone NPD.
  • the respective angles of incidence ⁇ , ⁇ of the implantation directions 3, 4 of the photoelectric conversion zone NPD and of the P-type doping surface area PIN, respectively, in the substrate relative to the normal to the surface of the substrate may be different, as illustrated by FIGS. 16e and 16f, respectively, so that the P-type doping PIN surface zone leaves a surface portion of the conversion zone free photoelectric NPD side to receive the transfer transistor gate TX.
  • the respective angles of incidence ⁇ , ⁇ of the implantation directions 3, 4 of the photoelectric conversion zone NPD and the P-type doping surface area PIN in the substrate may also have different signs.
  • a first heat treatment of the photodiode is then carried out before forming the transistors.
  • This treatment can be fast (RTA) or longer depending on the desired doping profiles. Indeed, a long annealing homogenizes the concentration of dopants in the doped zones of the photodiode, so that the quality of the photodiode can then be improved with respect to a thermal budget restricted by the presence of the transistors.
  • the first heat treatment corresponds to a first thermal budget, which may be higher than a heat treatment conventionally used to activate the dopants of CMOS transistors.
  • the MOS transistor gates are then formed in polysilicon on the electrically insulated surface of the substrate as in Fig. 16g.
  • the TX transfer transistor gate MOS covers the free surface of the photoelectric conversion zone PD and partially overlaps said P PIN type doping surface area.
  • At least one floating diffusion node FD is formed by N-type doping in the substrate and extends to the gate of the TX transfer transistor.
  • drains and sources of MOS transistors in the substrate are then formed as shown in Fig. 16h.
  • An additional P-type doping implantation is then performed as in FIG. 16i to extend said P-type doping PIN surface area to the P-type isolation box implanted in the substrate.
  • a second heat treatment typically of the RTA type, is then implemented as part of the conventional formation of the transistors. This second heat treatment corresponds to a second thermal budget, dissociated from the first thermal budget.
  • the doping doses can be calculated according to each design, as a function of the pixel size and as a function of the bias voltages. Some steps are known in that they belong to any CMOS manufacturing process, while other steps are specifically implemented within the scope of the invention.

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Abstract

L'invention concerne une structure d'un pixel actif de type CMOS comprenant : - au moins une zone de conversion photoélectrique (NPD) définie par un dopage de type N dans le substrat accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique de dopage de type P (PIN), - au moins un transistor de transfert (TX) de type MOS, la grille dudit transistor de transfert (TX) étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis ladite zone de conversion photoélectrique (NPD) vers ledit nœud de diffusion flottant (FD), dans laquelle la grille dudit transistor de transfert (TX) recouvre partiellement ladite zone surfacique de dopage de type P (PIN), et ladite zone de conversion photoélectrique (NPD) s'étend sous ladite grille dudit transistor de transfert (TX) au moins jusqu'à l'extrémité de la zone surfacique de dopage de type P (PIN).

Description

Structure de pixel actif à transfert de charge amélioré
DOMAINE TECHNIQUE GENERAL ET CONTEXTE DE L'INVENTION
L'invention concerne la technologie d'intégration CMOS (Complementary Métal Oxyde Semiconductor, selon la terminologie anglo-saxonne), qui met en œuvre une famille de composants électroniques à faible consommation électrique. L'invention concerne en particulier des structures de pixels CMOS et les capteurs matriciels d'images les incorporant.
La technologie d'intégration CMOS permet de réaliser des puces pour caméras monolithiques de bonne résolution et de qualité d'image raisonnable. La mise en œuvre de ces techniques permet par ailleurs d'obtenir des capteurs présentant une faible consommation énergétique. De tels capteurs offrent également une vitesse de lecture rapide grâce à la très bonne dynamique de fonctionnement des pixels CMOS, de par la rapidité de commutation des transistors CMOS. En outre, ces technologies offrent la possibilité d'intégrer les fonctions de conditionnement, de traitement, de codage et de communication.
La figure 1 montre la structure d'un pixel d'un capteur à pixel actif (ou APS pour Active Pixel Sensor selon la terminologie anglo-saxonne) à trois transistors. Un tel pixel comprend
- un substrat 1 semi-conducteur de type P;
- une zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat 1 et accumulant une quantité de charges pendant une exposition à la lumière, la jonction PN constituée par la zone de conversion photoélectrique NPD et le substrat 1 constituant une photodiode;
- une couche d'isolation 2 en dioxyde de silicium à la surface du substrat 1;
- un circuit de lecture pour lire une variation de tension induite par l'accumulation de charges, ledit circuit de lecture comprenant :
- un transistor d'initialisation Tl commandé par un signal d'initialisation RST sur sa grille pour initialiser la tension de la photodiode en pré-charge, ledit transistor d'initialisation Tl ayant une électrode reliée à la zone de conversion photoélectrique NPD et une autre électrode reliée à la tension d'alimentation VDD; - un transistor de lecture T2 dont la grille est reliée à la zone de conversion photoélectrique PD, tandis qu'une de ses électrode est reliée à la tension d'alimentation VDD,
- un transistor de sélection T3 commandé par un signal de sélection SEL applicable à sa grille, une de ses électrodes étant commune avec l'autre électrode du transistor de lecture T2, et l'autre étant reliée à une ligne de lecture COL.
Ainsi, la charge photoélectrique s' auto-intègre sur la capacité de jonction de la photodiode après l'action de pré-charge du transistor de d'initialisation Tl, puis est lue au moyen de la commutation du transistor de sélection T3. La séquence de lecture est illustrée par la figure 2, qui présente un chronogramme de fonctionnement du pixel actif CMOS à trois transistors présenté sur la figure 1.
Sur ce chronogramme sont schématiquement représentées, en valeur arbitraire en fonction du temps, l'évolution 21 du signal d'initialisation RST, l'évolution 22 du signal de sélection SEL, l'évolution 23 de la tension V PD au niveau de la zone de conversion photoélectrique NPD et l'évolution 24 de la tension VCOL sur la ligne de lecture COL.
Au temps ti, la photodiode est initialisée, avant une prise de vue, à une tension initiale, à l'aide d'un signal RST activant le transistor d'initialisation Tl . Au temps t2, le transistor d'initialisation Tl est désactivé au moyen du signal RST et une lecture initiale permet alors de déterminer ladite tension initiale pour supprimer ensuite un décalage d'un suiveur de tension du circuit de lecture. Au temps t3 le transistor de sélection T3 est désactivé au moyen du signal de sélection SEL, afin de laisser la photodiode évoluer sous une illumination pendant l'exposition. Enfin, au temps t4, on effectue la lecture finale à la fin de l'exposition à l'aide d'un signal de sélection SEL, afin de récupérer la tension représentative de l'illumination. Le signal de sortie final sera la différence entre la lecture finale et la lecture initiale.
Cependant, le facteur de conversion charge-tension est faible en raison de la forte valeur de la capacité de la jonction constituant la photodiode. En outre, lors de la lecture d'initialisation après le temps t3, un bruit de commutation KTC apparaît, perturbant la bonne lecture de la tension initiale, et qui ne peut être compensé. Cette structure présente en outre un fort courant d'obscurité dans la photodiode à cause du contact avec la surface entre le silicium du substrat 1 et la couche dioxyde de silicium 2. Une solution à ces problèmes consiste à transférer la charge photoélectrique accumulée dans la photodiode sur un petit condensateur pour la conversion charge- tension. Dans ce cas, une large photodiode permet de collecter plus de charge photoélectrique et une petite capacité de conversion permet un signal plus ample en tension. Par un exemple, un électron génère une tension de 16μν sur une capacité de lOfF mais sur une capacité lfF, il va générer 160μν. Un fort facteur de conversion permet de s'affranchir plus facilement du bruit du système et améliore la limite de détection pour un pixel.
Cette solution est implantée dans une structure dite pixel actif à quatre transistors comme la montre la figure 3. Le circuit de lecture est similaire à celui du pixel actif à trois transistors présenté précédemment, à la différence qu'il est ici relié à un nœud dit de diffusion flottant FD. Ce nœud de diffusion flottant FD est défini par un dopage de type N dans le substrat 1. Ce nœud de diffusion flottant FD est ainsi un petit condensateur constitué d'une jonction PN de petite taille. La faible valeur de la capacité du nœud de diffusion flottant FD provoque une plus grande variation de tension quand une charge électrique y est transférée.
Le pixel comprend aussi une zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat 1 et accumulant une charge photoélectrique pendant une exposition à la lumière. Il comprend ici une zone surfacique PIN de dopage de type P, afin d'isoler la zone de conversion photoélectrique NPD de la couche d'isolation 2 en dioxyde de silicium. Cette zone surfacique PIN fortement dopée P sur la surface supérieure de la zone de conversion photoélectrique NPD, connectée au substrat 1 (jouant ici le rôle de masse), supprime le fort courant d'obscurité généré en surface du substrat 1 de silicium. Cette structure de photodiode est dite "pinned photodiode" (PPD) du fait que le potentiel de surface est fixé à un potentiel fixe.
Un transistor de transfert TX transfère la charge photoélectrique de la zone de conversion photoélectrique NPD vers le nœud de diffusion flottant FD. A cet effet, le dopage de type N dudit nœud de diffusion flottant FD est supérieur au dopage de type N de la zone de conversion photoélectrique NPD. Généralement, le transistor de transfert TX est réalisé par un transistor MOS à canal de surface où la zone surfacique PIN fortement dopée P et la zone de conversion photoélectrique NPD sont alignées avec l'un des bords de la grille TX. Quand la grille du transistor de transfert TX est polarisée avec un potentiel bas, une barrière électrique est formée entre le nœud de diffusion flottant FD et la zone de conversion photoélectrique NPD. La zone de conversion photoélectrique NPD est alors dans un état d'intégration. Le potentiel électrique de la zone de conversion photoélectrique NPD de la photodiode PPD doit en outre dépléter complètement celle-ci des électrons libres, afin qu'il ne reste que des charges positives fixes dans la zone de conversion photoélectrique NPD au début de l'exposition.
Quand la grille du transistor de transfert TX est polarisée avec un potentiel haut, cette barrière électrique est abaissée, laissant alors passer la charge photoélectrique de la zone de conversion photoélectrique NPD vers le nœud de diffusion flottant FD. La variation de tension sur le nœud de diffusion flottant FD génère un signal en tension, proportionnel à la quantité de charges reçue.
La variation de tension sera mesurée par les circuits de lecture composés d'un suiveur de tension au sein du pixel et des amplificateurs différentiel dans la périphérie de la matrice de pixels. La mesure de la variation est basée sur deux lectures corrélées donc permettant une suppression du bruit d'initialisation.
La figure 4 montre le chronogramme du pixel actif à quatre transistors. Sur ce chronogramme est schématiquement représentées, en valeur arbitraire en fonction du temps, l'évolution 41 du signal d'initialisation RST, l'évolution 42 du signal appliqué à la grille du transistor de transfert TX, l'évolution 43 du signal de sélection SEL, l'évolution 44 de la tension VFD au niveau du nœud de diffusion flottant FD et l'évolution 45 de la tension VCOL sur la ligne de lecture COL.
Au temps ti, le nœud de diffusion flottant FD est initialisé, avant une prise de vue, à une tension initiale, à l'aide du signal RST activant le transistor d'initialisation Tl, et le transistor de sélection T3 est rendu passant au moyen du signal de sélection SEL.
Au temps t2, le transistor d'initialisation Tl est désactivé et une lecture initiale permet de déterminer ladite tension initiale. Au temps t3, le transistor de transfert TX est rendu passant afin de transférer les charges depuis la zone de conversion photoélectrique NPD vers le nœud de diffusion flottant FD. Au temps t4, le transistor de transfert TX est désactivé, tandis qu'une seconde lecture a lieu sur la ligne de lecture. Au temps t5, le transistor de sélection T3 est désactivé. Le signal de sortie est la différence entre la lecture initiale et la seconde lecture, et est constitué de la variation de tension provoquée par la charge photoélectrique accumulée dans la zone de conversion photoélectrique NPD qui a été transférée au nœud de diffusion flottant FD. Le bruit d'initialisation du nœud flottant FD est donc compensé naturellement par le circuit de lecture différentielle.
Dans les réalisations de l'état de la technique, on cherche typiquement le meilleur alignement possible entre la zone surfacique PIN fortement dopée P, la zone de conversion photoélectrique NPD et le bord de la grille du transistor de transfert TX. En effet, la zone surfacique PIN fortement dopée P doit isoler la zone de conversion photoélectrique NPD de la surface 2 du silicium, car un contact entre la zone de conversion photoélectrique NPD et une partie exposée de la surface 2 du silicium engendre un fort courant d'obscurité.
Ensuite, on cherche typiquement à ce que cet alignement ne forme ni barrière ni poche énergétique pour le transfert de charge. Une barrière parasite empêche un transfert complet des charges de la zone de conversion photoélectrique NPD vers le nœud de diffusion flottant FD. Un transfert de charges incomplet crée du bruit de lecture et une rémanence du pixel. Une poche énergétique peut retenir une partie des charges pendant le transfert et créera les mêmes problèmes de bruit et de rémanence dans le pixel.
Les figures 5a, 5b et 5c montre un exemple des conséquences d'un désalignement dans la photodiode PPD et de la grille du transistor de transfert TX, dans lequel la zone de conversion photoélectrique NPD ne s'étend pas jusqu'à la grille du transistor de transfert TX.
La figure 5a présente la coupe de la structure de pixel de la figure 3, et les figures 5b et 5c montrent schématiquement les niveaux énergétiques des électrons des zones correspondantes, respectivement lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas et un potentiel haut.
Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas (figure 5b), le niveau d'énergie des électrons correspondant 51 est haut, contenant la charge dans la zone de conversion photoélectrique NPD.
Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel haut (figure 5c), on constate dès lors qu'en raison du fait que la zone de conversion photoélectrique ne s'étend pas jusqu'à la grille du transistor de transfert TX, une barrière électrique 53 au niveau de la partie 54 de manque de la zone de conversion photoélectrique PD empêche le transfert des charges 55 depuis la zone de conversion photoélectrique NPD vers le niveau d'énergie bas 52 crée par l'application d'un potentiel haut au transistor de transfert TX, et donc vers le nœud de diffusion flottant FD.
Les figures 6a, 6b et 6c montre un exemple des conséquences d'un désalignement dans la photodiode PPD et de la grille du transistor de transfert TX, dans lequel la zone surfacique PIN fortement dopée P ne s'étend pas jusqu'à la grille du transistor de transfert TX, et par conséquent, laisse une partie 64 de la zone de conversion photoélectrique en contact avec la couche d'isolation 2, créant un courant d'obscurité important.
La figure 6a présente la coupe de la structure de pixel de la figure 3, et les figures 6b et 6c montrent schématiquement les niveaux d'énergie des électrons des zones correspondantes, respectivement lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas et un potentiel haut.
Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas (figure 6b), le niveau d'énergie des électrons correspondant 61 est haut, contenant la charge dans la zone de conversion photoélectrique NPD.
Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel haut (figure 6c), on constate dès lors que la partie 64 de la zone de conversion photoélectrique en contact avec la couche d'isolation 2 a pour conséquence l'apparition d'une poche énergétique 63, où le niveau d'énergie des électrons est inférieur au niveau d'énergie 62 correspondant à l'application d'un potentiel haut sur la grille du transistor TX.
Le transfert des charges 65 accumulées dans la zone de conversion photoélectrique NPD n'est alors que partiel. En effet, si une partie 66 de la charge est bien transférée vers le nœud de diffusion flottant FD, une autre partie 67 de la charge reste piégée au niveau du puits d'énergie 67.
De plus, dans cette structure d'un pixel à quatre transistors, le couplage entre la zone de conversion photoélectrique NPD et la grille du transistor de transfert TX constitue une autre difficulté. Une photodiode PPD est un dispositif enterré où la charge est stockée dans le volume du silicium. La grille du transistor de transfert TX est un dispositif de surface où le canal de transfert de charge 80 des charges de la zone d'accumulation 81 de la zone de conversion photoélectrique PD, depuis celle-ci vers le nœud de diffusion flottant FD, se trouve en surface du silicium, ainsi qu'illustré sur la figure 7. La flèche de la figure 7 montre le chemin de transfert de charge sous la grille du transistor de transfert TX. Beaucoup d'efforts d'ingénierie sont nécessaires pour assurer la transition entre la zone d'accumulation enterrée 81 dans la zone de conversion photoélectrique NPD et le canal de transfert de surface 80 sous la grille TX.
Le fait que le transistor de transfert TX fonctionne comme un dispositif de surface pose un éventuel problème de courant d'obscurité pour la photodiode PPD. La génération des électrons-trous sous la grille du transistor de transfert TX peut se propager dans la photodiode PPD et la contaminer. Un grand soin doit être porté à tous les étapes des fabrications.
Cette structure à photodiode PPD et transistor à transfert de charges TX est similaire à la structure de dispositif à couplage de charge (ou CCD pour Charge- Coupled Device selon la terminologie anglo-saxonne) à phase virtuelle exposée dans le brevet US 4,779, 124. ces problèmes sont analysés dans le brevet US 5,077,592, et une structure d'amélioration dite OPP (Open Pinned Phase) a été proposée.
Le brevet US 6,221,686 propose une réalisation de la structure de base d'un pixel actif à quatre transistors dans une structure CMOS standard. Le brevet US 6,979,587 apporte une perfectionnement dans le positionnement de la zone de conversion photoélectrique NPD par rapport aux ilôts d'isolation STI.
Les brevets US5, 880,495 et US5,903,021 perfectionnent la transition entre la zone de conversion photoélectrique PPD et la grille du transistor de transfert TX en ajoutant une diffusion de type N autour des frontières entre la zone de conversion photoélectrique PPD et la grille du transistor de transfert TX.
Le brevet US 6,100,551 propose une diffusion sous la grille du transistor de transfert TX. Cette diffusion permet de former un canal enterré. Mais la structure reste toujours vulnérable à un désalignement des masques lors de la fabrication de la structure de pixel.
Les brevets US 6,900,484, US 7,378,696, US 7,388,241, US 7,432,543 et US
7,618,839 proposent de créer un profil de dopage très sophistiqué dans le volume du silicium du substrat pour la zone de conversion photoélectrique NPD afin de mieux transférer les charges depuis celle-ci vers le nœud de diffusion FD. Le brevet US 7,898,101 propose de remplacer la couche surfacique fortement dopée PIN par une électrode transparente polarisée afin de contourner la contrainte d'alignement entre couche surfacique fortement dopée PIN, la zone de conversion photoélectrique NPD et la grille du transistor de transfert TX.
Par conséquence, la réalisation d'un pixel actif CMOS à quatre transistors reste très complexe et onéreuse malgré sa simplicité conceptuelle. Peu de fonderies CMOS maîtrisent ces techniques.
Il résulte notamment de ces considérations que l'homme du métier a toujours cherché à aligner la grille du transistor de transfert TX avec les zones dopées constituant la photodiode PPD. Cet alignement est généralement réalisé en formant ladite grille de transistor de transfert TX avant l'implantation des zones dopées constituant la photodiode PPD, la grille de transistor de transfert TX faisant alors office de masque pour l'implantation des zones dopées constituant la photodiode PPD.
Dans les procédés de fabrication de technologie CMOS, la miniaturisation des transistors est importante. Une difficulté importante rencontrée est la diffusion de dopants lors de la fabrication. Afin de pouvoir bien activer les dopants après une implantation ionique, des traitements thermiques ultra courts à haute température sont utilisés dans le but de limiter la diffusion des dopants au maximum. Le traitement thermique à haute température à courte durée (RTA = Rapid Thermal Annealing) peut activer efficacement les dopants et limiter leur diffusion car la vitesse de diffusion des dopants a une faible dépendance vis-à-vis de la température.
Mais ce type de fabrication n'est pas optimal pour les capteurs d'image où il faut des jonctions PN de bonne qualité pour la photodiode. Ainsi, dans le premier mode de réalisation présenté ci-dessous, les jonctions de la photodiode ne peuvent être formées que par le même traitement thermique que les transistors CMOS.
PRESENTATION DE L'INVENTION
Afin de pallier les inconvénients mentionnés ci-dessus, on propose une structure d'un pixel actif de type CMOS comprenant :
- un substrat semi-conducteur de type P, - au moins une zone de conversion photoélectrique définie par un dopage de type N dans le substrat accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique de dopage de type P,
- au moins un nœud de diffusion flottant défini par un dopage de type N dans le substrat,
- au moins un circuit de lecture pour lire une variation de tension sur le nœud de diffusion flottant induite par les charges transférées
- au moins un transistor de transfert de type MOS, la grille dudit transistor de transfert étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis ladite zone de conversion photoélectrique vers ledit nœud de diffusion flottant,
dans laquelle la grille dudit transistor de transfert recouvre partiellement ladite zone surfacique de dopage de type P, et ladite zone de conversion photoélectrique s'étend sous ladite grille dudit transistor de transfert au moins jusqu'à l'extrémité de la zone surfacique de dopage de type P recouverte par ladite grille de transistor de transfert.
De cette façon, il n'est plus nécessaire d'obtenir un alignement précis entre la grille du transistor de transfert et la photodiode. La grille du transistor de transfert peut être déposée après la formation de la photodiode, et on peut ainsi appliquer à la photodiode un traitement thermique spécifiquement adapté aux besoins de la photodiode avant de former les transistors, dont le transistor de transfert, sans altérer le budget thermique dédié aux transistors.
On peut alors appliquer des traitements thermiques différents pour les photodiodes et pour les transistors, puisque leurs traitements thermiques respectifs correspondent à des budgets thermiques différents. On peut alors choisir de mettre en œuvre un traitement thermique pour la photodiode qui ne serait pas possible en présence des transistors. Par exemple, on peut effectuer un traitement thermique pour adoucir le le profil de dopage des constituants de la photodiode, et/ou un traitement thermique d'activation pour la photodiode, dont le budget thermique soit supérieur à celui supporté par des transistors CMOS. La structure de pixel est avantageusement complétée par les caractéristiques suivantes, prises seules ou en une quelconque de leurs combinaisons techniquement possible : - la zone surfacique de dopage de type P peut s'étendre sous la grille dudit transistor de transfert jusqu'à l'extrémité de ladite zone de conversion photoélectrique du côté de ladite grille de transistor de transfert.
- la zone surfacique de dopage de type P s' étendant sous la grille dudit transistor de transfert peut laisser libre une partie de surface de ladite zone de conversion photoélectrique du côté de ladite grille de transistor de transfert.
- la structure comprend un caisson défini par un dopage du type N dans le substrat, le caisson étant en contact avec le nœud de diffusion flottant et avec la zone de conversion photoélectrique, et couvrant au moins une partie de l'étendue de ladite zone de conversion photoélectrique, pour assurer un transfert de charges dans le volume du caisson;
- le dopage de type N du caisson ou le dopage de type N de la zone de conversion photoélectrique est inférieur au dopage de type N du nœud de diffusion flottant, et le dopage de type N du caisson est inférieur au dopage de type N de la zone de conversion photoélectrique;
- les profils de potentiel électrique de la zone de conversion photoélectrique et du caisson au niveau du transistor de transfert présentent des pics de potentiel électrique à la même profondeur du substrat;
- le caisson couvre toute l'étendue de ladite zone de conversion photoélectrique;
- la structure comprend en outre en outre au moins une zone de mémorisation dans le caisson entre la zone de conversion photoélectrique et le nœud diffusion flottant;
- un cache optique masque ladite au moins une zone de mémorisation;
- au moins une zone de mémorisation est définie par un dopage de type N dans le caisson avec une zone surfacique dopée P entre deux transistors de transfert;
- le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique et inférieur au dopage de type N du nœud de diffusion flottant;
- au moins une zone de mémorisation est commandée par une grille d'un transistor MOS. L'invention concerne également un capteur d'images comprenant un ensemble organisé de structures de pixel actif de type CMOS précédemment présentées.
On propose également un procédé de fabrication d'une structure de pixel actif de type CMOS précédemment présentée, comprenant au moins les étapes suivantes: a) implantation de caissons d'isolement de type P dans le substrat, b) formation d'une zone de conversion photoélectrique définie par un dopage de type N dans le substrat, et formation d'une zone surfacique de dopage de type P au niveau de ladite zone de conversion photoélectrique,
c) formation de la grille d'au moins un transistor de transfert de type MOS recouvrant partiellement ladite zone surfacique de dopage de type P,
d) formation d'un nœud de diffusion flottant défini par un dopage de type N dans le substrat, s' étendant jusqu'à la grille dudit transistor de transfert de type MOS.
Le procédé de fabrication est avantageusement complété par les caractéristiques suivantes, prises seules ou en une quelconque de leurs combinaisons techniquement possible :
- à l'issue de l'étape b), la zone surfacique de dopage de type P s'étend jusqu'à l'extrémité de la zone de conversion photoélectrique du côté destiné à recevoir la grille de transistor de transfert;
- à l'issue de l'étape b), la zone surfacique de dopage de type P (PIN) laisse libre une partie de la surface de ladite zone de conversion photoélectrique (NPD) du côté destiné à recevoir la grille de transistor de transfert (TX), et à l'issue de l'étape e), la grille dudit transistor de transfert (TX) recouvre la surface laissée libre de ladite zone de conversion photoélectrique (NPD);
- à la suite de l'étape a) et avant l'étape b) un caisson défini par un dopage de type N dans le substrat est implanté de sorte que le nœud de diffusion flottant implanté à l'étape d) soit en contact avec ledit caisson;
- dans l'étape b) la zone de conversion photoélectrique est au moins partiellement formée dans le caisson, le dopage de type N pour former ladite zone de conversion photoélectrique étant supérieur au dopage de type N formant le caisson;
- à la suite de l'étape b) et avant l'étape c), on procède à un traitement thermique;
- à la suite de l'étape d) une opération supplémentaire de dopage de type P est réalisée pour étendre ladite zone surfacique de dopage de type P jusqu'au caisson d'isolement de type P implanté dans le substrat;
- les angles d'incidence respectifs des directions d'implantation de ladite zone surfacique de dopage de type P et de ladite zone de conversion photoélectrique dans le substrat par rapport à la normale à la surface dudit substrat sont différents de sorte que la zone surfacique de dopage de type P laisse libre une partie de surface de ladite zone de conversion photoélectrique du côté destiné à recevoir la grille de transistor de transfert;
- les angles d'incidence respectifs des directions d'implantation de la zone surfacique de dopage de type P et la zone de conversion photoélectrique dans le substrat ont des signes différents par rapport à la normale à la surface dudit substrat.
PRESENTATION DES FIGURES
D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée qui suit. L'invention sera aussi mieux comprise en référence à cette description considérée conjointement avec les dessins annexés, donnés à titre d'exemples non limitatifs et sur lesquels :
- la figure 1, déjà commentée, est un schéma illustrant la structure d'un pixel actif à trois transistors de l'état de la technique ;
- la figure 2, déjà commentée, est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 1;
- la figure 3, déjà commentée, est un schéma illustrant la structure d'un pixel actif à quatre transistors de l'état de la technique ;
- la figure 4, déjà commentée, est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 3 ;
- les figures 5a, 5b, 5c, 6a, 6b, et 6c, déjà commentées, sont des schémas illustrant les profils de niveau d'énergie des électrons dans la structure de la figure 3 lors du transfert de charges dans le cas d'un mauvais alignement de composants du pixel;
-la figure 7, déjà commentée, est un schéma illustrant le caractère surfacique du transfert de charge dans le cas de la structure de la figure 3;
- la figure 8 est un schéma illustrant une structure de pixel actif selon un premier mode de réalisation de l'invention;
-la figure 9 est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 8;
- la figure 10 est un graphique présentant des courbes de potentiel électrique de coupes de la structure de la figure 8 en fonction de la profondeur du substrat; - les figures 11 à 13 sont des schémas illustrant des modes de réalisation possibles de l'invention;
- les figures 14a à 14i illustrent différentes étapes d'un premier procédé de fabrication d'une structure de pixel actif;
- les figures 15a et 15b sont des schémas représentant des vues en coupe de structures de pixels selon un second mode de réalisation;
- les figures 16a à 16j illustrent différentes étapes d'un second procédé de fabrication d'une structure de pixel actif. DESCRIPTION DETAILLEE
La description qui suit présente un premier mode de réalisation d'une structure de pixel actif, et un second mode de réalisation. Le second mode de réalisation peut être réalisé indépendamment du premier mode ou en représenter une amélioration et peut ainsi en incorporer tout ou partie des caractéristiques techniques.
En référence à la figure 8, une structure de pixel actif selon le premier mode de réalisation comprend un substrat semi-conducteur 1 de type P, dans lequel au moins une zone de conversion photoélectrique NPD est définie par un dopage de type N pour accumuler une quantité de charges pendant une exposition à la lumière. Une zone surfacique PIN fortement dopée P et peu profonde, forme une couche dite « pinning » pour fixer le potentiel superficiel de la zone de conversion photoélectrique NPD à la masse.
Un nœud de diffusion flottant FD défini par un dopage de type N dans le substrat 1 est disposé à distance de la zone de conversion photoélectrique NPD. Le dopage de type N du nœud de diffusion flottant FD est en général supérieur au dopage de type N de la zone de conversion photoélectrique NPD.
Très souvent le nœud de diffusion flottant FD peut être fusionné avec la source du transistor d'initialisation Tl .
Une couche d'isolation 2 en dioxyde de silicium est disposée à la surface du substrat 1, et notamment isole la grille du transistor de transfert TX du substrat 1.
La structure comporte en outre un transistor de transfert TX de type MOS disposé entre le nœud de diffusion flottant FD et la zone de conversion photoélectrique NPD, la grille dudit transistor de transfert TX étant électriquement isolée du substrat 1 et étant commandable pour transférer la charge depuis la zone de conversion photoélectrique NPD vers le nœud de diffusion flottant FD.
La structure comporte également un circuit de lecture pour lire une variation de tension sur le nœud de diffusion flottant FD induite par les charges transférées, ledit circuit étant composé de trois transistors et comportant:
- un transistor d'initialisation Tl commandé par un signal d'initialisation RST sur sa grille pour initialiser la tension du nœud de diffusion flottant FD par précharge, ledit transistor d'initialisation Tl ayant une électrode reliée au nœud de diffusion flottant FD et une autre électrode reliée à la tension d'alimentation VDD;
- un transistor de lecture T2 dont la grille est reliée au nœud de diffusion flottant FD, tandis qu'une de ses électrodes est reliée à la tension d'alimentation VDD,
- un transistor de sélection T3 commandé par un signal de sélection SEL applicable à sa grille, une de ses électrodes étant commune avec l'autre électrode du transistor de lecture T2, et l'autre étant reliée à une ligne de lecture COL.
La structure du pixel actif comprend enfin un caisson NBC défini par un dopage du type N dans le substrat 1, le dopage de type N du caisson NBC étant inférieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du nœud de diffusion flottant FD, le caisson NBC étant en contact avec le nœud de diffusion flottant FD et avec la zone de conversion photoélectrique NPD et couvrant au moins en partie l'étendue de la zone de conversion photoélectrique NPD, pour assurer un transfert de charges dans le volume du caisson NBC.
De préférence, le caisson NBC couvre toute l'étendue de la zone de conversion photoélectrique NPD. En effet, d'une part l'environnement de la zone de conversion photoélectrique NPD est alors plus homogène et d'autre part le transfert de la charge photoélectrique s'en trouve facilité.
Ainsi, préférentiellement et comme illustré sur la figure 8, le caisson NBC s'étend de façon à englober la zone de conversion photoélectrique NPD au moins dans sa section perpendiculaire à son exposition, et de préférence englobe complètement la zone de conversion photoélectrique NPD. Le caisson NBC s'étend jusqu'au nœud de diffusion flottant FD et est en contact avec celui-ci, mais ne l'englobe pas nécessairement. Le caisson NBC constitue donc un canal enterré au moyen duquel la charge de la zone conversion photoélectrique NPD peut être transférée vers le nœud de diffusion flottant FD dans le volume du silicium, et non pas en surface de celui-ci.
La figure 9 est un chronogramme montrant l'évolution 91 des signaux d'initialisation RST, l'évolution 92 de la tension au niveau du nœud de diffusion flottant FD et l'évolution 93 la tension de polarisation de la grille du transistor de transfert TX.
Au temps ti, le nœud de diffusion flottant FD est pré-chargé à un potentiel haut par l'activation du transistor d'initialisation Tl au moyen du signal d'initialisation RST.
Au temps t2, le transistor d'initialisation Tl est désactivé et une première lecture 94 de la tension VFD du nœud de diffusion flottant FD est menée.
Au temps t3, le transistor de transfert TX est rendu passant afin de transférer la charge depuis la zone de conversion photoélectrique vers le nœud de diffusion flottant FD. La zone de conversion photoélectrique NPD et le caisson NBC sont complètement dépiétés par la polarisation imposée pendant l'activation de la grille du transistor de transfert TX.
Au temps t4, le transistor de transfert TX est rendu bloquant et une seconde lecture 95 de la tension VFD du nœud de diffusion flottant FD est menée. Le signal de sortie final sera la différence entre la seconde lecture et la première lecture.
La figure 10 présente des courbes de potentiel électrique de coupes de la structure de la figure 8 en fonction de la profondeur Z du substrat. La courbe 101 représente le profil du potentiel de la zone de conversion photoélectrique NPD selon le plan de coupe AA de la figure 8. Les courbes 102 et 103 représentent le profil de potentiel au niveau du transistor de transfert TX selon le plan de coupe BB' de la figure 8, dans le cas d'une tension de polarisation respectivement haute et basse appliquée à la grille du transistor de transfert TX.
II est préférable que les profils de potentiel électrique de la zone de conversion photoélectrique NPD et du caisson NBC au niveau du transistor de transfert TX présentent des pics de potentiel électrique à la même profondeur du substrat. Ainsi, il n'y a pas de décalage entre la zone d'accumulation des électrons dans la zone de conversion photoélectrique NPD et le canal de transfert sous la grille du transistor de transfert TX.
Par ce principe, le volume de stockage de charge n'entre pas en contact avec la couche d'isolation 2, même en présence d'éventuels désalignements entre la zone de conversion photoélectrique PD, la zone surfacique PIN et la grille du transistor de transfert TX.
Le transfert de charge se fait ainsi toujours dans le volume du silicium du substrat 1, sans contact avec la surface du silicium. Ce mode de transfert relaxe énormément les contraintes quant à la qualité de l'interface silicium-dioxyde de silicium et réduit le bruit de transfert, surtout le bruit en basse fréquence, très difficile à filtrer.
Il est parfois utile d'avoir plusieurs transistors de transfert TXi, chacun associé à un nœud de diffusion flottant FD. Ainsi on peut mettre en œuvre notamment des fonctions anti-éblouissement et d'obturateur électronique. La figure 11 montre une configuration avec deux nœuds de diffusion flottants FD1 et FD2 et deux transistors de transfert TXl et TX2.
Le premier nœud de diffusion flottant FD1, représenté à gauche sur la figure 11, est connecté directement à une source de polarisation à une tension de référence Vref et le second nœud de diffusion flottant FD2, représenté à droite sur la figure 11, est connecté à une autre tension de référence à travers un transistor d'initialisation, comme précédemment. La variation de tension du second nœud de diffusion flottant FD2 donne le signal d'image avec l'action du second transistor de transfert TX2. L'action du premier transistor de transfert TXl transfère la charge photoélectrique vers le premier nœud de diffusion flottant FD1 et la charge est absorbée par la source de polarisation. Cette action vide la charge accumulée au niveau de la zone de conversion photoélectrique et réduit la durée d'exposition effective, remplissant ainsi une fonction d'obturation.
On peut également polariser le premier transistor de transfert TXl avec un potentiel qui se trouve au milieu entre le potentiel haut et le potentiel bas du second transistor de transfert TX2. Dans ce cas, le canal de transfert sous le premier transistor de transfert TXl permet de vider la charge en excès de la zone de conversion photoélectrique NPD. Cette configuration évite que la charge en excès aille dans les pixels voisins, évitant ainsi la survenue du phénomène d'éblouissement.
La structure de la présente invention donne aussi la possibilité de réaliser une fonction de mémorisation locale au sein d'un pixel. Cette fonction est très utile soit pour créer un mode de capture où tous les pixels s'exposent à la lumière simultanément, soit pour créer une capture d'image à très grande vitesse quand plusieurs zones de mémorisation sont installées dans un pixel.
La figure 12a montre une première structure possible pour la réalisation d'une zone de mémorisation pour la charge photoélectrique. Par rapport à la structure de la figure 8, celle-ci comporte en outre une zone de mémorisation NMEM définie par un dopage de type N dans le caisson NBC avec une zone surfacique PIN dopée P, entre deux transistors de transfert TX1 et TX2.
La grille du premier transistor de transfert TX1 est électriquement isolée du caisson NBC au-dessus duquel elle est disposée, entre la zone de conversion photoélectrique NPD et la zone de mémorisation NMEM. La grille du second transistor de transfert TX2 est électriquement isolée du caisson NBC au-dessus duquel elle est disposée, entre la zone de mémorisation NMEM et le nœud de diffusion flottant NBC.
Le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du nœud de diffusion flottant FD.
Les figures 12b, 12c et 12d montrent schématiquement en valeur arbitraire les niveaux d'énergie des électrons le long de la structure de la figure 12a, dans différentes configurations subséquentes de polarisation des grilles du premier et du second transistor de transfert TX1 et TX2 dans un mode de fonctionnement de la structure.
La figure 12b correspond à un potentiel bas appliqué à la grille du premier transistor de transfert TX1 et à la grille du second transistor de transfert TX2. On constate alors que les premiers et second transistors de transfert TX1 et TX2 engendrent chacun une barrière électrique 121, 122, de sorte que la charge 120 reste confinée au niveau de la zone de conversion photoélectrique NPD.
La figure 12c correspond à la situation suivante, dans laquelle un potentiel haut est appliqué à la grille du premier transistor de transfert TX1, tandis qu'un potentiel bas est toujours appliqué à la grille du second transistor de transfert TX2. Le niveau d'énergie 123 des électrons du canal de conduction correspondant au premier transistor TX1 est devenu suffisamment bas pour permettre à la charge 120 d'être transférée depuis la zone de conversion photoélectrique NPD vers la zone de mémorisation NMEM, grâce notamment au dopage de type N plus élevé de la zone de mémorisation NMEM par rapport au dopage de type N de la zone de conversion photoélectrique NPD. Cependant, la barrière 122 correspondant au second transistor de transfert TX2 bloqué, demeure, de sorte que la charge reste confinée dans la zone de mémorisation MEM.
La figure 12d correspond à la situation suivante, dans laquelle un potentiel bas est de nouveau appliqué à la grille du premier transistor de transfert TX1, tandis qu'un potentiel haut est désormais appliqué à la grille du second transistor de transfert TX2. Le niveau d'énergie 124 des électrons du canal de conduction correspondant au second transistor TX2 est alors devenu suffisamment bas pour permettre à la charge 120 d'être transférée depuis la zone de mémorisation NMEM vers le nœud flottant FD, grâce notamment au dopage de type N plus élevé du nœud de diffusion flottant FD par rapport au dopage de type N de la zone de mémorisation NMEM. Cependant, la barrière 121 correspondant au premier transistor de transfert TX1 bloque de nouveau la charge 125 dans la zone de conversion photoélectrique.
On obtient ainsi une fonction de mémorisation locale au sein d'un pixel. Un cache optique MO masque ladite au moins une zone de mémorisation, ainsi que les grilles des transistors de transfert TX1 et TX2.
Il est possible de créer plusieurs zones de mémorisation en cascade, mais l'incrémentation successive des doses d'implantation ioniques rend cette structure peu viable. Par conséquent, cette structure est surtout utile pour réaliser un pixel en mode « snapshot ».
II est cependant possible de réaliser de multiples zones de mémorisation en utilisant plusieurs grilles sur le caisson NBC. En effet la couche PIN fixe le potentiel de la surface de la zone de conversion photoélectrique NPD au potentiel zéro. Donc le seul moyen de créer des profils de potentiel est la modulation du dopage, car une grille ne peut polariser le potentiel superficiel en dessous de zéro à cause de l'inversion en surface de la zone dopée N.
La figure 13 montre un mode de réalisation d'une structure d'un pixel à multiples zones de mémorisation, dans laquelle les zones de mémorisation sont commandées par une grille d'un transistor MOS de transfert TXi, avec les niveaux d'énergie correspondants.
Des grilles de transistors de transfert TXi sont disposées en série entre la zone de conversion photoélectrique NPD et le nœud de diffusion flottant FD, et sont électriquement isolée du caisson NBC défini dans le substrat 1. La commande séquentielle de ces grilles de transistors de transfert TXi permet ainsi de transférer pas- à-pas les différentes charges photoélectriques 132, 133, 134 correspondant chacune à la charge accumulée par la zone de conversion photoélectrique pendant des expositions séquentielles, de façon similaire à l'opération illustrée par les figures 12b à 12d.
On insert ainsi une structure de transfert à multiple grilles au sein d'un pixel avec un couplage avec une zone de transistors CMOS conventionnels. Cette structure de pixel permet de réaliser un capteur d'image à très forte cadence vidéo en stockant les images au sein de chaque pixel avant de sortir ces images. Une cadence de plus d'un million d'image par seconde est possible, très utile dans l'observation des phénomènes rapides.
La lecture d'image sur la diffusion flottante est la même que pour un pixel à quatre transistors classique. Un homme de l'art peut concevoir une circuiterie adéquate à partir des connaissances techniques disponibles publiquement. Un rapport de recherche par R Gao et al, intitulé "CMOS Pixels with Storage of Multiple Charges: ISIS" a été présenté à la réunion du Deutsches Elektronen-Synchrotron (DES Y) Physics Research Committee (PRC) de novembre 2009. Ce document décrit une structure classique CCD à trois phases réalisée en CMOS, et donne tous détails nécessaires à la réalisation d'une telle circuiterie de contrôle.
Les figures 14a à 14i illustrent différentes étapes d'un premier procédé de fabrication d'une structure de pixel actif selon le premier mode de réalisation.
A partir d'une situation initiale, correspondant à la figure 14a, dans laquelle une tranche WF (ou wafer selon la terminologie anlo-saxonne) de silicium de type P, supporte une couche épitaxiée EPI type P, ladite couche épitaxiée EPI présentant par exemple d'une épaisseur comprise entre 3 et 10 μπι en fonction de la taille de pixel et de la réponse spectrale souhaitée. La résistivité électrique de la tranche WF est plus faible que celle de la couche épitaxiée EPI. Par exemple, la résistivité électrique de la tranche WF est de 0,01 Q.cm, tandis que celle de la couche épitaxiée EPI est comprise entre 8 et 20 Q.cm.
On forme ensuite des ilôts d'isolation sous la forme de structures d'isolement latéral par tranchées peu profondes STI (pour l'anglais shallow trench isolation), conformément à un procédé CMOS standard, ainsi qu'illustré par la figure 14b. Cette isolation sert également à isoler électriquement du substrat les composants disposés à la surface de celui-ci, et notamment la ou les grilles de transistors de transfert TX.
Les caissons d'isolement de type P, désigné par PW pour P-Well sur la figure 14c, et de type N habituellement appelé N-Well (non visible sur la figure 14c) pour les transistors conventionnels, sont réalisés conformément à un procédé CMOS standard, par exemple par implantation et masquage à l'aide d'un masque PR, comme représenté sur la figure 14c.
L'étape suivante est l'implantation du caisson BC par un dopage de type N dans le substrat, comme représenté sur la figure 14d. Par exemple, il peut s'agir d'une implantation en As à 70 keV avec une dose de 2χ 1012xcm"2.
Les grilles de transistors MOS sont ensuite formées en polysilicium sur la surface électriquement isolée du substrat, comme représenté sur la figure 14e.
La zone de conversion photoélectrique NPD est ensuite formée par un dopage de type N dans le substrat, de sorte que le caisson NBC couvre l'étendue de la zone de conversion photoélectrique NPD. Le dopage de type N de la zone de conversion photoélectrique NPD étant supérieur au dopage de type N du caisson. Par exemple, il peut s'agir d'une implantation en As à 70 Kev avec une dose de 4.5 >< 1012xcm"2. Cette étape correspond à la figure 14f.
Les drains et les sources de transistors MOS dans le substrat sont ensuite formés, comme représenté sur la figure 14g, et le ou les nœuds de diffusion flottant FD sont ensuite formés.
La zone surfacique PIN fortement dopée P est ensuite formée au niveau de la zone de conversion photoélectrique NPD, comme représenté sur la figure 14h. Les zones de mémorisation éventuelles comme dans la figure 12a sont aussi recouvertes d'une zone surfacique PIN fortement dopée P. La zone surfacique PIN est formée en fin de procédé afin de limiter sa diffusion par traitement thermique, pour obtenir une zone fine. L'implantation de la zone surfacique PIN doit être très en surface et de forte dose. On peut par exemple utiliser des ions BF2 à 10 keV avec une dose de 2χ 1013xcm"2.
Enfin, les étapes connues de fabrication d'une telle structure, c'est-à-dire notamment l'interconnexion par métallisation, la formation de plots de connexion, et la passivation, aboutissent à la structure de pixel actif de la figure 14i. Ce procédé de fabrication est indicatif et peut être adapté par l'homme de l'art. Les doses de dopage peuvent être calculées en fonction de chaque conception, en fonction de la taille de pixel et en fonction des tensions de polarisation. Certaines étapes sont connues en ce sens qu'elles appartiennent à tout procédé de fabrication CMOS, tandis que d'autres étapes sont spécifiquement mises en œuvre dans le cadre de l'invention. Notamment, l'implantation du caisson NBC, de la zone surfacique PIN et de la zone de conversion photoélectrique NPD sont spécifiques à l'invention, et nécessitent un masque pour l'implantation du caisson NBC et un autre pour l'implantation de la zone surfacique PIN et de la zone de conversion photoélectrique NPD.
Par la mise en œuvre des valeurs données en exemple, on obtient une structure offrant un potentiel maximal de 1 V dans la zone de conversion photoélectrique NPD à la déplétion complète et un potentiel minimal de 0.5V sous la grille du transistor de transfert TX. La tension de polarisation de la grille du transistor de transfert TX est entre -0.5V (potentiel bas pour l'intégration) et 4V (potentiel haut pour le transfert). Ces valeurs sont purement indicatives. Le document « Estimâtes for Scaling of Pinned Photodiodes » présenté par Alex Krymski et Konstantin Feklistov dans « 2005 IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors » donne une méthode pratique pour évaluer les doses et énergies pour les implantations du caisson NBC, de la zone de conversion photoélectrique NPD et de la zone surfacique PIN.
Le transistor d'initialisation Tl peut être un transistor NMOS conventionnel. Il est préférable de choisir un transistor d'initialisation Tl à tension de seuil faible afin de conserver la tension sur le nœud de diffusion flottant FD après la désactivation de ce transistor.
Un second mode de réalisation va maintenant être décrit. Ce second mode de réalisation peut reprendre de nombreuses caractéristiques techniques exposées dans le cadre du premier mode de réalisation, et seules les différences entre les deux modes de réalisation sont décrites ci-après. Dans ce second mode de réalisation, la formation de la zone de conversion photoélectrique NPD et la formation au moins partielle de la zone surfacique PIN formant couche de passivation sont réalisées avant la fabrication des transistors CMOS.
Ainsi, alors que dans le premier mode de réalisation, les jonctions de la photodiode ne peuvent être formées que par le même traitement thermique que les transistors CMOS, le second mode de réalisation permet d'isoler la réalisation de la photodiode de celle du transistor de transfert. On obtient alors une plus grande souplesse dans la conception du processus de fabrication mais aussi une meilleure qualité photoélectrique de la photodiode.
En outre, l'implantation des zones dopées constituant la photodiode PPD endommage généralement la structure cristalline du substrat dans lequel s'effectue l'implantation. Un recuit thermique de longue durée, par exemple plusieurs minutes, pour corriger ces dommages, devient alors possible, avant la formation des transistors CMOS.
Ce second mode de réalisation permet de placer la formation principale de la photodiode PPD avant les étapes de fabrication des transistors CMOS, et ainsi relaxe considérablement les contraintes du budget thermique entre les besoins de la photodiode PPD et ceux des transistors CMOS.
Les figures 15a et 15b illustrent des exemples de structure de pixel selon le second mode de réalisation.
De même que dans le premier mode de réalisation, la structure du pixel actif de type CMOS comprend :
- un substrat semi-conducteur de type P,
- au moins une zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique PIN de dopage de type P,
- au moins un nœud de diffusion flottant FD défini par un dopage de type N dans le substrat,
- au moins un circuit de lecture pour lire une variation de tension sur le nœud de diffusion flottant FD induite par les charges transférées
- au moins un transistor de transfert TX de type MOS, la grille dudit transistor de transfert TX étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis ladite zone de conversion photoélectrique NPD vers ledit nœud de diffusion flottant FD.
Ce second mode de réalisation se caractérise par un chevauchement entre la grille du transistor de transfert TX et la photodiode PPD constituée par la zone de conversion photoélectrique NPD et la zone surfacique PIN de dopage de type P. Ainsi, la grille du transistor de transfert TX recouvre partiellement ladite zone surfacique PIN de dopage de type P, et la zone de conversion photoélectrique NPD s'étend sous ladite grille dudit transistor de transfert TX au moins jusqu'à l'extrémité de la zone surfacique PIN de dopage de type P recouverte par ladite grille de transistor de transfert TX.
De préférence, la zone surfacique de dopage PIN de type P s'étend sous la grille dudit transistor de transfert TX jusqu'à l'extrémité de ladite zone de conversion photoélectrique NPD du côté de ladite grille de transistor de transfert TX.
Egalement de préférence, la zone surfacique PIN de dopage de type P s'étend sous la grille dudit transistor de transfert TX laisse libre une partie de surface de ladite zone de conversion photoélectrique NPD du côté de ladite grille de transistor de transfert TX.
Ainsi qu'expliqué précédemment, on peut associer à la structure selon ce second mode les caractéristiques techniques exposées plus haut dans le cadre du premier mode de réalisation.
Par exemple, on peut prévoir un caisson NBC défini par un dopage du type N dans le substrat, le caisson NBC étant en contact avec le nœud de diffusion flottant FD et avec la zone de conversion photoélectrique NPD, et couvrant au moins une partie de l'étendue de ladite zone de conversion photoélectrique NPD, pour assurer un transfert de charges dans le volume du caisson NBC. Les structures illustrées par les figures 15a et 15b présentent d'ailleurs un tel caisson NBC. Le caisson NBC couvre de préférence toute l'étendue de ladite zone de conversion photoélectrique NPD.
Dans ce cas, de préférence, le dopage de type N du caisson NBC et le dopage de type N de la zone de conversion photoélectrique NPD est inférieur au dopage de type N du nœud de diffusion flottant FD, et le dopage de type N du caisson NBC est inférieur au dopage de type N de la zone de conversion photoélectrique NPD.
De préférence également, les profils de potentiel électrique de la zone de conversion photoélectrique NPD et du caisson NBC au niveau du transistor de transfert TX présentent des pics de potentiel électrique à la même profondeur du substrat.
De même, on peut prévoir de doter la structure d'au moins une zone de mémorisation dans le caisson NBC entre la zone de conversion photoélectrique NPD et le nœud diffusion flottant FD, qui peut être définie par un dopage de type N (NMEM) dans le caisson NBC avec une zone surfacique dopée P entre deux transistors de transfert TXl, TX2, comme dans la figure 12a. De préférence, le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du nœud de diffusion flottant FD.
Les figures 16a à 16j illustrent différentes étapes d'un procédé de fabrication d'une structure de pixel actif selon le deuxième mode de réalisation de l'invention. Ce procédé reprend la plupart des étapes du procédé de fabrication d'une structure de pixel actif selon le premier mode de réalisation de la structure de pixel, à l'exception notable du fait que le dopage sélectif servant à former la zone de conversion photoélectrique NPD et celui servant à zone surfacique PIN de dopage de type P sont réalisés avant la formation de la grille du transistor de transfert TX.
Ainsi, à partir d'une situation initiale, correspondant à la figure 16a, dans laquelle une tranche WF (ou wafer selon la terminologie anlo-saxonne) de silicium de type P, supporte une couche épitaxiée EPI type P, ladite couche épitaxiée EPI présentant par exemple d'une épaisseur comprise entre 3 et 10 μπι en fonction de la taille de pixel et de la réponse spectrale souhaitée. La résistivité électrique de la tranche WF est plus faible que celle de la couche épitaxiée EPI. Par exemple, la résistivité électrique de la tranche WF est de 0,01 Q.cm, tandis que celle de la couche épitaxiée EPI est comprise entre 8 et 20 Ω. cm.
On forme ensuite des ilôts d'isolation sous la forme de structures d'isolement latéral par tranchées peu profondes STI (pour l'anglais shallow trench isolation), conformément à un procédé CMOS standard, ainsi qu'illustré par la figure 16b. Cette isolation sert également à isoler électriquement du substrat les composants disposés à la surface de celui-ci, et notamment la ou les grilles de transistors de transfert TX.
Les caissons d'isolement de type P, désigné par PW pour P-Well sur la figure
16c, et de type N habituellement appelé N-Well (non visible sur la figure 16c) pour les transistors conventionnels, sont réalisés conformément à un procédé CMOS standard, par exemple par implantation et masquage à l'aide d'un masque PR, comme représenté sur la figure 16c.
La formation du caisson NBC est optionnelle mais fait partie du mode de réalisation préféré. L'étape suivante est dans ce cas la formation du caisson NBC par un dopage de type N dans le substrat, comme représenté sur la figure 16d. Par exemple, il peut s'agir d'une implantation en As à 70 keV avec une dose de 2χ 1012xcm"2.
On forme ensuite la zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat, et une zone surfacique de dopage de type P PIN au niveau de ladite zone de conversion photoélectrique NPD.
Par exemple, la zone de conversion photoélectrique NPD est formée par une opération de dopage sélectif de type N dans le substrat, de sorte que le caisson NBC, s'il a été formé, couvre l'étendue de la zone de conversion photoélectrique NPD. Le dopage de type N de la zone de conversion photoélectrique NPD est supérieur au dopage de type N du caisson NBC. Par exemple, il peut s'agir d'une implantation en As à 70 Kev avec une dose de 4.5 >< 1012xcm"2. On peut également utiliser des ions phosphore. L'énergie d'implantation est choisie pour que la zone de conversion photoélectrique NPD soit majoritairement en profondeur. Cette étape correspond à la figure 16e.
La zone surfacique PIN fortement dopée P est ensuite formée au niveau de la zone de conversion photoélectrique NPD, comme représenté sur la figure 16f. Les zones de mémorisation éventuelles comme dans la figure 12a sont aussi recouvertes d'une zone surfacique PIN fortement dopée P. L'implantation de la zone surfacique PIN doit être très en surface et de forte dose. On peut par exemple utiliser des ions BF2 à 10 keV avec une dose de 2>< 1013xcm"2. On peut prévoir de ne réaliser que partiellement la formation de la zone surfacique PIN, et de la compléter en fin de procédé après un recuit thermique, afin de limiter une diffusion trop étendue par le traitement thermique et d'obtenir ainsi une zone fine.
Il est possible d'utiliser avantageusement le même masque de fabrication pour former successivement la zone de conversion photoélectrique (NPD) et la zone surfacique PIN fortement dopée P. Avantageusement, on procède à une étape de double implantation.
La formation au-préalable de la zone surfacique PIN avant la formation de la grille du transistor de transfert TX permet un chevauchement entre la photodiode et ladite grille de transistor de transfert TX sans créer des problèmes d'alignement qui peuvent engendrer des barrières ou bien des poches de rétention pendant le transfert de charge via ce transistor de transfert. En effet, la zone surfacique PIN de dopage de type P fait écran à l'effet électrique de la grille de transistor de transfert TX sur la partie recouverte de la photodiode. Ainsi, le transistor de transfert conserve un fonctionnement satisfaisant malgré le chevauchement entre la photodiode et la grille du transistor de transfert TX.
Les zones surfaciques de dopage de type P PIN et de la zone de conversion photoélectrique NPD peuvent être parfaitement alignées pour éviter l'apparition d'une poche énergétique. Ainsi, à l'issue de l'étape de formation de la zone de conversion photoélectrique NPD et de la zone surfacique de dopage de type P PIN, la zone surfacique de dopage de type P s'étend jusqu'à l'extrémité de la zone de conversion photoélectrique NPD du côté destiné à recevoir la grille de transistor de transfert TX.
On peut également prévoir que la zone surfacique de dopage de type P laisse libre une partie de la surface de ladite zone de conversion photoélectrique NPD du côté destiné à recevoir la grille de transistor de transfert TX, et qu'ensuite la grille du transistor de transfert TX recouvre la surface laissée libre de ladite zone de conversion photoélectrique NPD.
Afin de décaler les dopages en utilisant le même masque, les angles d'incidence respectifs α,β des directions d'implantation 3, 4 de la zone de conversion photoélectrique NPD et de la zone surfacique de dopage de type P PIN, respectivement, dans le substrat par rapport à la normale à la surface du substrat peuvent être différents, comme illustré par les figures 16e et 16f, respectivement, de sorte que la zone surfacique PIN de dopage de type P laisse libre une partie de surface de la zone de conversion photoélectrique NPD du côté destiné à recevoir la grille de transistor de transfert TX. Les angles d'incidence respectifs α, β des directions d'implantation 3, 4 de la zone de conversion photoélectrique NPD et de la zone surfacique de dopage de type P PIN dans le substrat peuvent également avoir des signes différents.
On procède ensuite à un premier traitement thermique de la photodiode, avant la formation des transistors. Ce traitement peut être rapide (RTA) ou plus long en fonction des profils de dopage recherché. En effet, un long recuit homogénéise la concentration de dopants dans les zones dopées de la photodiode, de sorte qu'on peut alors améliorer la qualité de la photodiode par rapport à un budget thermique restreint par la présence des transistors. Le premier traitement thermique correspond à un premier budget thermique, qui peut être plus élevé qu'un traitement thermique utilisé conventionnellement pour activer les dopants de transistors CMOS. Les grilles de transistors MOS sont ensuite formées en polysilicium sur la surface électriquement isolée du substrat comme dans la figure 16g. La grille de transistor de transfert TX de type MOS recouvre la surface laissée libre de la zone de conversion photoélectrique PD et recouvre partiellement ladite zone surfacique de dopage de type P PIN.
Au moins un nœud de diffusion flottant FD est formé par un dopage de type N dans le substrat et s'étend jusqu'à la grille du transistor de transfert TX.
Les drains et les sources de transistors MOS dans le substrat sont ensuite formés comme représenté sur la figure 16h.
Une implantation supplémentaire de dopage de type P est ensuite réalisée comme dans la figure 16i pour étendre ladite zone surfacique PIN de dopage de type P jusqu'au caisson d'isolement PW de type P implanté dans le substrat. Un second traitement thermique, typiquement du type RTA est ensuite mis en œuvre, dans le cadre de la formation conventionnel des transistors. Ce second traitement thermique correspond à un second budget thermique, dissocié du premier budget thermique.
L'indépendance des traitements thermiques respectivement relatifs aux photodiodes et aux transistors, ainsi que de leurs budgets thermiques associés, permet une grande flexibilité dans la conduite de ces traitements thermiques, et donc dans la fabrication de la matrice de photodiode.
Enfin, les étapes connues de fabrication d'une telle structure, c'est-à-dire notamment l'interconnexion par métallisation, la formation de plots de connexion, et la passivation, aboutissent à la structure de pixel actif de la figure 16j.
Ce procédé de fabrication est indicatif et peut être adapté par l'homme de l'art. Les doses de dopage peuvent être calculées en fonction de chaque conception, en fonction de la taille de pixel et en fonction des tensions de polarisation. Certaines étapes sont connues en ce sens qu'elles appartiennent à tout procédé de fabrication CMOS, tandis que d'autres étapes sont spécifiquement mises en œuvre dans le cadre de l'invention.

Claims

Revendications
1. Structure d'un pixel actif de type CMOS comprenant :
- un substrat semi-conducteur de type P,
- au moins une zone de conversion photoélectrique (NPD) définie par un dopage de type N dans le substrat accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique de dopage de type P (PIN),
- au moins un nœud de diffusion flottant (FD) défini par un dopage de type N dans le substrat,
- au moins un circuit de lecture pour lire une variation de tension sur le nœud de diffusion flottant (FD) induite par les charges transférées
- au moins un transistor de transfert (TX) de type MOS, la grille dudit transistor de transfert (TX) étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis ladite zone de conversion photoélectrique (NPD) vers ledit nœud de diffusion flottant (FD),
caractérisée en ce que
- la grille dudit transistor de transfert (TX) recouvre partiellement ladite zone surfacique de dopage de type P (PIN), et
- ladite zone de conversion photoélectrique (NPD) s'étend sous ladite grille dudit transistor de transfert (TX) au moins jusqu'à l'extrémité de la zone surfacique de dopage de type P (PIN) recouverte par ladite grille de transistor de transfert (TX).
2. Structure selon la revendication 1 dans laquelle ladite zone surfacique de dopage de type P (PIN) s'étend sous la grille dudit transistor de transfert (TX) jusqu'à l'extrémité de ladite zone de conversion photoélectrique (NPD) du côté de ladite grille de transistor de transfert (TX).
3. Structure selon la revendication 1, dans laquelle ladite zone surfacique de dopage de type P (PIN) s' étendant sous la grille dudit transistor de transfert (TX) laisse libre une partie de surface de ladite zone de conversion photoélectrique (NPD) du côté de ladite grille de transistor de transfert (TX).
4. Structure selon une de revendications 1 à 3 comprenant un caisson (NBC) défini par un dopage du type N dans le substrat, le caisson (NBC) étant en contact avec le nœud de diffusion flottant (FD) et avec la zone de conversion photoélectrique (NPD), et couvrant au moins une partie de l'étendue de ladite zone de conversion photoélectrique (NPD), pour assurer un transfert de charges dans le volume du caisson (NBC).
5. Structure selon la revendication précédente, dans laquelle le dopage de type N du caisson (NBC) et le dopage de type N de la zone de conversion photoélectrique (NPD) est inférieur au dopage de type N du nœud de diffusion flottant (FD), et le dopage de type N du caisson (NBC) est inférieur au dopage de type N de la zone de conversion photoélectrique (NPD).
6. Structure selon l'une des revendications précédentes, dans laquelle les profils de potentiel électrique de la zone de conversion photoélectrique (NPD) et du caisson
(NBC) au niveau du transistor de transfert (TX) présentent des pics de potentiel électrique à la même profondeur du substrat.
7. Structure selon l'une des revendications précédentes, dans lequel le caisson (NBC) couvre toute l'étendue de ladite zone de conversion photoélectrique (NPD).
8. Structure selon l'une des revendications précédentes, comprenant en outre au moins une zone de mémorisation dans le caisson (NBC) entre la zone de conversion photoélectrique (NPD) et le nœud diffusion flottant (FD).
9. Structure selon la revendication précédente, dans laquelle un cache optique (MO) masque ladite au moins une zone de mémorisation.
10. Structure selon l'une quelconque des revendications 8 ou 9, dans laquelle au moins une zone de mémorisation est définie par un dopage de type N (NMEM) dans le caisson
(NBC) avec une zone surfacique dopée P entre deux transistors de transfert (TX1, TX2).
11. Structure selon la revendication précédente, dans laquelle le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique (NPD) et inférieur au dopage de type N du nœud de diffusion flottant (FD).
12. Structure selon la revendication 8, dans laquelle au moins une zone de mémorisation est commandée par une grille d'un transistor MOS.
13. Capteur d'images comprenant un ensemble organisé de structures de pixel actif de type CMOS selon l'une des revendications précédentes.
14. Procédé de fabrication d'une structure de pixel actif de type CMOS selon l'une des revendications 1 à 12, caractérisé en ce qu'il comprend au moins les étapes suivantes: a) implantation de caissons d'isolement de type P (PW) dans le substrat, b) formation d'une zone de conversion photoélectrique (NPD) définie par un dopage de type N dans le substrat, et formation d'une zone surfacique de dopage de type P (PIN) au niveau de ladite zone de conversion photoélectrique (NPD) , c) formation de la grille d'au moins un transistor de transfert (TX) de type MOS recouvrant partiellement ladite zone surfacique de dopage de type P (PIN), d) formation d'un nœud de diffusion flottant (FD) défini par un dopage de type N dans le substrat, s' étendant jusqu'à la grille dudit transistor de transfert (TX) de type MOS.
15. Procédé de fabrication selon la revendication 14, dans lequel à l'issue de l'étape b), la zone surfacique de dopage de type P (PIN) s'étend jusqu'à l'extrémité de la zone de conversion photoélectrique (NPD) du côté destiné à recevoir la grille de transistor de transfert (TX).
16. Procédé de fabrication selon la revendication 14, dans lequel à l'issue de l'étape b), la zone surfacique de dopage de type P (PIN) laisse libre une partie de la surface de ladite zone de conversion photoélectrique (NPD) du côté destiné à recevoir la grille de transistor de transfert (TX), et à l'issue de l'étape e), la grille dudit transistor de transfert (TX) recouvre la surface laissée libre de ladite zone de conversion photoélectrique ( PD).
17. Procédé de fabrication d'une structure de pixel actif de type CMOS selon l'une des revendications 14 à 16, dans lequel à la suite de l'étape a) et avant l'étape b) un caisson
(NBC) défini par un dopage de type N dans le substrat est implanté de sorte que le nœud de diffusion flottant (FD) formé à l'étape d) soit en contact avec ledit caisson (NBC).
18. Procédé de fabrication d'une structure de pixel actif de type CMOS selon la revendication précédente, dans lequel dans l'étape b) la zone de conversion photoélectrique (NPD) est au moins partiellement formée dans le caisson (NBC), le dopage de type N pour former ladite zone de conversion photoélectrique (NPD) étant supérieur au dopage de type N formant le caisson (NBC).
19. Procédé de fabrication d'une structure de pixel actif de type CMOS selon une des revendications 14 à 18 dans lequel à la suite de l'étape b) et avant l'étape c), on procède à un traitement thermique.
20. Procédé de fabrication d'une structure de pixel actif de type CMOS selon une des revendications 14 à 19 dans lequel à la suite de l'étape d) une opération de dopage supplémentaire de type P est effectuée pour étendre ladite zone surfacique de dopage de type P (PIN) jusqu'au caisson d'isolement de type P (PW) implanté dans le substrat.
21. Procédé de fabrication d'une structure de pixel actif de type CMOS selon la revendication 14 dans lequel les angles d'incidence respectifs (α,β) des directions d'implantation de ladite zone surfacique de dopage de type P (PIN) et de ladite zone de conversion photoélectrique (NPD) dans le substrat par rapport à la normale à la surface dudit substrat sont différents de sorte que la zone surfacique de dopage de type P (PIN) laisse libre une partie de surface de ladite zone de conversion photoélectrique (NPD) du côté destiné à recevoir la grille de transistor de transfert (TX).
22. Procédé de fabrication d'une structure de pixel actif de type CMOS selon la revendication précédente, dans lequel les angles d'incidence respectifs (α,β) des directions d'implantation de la zone surfacique de dopage de type P (PIN) et la zone de conversion photoélectrique (NPD) dans le substrat ont des signes différents par rapport à la normale à la surface dudit substrat.
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