JP2695824B2

JP2695824B2 - 固体撮像素子

Info

Publication number: JP2695824B2
Application number: JP63069372A
Authority: JP
Inventors: 俊文尾崎; 紀雄小池
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: JPH01243462A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、固体撮像装置に係り、特に高感度，低スメ
アを実現するのに好適な固体撮像装置に関するものであ
る。

〔従来の技術〕従来、２次元固体撮像装置の代表的な一種としてMOS
型固体撮像装置が知られている（M.Aoki et al:アイエ
スエスシーシー・ダイジエスト・オブ・テクニカル・ペ
ーパーズ、p26,Fed.13、1980）。上記従来技術は第10図
に示すような回路構成によつている。第10図において、
１は２次元状に配置されて光電変換を行う光電変換素子
（ホトダイオード）、２は各行を選択する垂直走査回
路、３は垂直走査回路２からの選択信号を各垂直スイツ
チに導く垂直ゲート線、４は垂直走査回路２からの選択
信号により開閉する垂直スイツチ、５は各行の選択を行
う水平走査回路、６は水平走査回路５からの選択信号に
より開閉する水平スイツチ、７は素子外部に設けられた
増幅回路、８は垂直信号線、９は水平信号線である。上
記回路はつぎの動作を行う。まず、水平ブランキング期
間中に、垂直走査回路２により選択された行の垂直ゲー
ト線３の電圧が高くなり、垂直スイツチ４が開き、信号
電荷がホストダイオード１から垂直信号線８に送られ
る。その後、水平走査期間においては、水平走査回路５
が動作し水平スイツチ６が順次開閉し、信号電荷は順次
水平信号線９を経て素子外部の増幅回路７により増幅さ
れ出力される。

〔発明が解決しようとする課題〕

上記MOS型固体撮像素子は、水平スイツチ６が開閉す
る際に水平スイツチ６の熱雑音により発生するKTC雑
音、ならびに、高速の水平走査に伴い必要となる外部広
帯域増幅器７の雑音の２点についての配慮がされていな
い。その結果、雑音が大きく、信号対雑音比（以下S/N
比という）が低いという問題があつた。さらに、一水平
走査期間中に光の漏れ込み等により垂直信号線８内に発
生する余剰電荷によるスメア現象に対しての考慮がなさ
れておらず、高照度撮像時、即ち、明るい被写体を写し
たときに再生画の上下に白く尾を引いたような輝線が発
生し、画質を著しく劣化するという問題があつた。

これに対して、垂直信号線８ごとに垂直信号線８の電
位を検知し、増幅する増幅回路と、垂直信号線をリセツ
トするリセツトスイツチを備え、リセツト後の空の垂直
信号線８の電位と、信号がある場合の垂直信号線８の電
位との差を検知し真の信号成分だけを出力する手段（以
下相関２重サンプリング回路という）を設けることによ
り、低雑音化と低スメア化を図つた固体撮像素子を、本
願発明者等は提案している（特開昭62-128123号）。第1
1図から第13図はこの種の固体撮像素子の一例の動作を
説明する図である。以下これを図に従つて説明する。

第11図は、固体撮像素子の実施例の回路構成図を示
す。図中１〜6,8及び９は第10図のものと同一のもので
ある。71は各垂直信号線の電位を検知増幅するための前
置増幅回路、72は前置増幅回路71を高利得領域に設定す
るための自己バイアススイツチ、74はカツプリング容
量、73は帰還容量、75はクランプスイツチ、12はユニイ
テイゲインバツフアアンプ、13〜17はオフセツトをキヤ
ンセルしたユニイテイゲインバツフア（Y.A.HAOUE et a
l:アイ・イーイー・イー・ジヤーナル・オブ・ソリツド
ステイト・サーキツトVol.SC-14,pp.961-969,Dec.1979
（IEEE J.Solid-State Circuits,Vol.SC-14 pp.961-96
9,Dec.1979））を構成しており、13はメモリ容量、14は
メモリ容量13への信号書き込み用サンプルホールドスイ
ツチ、15は信号読み出しスイツチ、16はオフセツトキヤ
ンセルのためのスイツチ、17は出力バツフアアンプ、1
8,19は各アンプの電源線ならびにグランド線である。端
子OUT1,OUT2は出力端子で端子Ｖ_Vにはユニイテイゲイン
バツフアアンプの動作に必要なバイアス電圧が端子Ｖ_D,
V_Sにはアンプの電源電圧とグランド電圧がかかる。また
第12図は第11図の素子を駆動するためのパルスタイミン
グを示している。S1〜S5は第11図の各端子にかかる電圧
である。なお、本実施例は、各スイツチがＮチヤネルの
場合であり、Ｐチヤネルの場合はクロツク信号の極性を
反転したものとすれば良い。さらに、第13図は第11図の
破線で囲まれた光電変換部の一部BB′の断面図と、光電
変換部以外の走査回路部の一部AA′の断面図を示す。図
中、21はｐ^-型基板、22はｐ型ウエル、23はｎ型ウエ
ル、24はｎ⁺拡散層、25はｐ⁺拡散層、26はゲートポリシ
リコン、27はホトダイオードｎ^-拡散層、28はホトダイ
オードｐ⁺拡散層、29はフイールド拡散層、30はフイー
ルド酸化膜、31は層間絶縁膜、32−１はアンプ電源アル
ミ配線、32−２はアンプグランド第１層アルミ配線、32
−３は垂直信号線アルミ配線、33は層間絶縁膜、34は遮
光用第２層アルミ配線、35は保護膜である。以下、本実
施例の動作を説明する。

水平ブランキング期間に入ると、まず、信号電荷がな
く、スメア電荷だけがある時の各行の直流出力電圧をユ
ニイテイゲインバツフアのメモリ容量13−１に読み出
す。S1,S2,S3,S5の電位が高くなり、スイツチ72,75,14
−1,16が開く。このとき、垂直信号線８はリセツトされ
るとともに、前置増幅器71は高利得領域にバイアスされ
る。また、ユニイテイゲインバツフアアンプ12の入力端
子はバイアス電圧Ｖ_Vにリセツトされる。更に、出力バ
ツフアアンプ17の入力端子電圧は、出力バツフアアンプ
17のオフセツト電圧になる（第12図のｔ₁）。つぎにス
イツチ72が閉じ、前置増幅器71が活性化される。この
時、kTC雑音により垂直信号線はＶ_hだけゆらぐが、スイ
ツチ75が開いているためにバツフアアンプ12以降にはこ
の雑音は伝わらない（第12図のｔ₂）。この後スイツチ7
5が閉じユニイテイゲインバツフアアンプ12が活性化さ
れ、この時刻以降の垂直信号線８の電位変動が前置増幅
器71とカツプリング容量74、ユニイテイゲインバツフア
12を介して、メモリ容量13−１に伝達される（第12図の
ｔ₃）。この後、Ｔ_S1だけ時間が経過した後、スイツチ1
4−１が閉じ、信号電荷がなく、スメア電荷だけがある
時のバツフアアンプ12の直流出力電圧がメモリ容量13−
１の片側の電極に保持されることになる（第12図の
ｔ₄）。同様にして、信号電荷とスメア電荷のある時の
直流出力電圧をユニイテイゲインバツフアのメモリ容量
13−２に読み出す。すなわち、スイツチ72,75,14−２が
開いて垂直信号線８およびバツフアアンプ12の入力端が
リセツトされる。その後、スイツチ72,75が順に閉じた
後、垂直走査回路２により選択されたある垂直ゲート線
３の電位が高くなり、垂直スイツチ４が開き、ホトダイ
オードより垂直信号線８に信号電荷が送られる。スイツ
チ75が閉じてから時間Ｔ_S2を経過したのちスイツチ14−
２が閉じ、信号電荷とスメア電荷のある時のユニイテイ
ゲインバツフアアンプ12の直流出力電圧が、メモリ容量
13−２の片側の電極に保持されることになる。この後
に、スイツチ16が閉じ、メモリ容量13−１並びに13−２
のもう片側の電極には出力バツフアアンプ17のオフセツ
ト電圧が保持されることになる。

水平走査期間に入ると、各メモリ容量に保持されたユ
ニイテイゲインバツフアアンプ12の信号とスメア電荷の
ある時と信号がなくスメア電荷だけがある時の直流出力
が順に読み出される。すなわち、水平走査回路により、
ある列が（ｎ列とする）選択されると、ｎ列の水平スイ
ツチ６−２と読み出しスイツチ15−２が開き、端子OUT2
にはｎ列のメモリ容量13−２に保持されたｎ列の信号の
ある時のバツフアアンプ12の直流出力電圧が表わされ
る。また、同時に、ｎ＋１列の水平スイツチ６−１と読
み出しスイツチ15−１も開き、端子OUT1にはｎ＋１列の
メモリ容量13−１に保持されたｎ＋１列の信号電荷のな
い時のバツフアアンプ12の直流出力電圧が表わされる。
そこで、端子OUT1の出力電圧を１クロツク分遅延させ、
端子OUT2の出力電圧との差をとると、スメア電荷による
垂直信号線の電位変動へ混入しない、真の信号成分を得
ることができる。

本実施例によれば、垂直信号線８ごとに相関２重サン
プリング回路を設けることにより、従来のMOS型固体撮
像素子の一つの主雑音源であるkTC雑音の混入しない信
号出力を得ることができる。また、増幅回路を垂直信号
線８ごとに設けることにより、増幅回路の動作に必要な
帯域を従来素子の増幅回路に必要とされた帯域より低く
でき、従来素子のもう一つの主雑音源である増幅器の雑
音を大幅に低減できる。この結果、高S/N化を図ること
ができる。さらに、信号に混入する余剰電荷の発生時間
は自己バイアススイツチ72が閉じてから、サンプルホー
ルドスイツチ14が閉じるまでの時間となり、従来の一水
平走査期間に対し、大幅に低減でき、かつ、スメア電荷
による垂直信号線の電位変動と、スメア電荷と信号電荷
による垂直信号線の電位変動を独立に読みだし、その差
をとることによりスメアの混合しない真の信号を得てい
るので、低スメア化が可能となつている。

ところで上記固体撮像素子においては、以下の３点に
ついての考慮がなされていない。以下、各点について説
明する。

第１に第３図に示す様に、上記固体撮像素子において
は従来のMOS型素子と同様光電変換部と走査回路部の同
一極性を持つトランジスタは同一ｐウエル22内に形成さ
れる。ところで、固体撮像素子の多画素化、高性能化
は、走査回路部に微細な寸法を持つMOSトランジスタを
使用し集積度を上げることにより実現される。集積回路
技術が従つている比例縮小則によれば、寸法が1/kに小
さくなるとMOSトランジスタの形成される基板不純物濃
度（上記固体撮像素子においてはウエル濃度）はｋ倍に
なる。以上の結果、上記固体撮像素子では高性能多画素
化をめざし微細なMOSトランジスタを用いると、走査回
路部とともに光電変換部のウエル濃度も上昇する。この
ウエル濃度の上昇により、ホトダイオードの周りに形成
される空乏層幅はに小さくなる、この結果、光電変換効率すなわち、光感
度の低下が生じる。

すなわち、微細化技術の使用は集積度向上には有効で
あるが、高感度の劣化を伴い高S/Nを達成できないとい
う問題が生じる。なお、ここで述べた問題点は走査回路
部と光電変換部が同一不純物濃度層内に形成されたMOS
型,CCD型を問わず、従来の固体撮像素子一般に共通す
る。

第２に、上記固体撮像素子では横一列の信号を一括し
てメモリ容量に読み出す際、水平方向の全アンプが動作
する。この時、各アンプの動作電流は、第11図矢印で示
す様に端子Ｖ_Dより電源線18を経て各アンプを流れグラ
ンド線19を経て端子Ｖ_Sに流れ込む。この結果、電源線
およびグランド線においては大きな電圧降下が起き、水
平ジエージングひいてはアンプの誤動作という問題が生
じる。なお、この電源線とグランド線における電圧降下
という問題はアナログ信号を扱うMOS型集積回路一般に
共通である。

第３に、従来の固体撮像素子と同様に第13図に示すよ
うに光電変換部はｐ型不純物層に形成されている。この
結果、以下の２点の問題が生じる。第１に垂直信号線を
形成する第１層アルミ配線に接続される拡散層24はｎ⁺
不純物層，垂直スイツチはｎチヤネルMOSトランジスタ
となつている。また、一般のｎチヤネルMOSトランジス
タと同じく、素子分離領域は、厚いフイールド酸化膜30
とその直下の高濃度のフイールドｐ⁺拡散層29により形
成される。このため、拡散層24とフイールドｐ⁺拡散層2
9の間（図示Ｘ）に、単位面積当たりの容量値の大きい
ｎ⁺−ｐ⁺接合が形成され、この部分の容量値は全垂直信
号線容量の20〜30％以上を占めている。一方、本願発明
者等の解析によれば、上記固体撮像素子のランダム雑音
は、垂直信号線容量Ｃ_Vに対してＣ_V ^1/2〜Ｖ_V ^3/4の依存
性を示す。すなわち、光電変換部をｐ型不純物層に形成
したために、垂直信号線容量が大きくなり、ランダム雑
音が大きくなりS/N比が小さいという問題が発生してい
る。第２に、信号電荷となるのは、ｐ型不純物層中の少
数キヤリアである電子である。このために、拡散長が長
く、発生したキヤリアが隣接するホトダイオードにも混
入し、解像度が劣化するという問題がある。特に、高精
細素子の様に画素ピツチが小さくなる場合にはこの問題
は重要となる。なお、以上２つの問題点は、MOS型撮像
素子一般に共通する課題である。

本発明の目的は、以下の３点である。第１にMOS型,CC
D型問わず一般の撮像素子において高集積かつ高性能の
走査回路と他界高感度を持つ光電変換部を合せ持つ撮像
素子を実現する。第２に、増幅器を内蔵するアナログ集
積回路、特に固体撮像素子において電源線、グランド線
における電圧降下を防ぎ、増幅器の誤動作をなくす。第
３に、MOS型撮像素子において垂直信号線容量を小さく
することによりランダム雑音を低減し、高S/N化を図
り、かつ、高解像度特性を達成する。

〔課題を解決するための手段〕

上記第１の目的は、走査回路部を高濃度不純物層内
に、光電変換部を低濃度不純物層内に形成することによ
り達成される。また、上記第２の目的は、増幅器の電源
線もしくはグランド線を半導体基板と素子内で接続する
ことにより、達成される。さらに、上記第３の目的は、
光電変換部をｎ型不純物層内に形成することにより、達
成される。

〔作用〕

第１に、走査回路を比例縮小則に従い高濃度不純物層
中に形成することにより、微細MOSトランジスタを使用
し、走査回路を高集積高性能とすることができる。一
方、光感変換部を低濃度不純物層中に形成することによ
り、ホトダイオード周辺の空乏層を伸ばすことができ、
光感度を向上することができる。これにより、高集積高
性能を持つ走査回路と、高い光感度を持つ光電変換部を
合せ持つ固体撮像素子を実現できる。

第２に、アンプの電源線あるいはグランド線を半導体
基板と素子内で接続することにより、アンプ動作電流は
半導体表面に配置された配線層ではなく基板より、裏面
に流れる。各アンプの動作電流は小さく、かつ、裏面ま
での基板の持つ抵抗も小さいために、各アンプの電源線
もしくはグランド線までの電圧降下は小さく、アンプの
誤動作を防ぐことができる。

第３に、光電変換部をｎ型不純物層内に形成すること
により、まず光電変換部に形成されるトランジスタをｐ
チヤネルとすることができる。これにより、フイールド
部に高濃度の拡散層を設けることなく、素子分離が可能
となり、垂直信号線容量を小さくし、ランダム雑音を低
減できる。さらに、信号電荷を拡散長の短いホールとで
き、高解像度特性を得ることができる。

〔実施例〕

以下、第１の本発明の一実施例を第１図により説明す
る。第１図において、21〜35は第13図と同じである。本
実施例では、走査回路部（Ａ−Ａ′部）は、ｎチヤネル
MOSトランジスタとｐチヤネルMOSトランジスタで構成さ
れるcMOS構造になっている。各トランジスタはｐ基板21
より濃度の高いｐ型ウエル22とｎ型ウエル23内に形成さ
れている。一方、光電変換部（Ｂ−Ｂ′部）は、濃度の
低いｐ^-基板21内に形成されている。本実施例によれ
ば、走査回路部は高濃度不純物層内に形成されるので微
細トランジスタを用い、高集積化を容易に図ることがで
き、光電変換部は低濃度基板上に形成されるので高い光
感度を得ることができる。また、本実施例では、光電変
換部に特別な不純物を形成する必要がないので、工程数
も従来と全く同様にできるという利点も有している。

なお、本実施例では基板がｐ型の場合を述べたがｎ型
の場合も各不純物層の極性を逆にすれば全く同様であ
る。

さらに、走査回路部がcMOS構造の場合を述べたが、nM
OSだけで構成される場合でも、pMOSだけで構成される場
合でも本発明の効果に変わりはない。

また、光電変換部に基板より濃度が高く、かつ走査回
路部より低濃度の基板と同型不純物層からなるウエル層
を形成してもよい。この様な素子構造を具体化した実施
例を第２図に示す。第２図（ａ）において、ａは基板21
の上部に設けた基板と同型かつ基板より不純物濃度の濃
い不純物層である。この層はｐ型不純物の拡散によつて
形成してもよいし、或いは基板21の上部にエピタキシヤ
ル成長によつて形成するようにしてもよい。また、22,2
3は各々不純物層ａより濃度の高いＰウエル,Nウエルで
ある。ここで、各不純物層の深さは必要とする分光感度
特性，耐圧等の観点から所望の値に選べばよく、Ｗ_PD＝
Ｗ_SC,W_PD＞Ｗ_SC、或いはＷ_PD＜Ｗ_SCなど如何なる関係に
設定してもよい。

第２図（ｂ）においてｂは基板深部で発生した電荷が
光電変換領域に入込み、スメア，暗電流，解像度の劣化
などが発生するのを防止するために設けた不純物層であ
る。この埋込み層は基板と同型かつ埋込み基板より不純
物濃度が高い層であり、本層より深部で発生した電荷は
本層と基板の作る電位障壁によつて本層より上部に拡散
することはできなくなる。本層の深さも必要とする分光
感度特性等から所望の値に選べばよく、Ｗ_PDＷ_SC,W_PD
＜Ｗ_SCなど如何なる関係に設定してもよい。また、本層
は光電変換領域だけでなく走査回路領域まで拡散し素子
全体に渡つて設けるようにしても支障はない。

つぎに、第１の本発明の他の実施例を第３図により説
明する。22〜35は第13図と同じである。41はｎ型基板、
42はｐ^-ウエルである。本実施例では、光電変換部（Ｂ
−Ｂ′部）は基板とは逆極性を持ち、かつ走査回路部よ
り濃度の低いウエル内に形成される。本実施例によれ
ば、高集積な走査回路と高い光感度を持つ撮像素子を実
現できる。

なお、基板がｐ型の場合も各不純物層の極性を逆にす
れば全く同様である。

さらに、走査回路はnMOSだけあるいはpMOSだけでもよ
い。

なお、以上の第１の本発明の実施例はMOS型の場合を
述べたがCCD型撮像素子にも適用できることは言うまで
もない。

第４図に、第２の本発明の実施例を示す。図中、21〜
35は第13図と同じである。本実施例では、走査回路部の
ｐ型ウエル22内に形成されるnMOSトランジスタのソース
に接続されたアンプグランド線44は基板コンタクトｐ⁺
層43を介しｐ型ウエル22p^-型基板21に接続される。この
コンタクトは水平方向に並んだ各アンプごとに設けられ
る。電源線32−１よりアンプを構成する各トランジスタ
を貫通して流れる電流はアンプグランド線44基板コンタ
クトｐ⁺層43,p型ウエルを経てｐ^-基板に流れ裏面に到達
する（図中矢印で示す）。基板コンタクトｐ⁺層から裏
面までの抵抗は小さく、かつ流れる電流もアンプ一段分
であるので、この間の電圧降下は無視できるほど小さ
い。したがつて、本実施例によれば、グランド線におけ
る電圧降下を防ぎ、アンプの誤動作を防ぐことができ
る。また、グランド線44を水平方向に走らせる必要がな
くなり、素子の高集積化にも有効である。

なお、本実施例においては、ｐ基板の場合を述べた
が、ｎ基板の場合は、基板電圧が素子の中で最大となる
ので、アンプ電源線と基板を接続すればよい。

第５図に、第２の本発明の他の実施例を示す。図中、
21〜35は第13図と、43,44は第４図と同じである。アン
プ電源線32−１は、スルーホール45を介して、走査回路
部の誤動作を防ぐために設けられた遮光用第２層アルミ
配線に接続される。この結果、本実施例では面積の増加
なく電源線の幅を広げることができ、電源線における電
圧降下も防ぐことができる。

なお、グランド線でも同様な効果が得られることは言
うまでもない。

また、第２の本発明は、固体撮像素子に限らず、アン
プを有するアナログ信号を扱う集積回路一般に適用でき
る。

第６図に、第３の本発明の実施例を示す。図中、25,2
6,30〜33,35は第13図と同じで51はｎ^-基板、52はホトダ
イオードｐ^-拡散層、53はホトダイオードｎ⁺拡散層であ
る。光電変換部はｎ型不純物層内に形成されているた
め、素子分離領域に高濃度不純物層を形成する必要がな
い。この結果、本実施例では、垂直信号線32−３に接続
されるｐ⁺拡散層間には両側が高濃度の接合が形成され
ることがなく、垂直信号線容量を小さくでき、ランダム
雑音を低減できる。さらに、信号電荷は、ｎ基板中の少
数キヤリアであるホールとなり、電子に比し拡散長が短
いために、高い解像度特性を得ることができる。

なお、ｎ⁺拡散層53はなくてもよい、ｐ^-拡散層52の下
部に形成されてもよいし、拡散層52は高濃度層であつて
もよい。

第７図に、第３の本発明の他の実施例を示す。図中、
25,26,30,31,33,35は第13図と同じで、51〜53は第６図
と同じで、55は、垂直信号線第２層アルミ配線54とｐ⁺
拡散層25とのコンタクトを取るための第１層アルミ配線
である。本実施例によれば、垂直信号線に第２層アルミ
配線を用いることにより、配線と基板間の絶縁層の厚さ
ｄを厚くでき、垂直信号線容量を小さくし、さらに、ラ
ンダム雑音を低減できる。

さて、第６図並びに第７図の実施例で示した上部に基
板と同極性の高濃度層を有した基板と逆極性の低濃度拡
散層により構成されたホトダイオード構造は、暗電流が
低く、信号読み出し時に空乏化するためにリセツト雑音
が発生しないというすぐれた特性を持つている。しか
し、CCD型素子では低濃度拡散層が読み出しポリシリコ
ンゲート下に入る部分にポテンシヤルの井戸が発生し残
像の原因となる。これに対して本発明で述べた構造の特
に読み出しゲートのホトダイオードとは逆の部分（以
下、読み出し部）に信号電荷と同極性の多数キヤリアが
存在している場合には、読み出しゲートのオン時電位を
読み出し部電位より低くすることにより、この問題を解
決できる。以下、第８図により説明する。第８図（ａ）
は、第７図と同じ光電変換部の断面図、同図（ｂ）
（ｃ）（ｄ）はそれぞれ信号電荷蓄積時，信号読み出し
時，信号読み出し終了時の各部の信号電荷（ホール）に
対する電位を示す図である。図中Ｑ_S,Q_hは信号電荷と残
留電荷を示す。以下、動作を説明する。信号電荷蓄積時
には、ホトダイオードには残留電荷Ｑ_nと信号電荷Ｑ_Sが
蓄積され、垂直信号線には信号電荷と同極性の多数キヤ
リヤが存在している（第８図（ａ））。信号読み出し時
には、読み出しゲートオン時電圧が垂直信号線電位より
高くなり、残留電荷Ｑ_nは、同図（ａ）のＹに示す低濃
度拡散層52が読み出しゲート下に入つた部分に形成され
るポテンシヤル井戸に入り、信号電荷Ｑ_Sは大きな容量
を持つ垂直信号線内に広がる（第８図（ｂ））。つい
で、読み出しゲートがオフすると、ポテンシヤル井戸内
の残留電荷Ｑ_nだけが再びホトダイオードに戻る（第８
図（ｃ））。２次元固体撮像素子においては、以下の動
作がくり返されるが、残像の原因となるポテンシヤル井
戸内に存在する残留電荷Ｑ_nは、常にホトダイオードと
ポテンシヤル井戸間を往復するだけで、何ら素子外部に
読み出されることはない。従つて、従来CCD型素子で問
題となつた残留は発生することはない。なお、本実施例
で述べた効果は、キヤリヤの極性によれず適用できる。
また、ホトダイオード上部に基板と同極性の高濃度層を
有していなくてもよい。さらに、読み出し部が垂直信号
線でなくても、信号と同極性の多数キヤリアが存在して
いればよい。

第９図に第３の本発明の別の実施例を示す。本例は、
各画素ごとに増幅器を持つ固体撮像素子（安藤ほか:198
6年テレビジヨン学会全国大会予稿集pp51-pp52）に本発
明を適用した例である。図中、25,30,31,33,35は第11図
と同じ、51はｎ^-基板、25−１はｐ⁺ホトダイオード拡散
層、26−２は増幅器ドライバトランジスタゲートポリシ
リコン、26−３はリセツトトランジスタゲートポリシリ
コンである。本実施例においては増幅器ドライバトラン
ジスタがpMOSで構成されているために、nMOSトランジス
タに比し1/f雑音が小さく低雑音化が図れる。なお、本
実施例は、各図ごとに設けられた増幅器の具体的形態に
よらずドライバトランジスタがpMOSであれば適用でき
る。

なお、第３の本発明はMOS型、画素増幅型素子ばかり
でなく、CCD型素子に適用することに解像度向上を図る
ことができる。

〔発明の効果〕

第１の本発明によれば、走査回路部を高集積化し、か
つ、光電変換部における光感度を高くすることができる
ので、多画素かつ高感度な固体撮像素子を実現できる。
第２の本発明によれば、アンプの電源線あるいはグラン
ド線における電圧降下を小さくできるので、素子に内蔵
されたアンプの誤動作を防ぐことができる。第３の本発
明によれば、垂直信号線容量を小さくし、かつ、拡散長
の短いホールを信号電荷として使えるので、低ランダム
雑音、かつ、高解像度な撮像素子を実現できる。

【図面の簡単な説明】

第１図は第１の本発明の一実施例の走査回路部と光電変
換部の断面構造を示す図、第２図及び第３図は本第１の
本発明の他の実施例の走査回路部と光電変換部の断面構
造を示す図、第４図は第２の本発明の一実施例の走査回
路部の断面構造を示す図、第５図は第２の本発明の他の
実施例の走査回路部の断面構造を示す図、第６図は第３
の本発明の一実施例の光電変換部の断面構造を示す図、
第７図及び第９図は本第３の発明の他の実施例の光電変
換部の断面構造を示す図、第８図は光電変換部の断面構
造と残留の発生しない駆動法を説明するための電位分布
を示す図、第10図及び第11図は従来のMOS型固体撮像素
子の回路構成を示す図、第12図は第10図の素子の駆動パ
ルスのタイミングチヤートを示す図、第13図は第９図の
素子のＡ−Ａ′Ｂ−Ｂ′の断面図である。 21……ｐ^-基板、22……ｐ型ウエル、23……ｎ型ウエ
ル、24……ｎ⁺拡散層、25……ｐ⁺拡散層、26……ゲート
ポリシリコン、27……ホトダイオードｎ^-拡散層、28…
…ホトダイオードｐ₊拡散層、29……フイールドｐ⁺拡散
層、30……フイールド酸化膜、31……層間絶縁膜、32−
１……アンプ電源第一層アルミ配線、32−２……アンプ
グランド第一層アルミ配線、32−３……垂直信号線第一
層アルミ配線、33……層間絶縁膜、34……遮光用第２層
アルミ配線、35……保護膜、41……ｎ型基板、42……ｐ
^-ウエル、43……基板コンタクトｐ⁺層、44……アンプグ
ランド配線、45……スルーホール、51……ｎ^-型基板、5
2……ホトダイオードｐ^-拡散層、53……ホトダイオード
ｎ⁺拡散層、54……垂直信号線第２層アルミ配線、55…
…コンタクト用第１層アルミ配線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−43857（ＪＰ，Ａ) 特開昭60−46177（ＪＰ，Ａ) 特開昭62−185471（ＪＰ，Ａ) 特開昭61−214464（ＪＰ，Ａ) 特開昭58−15280（ＪＰ，Ａ) 特開昭58−107671（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】光電変換手段を有する固体撮像素子におい
て、上記光電変換手段と同一の半導体基板上に形成され
たMOSトランジスタを有し、該MOSトランジスタはゲート
電極、および該ゲート電極を挾んだ位置に配置された同
一導電型の第１の層および第２の層を有しており、上記
第１の層は信号電荷を蓄積する層であり、かつ上記ゲー
ト電極と一部で重なっており、上記第２の層の不純物濃
度は上記第１の層のそれより高く、かつ、上記MOSトラ
ンジスタは、上記ゲート電極の電位がオンの時は上記ゲ
ート電極、上記第１の層および上記第２の層の電位の関
係が、上記ゲート電極の電位＜上記第２の層の電位＜上記第１
の層の電位となって、上記第１の層の残留電荷が上記ゲート電極と
上記第１の層との重なり部に形成されるポテンシャルの
井戸中に流れ込むように動作し、上記ゲート電極の電位
がオフの時は上記ゲート電極、上記第１の層および上記
第２の層の電位の関係が、上記第２の層の電位＜上記第１の層の電位＜上記ゲート
電極の電位となって、上記ポテンシャルの井戸中の残留電荷が上記
第１の層へ戻るように動作することを特徴とする固体撮
像素子。