DE69712080T2 - Herstellungsverfahren für eine halbleitervorrichtung - Google Patents

Herstellungsverfahren für eine halbleitervorrichtung

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Description

    Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich im allgemeinen auf ein Verfahren zum Herstellen einer Halbleitereinrichtung unter Verwendung eines Fluor enthaltenden Kohlenstofffilms.
  • Stand der Technik
  • Die US 5,442,237 beschreibt eine Halbleitereinrichtung, die ein fluoriertes Polymer als Dieelektrikum mit niedriger Dielektrizitätskonstante verwendet. Die JP 61-099332 beschreibt ein Plasmaätzvefahren zum Entfernen eines Ablagerungsfilms durch Durchführen einer Plasmabehandlung mit Sauerstoff.
  • Um eine hohe Integration einer Halbleitereinrichtung zu erreichen, hat sich ergeben, Vorrichtungen, wie das Herunterskalieren eines Musters und das Vielfachschichten eines Schaltkreises vorzusehen. Eine dieser Vorrichtungen ist eine Technik zum Mehrfachschichten von Verbindungsschichten. Um eine Mehrfachschichtmetallisierungsstruktur vorzusehen, werden eine Anzahl n von Verbindungsschichten und eine Anzahl (n+1) Verbindungsschichten miteinander durch eine leitende Schicht verbunden, und ein dünner Film, der als Zwischenschicht-Isolierfilm bezeichnet wird, wird in einem Gebiet außer der leitenden Schicht gebildet.
  • Ein typischer Zwischenschicht-Isolierfilm ist ein SiO&sub2; Film. In den vergangenen Jahren wurde es erforderlich, um den Betrieb einer Vorrichtung zu beschleunigen, die relative dielektrische Konstante des Zwischenschicht-Isolierfilms zu verringern, und das Material des Zwischenschicht-Isolierfilms wurde untersucht. Das heißt, die relative Dielektrizitätskonstante von SiO&sub2; ist etwa 4, und es wurde sorgfältig untersucht, Materialien einzusetzen, die eine kleinere relative Dielektrizitätskonstante als SiO&sub2; haben. Als eines dieser Materialien wurde untersucht, SiOF in der Praxis einzusetzen, das eine relative Dielektrizitätskonstante von 3,5 hat. Der Erfinder hat von einem Fluor enthaltenden Kohlenstofffilm erfahren (beispielsweise einem Fluorocarbonfilm), der eine noch kleinere relative Dielektrizitätskonstante hat.
  • Nebenbei bemerkt, hat der Fluor enthaltende Kohlenstofffilm viele unbekannte Faktoren, und ein Verfahren zum Erzeugen des Fluor enthaltenden Kohlenstofffilms selbst wurde untersucht. Beispielsweise kann bei einem herkömmlichen Ätzvorgang der Fluor enthaltende Kohlenstofffilm nicht mit einem CF Gas geätzt werden, wie mit CF&sub4;, das als Ätzgas für einen SiO&sub2; Film verwendet wird, da der zu ätzende Film selbst ein CF Material ist. Somit kann das herkömmliche Verfahren nicht direkt auf den Fluor enthaltenden Kohlenstofffilm angewendet werden. Wenn auch der Fluor enthaltende Kohlenstofffilm passend als Zwischenschicht-Isolierfilm ist, sind dennoch viele Probleme vorhanden, um einen Zwischenschicht- Isolierfilm aus einem Fluor enthaltenden Kohlenstofffilm in die Praxis umzusetzen.
  • Es ist daher eine Hauptaufgabe der vorliegenden Erfindung, Probleme in einem Ätzvorgang zu eliminieren und es zu ermöglichen, einen Fluor enthaltenden Kohlenstofffilm zu ätzen, damit ein Zwischenschicht-Isolierfilm eines Fluor enthaltenden Kohlenstofffilms in die Praxis umgesetzt werden kann.
  • Die WO 96/19826 beschreibt das Ablagern eines Isolierfilms auf einem zu behandelnden Objekt; das Ausbilden eines Musters eines Resistfilms auf dem Isolierfilm; und das Entfernen des Resistfilms, wobei der Isolierfilm durch ein Oxidplasma geätzt wird.
  • Beschreibung der Erfindung
  • Die vorliegende Erfindung wird in Anspruch 1 unten beschrieben, bevorzugte oder optionale Merkmale sind in den abhängigen Ansprüchen angegeben.
  • Insbesondere kann die Erfindung die folgenden Schritte umfassen. Wenn ein vorbestimmter ausgesparter Bereich auf dem Isolierfilm durch Ätzen gebildet wird, kann der Resistfilm auf dem Isolierfilm verbleiben. Die Ätzrate des Fluor enthaltenden Kohlenstofffilms, der durch das Oxidplasma geätzt wird, kann gleich der Ätzrate des Resistfilms sein, der durch das Oxidplasma geätzt wird.
  • Optional umfasst die Erfindung das Ablagern eines Schutzmantels auf dem Isolierfilm, der gegenüber einem Sauerstoffplasma resistent ist; das Bilden eines Musters, oder eines Resistfilms auf dem Schutzmantel; das Ätzen des Schutzmantels, um den Schutzmantel zu entfernen, der so freigelegt wird, dass er dem Muster des Resistfilms entspricht; und das Entfernen des Resistfilms, wobei der Fluor enthaltende Kohlenstofffilm durch ein Sauerstoffplasma geätzt wird. In diesem Fall kann der Schutzmantel ein Isolierfilm oder ein leitender Film sein.
  • Optional umfasst die vorliegende Erfindung das Ablagern eines Titannitridfilms auf dem Isolierfilm; das Ausbilden eins Musters eines Resistfilms über dem Isolierfilm; das Ätzen des Titannitridfilms, der so freigelegt wird, dass er dem Muster des Resistfilms entspricht, um den Titannitridfilm zu entfernen; und das Entfernen des Resistfilms, wobei der Fluor enthaltende Kohlenstofffilm durch ein Sauerstoffplasma geätzt wird.
  • Wenn eine Metallschicht unter dem Fluor enthaltenden Kohlenstofffilm gebildet wird, kann in den oben beschriebenen Fällen Oxid auf der Metallschicht vorzugsweise durch Argonplasma entfernt werden, nachdem der Fluor enthaltenden Kohlenstofffilm geätzt ist, so dass die Metallschicht freigelegt ist.
  • Kurze Beschreibung der Zeichnungen
  • Fig. 1 ist ein schematisches Diagramm, das einen Teil einer Halbleitereinrichtung zeigt, die durch ein Verfahren gemäß der vorliegenden Erfindung hergestellt wird;
  • Fig. 2 ist ein schematisches Diagramm;
  • Fig. 3 ist ein schematisches Diagramm, das eine andere bevorzugte Ausführungsform eines Verfahrens gemäß der vorliegenden Erfindung zeigt;
  • Fig. 4 ist ein schematisches Diagramm, das ein Verfahren zeigt, das mit einem Verfahren gemäß der vorliegenden Erfindung verglichen wird;
  • Fig. 5 ist ein Längsquerschnitt eines Beispiels eines Plasmabehandlungssystems zum Durchführen eines Verfahrens gemäß der vorliegenden Erfindung.
  • Fig. 6 ist ein schematisches Diagramm, das ein anderes Beispiel zeigt;
  • Fig. 7 ist ein schematisches Diagramm, das ein anderes Beispiel zeigt; und
  • Fig. 8 ist eine charakteristisches Diagramm, das die Ätzcharakteristika eines CF Films zeigt.
  • Bester Weg zum Ausführen der Erfindung
  • Wenn auch bevorzugte Ausführungsformen der vorliegenden Erfindung durch ein Verfahren zum Ätzen eines Fluor enthaltenden Kohlenstofffilms (beispielsweise eines Fluorkohlenstofffilms) (der untenstehend als ein "CF Film" bezeichnet wird) charakterisiert sind, wird ein Beispiel der Struktur einer Halbleitereinrichtung, die durch Verwenden eines Verfahrens gemäß der vorliegenden Erfindung hergestellt wird, in Fig. 1(a) und 1(b) gezeigt. Referenzziffer 1 bezeichnet ein Silikonsubstrat und Referenzziffer 11 bezeichnet einen BPSG Film (einen Film, der durch Dotieren von P und B in SiO&sub2; erhalten wird). Referenzziffer 12 ist ein n-Typ Halbleitergebiet und 13 bezeichnet eine Elektrode aus beispielsweise W (Tungsten), die in ein Durchgangsloch des BPSG Films 11 eingebettet ist. Dies entspricht einem Teil eines Hauptteils eines Schaltkreises. Auf dem Hauptteil des Schaltkreises wird eine Verbindungsschicht 15 aus beispielsweise Aluminium als eine Mehrfachschicht gebildet. Die untere Verbindungsschicht 15 ist mit einer oberen Verbindungsschicht 15 (nicht gezeigt) durch eine leitende Schicht 17 aus beispielsweise W verbunden, die in ein Durchgangsloch eingebettet ist, das in einem Zwischenschicht- Isolierfilm 16 geformt ist.
  • Um eine solche Halbleitereinrichtung herzustellen, wird ein Verfahren zum Ätzen des Zwischenschichtfilms unten beschrieben. Fig. 2(a) zeigt den Zustand, in dem z. B. eine Anzahl n von Zwischenverbindungsschichten aus Aluminium gebildet ist. Wie es in Fig. 2(b) gezeigt ist, wird ein erster Zwischenschicht-Isolierfilm 16 aus einem CF Film auf einem Isolierfilm 14 gebildet. Der CF Film kann durch das Plasma CVD Verfahren (Chemical Vapor Diposition) abgelagert werden, wobei beispielsweise ein CF Gas und ein CH Gas als dünne Filmablagerungsgase verwendet werden. Beispielsweise wird ein CF Film mit einer Dicke von z. B. 0,7 um mit D&sub4;F&sub8; Gas und C&sub2;H&sub4; Gas durch ein ECR (Elektronen Cyclotron Resonanz) Plasmabehandlungssystem abgelagert, das auch als ein Ätzsystem dient und später beschrieben wird.
  • Dann wird, wie es in Fig. 2(c) gezeigt ist, ein Resistfilm 18 mit einem vorbestimmten Muster auf der Oberfläche des CF Films (des Zwischenschichtfilms 16) gebildet. Dieser Resistfilm wird durch Aufbringen einer Resistlösung auf die Oberfläche des Wafers unter beispielsweise Verwendung des Spinn-Beschichtungsverfahrens gebildet, und durch anschließendes Durchführen von Freilegungs- und Entwicklungsvorgängen. Die Materialien des Resists umfassen organische Materialien, wie Azid-Verbindungen, Polyvinylphenole, Metacrylsäure-Verbindungen, Novolackharze und Polysterenharze.
  • Danach wird die Oberfläche des Wafers mit O&sub2; Plasma (Sauerstoffplasma) bestrahlt, um den CF Film zu ätzen. Wenn das O&sub2; Plasma auf den CF Film trifft, schneidet eine aktive Spezies von O&sub2; CF-Verbindungen und CE-Verbindungen auf, so dass sie als CO oder CO&sub2; scattern, und F scattert als F&sub2; usw.. Somit wird der CF Film chemisch mit dem O&sub2; Plasma geätzt.
  • Dass der Resistfilm 18 aus organischem Material ist, wird, Nebenbei bemerkt, der Resistfilm 18 ebenfalls chemisch mit dem O&sub2; Plasma geätzt. Daher finden das Ätzen des CF Films und das Entfernen des Resistfilms 18 während des Ätzvorgangs gleichzeitig statt. Wenn jedoch das Ätzen von der Oberfläche des CF Films in die Aluminium-Zwischenverbindungsschicht 15 fertig ist, bevor der gesamte Resistfilm 18 durch Ätzen entfernt ist, wird ein vorbestimmtes Durchgangsloch 19 gebildet, wie es in Fig. 2(d) gezeigt ist. Um dies zu erreichen, können die Rate zum Entfernen des Resistfilms 18 durch das Ätzen und die Ätzrate des CF Films vorher festgelegt werden, um die Dicke des Resistfilms 18 festzulegen.
  • Wenn die Rate zum Entfernen des Resistfilms 18 durch das Ätzen gleich der Ätzrate des CF Films ist, wird die Oberfläche des CF Films geebnet. Um die Oberfläche des Zwischenschicht-Isolierfilms nach dem Entfernen des Resistfilms 18 zu ebnen, wird im allgemeinen ein mechanischer Poliervorgang mit der Bezeichnung CMP durchgeführt. Im obenstehenden Fall ist jedoch ein Vorteil dahingehend vorhanden, dass es nicht nötig ist, das CMP Verfahren durchzuführen. Wenn die Rate zum Entfernen des Resistfilms durch das Ätzen sich von der Ätzrate des CF Films unterscheidet, soll verhindert werden, dass der gesamte Resistfilm 18 entfernt ist, bevor ein vorbestimmtes Loch gebildet ist (bevor die Oberfläche von Aluminium geätzt wird). Wenn der Resistfilm 18 verbleibt, wenn das Loch gebildet ist, kann der Resistfilm entfernt werden und das Loch gebildet werden, ohne die Dicke des CF Films zu verändern, indem die Ätzendzeit des Resistfilms 18 auf der Basis von z. B. der Emissionsmenge von Co und CO&sub2; erfasst wird.
  • Bei der vorliegenden Erfindung wird der CF Film mit O&sub2; Gas und einem Silangas geätzt, wie SiH&sub4; oder Si&sub2;H&sub5; Gas, wie es in Fig. 3 gezeigt ist. Fig. 3 zeigt ein Zustand eines solchen Ätzens. Gleichzeitig mit dem Ätzen wird ein Schutzmantel 19a aus SiO&sub2; auf der Seitenwand des Lochs 19 durch die Reaktion von SiH&sub4; mit O&sub2; gebildet, und das Ätzen der Seitenwände wird vermieden.
  • Wenn das Ätzen lediglich durch O&sub2; Gas durchgeführt wird, wird die Seitenwand des vertieften Bereichs 19 ebenfalls geätzt, so dass sich der vertiefte Bereich 19 seitlich ausdehnt, wie es in Fig. 4 gezeigt ist. Dieser Zustand wird Bowing genannt. Es wird daher vermutet, dass es schwierig ist, einen vertieften Bereich 19 mit hohem Aspektverhältnis zu ätzen. Gemäß der oben beschriebenen Technik ist es möglich, ein Durchgangsloch zu ätzen, das ein hohes Aspektverhältnis hat. Wenn in diesem Fall das Verhältnis des Silangases zum O&sub2; Gas groß ist, wächst der Schutzmantel übermäßig, so dass er die Gestalt des vertieften Bereichs beeinträchtigt, so dass es erforderlich ist, das Mischungsverhältnis des Silangases in Abhängigkeit von den Ätzbedingungen festzulegen. Dieses Verfahren kann mit einem durchzuführenden Verfahren zum Ausbilden eines Isolierungsschichtfilms oder eines leitenden Films auf der Oberfläche eines CF Films kombiniert werden, was später beschrieben wird.
  • Das Verfahren der vorliegenden Erfindung kann durch ein Plasmabehandlungssystem, das in Fig. 5 gezeigt ist, durchgeführt werden. Dieses System hat ein Vakuumgefäß 2, das aus Aluminium oder ähnlichem gebildet ist. Das Vakuumgefäß 2 umfasst: eine zylindrische Plasmakammer 21, die in einer oberen Position angeordnet ist, um Plasma zu erzeugen; und eine zylindrische Behandlungskammer 22, die unter der Plasmakammer 21 angeordnet ist, so dass sie damit in Verbindung steht und die einen größeren Durchmesser hat als die Plasmakammer 21. Ferner ist das Vakuumgefäß 2 geerdet, so dass es ein Nullpotential hat.
  • Das obere Ende des Vakuumgefäßes 2 ist offen. In diesem Bereich wird ein Durchlassfenster 23 aus einem Material, das Mikrowellen durchlassen kann, z. B. Quarz, luftdicht vorgesehen, so dass der Vakuumzustand im Vakuumgefäß 2 aufrecht erhalten bleibt. Außerhalb des Durchlassfensters 23 ist eine Wellenführung 25 vorgesehen, die mit einem Hochfrequenz-Stromzufuhrteil 24 verbunden ist, das als eine Hochfrequenz-Zufuhreinrichtung zum Erzeugen von Plasma von z. B. 2,45 GHz dient. Die Mikrowelle M, die durch das Hochfrequenz-Stromzufuhrteil 24 erzeugt wird, wird durch die Wellenführung 25 geführt, so dass sie vom Durchlassfenster 23 in die Plasmakammer 21 eingeführt wird. Auf der Seitenwand zum Teilen der Plasmakammer 21 sind Plasmagasdüsen 26, z. B. unter gleichmäßigen Intervallen in seinen Umfangsrichtungen angeordnet.
  • Um den äußeren Rand der Seitenwand zum Teilen der Plasmakammer 21 ist eine Magnetfeld bildende Einrichtung, z. B. eine ringförmige elektromagnetische Hauptspule 27, angeordnet, so dass sie an den äußeren Rand der Seitenwand angrenzt. Unter der dünnen Filmablagerungskammer 22 ist eine ringförmige elektromagnetische Hilfsspule 28 angeordnet. Somit kann ein magnetisches Feld; das sich nach unten von der Plasmakammer 21 zu der Behandlungskammer 22 erstreckt, z. B. ein magnetisches Feld B von 875 Gauss, so gebildet werden, dass es die ECR Plasmabedingungen erfüllt. Ferner können die elektromagnetischen Spulen durch Dauermagnete ersetzt werden.
  • Somit werden die Mikrowelle M mit einer gesteuerten Frequenz und das magnetische Feld B in der Plasmakammer 21 gebildet, so dass das ECR Plasma durch die Wechselwirkung zwischen der Mikrowelle M und den elektromagnetischen Feld B erzeugt wird. Dabei tritt eine Resonanzfunktion in den eingeführten Gasen bei der vorher erwähnten Frequenz auf, so dass ein Plasma mit hoher Dichte gebildet wird. Das bedeutet, dass dieses System ein Elektronencyclotronresonanz-(ECR)-Plasmabehandlungssystem bildet.
  • Der Montagetisch 3 umfasst einen Körper 31 aus z. B. Aluminium und einen Keramikkörper 33, der einen Heizer 32 beinhaltet und der auf dem Körper 31 angeordnet ist. Die Montageoberfläche arbeitet als ein elektrostatisches Futter. Am Körper 31 des Montagetischs 3 ist z. B. ein Hochfrequenz- Stromzufuhrteil 34 zum Aufbringen einer Vorlagespannung angeschlossen, um Ionen in den Wafer zu ziehen. Eine Elektrode für die Vorlagespannung dient auch als z. B. eine Elektrode für das elektrostatische Futter. Am Boden des Vakuumgefäßes 2 ist eine Auslassleitung 35 angeschlossen. Ferner bezeichnet Referenzziffer 30 ein ringförmiges, dünnes Filmdepositionsgas-Zufuhrteil zur Verwendung bei der Ablagerungsbehandlung des dünnen Films.
  • Ein Verfahren zum Ätzen des Wafers 10, der als ein zu behandelndes Objekt dient, unter Verwendung des oben beschriebenen Systems, wird unten beschrieben. Zunächst wird ein (nicht gezeigtes) Absperrventil, das in der Seitenwand des Vakuumgefäßes 2 vorgesehen ist, geöffnet und der Wafer 10 wird von einer Lastarretierkammer (nicht gezeigt) auf den Montagetisch 3 durch einen (nicht gezeigten) Transportarm gebfracht.
  • Nachdem das Absperrventil geschlossen ist, um das Innere des Vakuumgefäßes 2 abzudichten, wird durch die Auslassleitung 35 die innere Luft ausgelassen, um das Innere des Vakuumgefäßes 2 in ein vorbestimmtes Maß an Vakuum zu evakuieren, und O&sub2; Gas wird in die Plasmakammer 21 von der Plasmagasdüse 26 eingeführt, ebenso wie Silangas, z. B. SiH&sub4; Gas, in die Plasmakammer 21 von dem dünnen Filmdepositionsgas-Zufuhrteil 30 eingeführt wird. Dann wird der Druck in dem Vakuumgefäß 2 auf einem vorbestimmten Verfahrensdruck aufrecht erhalten, und eine Vorlagespannung von 13,56 MHz wird auf den Montagetisch 3 auf das Hochfreguenzstromzufuhrteil 34 auf gebracht.
  • Eine Hochfrequenzwelle (Mikrowelle) von 2,45 GHz, die aus dem Plasma erzeugenden Hochfrequenzstromzufuhrteil 24 erzeugt wird, wird in die Wellenführung 25 gebracht, so dass sie den Deckenbereich des Vakuumgefäßes 2 erreicht und durch das Durchlassfenster 23 gelangt, so dass die Mikrowelle M in die Plasmakammer 21 eingeführt wird. In der Plasmakammer 21 wird ein magnetisches Feld B von beispielsweise 875 Gauss, das durch die elektromagnetischen Spulen 27 und 28 erzeugt wird, von oben nach unten aufgebracht. Die Wechselwirkung zwischen dem magnetischen Feld B und der Mikrowelle M erzeugt E (elektrisches Feld) x B (magnetisches Feld), so dass Elektronencycloton-Resonanz hervorgerufen wird, was ein Plasma aus O&sub2; Gas erzeugt und dessen Dichte erhöht.
  • Die Plasmaströmung, die in die Behandlungskammer 22 aus der Plasmaerzeugungskammer 21 geströmt ist, wird in den Wafer 10 durch die Vorlagespannung gezogen, so dass die Oberfläche des Wafers 10 geätzt wird.
  • Der Erfinder verwendete das in Fig. 5 gezeigte Plasmabehandlunssystem, um den Wafer 5 zu erzeugen, auf dem ein CF Film unter Verwendung von C&sub4;F&sub8; Gas und C&sub2;H&sub4; Gas als dünne Filmdepositionsgase und Ar Gas als Plasmagas verwendet werden, so dass ein Muster auf dem CF Film durch einen Resistfilm einer Azidverbindung durch ein Resistbehandlungssystem und ein Freilegungssystem gebildet wird. Unter Verwendung des Plasmabehandlungssystems wurde O&sub2; Gas an den Wafer 10 von der Plasmadüse 26 mit einer Strömungsrate von 100 sccm zugeführt, so dass ein Loch mit einer Breite von 0,3 um und einem Aspektverhältnis von 1 gebildet wird und gleichzeitig der Resistfilm geätzt wird. In diesem Fall war der Verfahrensdruck 0,2 Pa und die Mikrowellenleistung 2500 W. Zusätzlich war die Vorlagespannung 1500 W und die Oberflächentemperatur des Montagetischs 3 270ºC.
  • Das Ätzen wurde bei den gleichen Bedingungen durchgeführt, außer das SiH&sub4; Gas bei 2 sccm zugeführt wurde, so dass ein gutes Loch mit einem Aspektverhältnis von 2 gebildet wurde.
  • Ein anderes Beispiel wird unten beschrieben. Bei dieser bevorzugten Ausführungsform wird ein leitender Film, z. B. TiN (Titannitrid) Film 41, der eine Dicke von beispielsweise 300 Angstrom hat, auf der Oberfläche eines CF Films 4 mit einer Dicke D von z. B. 8000 Angstrom gebildet, wie es in Fig. 6(a) gezeigt ist. Dieser TiN Film 41 kann durch Ar Gas und N&sub2; Gas durch das reaktive Sputtern unter Verwendung von z. B. Ti als Target abgelagert werden.
  • Nachfolgend wird eine Maske auf der Oberfläche des TiN Films 41 durch den Resistfilm 42 gebildet (Fig. 6(b)). Ferner wird das Anschwellen des CF Films in Fig. 6 ausgelassen. Danach wird der TiN Film 41 auf die Oberfläche des CF Films 4 mit einem Plasma von z. B. BCl&sub3; Gas geätzt, wie es in Fig. 6(c) gezeigt ist. Dieses Ätzen kann durch z. B. das oben beschriebene Plasmabehandlungssystem durchgeführt werden. Dann wird die Oberfläche des Wafers mit O&sub2; Plasma bestrahlt, um den CF Film 4 zu ätzen und den Resistfilm 42 durch das Ätzen zu entfernen (Fig. 6(d)).
  • Nachdem der CF Resistfilm 42 entfernt ist, kann der TiN Film 41 als eine Maske wirken, so dass nur ein Gebiet des CF Films entsprechend dem Muster geätzt wird, wie ein vorbestimmtes Durchgangsloch (Fig. 7(a)). Wenn das Ätzen des CF Films fertig ist, so dass die Oberfläche der Verbindungsschicht aus Aluminium freigelegt wird, wird von O&sub2; Gas auf Ar Gas gewechselt, um das Oxid von der Oberfläche der Verbindungsschicht des Aluminiums durch das Sputterätzen unter Verwendung von Ar Ionen zu entfernen (Fig. 7(b)). Danach wird ein Metall 43, wie Tungsten (W), in das Loch eingebettet, so dass eine Verbindungsschicht gebildet wird ebenso wie z. B. eine zweite Verbindungsschicht (Fig. 7(c)). Das Einbetten in das Loch und das Ablagern der Verbindungsschicht kann durch das Sputtern unter Verwendung von Aluminium durchgeführt werden.
  • Durch ein solches Verfahren kann der CF Film geätzt werden, selbst wenn sowohl der Resistfilm als auch der CF Film dem O&sub2; Plasma nicht widerstehen, da der TiN Film 41 als eine sogenannte Hartmaske arbeitet. Da der Resistfilm 42 während des Ätzens des CF Films entfernt wird, wird es zusätzlich erforderlich, ein Verfahren zum Entfernen des Resistfilms 42 durch das O&sub2; Ätzen durchzuführen, was als eine Nachbehandlung dient. Wenn die Tungsten-Schicht und die Aluminiumschicht auf dem CF Film gebildet sind, wirkt der TiN Film 41 als eine Haftschicht, so dass die Metallschichten an dem CF Film haften. Daher hat der Resistfilm 42 keinen schlechten Einfluss, so dass es nicht nötig ist, den Resistfilm 42 zu entfernen. Ferner können unerwünschte Bereiche des TiN Films 41 gleichzeitig zum Ablagern der Verbindungsschicht entfernt werden, d. h. dem Ätzen der Metallschicht.
  • Wenn die Metallschicht auf der Oberfläche des Isolierfilms gebildet wird, wird die Haftschicht ursprünglich benötigt, und TiN wird herkömmlicher Weise als die Haftschicht verwendet. Daher ist das Verfahren, das TiN als Hartmaske verwendet, ein effektives Verfahren, da das Verfahren auch gleichzeitig die Haftschicht bildet. Da TiN eine leitende Schicht ist, kann es zusätzlich als ein Teil der Verbindungsschicht angesehen werden, ohne auf der Seite des Zwischenschicht-Isolierfilms enthalten zu sein, so dass verhindet werden kann, dass die relative dielektrische Konstante des Zwischenschicht-Isolierfilms zunimmt. Selbst wenn die Verbindungsschicht aus Aluminium aufgebrochen wird, wird die Wellenführung durch den TiN Film sichergestellt, der unter der Verbindungsschicht liegt, so dass es möglich ist, eine fehlerhafte Arbeitsweise der Vorrichtung zu verhindern. Der leitende Film kann aus Al, W, Ti, TiW, TiWN und Polysilikon, zusätzlich zu TiN, gefertigt werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann ein Isolierfilm als Hartmaske anstatt des leitenden Films verwendet werden. Das Material des Isolierfilms kann z. B. SiO&sub2;, SiOF oder Si&sub3;N&sub4; sein. In diesem Fall wird bei einem Schritt des Ätzens des Isolierfilms (dem oben beschriebenen Schritt entsprechend Fig. 6(c)) der Isolierfilm mit z. B. Fluorinradikalen, unter Verwendung von CF&sub4; Gas geätzt.
  • Da die Hartmaske ein Teil des Zwischenschicht-Isolierfilms ist, kann der nächste Schritt, z. B. der Schritt des Einbettens von Aluminium und Tungsten, durchgeführt werden, ohne die Hartmaske zu entfernen. Alternativ kann der gesamte Isolierfilm durch beispielsweise Nassätzen unter Verwendung von HF Lösung entfernt werden. Wenn der Isolierfilm als Hartmaske verwendet wird, arbeitet der Isolierfilm als eine Hartmaske, wenn die Dicke davon nicht kleiner als z. B. 100 Angstrom ist. Wenn jedoch die Dicke zu groß ist, wenn der Isolierfilm bei der Vorrichtung verbleibt, ist die relative dielektrische Konstante des Zwischenschicht-Isolierfilms einschließlich des Isolierfilms groß, so dass vermutet wird, dass die Dicke des Isolierfilm vorzugsweise weniger oder gleich etwa einem Drittel der Dicke des CF Films ist.
  • Fig. 8 zeigt die Ergebnisse der Ätzcharakteristika, wenn der CF Film mit O&sub2; Plasma und NF&sub3; Plasma durch das in Fig. 5 gezeigte System geätzt wird. Es ist aus dieser Figur zu entnehmen, dass O&sub2; Plasma für das Ätzen des CF Films effektiv ist.
  • Wie es oben beschrieben wurde, ist es gemäß der vorliegenden Erfindung möglich, ein Musterätzen eines CF Films durchzuführen und einen Zwischenschicht-Isolierfilm aus beispielsweise einem CF Film in die Praxis umzusetzen.

Claims (8)

1. Verfahren zum Herstellen einer Halbleitereinrichtung, umfassend die Schritte:
Ablagern eines Isolierfilms (4, 16) auf einem Fluor enthaltenden Kohlenstofffilm auf einem zu behandelnden Objekt;
Bilden eines Musters aus einem Resistfilm (18, 42) über dem Isolierfilm; und
Erzeugen eines Plasmas aus Behandlungsgas, das ein Sauerstoffplasma erzeugendes Gas enthält, und durch das erzeugte Plasma Entfernen des Resistfilms, wobei in den Fluor enthaltenden Kohlenstofffilm ein Lochmuster geätzt wird, das dem Muster des Resistfilms entspricht;
wobei das Verfahren durch die Schritte gekennzeichnet ist:
Zusetzen eines Siliziumwasserstoff-Verbindungsgases zu dem Behandlungsgas, wobei der Anteil so gewählt wird, dass ein Schutzmantel (194) aus SiO&sub2; auf den Seitenwänden der Löcher in dem Isolierfilm ausgebildet wird, wodurch die Beeinträchtigung der Gestalt der Seitenwände verringert wird.
2. Verfahren zum Erzeugen einer Halbleitereinrichtung nach Anspruch 1, wobei eine verringerte Dicke ungleich Null des Resistfilms auf dem Isolierfilm verbleibt, wenn ein gewünschter ausgesparter Bereich auf dem Isolierfilm durch Ätzen gebildet wird.
3. Verfahren zum Erzeugen einer Halbleitereinrichtung nach Anspruch 1, wobei die Ätzrate des Fluor enthaltenden Kohlenstofffilms, der durch das Oxidplasma geätzt wird, gleich der Ätzrate des Resistfilms ist, der durch das Oxidplasma geätzt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, umfassend die Schritte:
Ablagern eines Schutzmantels, der einem Sauerstoffplasma gegenüber widerstandsfähig ist, auf dem Isolierfilm;
Ausbilden des Resistfilms auf dem Schutzmantel; und
Ätzen des Schutzmantels, wo er durch das Muster des Resistfilms freigelegt ist, um den Schutzmantel zu entfernen; und
Entfernen des Resistfilms, wobei der Fluor enthaltende Kohlenstofffilm durch ein Sauerstoffplasma geätzt wird.
5. Verfahren zum Erzeugen einer Halbleitereinrichtung nach Anspruch 4, wobei der Schutzmantel ein Isolierfilm ist.
6. Verfahren zum Erzeugen einer Halbleitereinrichtung nach Anspruch 4, wobei der Schutzmantel ein leitender Film ist.
7. Verfahren zum Erzeugen einer Halbleitereinrichtung nach Anspruch 4, wobei der Schutzmantel aus Titannitrid ist.
8. Verfahren zum Erzeugen einer Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, wobei eine Metallschicht unter dem Fluor enthaltenden Kohlenstofffilm gebildet wird und, nachdem der Fluor enthaltene Kohlenstofffilm zum Freilegen der Metallschicht geätzt ist, Oxid auf der Metallschicht durch Argonplasma entfernt wird.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464384B1 (ko) * 1997-05-31 2005-02-28 삼성전자주식회사 반도체장치의비아홀형성방법
JP3429171B2 (ja) 1997-11-20 2003-07-22 東京エレクトロン株式会社 プラズマ処理方法及び半導体デバイスの製造方法
JP4260764B2 (ja) * 1999-03-09 2009-04-30 東京エレクトロン株式会社 半導体装置の製造方法
DE60037395T2 (de) 1999-03-09 2008-11-27 Tokyo Electron Ltd. Herstellung eines halbleiter-bauelementes
EP1191582A4 (de) 1999-03-09 2004-09-22 Tokyo Electron Ltd Produktionsmethode für eine halbleiteranordnung
US6465159B1 (en) * 1999-06-28 2002-10-15 Lam Research Corporation Method and apparatus for side wall passivation for organic etch
JP3803523B2 (ja) * 1999-12-28 2006-08-02 株式会社東芝 ドライエッチング方法及び半導体装置の製造方法
JP2001274143A (ja) * 2000-03-28 2001-10-05 Tdk Corp ドライエッチング方法、微細加工方法及びドライエッチング用マスク
JP3770790B2 (ja) * 2000-11-15 2006-04-26 シャープ株式会社 アッシング方法
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6865939B2 (en) * 2002-09-16 2005-03-15 Sandia Naitonal Laboratories Fluorinated silica microchannel surfaces
JP4413556B2 (ja) 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
JP2005123406A (ja) * 2003-10-16 2005-05-12 Tokyo Electron Ltd プラズマエッチング方法。
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
JP4919871B2 (ja) 2007-02-09 2012-04-18 東京エレクトロン株式会社 エッチング方法、半導体装置の製造方法および記憶媒体
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US7838426B2 (en) 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55107781A (en) 1979-02-13 1980-08-19 Fujitsu Ltd Etching method for metal film
JPS6199332A (ja) 1984-10-19 1986-05-17 Fujitsu Ltd プラズマエツチング方法
JPH0697660B2 (ja) 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
JPS6243335A (ja) 1985-08-21 1987-02-25 Arita Seisakusho:Kk 自動車のドアが開く事を表示する装置
JPS63233549A (ja) 1987-03-20 1988-09-29 Nippon Telegr & Teleph Corp <Ntt> 薄膜形成法
JPH033380A (ja) 1989-05-31 1991-01-09 Mitsubishi Electric Corp 気体レーザ装置
JPH04271122A (ja) 1991-02-27 1992-09-28 Fuji Electric Co Ltd プラズマ処理装置
JPH0555575A (ja) * 1991-08-29 1993-03-05 Sharp Corp 半導体装置
JPH05151619A (ja) * 1991-10-01 1993-06-18 Ricoh Co Ltd 光情報記録媒体及び記録方法
US5442237A (en) * 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric
US5417826A (en) 1992-06-15 1995-05-23 Micron Technology, Inc. Removal of carbon-based polymer residues with ozone, useful in the cleaning of plasma reactors
US5489538A (en) * 1992-08-21 1996-02-06 Lsi Logic Corporation Method of die burn-in
JPH06163479A (ja) 1992-11-17 1994-06-10 Sony Corp ドライエッチング方法
JPH06196421A (ja) 1992-12-23 1994-07-15 Sumitomo Metal Ind Ltd プラズマ装置
JPH06264270A (ja) 1993-03-09 1994-09-20 Citizen Watch Co Ltd 硬質カーボン膜のパターニング方法
US5498657A (en) * 1993-08-27 1996-03-12 Asahi Glass Company Ltd. Fluorine-containing polymer composition
JPH083842A (ja) 1994-06-15 1996-01-09 Toyota Autom Loom Works Ltd 織機のモニタ装置
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
JP2748879B2 (ja) 1995-02-23 1998-05-13 日本電気株式会社 フッ素化非晶質炭素膜材料の製造方法
JP2748864B2 (ja) * 1994-09-12 1998-05-13 日本電気株式会社 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマcvd装置
EP0784713A4 (de) 1994-10-11 2000-03-01 Gelest Inc Gleichförmige titanbasisfilme und deren herstellung
WO1996019826A1 (en) 1994-12-20 1996-06-27 National Semiconductor Corporation A method of fabricating integrated circuits using bilayer dielectrics
US5654228A (en) * 1995-03-17 1997-08-05 Motorola VCSEL having a self-aligned heat sink and method of making
US5905517A (en) * 1995-04-12 1999-05-18 Eastman Kodak Company Heater structure and fabrication process for monolithic print heads
US5840455A (en) * 1995-05-24 1998-11-24 Ricoh Company, Ltd. Electrophotographic photoconductor
JP3274324B2 (ja) * 1995-09-01 2002-04-15 株式会社東芝 半導体装置の製造方法
US5733808A (en) * 1996-01-16 1998-03-31 Vanguard International Semiconductor Corporation Method for fabricating a cylindrical capacitor for a semiconductor device
JP2956571B2 (ja) * 1996-03-07 1999-10-04 日本電気株式会社 半導体装置
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
US5854134A (en) * 1997-05-05 1998-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Passivation layer for a metal film to prevent metal corrosion
US6066893A (en) * 1997-09-24 2000-05-23 Texas Instruments Incorporated Contaminant resistant barriers to prevent outgassing

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Publication number Publication date
DE69712080D1 (de) 2002-05-23
WO1998021745A1 (fr) 1998-05-22
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EP0933802A1 (de) 1999-08-04
TW349241B (en) 1999-01-01
US6727182B2 (en) 2004-04-27
EP0933802B1 (de) 2002-04-17
EP0933802A4 (de) 1999-10-27
JP3400918B2 (ja) 2003-04-28
JPH10144676A (ja) 1998-05-29
KR100563610B1 (ko) 2006-06-15
KR19990077239A (ko) 1999-10-25

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