DE69524376T2

DE69524376T2 - Herstellungsverfahren für einen ein eeprom und einen kondensator enthaltenden integrierten schaltungschip

Info

Publication number: DE69524376T2
Application number: DE69524376T
Authority: DE
Inventors: J. Cacharelis; Narasimha Narahari; R. Perry
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1994-08-30
Filing date: 1995-08-29
Publication date: 2002-08-14
Anticipated expiration: 2015-08-30
Also published as: WO1996007203A1; EP0725980B1; KR100355840B1; EP0725980A1; KR960705356A; US5550072A; US5591658A; US5894147A; DE69524376D1

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft die Herstellung eines integrierten Schaltungschips und insbesondere ein Verfahren zum Herstellen eines integrierten Schaltungschips, der CMOS- Vorrichtungen sowie EEPROMs und Kondensatoren enthält.

Hintergrund der Erfindung

Es ist häufig wünschenswert, in einem integrierten Schaltungs-(IC)-Chip einen elektrisch löschbaren, programmierbaren Festspeicher (EEPROM) zu haben. Beispiele sind die 'Smart'-Analog-Chips, die in Antiblockierbremssystemen (ABS) und in Datenkonvertern, welche eine EEPROM-Trimmarchitektur haben, verwendet werden. Solche Chips enthalten typischerweise eine Anzahl von CMOS-Transistoren, sowie Wähltransistoren und Speichertransistoren für die EEPROM-Zellen. Die Speichertransistoren können eine einzelne oder eine doppelte Polysiliziumschicht enthalten.
Ein Problem bei der Herstellung dieser Vorrichtung ist die große Anzahl von zusätzlichen Verfahrensschritten gewesen, insbesondere Maskierschritten, die bei der Herstellung EEPROMs notwendig sind. Ein EEPROM, der mit einer einzigen leitfähigen (Polysilizium)-Schicht hergestellt wird, minimiert die Anzahl der Extraarbeitsschritte, aber diese Lösung geht auf Kosten einer vergrößerten Zellengröße. Die Dichte der Doppel-Polysiliziumschicht-EEPROM-Zellen ist typischerweise größer als die Dichte von Einzel-Polysiliziumschicht EEPROM-Zellen. Zusätzlich ermöglicht die Verwendung von zwei Polysiliziumschichten dem Designer, daß auf dem Chip Interpoly-Kondensatoren enthalten sind. Hochleistungs-Interpoly-Kondensatoren sind insbesondere bei der Herstellung von Datenkonvertern und Präzisionskondensatorschaltungen nützlich.
Ein weiteres Problem rührt von der fortgesetzten Verringerung der Größe der CMOS-Vorrichtungen her. Ein EEPROM wird normalerweise bei einer Spannung von 15 bis 17 V programmiert. Mit einer 2,0 um-CMOS-Technologie sind die Gate-Oxide und Übergänge der CMOS-Vorrichtungen im allgemeinen in der Lage, solchen Spannungen zu widerstehen. Wenn die CMOS-Technik sich dem 1,0 um-Maßstab nähert, können die CMOS-Transistoren jedoch nicht den relativ hohen Spannungen widerstehen, die notwendig sind, um die EEPROM-Zellen zu programmieren und zu löschen. Demgemäß haben Chips, die extrem kleinformatige Logikvorrichtungen haben, typischerweise separate Hochspannungstransistoren, um die Bitleitungs-Wähl-Gate-Funktion und andere Schnittstellen mit den EEPROM-Speichertransistoren durchzuführen. Dies macht den Herstellungsvorgang komplexer.
Die US-PS-5014098 beschreibt eine Technik zum Herstellen von komplementären MOS- Transistoren und einem EEPROM. Der EEPROM ist so designt, daß er bei einer niedrigen Spannung und mit einer großen Überlappung zwischen dem schwebenden Gate und dem Steuer-Gate arbeitet.

Zusammenfassung der Erfindung

Gemäß dem Anspruch 1 der Erfindung ist ein Speichertransistor in einer EEPROM-Zelle geschaffen, wobei der Speichertransistor aufweist: ein Paar Source-/Drain-Regionen, die in einem Substrat ausgebildet sind; ein schwebendes Gate, das über einer der Source-/Drain- Regionen und einer Kanalregion, die zwischen den Source-/Drain-Regionen liegt, ausgebildet ist, wobei das schwebende Gate von der einen Source-/Drain-Region durch ein Tunnel-Gate-Oxid getrennt ist; und ein Steuer-Gate, das über dem schwebenden Gate angeordnet ist, wobei das Steuer-Gate kleiner als das schwebende Gate ist und so positioniert ist, daß das schwebende Gate sich über den ganzen Umfang des Steuer-Gates seitlich hinaus erstreckt.
Die Erfindung schafft auch ein Verfahren zum Herstellen eines Speichertransistors in einer EEPROM-Zelle gemäß Anspruch 2, wobei das Verfahren aufweist: Bilden eines Halbleitersubstrats, Abscheiden einer ersten Maskenschicht auf dem Halbleitersubstrat, um eine Fläche für die Source-/Drain-Regionen des Speichertransistors zu definieren, getrennt durch eine Kanalregion, Implantieren von Dotiermitteln, um die Source-/Drain-Regionen zu bilden und Entfernen der ersten Maske; Aufwachsen einer Gate-Oxidschicht, Abscheiden einer zweiten Maskenschicht auf der Gate-Oxidschicht, um eine Fläche für eine Tunneloxidregion zu definieren, die über einer der Source-/Drain-Regionen liegt, Aufwachsen der Tunneloxidregion mit Entfernen der zweiten Maske; Abscheiden einer ersten leitfähigen Schicht über der Gate-Oxidschicht und dem Tunneloxid, und einer Isolierschicht über der ersten leitfähigen Schicht, Abscheiden einer dritten Maskierschicht, um eine Fläche für ein schwebendes Gate des Speichertransistors über dem Tunneloxid zu definieren, Ausbilden des schwebenden Gates und Entfernen der dritten Maske; Abscheiden einer zweiten leitfähigen Schicht über der Isolierschicht, Ausbilden einer vierten Maske, um Flächen für ein Steuer-Gate des Speichertransistors über dem schwebenden Gate zu definieren, Ausbilden des Steuer-Gates und Entfernen der vierten Maske, wobei das Steuer-Gate kleiner als das schwebende Gate ist und so positioniert ist, daß das schwebende Gate sich um den gesamten Umfang des Steuer-Gates über dieses seitlich hinaus erstreckt.
Das Verfahren dieser Erfindung kann dazu verwendet werden, ein Array von EEPROM- Zellen und ein Array von Interpoly-Kondensatoren auf einen herkömmlichen Logik-Chip, vorzugsweise einem Chip, der herkömmliche CMOS-Vorrichtungen enthält, gemäß Anspruch 3 herzustellen.
Die dritte Maske kann auch dazu verwendet werden, das Gate eines Wähltransistors und ein Gate eines zusätzlichen Hochspannungs-NMOS- oder TMOS-Transistors und eine untere Elektrode eines Kondensators zu definieren. Der vierte Maskierschritt kann auch dazu verwendet werden, die Gates der herkömmlichen Logik-Vorrichtungen und die obere Elektrode des Kondensators zu definieren. Auf diese Art und Weise begrenzt das Verfahren gemäß dieser Erfindung die Anzahl der zusätzlichen Arbeitsschritte, die erforderlich sind, um die EEPROM-Zellen und Kondensatoren herzustellen.

Kurze Beschreibung der Figuren

Fig. 1A bis 20A, 1B bis 20B und 8C zeigen die Schritte der Herstellung eines IC-Logikchips, der EEPROM-Zellen und Kondensatoren enthält, gemäß der vorliegenden Erfindung; und
die Fig. 21A bis 21E zeigen in der Draufsicht die derzeitigen Elemente, die innerhalb des IC-Logikchips enthalten sind.

Beschreibung der Erfindung

Die Fig. 1A bis 20A und 1B bis 20B illustrieren das Verfahren gemäß dieser Erfindung. Jedes Figurenpaar (beispielsweise Fig. 1A und 1B) repräsentiert eine Ansicht im Querschnitt eines Satzes von Schaltungen, die in einem einzelnen Substrat ausgebildet werden, wobei die Figur, die mit "A" bezeichnet ist, einen Teil des Substrats links vom Teil des Substrats zeigt, der in der Figur, welche mit "B" bezeichnet ist, liegt. Somit zeigen die Fig. 1A und 2A, etc., den linksliegenden Teil des Substrats und die Fig. 1B, 2B, etc., zeigen den rechtsliegenden Teil des Substrats, wobei die rechte Kante jeder "A"-Figur mit der linken Kante der entsprechenden "B"-Figur übereinstimmt. Die Schaltungselemente sind in den Fig. 1A bis 20A und 1B und 20B in Querschnitten gezeigt, die in den Draufsichten gemäß der Fig. 21A bis 21E angegeben sind.
Wie in den Fig. 1A und 1B gezeigt, beginnt das Verfahren mit einem P+Substrat 10, auf dem eine epitaktische P-Schicht 11 aufgewachsen wird. Unter Verwendung allgemein bekannter Techniken werden in der epitaktischen Schicht 11 P-Wells 110 und 112 und N- Wells 111 und 113 ausgebildet. Mittels allgemein bekannter Vorgänge werden auch Feldoxidregionen 100, 101, 102, 103 und 104 und P-Feld-Implantationsregionen 100P, 101P, 102P, 103P und 134P ausgebildet. Die Feldoxidregion 101 und die P-Feldimplantationsregion 101P isolieren den P-Well 110 gegenüber dem N-Well 111, die Feldoxidregion 102 und die P-Feldimplantationsregion 102P isolieren den N-Well 111 gegenüber dem P-Well 112, und die Feldoxidregion 103 und die P-Feldimplantationsregion 103P isolieren den P- Well 112 gegenüber dem N-Well 113.
Die NMOS-Vorrichtungen mit relativ hoher Spannung einer EEPROM-Zelle werden in dem P-Well 110 ausgebildet, und herkömmliche (5 Volt, 150 Å Gatedicke) CMOS-Vorrichtungen werden in dem N-Well 111 und dem P-Well 112 ausgebildet. Eine zusätzliche Hochspannungs-PMOS-Vorrichtung wird im N-Well 113 ausgebildet. Oberhalb der Feldoxidregion 104 wird ein Kondensator geformt.
Weiterhin bezugnehmend auf die Fig. 1A und 1B, wird auf die Feldoxidation folgend auf der Oberfläche des Substrats eine Schutz-Gate-Oxidschicht 120 ausgebildet. Durch die Schutz-Gate-Oxidschicht 120 wird eine Schwellenwertspannungs-Einstellimplantation (durch die Pfeile 130 repräsentiert) für die Hochspannungsvorrichtungen, die innerhalb des P-Wells 110 und des N-Wells 113 gebildet werden, durchgeführt. Diese Implantation wird ohne eine Maske durchgeführt und enthält die gesamte Dosis, die für das Setzen der Schwellenwertspannungen der Hochspannungsvorrichtungen innerhalb des P-Wells 110 und N-Wells 113 erforderlich ist. Die Hochspannungsvorrichtungen werden Gate-Oxide haben, die relativ dick sind (beispielsweise 325 Å). Die die Schwellenwertspannung einstellende Implantation 130 enthält auch einen Teil der Implantationsdosis, die erforderlich ist, um die Schwellenwertspannungen der Niederspannungs-CMOS-Vorrichtungen einzustellen, die innerhalb des N-Wells 111 und P-Wells 112 gebildet werden.
Als nächstes bezugnehmend auf die Fig. 2A und 2B wird dann auf die Oberfläche des Substrats eine erste Fotoresistmaske 140 aufgebracht. Durch die Maske 140 wird eine N- Implantation 150 durchgeführt, um die Source-Drain-Regionen 160, 161 und 162 innerhalb des P-Wells 110 zu bilden. Die Implantation 150 besteht aus zwei Stufen (Phosphor- und Arsen-Dotiermittel), so daß die Source-Drain-Regionen 160, 161 und 162 doppelt diffundiert sind, eine N&spplus;-Region und eine tiefere diese umgebende N&supmin;-Region. Die Implantation 150 kann mit Arsen mit einer Dosierung von 1 · 10¹&sup5; cm&supmin;² und Phosphor mit einer Dosierung von 1 · 10¹&sup4; cm² durchgeführt werden.
Die Maske 140 und die Schutz-Gate-Oxidschicht 120 werden dann entfernt. Wie in den Fig. 3A und 3B gezeigt, wird dann eine Gate-Oxidschicht 165 aufgewachsen. Die Gate- Oxidschicht 165 kann ungefähr 400 Å dick sein, ist aber über den Source-Drain-Regionen 160, 161 und 162 etwas dicker (beispielsweise 600 Å) sein. Die in den Fig. 4A und 4B gezeigt, wird über der gesamten Gate-Oxidschicht 165 mit Ausnahme eines Teils derselben oberhalb der Source-Drain-Region 161 mit einer breiten Tunneloxidmaske 170 versehen. Dann wird ein Naßätzen 180, unter Verwendung eines gepufferten Oxidätzmittels (BOE) durchgeführt, um den Teil der Oxidschicht 165 zu entfernen, der unter der Öffnung in der Maske 170 liegt. Die Maske 170 wird dann entfernt, und wie in den Fig. 5A und 5B gezeigt, wird über dem freigelegten Teil der Source-/Drain-Region 161 eine Tunneloxidschicht 190 aufgewachsen. Die Tunneloxidschicht 190 hat üblicherweise eine Dicke von ungefähr 83 A und addiert sich leicht zur Dicke der Oxidschicht 165 in den anderen Regionen.
Wie in den Fig. 6A und 6B gezeigt, wird dann auf der gesamten Oberfläche des Substrats eine erste Polysiliziumschicht 200 abgeschieden. Die Polysiliziumschicht 200 wird mit POCl&sub3; auf ungefähr 40 Ohm pro Quadrat dotiert. Dann wird auf der Polysiliziumschicht 200 eine Oxid-Nitrid-Oxid-(ONO)-Schicht 210 abgeschieden. Die ONO-Schicht kann ungefähr 260 Å dick sein.
Wie in den Fig. 7A und 7B gezeigt, wird dann auf der ONO-Schicht 210 und über Teilen der Polysiliziumschicht 200, die ein schwebendes Gate eines Speichertransistors 2 und ein Gate eines Wähltransistors 3 bilden, welche zusammen eine EEPROM-Zelle 1 innerhalb des P-Wells 110 bilden werden, eine dritte Maske 220 abgeschieden. Die Maske 220 wird auch über Teilen der Polysiliziumschicht 200 abgeschieden, die ein Gate eines Hochspannungs-CMOS-Transistors 4 im N-Well 113 und die untere Elektrode eines Kondensators 5 oberhalb der Feldoxidschicht 104 bilden.
Wie in den Fig. 8A und 8B gezeigt, werden die Polysiliziumschicht 200 und die ONO- Schicht 210 dann aus allen Regionen mit Ausnahme derjenigen, die unter der Maske 220 liegen, geätzt. Die Oxidschicht 165 dient als ein Ätzstopp für das zweistufige Plasmaätzen.
Dann wird eine Borimplantation 250 durchgeführt, um die Schwellenwertspannungen der Niedrigspannungs-CMOS-Vorrichtungen einzustellen, die in den N-Well 111 und den P- Well 112 geformt werden. Die Dosierung der Implantation 250 kann ungefähr 3 · 10¹² cm sein. In dem N-Well 111 und dem P-Well 112 ergänzt die Implantation 250 die Dotierung, die auf der vorhergehenden Schwellenwerteinstellimplantation 130 resultierte (Fig. 1A und 1B). Die Oxidschicht 165 dient als ein Abschirmoxid für die Implantation 250.
Bei noch verbleibender Maske 220 werden dann die freigelegten Teile der Gateoxidschicht 165 dann entfernt. Als bevorzugtes Verfahren zum Entfernen der Oxidschicht 165 wird ein zweistufiges Trocken-/Naß-Ätzen bevorzugt, um die Hinterschneidung des schwebenden Gates des Speichertransistors 2 (Polysiliziumschicht 200) zu vermeiden, die auftreten könnte, wenn ein einzelnes Naßätzen verwendet wird. Eine derartige Hinterschneidung bildet Hohlräume unter den Kanten des schwebenden Gates und kann Probleme erzeugen, wenn die zweite Polysiliziumschicht abgeschieden und geätzt wird (wie weiter unten beschrieben), da die zweite Polysiliziumschicht die Hohlräume unter dem schwebenden Gate ausfüllen wird und Polysilizium übrigbleibt oder "Adern" ausgebildet werden können, wenn die zweite Polysiliziumschicht später anisotrop geätzt wird. Diese Adern können die Transistorvorrichtungen kurzschließen, wodurch die Schaltungen inoperabel werden. Ein ähnliches Problem tritt in dem Oxidlager der ON-Schicht 210 auf. Die Kanten dieses Lagers werden durch das Naßätzmittel zurückgeätzt. Dies kann ein Zuverlässigkeitsproblem bewirken.
Eine Lösung dieses Problems ist es, ein zweistufiges Trocken-/Naßätzen zu verwenden. Als erstes wird ein anisotropes Ätzen (beispielsweise unter Verwendung eines Ätzmittels basierend auf einem Wasserstoffkohlenstoffgas, wie beispielsweise C&sub2;F&sub6;) verwendet, um die Oxidschicht teilweise zu einer dünnen Schicht (beispielsweise 70 bis 90 Å dick) zu ätzen. Dieses Ätzen kann in der gleichen Ätzkammer wie bei der ersten Polysiliziumschicht 200 oder in einer unterschiedlichen Kammer erfolgen. Als nächstes wird ein Naßätzen durchgeführt, um das verbliebene Gate-Oxid zu entfernen. Dieses Ätzen wird für die kleinstmögliche Zeit, die notwendig ist, um die Oxidschicht zu entfernen, durchgeführt, um die Hinterschneidung des schwebenden Gates zu minimieren.
Um ferner die Hinterschneidung des schwebenden Gates zu minimieren, kann das Ätzen der Polysiliziumschicht 200 zum Ausbilden des schwebenden Gates mit einem Ätzmittel durchgeführt werden, welches eine schräge Seitenwand für das schwebende Gate bildet (siehe Fig. 8C). Das Ätzen, welches zum Erzeugen der schrägen Seitenwand erzeugt wird, kann ein Ätzen sein, bei dem Ätz-Inhibitoren erzeugt werden. Die Ätz-Inhibitoren werden auf den Seitenwänden abgeschieden, erzeugen dabei das schräge Profil des schwebenden Gates. Es kann ein Ätzmittel basierend auf einer Gas-Chemie von HCL verwendet werden.
Die Struktur, welche nach dem Ätzen der Oxidschicht 165 verbleibt, ist in den Fig. 9 A und 9B gezeigt.
Wie in den Fig. 10A und 10B gezeigt, wird dann die Maske 220 entfernt, wobei die ONO-Schicht 210 freigelegt bleibt, und es wird eine Gate-Oxidschicht 260 aufgewachsen. Die Oxidschicht 260 kann ungefähr 150 Å dick sein. Die Oxidschicht 260 wächst auf den freigelegten Seitenwänden der Polysiliziumschicht 200 mit einer Dicke von ungefähr 300 Å auf.
Wie in den Fig. 11A und 11B gezeigt, wird dann auf der gesamten Oberfläche der Struktur eine zweite Polysiliziumschicht 270 abgeschieden. Wie in den Fig. 12A und 12B gezeigt, wird dann auf Teilen der Polysiliziumschicht 270 eine Maske 280 abgeschieden, um ein Steuergate des Speichertransistors 3 und die Gates eines Niederspannungs- PMOS-Transistors 6 zu bilden, der in dem N-Well 111 bzw. einen Niederspannungs- NMOS-Transistor 7 zu bilden, der in dem P-Well 112 gebildet werden soll. Die Maske 280 wird auch über einen Teil der Polysiliziumschicht 270 abgeschieden, der dazu dient, die obere Elektrode des Kondensators 5 zu bilden. Die Polysiliziumschicht 270 wird dann geätzt, vorzugsweise unter Verwendung eines zweistufigen Ätzvorganges, der ein anisotropes Ätzen aufweist, gefolgt von einem isotropen Ätzen. Das isotrope Ätzen wird verwendet, um jegliche Adern von der zweiten Polysiliziumschicht 270, die sich entlang den Kanten der ersten Polysiliziumschicht 200 gebildet haben können, zu entfernen. Anzumerken ist, daß das Steuergate (Schicht 270) des Speichertransistors 230 etwas kleiner als das schwebende Gate (Schicht 200) gemacht ist. Dies ist an allen Seiten der Fall, wie dies aus der Fig. 21A klar ersichtlich ist, wodurch eine periphere Region des schwebenden Gates erzielt wird, die sich über die Kanten des Steuergates hinaus nach außen erstreckt. Da die Oxidschicht 260 auf den vertikalen Kanten des schwebenden Gates, welches an den Kanten des Steuergates "unterlappt" nur ungefähr 300 Å dick ist, wird auf diese Art und Weise ein Kurzschließen in dieser Fläche verhindert. Die Dicke von 300 Å der Oxidschicht 260 ist nicht allein ausreichend, um den Vorspannungen von 15 bis 17 V zu widerstehen, die allgemein in den EEPROM-Zellen gefunden werden.
Ähnlich ist die obere Elektrode (Polysiliziumschicht 270) des Kondensators 5 "unterlappt" (siehe Fig. 21B). Dies ist die bevorzugte Struktur für den Kondensator 5 für die kapazitive Anpassung und bezüglich Leckageüberlegungen.
Als nächstes, und wie in den Fig. 13A und 13B gezeigt, wird die Maske 280 entfernt, und es wird über allen Flächen mit Ausnahme der N-Wells 111 und 113 eine Maske 300 aufgebracht. Dann wird eine leicht dotierte P-Drain-Ionenimplantation 305 in den Source- /Drain-Regionen des Hochspannungs-PMOS-Transistors 4 und des Niederspannungs- PMOS-Transistors 6 durchgeführt. Die leicht dotierten Drain-Regionen in dem Hochspannungs-PMOS-Transistor 4 sind in der Fig. 14B durch die Bezugsziffer 310 bezeichnet, und die leicht dotierten Drain-Regionen für den PMOS-Transistor 6 sind in der Fig. 14A mit 320 bezeichnet. Das Ionenimplantat 305 kann BF&sub2; sein.
Dann wird die Maske 300 entfernt, und wie weiter in den Fig. 14A und 14B gezeigt, wird über den gesamten Flächen mit Ausnahme des P-Wells 112 eine Maske 330 abgeschieden. In den Source-Drain-Regionen des Niederspannungs-NMOS-Transistors 7 wird eine leicht dotierte Drain-Ionenimplantation 340 durchgeführt, die die schwach dotierten Drain-Regionen 350 bildet, wie dies in der Fig. 15A gezeigt ist. Herkömmliche Techniken bezüglich des Abscheidens und Zurückätzens werden durchgeführt, um die in den Fig. 15A und 15B gezeigten Abstandsstücke 360 zu bilden. Das Ionenimplantat 340 kann Phosphor sein.
Wie in den Fig. 16A und 16B gezeigt, wird über allen Flächen mit Ausnahme des P- Wells 112 eine Maske 370 aufgebracht, und es wird eine herkömmliche N&spplus;-Ionenimplantation 375 durchgeführt, um stark dotierte Regionen der Source und des Drains des Niederspannungs-NMOS-Transistors 7 zu bilden, die beide in der Fig. 17A durch die Bezugsziffer 380 bezeichnet sind. Die N&spplus;-Source-Drain-Regionen 380 werden dann getempert. Auf das Entfernen der Maske 370 folgt ein Abscheiden einer Maske 390 über allen Flächen mit Ausnahme der N-Wells 111 und 113, wie dies in den Fig. 17A und 17B gezeigt ist. Es wird eine herkömmliche P&spplus;-Ionenimplantation 395 durchgeführt, um die Source- und Drain-Regionen 400 des Hochspannungs-PMOS-Transistors 4 und die Source- und Drain- Regionen 410 des Niederspannungs-PMOS-Transistors 6 zu bilden. Die Source-Drain-Regionen 400 und 410 sind in den Fig. 18A und 18B gezeigt.
Die Maske 390 wird entfernt, und wie in den Fig. 18A und 18B gezeigt, wird über der gesamten Struktur eine erste dielektrische Schicht 420 abgeschieden. Wie in den Fig. 19A und 19B gezeigt, werden durch die dielektrische Schicht 220 wie folgt Kontakte ausgebildet: ein Kontakt 430 wird zur Source-/Drain-Region 160 des Wähltransistors 3 geöffnet; ein Kontakt 440 wird zum Steuer-Gate eines Speichertransistors 2 (aus der Polysiliziumschicht 270 gebildet), geöffnet; drei Kontakte 450 werden zu der unteren Elektrode des Kondensators (aus der Polysiliziumschicht 200 gebildet) geöffnet, und ein Kontakt 460 wird zu der oberen Elektrode des Kondensators 5 (aus der Polysiliziumschicht 270 gebildet) geöffnet. Die Kontakte 450 sind in der Draufsicht gemäß Fig. 21B sichtbar.
Dann wird eine erste Metallschicht 470 abgeschieden und wie in den Fig. 19A und 19B und den Fig. 21A und 21B gezeigt, strukturiert. Wie in den Fig. 19A und 21A gezeigt, hat die erste Metallschicht 470 einen Lappen 430C, der sich vom Verbindungskontakt 430 aus erstreckt, und einen Lappen 440T, der sich vom Verbindungskontakt 440 ausgehend erstreckt. Der Lappen 430 läuft zu einer Bitleitung 470B, die eine elektrische Verbindung zaur Source-Drain-Region 160 des Wähltransistors 3 erzeugt. Die Bitleitung 470B erstreckt sich über den Chip und erzeugt eine Verbindung auf ähnliche Art und Weise mit den Wähltransistoren der anderen EEPROM-Zellen. Die erste Metallschicht 470 hat auch eine Leitung 470D, die über Verbindungskontakte 450 eine Verbindung mit der oberen Elektrode des Kondensators 5 schafft, und eine Leitung 470E, die über Verbindungskontakte 460 eine Verbindung mit der oberen Elektrode des Kondensators 5 schafft. Die Leitungen 470C und 470E sind in der Fig. 21B gezeigt.
Als nächstes, und wie in den Fig. 20A und 20B gezeigt, wird über der gesamten Struktur eine dielektrische Schicht 480 abgeschieden. Ein Verbindungskontakt 490 wird direkt oberhalb des Lappens 440T geöffnet, und es wird eine zweite Metallschicht 500 abgeschieden und auf der Oberfläche der zweiten dielektrischen Schicht 480 strukturiert. Wie aus der Fig. 21A klar zu ersehen ist, bildet die Strukturierung der Metallschicht 500 eine Wortleitung 500 W, die sich rechtwinklig zu den Bitleitungen 470B erstreckt. Mittels der Verbindungskontakte 440 und 490 und des Lappens 440T, ist die Wortleitung 500 W mit dem Steuergate des Speichertransistors 2 verbunden. Auf das Abscheiden der zweiten Metallschicht 500 folgt das Abscheiden einer herkömmlichen Passivierungsschicht (nicht dargestellt).
Die Fig. 21C, 21D und 21E zeigen Draufsichten auf den Hochspannungs-NMOS-Transistor 4 bzw. das Paar Niederspannungs-CMOS-Transistoren 6 und 7.

Claims

1. Speichertransistor (2) in einer EEPROM-Zelle (1), wobei der Speichertransistor aufweist:

ein Paar Source-Drain-Regionen (161, 162), die in einem Substrat (10, 11) ausgebildet sind;

ein schwebendes Gate, das über einer der Source-Drain-Regionen (161) und einer Kanalregion, die zwischen den Source-Drain-Regionen liegt, ausgebildet ist, wobei das schwebende Gate von der einen der Source-Drain-Regionen durch ein Tunnel-Gate-Oxid (190) getrennt ist; und

ein Steuer-Gate (270), welches über dem schwebenden Gate liegt, wobei das Steuergate kleiner als das schwebende Gate ist und so positioniert ist, daß das schwebende Gate sich über den ganzen Umfang des Steuergates seitlich hinaus erstreckt.

2. Verfahren zur Herstellung eines Speichertransistors (2) in einer EEPROM-Zelle, wobei das Verfahren aufweist:

Bilden eines Halbleitersubstrats (10, 11);

Abscheiden einer ersten Maskenschicht (140) auf dem Halbleitersubstrat, um eine Fläche für die Source-Drain-Regionen (161, 162) des Speichertransistors zu definieren, getrennt durch eine Kanalregion, Implantieren von Dotiermitteln, um die Source-Drain- Regionen zu bilden und Entfernen der ersten Maske;

Aufwachsen einer Gate-Oxidschicht (165), Abscheiden einer zweiten Maskenschicht (170) auf der Gate-Oxidschicht, um eine Fläche für eine Tunneloxidregion (190) zu definieren, die über einer der Source-Drain-Regionen (161) liegt, Entfernen eines Teils der Gate-Oxidschicht, die durch die zweite Maskenschicht freigelegt ist, um die Tunneloxidregion aufzuwachsen und Entfernen der zweiten Maske;

Abscheiden einer ersten leitfähigen Schicht (200) auf der Gate-Oxidschicht und dem Tunneloxid, und Abscheiden einer Isolierschicht (210) auf der ersten leitfähigen Schicht, Abscheiden einer dritten Maskenschicht (220), um eine Fläche für ein schwebendes Gate des Speichertransistors zu definieren, auf dem Tunneloxid, Ausbilden des schwebenden Gates und Entfernen der dritten Maske;

Abscheiden einer zweiten leitfähigen Schicht (270) auf der Isolierschicht, Ausbilden einer vierten Maske (280), um Flächen für ein Steuer-Gate des Speichertransistors zu definieren, auf dem schwebenden Gate, Ausbilden des Steuer-Gates und Entfernen der vierten Maske, und wobei das Steuer-Gate kleiner als das schwebende Gate ist, und so positioniert ist, daß das schwebende Gate sich um den gesamten Umfang des Steuer-Gates über dieses seitlich hinaus erstreckt.

3. Verfahren zum Herstellen einer EEPROM-Zelle (1), mit einem Speichertransistor, der gemäß Patentanspruch 2 hergestellt ist, und einem Wähltransistor (3), und wobei die erste Maskenschicht auch eine Fläche für eine Source-Drain-Region (160) des Wähltransistors definiert und die dritte Maskenschicht eine Fläche für ein Gate des gewählten Transistors definiert.

4. Verfahren nach Anspruch 3, mit wenigstens einem Niederspannungs-MOSFET (6, 7), der hergestellt wird, und wobei die vierte Maskenschicht auch eine Gate-Region für den oder jeden MOSFET definiert.

5. Verfahren nach einem der Ansprüche 2 bis 4, wobei nach dem Entfernen der dritten Maske auf die Seitenwände der ersten leitfähigen Schicht eine Oxidschicht (260) aufgewachsen wird.

6. Verfahren nach Anspruch 3 oder 4, wobei die dritte Maskenschicht auch eine Fläche für ein Gate eines Hochspannungs-FET (4) definiert.

7. Verfahren nach einem der Ansprüche 3, 4 oder 6, wobei die dritte Maskenschicht auch eine Fläche für eine untere Elektrode eines Kondensators (5) definiert und die vierte Maskenschicht eine Fläche für eine obere Elektrode des Kondensators definiert.

8. Verfahren nach Anspruch 7, wobei sich die untere Elektrode am gesamten Umfang der oberen Elektrode seitlich über diese hinaus erstreckt.

9. Verfahren nach einem der Ansprüche 2 bis 8, wobei das schwebende Gate mit einem Ätzmittel gebildet wird, welches ein schwebendes Gate mit einer geneigten Seitenwand ergibt.

10. Verfahren nach einem der Ansprüche 2 bis 9, wobei die erste leitfähige Schicht und die Isolierschicht unter Verwendung der dritten Maske geätzt werden, und zwar zuerst mit einem anisotropen Ätzmittel und dann mit einem isotropen Ätzmittel.

11. Verfahren nach einem der Ansprüche 2 bis 8, wobei die Flächen, welche durch die dritte Maske und/oder durch die zweite Maske definiert sind, in einem zweistufigen Trocken-/Naß-Ätzvorgang geätzt werden.

12. Verfahren nach einem der Ansprüche 2 bis 11, wobei der Schritt Implantieren von Dotiermittel zum Ausbilden der Source-Drain-Region in zwei Stufen durchgeführt wird, wobei die zweite Stufe bei einer niedrigeren Dosierung als die erste Stufe durchgeführt wird, so daß die Source-Drain-Regionen doppelt diffundiert sind.