KR100355840B1 - Eeprom및캐패시터를포함하는집적회로칩의제조방법 - Google Patents

Eeprom및캐패시터를포함하는집적회로칩의제조방법 Download PDF

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Abstract

EEPROM 셀 ( cell ) 은 칩내의 기본 CMOS 트랜지스터에 요구되는 단계들에 부가하여 단지 3 개의 마스킹 ( masking ) 단계들을 이용함으로써 IC 칩내에서 형성된다. 제 1 마스크 층은 EEPROM 셀 내의 선택 및 메모리 트랜지스터의 소오스/드레인 영역들을 한정시키는데 이용되며 ; 제 2 마스크 층은 메모리 트랜지스터의 터널링 (tunneling ) 영역을 한정시키는데 이용되며 ; 그리고 제 3 마스크 층은 메모리 트랜지스터 부동 게이트와 선택 트랜지스터의 게이트를 한정시키는데 이용된다. 메모리 트랜지스터의 제어 게이트는 CMOS 트랜지스터의 게이트를 한정시키는 데 이용되는 것과 같은 마스크를 이용하여 형성된다. 제 3 및 제 4 마스크 층들은 캐패시터의 하부 및 상부 전극 각각을 형성하는 데 또한 이용될 수 있다.

Description

EEPROM 및 캐패시터를 포함하는 집적 회로 칩의 제조 방법
발명의 분야
본 발명은 집적 회로 제조에 관한 것으로, 구체적으로 기술하면 EEPROM 및 캐패시터 뿐만 아니라 CMOS 디바이스를 포함하는 집적 회로 칩의 제조 방법에 관한 것이다.
발명의 배경
전기적으로 소거 가능하고 프로그램 가능 읽기 전용 메모리 (EEPROM) 를 집적회로 (IC) 칩내에 포함하는 것이 바람직한 경우가 종종 있다. 실례들은 엔티록 브레이크 시스템 (ABS) 에서 그리고 EEPROM-트리밍 (trimming) 구조를 지니는 데이타 변환기에서 사용되는 "스마트 " (smart) 아날로그 칩들이다. 이러한 칩들에는 전형적으로 EEPROM 셀 (cell) 에 대한 선택 트랜지스터와 메모리 트랜지스터 뿐만 아니라 많은 CMOS 트랜지스터가 들어 있다. 상기 메모리 트랜지스터는 단일 또는 이중 폴리실리콘 층을 포함할 수 있다.
상당히 많은 부가적인 공정 단계, 특히, EEPROM 제조에 필수적인 마스킹 (masking) 단계들은 이러한 디바이스 제조에 있어서 문제가 되어왔다. 단일 도전 (폴리실리콘) 층으로 제조되는 EEPROM 은 많은 특별 공정 단계들을 최소화 하지만, 이런 해결책은 증가된 셀 크기에 대한 비용이 든다. 이중 폴리실리콘 층 EEPROM 셀의 밀도는 단일 폴리실리콘 층 EEPROM 셀의 밀도 보다 더 크다. 게다가, 두개의 폴리실리콘 층들의 사용으로 설계자는 인터폴리 (interpoly) 캐패시터들을 칩상에 포함할 수 있다. 고 성능 인터폴리 캐패시터는 데이타 변환기와 정밀 캐패시터 회로의 제조에 있어 특히 유용하다.
또 다른 문제점은 CMOS 디바이스 크기에 있어서의 계속적인 감소에서 나온다. EEPROM은 15-17V의 전압에서 정상적으로 프로그램된다. 2.0 ㎛ CMOS 기술로서, CMOS 디바이스들의 게이트 산화물과 접속점은 일반적으로 그러한 전압에 견딜 수 있다. 그렇지만, CMOS 기술이 1.0 ㎛ 규모에 접근 하고 있지만, CMOS 트랜지스터는 EEPROM 셀을 프로그램하고 소거하는 데 필수적인 비교적 높은 전압에 견딜 수 없다. 따라서, 매우 작은 규모의 논리 (logic) 디바이스가 들어 있는 칩들은 전형적으로 비트선 ( bit line ) 선택 게이트 기능을 수행하기 위한 개별적인 고전압 트랜지스터를 지니며 그렇지 않으면 EEPROM 메모리 트랜지스터와의 인터페이스를 지닌다. 이것은 보다 많은 복잡성을 제조 공정에 부가한다.
발명의 요약
본 발명에 의한 공정은 EEPROM 셀들의 어레이 (array) 및 인터폴리 캐패시터들의 어레이를 재래식 논리 IC 칩 상에서, 바람직하기로는 재래식 CMOS 디바이스가 들어 있는 칩 상에서 제조하는 데 사용될 수 있다. 상기 공정은 EEPROM 셀 각각 내의 NMOS 메모리 트랜지스터 및 NMOS 선택 트랜지스터의 각 소오스/드레인 영역들을 한정하는 제 1 마스킹 단계를 포함하며, 메모리 트랜지스터 각각에 있는 게이트 산화물 내의 터널 윈도우를 한정하는 제 2 마스킹 단계를 포함하며, 그리고 각 매모리 트래지스터 및 각 선택 트랜지스터의 게이트 내의 부동 게이트를 한정하는 제 3마스킹 단계를 포함한다. 제 3 마스크는 부가적인 고 전압 NMOS 나 PMOS 트랜지스터의 게이트 및 캐패시터의 하부 전극을 한정하기 위해 또한 사용될 수 있다. 차후의 마스킹 단계는 각 메모리 트랜지스터의 제어 게이트 및 재래식 논리 디바이스의 게이트들을 한정하기 위해 이용되며, 캐패시터의 상부 전극을 한정하기 위해 또한 이용될 수 있다. 이러한 방식으로, 본 발명에 의한 공정은 EEPROM 셀 및 캐패시터들을 제조하기 위해 요구되는 부가적인 공정 단계들의 수를 제한한다.
제 1A 도 내지 제 20A 도, 제 1B 내지 제 20B 도 및 제 8C 도는 본 발명에 따라 EEPROM 셀 및 캐패시터들을 포함하는 IC 논리 칩을 제조하는 단계들이다.
제 21A 도 내지 제 21E 도는 IC 논리 칩들 내에 포함된 전류 소자들의 평면도이다.
제 1A 도 내지 제 20A 도에는 본 발명의 공정이 도시되어 있다. 각 쌍의 도면 (예를 들어, 제 1A 도 와 제 1B 도) 은 단일 기판 내에 형성된 한 세트의 회로에 대한 단면도를 나타내는데, A로 표시된 도면은 B로 표시된 도면에 도시된 기판 부분의 좌측에 대한 기판 부분을 나타낸다. 따라서, 제 1A, 제 1B 도 등은 기판의 좌측 부분을 보여 주며 제 1B 도, 제 2B 등은 기판의 우측 부분을 보여주기 때문에, 각 A 도면의 우측 엣지는 그에 대응하는 B 도면의 좌측 엣지와 일치한다. 제 1A 도 내지 제 20A 도 및 제 1B 도 내지 제 20B 도에 도시된 회로소자들은 제 21A 도 내지 제 21E 도의 평면도에서 가리키는 단면에 도시되어 있다.
제 1A 도 및 제 1B 도에 도시된 바와 같이, 공정은 P -에피택셜 (epitaxial)층(11)이 성장되는 P+ 기판에서 시작된다. 당해 기술 분야에 잘 알려진 기술들을 이용하면, P 웰 (110, 112) 과 N 웰 (111, 113) 은 에피택셜 층 (11) 내에 형성된다. 전계 (field) 산화물 영역 (100, 101, 102, 103, 104) 및 P - 전계 주입 영역 (100P, 101P, 102P, 103P, 104P) 은 당해 기술 분야에 알려진 공정들에 의해 또한 형성된다. 전계 산화물 영역 (101) 및 P - 전계 주입 영역 (101P) 은 P 웰 (110) 을 N웰 (111) 로부터 분리시키며, 전계 산화물 영역 (102) 및 P - 전계 주입 영역 (102P) 은 N 웰 (111) 을 P 웰 (112) 로 부터 분리시키며, 그리고 전계 산화물 영역 (103) 및 P - 전계 주입 영역 (103P) 은 P 웰 (112) 을 N 웰 (113) 로 부터 분리시킨다.
EEPROM 셀의 비교적 높은 전압의 NMOS 디바이스들은 P 웰 (110) 내에 형성될 것이며, 재래식 (5 볼트, 150 Å 게이트 두께) CMOS 디바이스들은 N 웰 (111) 에서 그리고 P 웰 (112) 에서 형성될 것이다. 부가적인 고 전압 PMOS 디바이스는 N 웰 (113) 에서 형성될 것이다. 캐패시터는 전계 산화물 영역 (104) 위에서 형성될 것이다.
부가적으로 제 1A 도 및 제 1B 도에 있어서, 전계 산화에 뒤이어 희생 (sacrificial) 게이트 산화물 층 (102) 은 기판의 표면상에 형성된다. P 웰 (110) 및 N 웰 (113) 안에서 형성되고 전압 디바이스에 대한 한계 전압 조정 주입 (화살표 (130) 로 표시됨)은 희생 게이트 산화물 층 (120) 을 통해서 실행된다. 이러한 주입은 마스크 없이 실행되며 그리고 P 웰 (110) 및 N 웰 (113) 내의 고 전압 디바이스들의 한계 전압을 맞추는 데 필요한 전체 선량을 포함한다. 고 전압 디바이스들은 비교적 두꺼운 (예를 들어, 325 Å) 게이트 산화물을 지닐 것이다. 한계 전압 조성 주입 (130) 은 N 웰 (111) 및 P 웰 (112) 안에서 형성될 저 전압 CMOS 디바이스의 한계 전압을 조정하는데 요구되는 주입 선량의 일부를 또한 포함한다.
다음 제 2A 도 및 제 2B 도에 있어서, 제 1 포토레지스트 (photoresist) 마스크 (140) 는 그다음에 기판의 표면에 도포된다. N 형 주입 (150) 은 소오스/드레인 영역 (160, 161, 162) 을 형성하기 위해 마스크 (140) 를 통해 실행된다. 주입 (150) 은, N+ 영역과 더 깊은 주변 N- 영역을 지니는 소오스/드레인 영역 (160, 161, 162) 들이 이중 확산되도록 두개의 단계 (인과 비소 도펀트) 로 이루어져 있다. 주입 (150) 은 1 × 1015cm-2의 선량에서는 비소로 그리고 1 × 1014cm-2의 선량에서는 인으로 실행될 수 있다.
그리고나서 마스크 (140) 및 희생 게이트 산화물 층 (120) 은 제거된다. 제 3A 도 및 제 3B 도에서 도시된 바와 같이, 게이트 산화물 층 (165) 이 성장된다. 게이트 산화물층 (165) 은 두께가 약 400 Å 일 수 있지만 소오스/드레인 영역 (160, 161, 162) 상에서는 다소 더 두껍다 (예를 들어, 600 Å). 제 4A 도 및 제 4B 도에 도시된 바와 같이, 제 2 터널 산화물 마스크 (170) 는 소오스/트레인 영역 (161) 위의 일부분을 제외한 모든 게이트 산화물 층 (161) 상에 형성된다. 완충 산화물 에칭 (BOE) 을 이용하는 습식 에칭 (180) 은, 그리고나서, 마스크 (170) 내의 개구부 밑에 있는 산화물 층 (165) 의 부분을 제거하기 위해 실행된다. 그 다음에마스크 (170) 는 제거되며, 제 5A 도 및 제 5B 도에 도시된 바와 같이, 터널 산화물 층 (190) 이 소오스/드레인 영역 (161) 의 노출된 부분 상에서 성장된다. 터널 산화물 (190) 은 전형적으로 두께가 약 83 Å 이며 그리고 다른 영역들 내에서 산화물 층 (165) 의 두께에 저농도로 부가된다.
제 6A 도와 제 6B 도에 도시된 바와 같이, 그리고나서 제 1 폴리실리콘 층 (200) 은 기판의 전체 표면 상에서 데포지트된다. 폴리실리론 층 (200) 은 평방당 약 40 오옴으로 POCl3로 도핑된다. 그리고나서 산화물-질화물-산화물 (ONO) 층 (210) 은 폴리실리콘 층 (200) 상에 데포지트된다. ONO 층은 두께가 대략 260 Å 일 수 있다.
제 7A 도 및 제 7B 도에 도시된 바와 같이, 그 다음에는 제 3 마스크 (220)는 ONO 층 (210) 상에서 그리고 메모리 트랜지스터 (2) 의 부동 게이트 및 선택 트랜지스터 (3) 의 게이트를 형성할 폴리실리콘 층 (200) 의 부분들 상에서 데포지트되는데, 상기 층들은 함께 P 웰 (110) 내에서 EEPROM 셀 (1) 을 형성할 것이다. 마스크 (220) 는, 고 전압 PMOS 트랜지스터 (4) 의 게이트를 N 웰 (113) 내에서 그리고 캐패시터 (5) 의 하부 전극을 전계 산화물 층 (104) 위에서 형성할 폴리실리콘 층 (200) 의 부분들 상에서 또한 데포지트된다.
제 8A 도 및 제 8B 도에 도시된 바와 같이, 그 다음에는 폴리실리콘 층 (200) 과 ONO 층 (210) 은 마스크 (220) 의 밑에 있는 영역들을 제외한 모든 영역들로부터 에칭된다. 산화물 층 (165) 은 두 단계의 플라즈마 에칭에 대한 에칭 스톱 (stop) 으로 이용된다.
그리고나서 붕소 주입 (250) 은 N 웰 (111) 에서 그리고 P 웰 (112) 에서 형성될 저 전압 CMOS 디바이스들의 한계 전압을 조정하기 위해 실행된다. 주입 (250)선량은 대략 3 x 1012cm-2일 수 있다. N 웰 (111) 및 P 웰 (112) 에서, 주입 (250)은 선행 한계 조정 주입 (130) (제 1A, 제 1B 도) 의 결과인 도핑을 보충한다. 산화물 층 (165) 은 주입 (250) 에 대한 스크린 (screen) 산화물로 이용된다.
그리고나서, 마스크 (220) 가 여전히 남아 있는 채로, 게이트 산화물 층 (165) 의 노출된 부분들은 제거된다. 두 단계의 건식/습식 에칭은, 단일 습식 에칭이 이용될 경우에 일어날 수 있는 메모리 트랜지스터 (2) (폴리실리콘 층 (200)) 의 부동 게이트의 언더컷 (undercut) 을 피하기 위해서 산화물 층 (165) 을 제거하는 바람직한 방법이다. 이와같은 언더컷은 부동 게이트의 엣지 밑에 공동부을 형성하며 그리고 제 2 폴리실리콘 층이 데포지트 및 에칭 (하기에 기술된바와 같이) 되는 경우 문제점들을 야기시킬 수 있는데, 왜냐하면 제 2 폴리실리콘 층이 부동게이트 밑에 공동부을 채우며 그리고 폴리실리콘 잔여물 또는 "스트링저" (stringer) 는 제 2 폴리실리콘층이 나중에 이방성적으로 (anisotropically) 에칭될 경우 형성될 수 있기 때문이다. 이러한 스트링저는 트랜지스터 디바이스를 쇼트 아웃 (short out) 시켜 회로를 동작 불능으로 만들 수 있다. ONO 층 (210) 의 산화물 층들에서는 유사한 문제가 일어난다. 이러한 층들의 엣지들은 습식 에천트 (etchant) 에 의해 에치 백 (etch back) 된다. 이것은 신뢰성 문제를 제기할 수 있다.
이러한 문제에 대한 해결책은 두 단계의 건식/습식 에칭을 이용하는 것이다. 첫째로, 이방성 에칭 (예를 들어, C2F6와 같은 할로카본 (halocarbon) 가스가 주성분인 식각제를 이용함) 은 산화물 층을 엷은 층 (예를 들어, 두께가 70 내지 90 Å) 에 부분적으로 에칭하기 위해 사용된다. 이러한 에칭은 제 1 폴리실리콘 층 (200) 과 같은 에칭 챔버에서, 또는 다른 챔버에서 이루어질 수 있다. 다음으로, 습식 에칭은 나머지 게이트 산화물을 제거하기 위해서 실행된다. 이러한 에칭은 부동 게이트의 언더컷을 최소화하기 위해 산하물 층을 제거하는데 필요한 최소의 시간동안 실행된다.
부동 게이트의 언더컷을 보다 최소화하기 위해서, 부동 게이트를 형성하는 폴리실리콘 층 (200) 의 에칭은 부동 게이트 (제 8C 도 참고) 에 대한 경사진 측벽을 만들어내는 식각제로 실행될 수 있다. 경사진 측벽을 만드는데 이용되는 에칭은에칭 억제제들이 형성되는 에칭일 수 있다. 에칭 억제제들은 측벽 상에 데포지트됨으로써, 부동 게이트의 경사진 프로파일을 만들어 낸다. HCL 의 가스 화학작용에 기초한 식각제가 사용될 수 있다.
산화물 층 (165) 에 뒤이어 남아 있는 구조는 제 9A 도 및 제 9B 도에 도시된 바와 같이 에칭된다.
제 10 A도 및 제 10B 도에 도시된 바와 같이, 그 다음에 마스크 (220) 가 제거되어 ONO 층 (210) 이 노출된 채로 남아 있으며, 그리고 게이트 산화물 층 (260) 이 성장한다. 산화물 층 (160) 은 약 150 Å 의 두께를 가질 수 있다. 산화물 층(260) 은 약 300 Å 의 두께로 폴리실리콘 층 (200) 의 노출된 측벽 상에서 성장한다.
제 11A 도 및 제 11B 도에 도시된 바와 같이, 그 다음에는 제 2 폴리실리콘층 (270) 은 구조의 전체 표면 상에 데포지트된다. 그리고나서, 제 12A 도 및 제 12B 도에 도시된 마스크 (280) 는, 메모리 트랜지스터 (3) 의 제어 게이트를 형성할 폴리실리콘 층 (270) 의 부분들 및 N 웰 (111) 내에 형성될 저전압 PMOS 트랜지스터 (6) 와 P 웰 (112) 내에 형성될 저전압 NMOS 트랜지스터 (7) 의 게이트 각각 상에 데포지트된다. 마스크 (280) 는 캐패시터 (5) 의 상부 전극을 형성할 폴리실리콘 층 (270) 의 일부분 상에 또한 데포지트된다. 그리고나서, 폴리실리콘 층 (270) 은 에칭되는데, 바람직하기로는 이방성 에칭 후에 등방성 (isotropic) 에칭을 포함한 하는 두단계의 에칭 공정을 이용한다. 등방성 에칭은 제 1 폴리실리콘 층 (200) 의 엣지를 따라 형성된 제 2 폴리실리콘층 (270) 으로 부터 모든 스트링저를 제거하는 데 이용된다. 메모리 트랜지스터 (230) 의 제어 게이트 (층 (270))는 부동 게이트 (층(200)) 보다 다소 더 작게 이루어지는 것이 주목된다. 제 21A 도에 명백히 나타나 있듯이, 이것은, 엣지를 넘어서 제어 게이트의 밖으로 연장되어 있는 부동 게이트의 주변 영역을 만들어 내는 모든 측면들에 일어난다. 산화물 층 (260) 이 부동 게이트의 수직 엣지 상에 단지 약 300 Å 의 두께를 갖기 때문에, 이런 식으로 제어 게이트의 엣지 밑에서 " 하부돌출 " ( uuderlapping ) 함으로써 이 부위에서는 쇼트 (stort) 되지 않는다. 산화물 층 (260) 의 300 Å 두께는 EEPROM 셀에서는 보통있는 15 - 17 V 의 바이어스를 견디기에 그자체로는 충분치못하다.
마찬가지로, 캐패시터 (5) 의 상부 전극 (폴리실리콘 층 (270)) 은 " 하부 돌출 " 된다 (제 21B 도 참고). 이것은 용량성 정합 및 누설을 고려해볼 때 캐패시터 (5) 에 대한 바람직한 구조이다.
다음으로, 제 13A 도 및 제 13B 도에 도시된 바와 같이, 마스크 (280) 는 제거되며, 그리고 마스크 (300) 는 N 웰 (111, 113) 을 제외한 모든 부위 상에 도포된다. 그리고나서, P 형으로 저농도로 도핑된 드레인 이온 주입 (305) 은 고 전압 PMOS 트랜지스터 (4) 및 저 전압 PMOS 트랜지스터 (6)의 소오스/드레인 영역들내로 실행된다.
고 전압 PMOS 트랜지스터 (4)내의 저농도로 도핑된 드레인 영역들은 제 14B 도에서 참조 번호로 표시되며, PMOS 트랜지스터 (6) 에 대해 저농도로 도핑된 드레인 영역들은 제 14A 도에서 (320) 으로 표시된다. 이온 주입 (305) 은 BF2일 수 있다.
그 다음 마스크 (300) 는 제거되고, 제 14A 도 및 제 14B 도에 도시된 바와 같이, 마스크 (330) 는 P 웰 (112) 을 제외한 모든 부위 상에 데포지트된다. 저농도로 도핑된 드레인 이온 주입 (340) 은 저 전압 NMOS 트랜지스터 (7) 의 소오스/드레인 영역들 내로 실행되어, 제 15A 도의 저농도로 도핑된 드레인 영역들을 형성한다. 데포지션과 에치백 (etchback)을 포함한 종래의 기술이 제 15A 도 및 제 15B 도의 스페이서 (spacer) 를 형성하기 위해 실행된다. 이온 주입 (340) 은 인(phosphorus) 일 수 있다.
제 16A 도 및 제 16B 도에 도시된 바와 같이, 마스크 (370) 는 P 웰 (112) 을 제외한 모든 부위상에 도포되며, 그리고 종래의 N+ 이온 주입 (375)은 제 17A 도의 참조 번호로 지정된, 저 전압 NMOS 트랜지스터 (7) 의 소오스 및 드레인의 고농도로 도핑된 영역들을 형성하기 위해 실행된다. 그리고 나서, N+ 소오스/드레인 영역 (380) 들이 어닐링 (annealing) 된다. 마스크 (370) 를 제거한 후에, 제 17A 도 및 제 17B 도에 도시된 바와 같이, 마스크 (390) 는 N 웰 (111, 113) 을 제외한 모든 부위상에 데포지트된다. 종래의 P+ 이온 주입 (395) 은 고 전압 PMOS 트랜지스터 (4) 의 소오스와 드레인 영역 (400) 및 저 전압 PMOS 트랜지스터 (6) 의 소오스와 드레인 영역 (410) 들을 형성하기 위해 실행된다. 소오스/드레인 영역 (400, 410) 들은 제 18A 도 및 제 18B 도에 도시되어 있다.
마스크 (390) 는 제거되며, 그리고 제 18A 도 및 제 18B 도에 도시된 바와 같이, 제 1 유전체 층 (420) 은 전체의 구조상에 데포지트된다. 제 19A 도 및 제 19B 도에 도시된 바와 같이, 접점들은 다음과 같은 유전체 층 (420) 을 통하여 형성된다 ; 접점 (430) 은 선택 트랜지스터 (3) 의 소오스/드레인 영역 (160) 에 개방되며 ; 접점 (440)은 메모리 트랜지스터 (2) 의 제어 게이트 (폴리실리콘 층 (270) 으로 부터 형성됨) 에 개방되며 ; 세개의 접점 (450) 은 캐패시터 (5) 의 하부 전극 (폴리실리콘 층 (200) 으로 부터 형성됨) 에 개방된다 ; 그리고 접점 (460) 은 캐패시터 (5) 의 상부 전극 (폴리실리콘 층 (270) 으로 부터 형성됨) 에 개방된다. 접점 (450) 은 제 21B 도의 평면도에서 볼 수 있다.
그리고나서, 제 19A 도와 19B 도 및 제 21A 도와 제 21B 도에 도시된 바와 같이, 제 1 금속 층 (470) 은 데포지트되어 패터닝된다. 제 19A 도 및 제 21A 도와 같이, 제 1 금속 층 (470) 은 바이어 (via, 430) 로 부터 연장되어 있는 탭 (430T) 및 바이어 (440) 로부터 연장되어 있는 탭 (440T) 을 포함한다. 탭 (430) 은 선택 트랜지스터 (3) 의 소오스/드레인 영역 (160) 에 전기적으로 접속해 주는 비트 선 (470B) 으로 나아간다. 비트 선 (470B) 은 칩을 가로질러 연장되어 있으며 같은 식으로 다른 EEPROM 셀의 선택 트랜지스터에 접속시킨다. 제 1 금속 층 (470) 은 바이어 (450) 를 통해 캐패시터 (5) 의 하부 전극에 접속하는 선 (470D), 및 바이어 (460) 를 통해 캐패시터 (5) 의 상부 전극에 접속하는 선 (470E) 을 또한 포함한다. 선 (470D, 470E)은 제 21B 도에 도시되어 있다.
다음으로, 제 20A 도와 제 20B 도에 도시된 바와 같이, 제 2 유전체 층 (480) 은 전체의 구조 상에서 데포지트된다. 바이어 (490) 는 범위에서 직접 개방되며, 그리고 제 2 금속 층 (500) 은 데포지트되며 제 2 유전체 층 (480) 의 표면상에서 패터닝된다. 제 21A 도에서와 같이, 금속 층 (500) 의 패터닝은 비트선 (470B) 에 수직으로 연장되어 있는 워드 (word) 선 (500W) 을 형성한다. 바이어 (440, 490) 와 탭 (440T) 에 의하여, 워드 선 (500W) 은 메모리 트랜지스터 (2) 의 제어 게이트에 접속된다. 제 2 금속 층 (500) 에 뒤이어, 종래의 불활성 층 (도시되지 않음) 이 데포지트된다.
제 21C 도, 제 21D 도 및 제 21E 도는 고 전압 NMOS 트랜지스터 (4) 와 저 전압 CMOS 트랜지스터 (6, 7) 각각에 대한 평면도이다.
전기한 실시예는 예시적인 것이며 제한적이지 않다. 본 발명에 따른 다수의 변형 실시예들은 당업자에게 명백할 것이며, 그리고 이와 같은 모든 변형 실시예들은 다음의 청구항들에 한정되는 본 발명의 범위내에 포함될 것이다.

Claims (12)

  1. EEPROM 셀(1) 내의 메모리 트랜지스터(2)에 있어서,
    기판(10,11) 내에 형성된 한 쌍의 소오스/드레인 영역(161,162);
    상기 소오스/트레인 영역들 중 하나의 영역(161)과 상기 소오스/드레인 영역들 사이에 위치한 채널 영역 상에 형성되고, 터널링 게이트 산화물(190)에 의해 상기 소오스/드레인 영역들 중 하나의 영역으로부터 분리된 부동 게이트; 및
    상기 부동 게이트 상에 위치하고, 상기 부동 게이트보다 작은 제어 게이트로서, 상기 부동 게이트가 그 가장자리 전체에 걸쳐서 상기 제어 게이트를 넘어서 외부를 향하여 측면으로 연장되도록 배치된 제어 게이트(270)를 포함하는 것을 특징으로 하는 메모리 트랜지스터.
  2. EEPROM 셀 내에 메모리 트랜지스터(2)를 제조하는 방법에 있어서,
    반도체 기판(10,11)을 제공하는 단계;
    상기 반도체 기판 위에 제1 마스크 층(140)을 데포지트하여, 채널 영역에 의하여 분리되는 메모리 트랜지스터의 소오스/드레인 영역(161,162)을 위한 영역을 한정하고, 소오스/드레인 영역을 형성하기 위하여 도펀트를 주입하고, 상기 제1 마스크를 제거하는 단계;
    게이트 산화물층(165)을 성장시키고, 상기 게이트 산화물층 위에 제2 마스크 층(170)을 데포지트하여, 상기 소오스/드레인 영역 중 하나의 영역(161) 위에 배치되는 터널 산화물 영역(190)을 위한 영역을 한정하고, 상기 터널 산화물 영역을 성장시키기 위하여 상기 제2 마스크 층에 의하여 노출된 상기 게이트 산화물층의 일부를 제거하고, 상기 제2 마스크를 제거하는 단계;
    상기 게이트 산화물층 및 터널 산화물 위에 제1 전도성층(200)을 데포지트하고, 상기 제1 전도성층 위에 절연층(210)을 데포지트하며, 상기 터널 산화물 위에 메모리 트랜지스터의 부동게이트를 위한 영역을 한정하기 위하여 제3 마스크 층(220)을 데포지트하고, 부동 게이트를 형성하고, 상기 제3 마스크를 제거하는 단계;
    상기 절연층 위에 제2 전도성층(270)을 데포지트하고, 상기 부동 게이트 위에 메모리 트랜지스터의 제어 게이트를 위한 영역을 한정하기 위하여 제4 마스크(280)를 형성하고, 제어 게이트를 형성하며, 상기 제4 마스크를 제거하는 단계를 포함하며,
    상기 제어게이트는 상기 부동 게이트보다 작으며, 상기 부동 게이트가 그 가장자리 전체에 걸쳐서 상기 제어 게이트를 넘어서 외부를 향하여 측면으로 연장되도록 배치되는 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
  3. 제2항의 방법에 따라 제조되는 메모리 트랜지스터 및 선택 트랜지스터(3)를 포함하는 EEPROM 셀(1)을 제조하는 방법에 있어서,
    제1 마스크 층이 선택 트랜지스터의 소오스/드레인 영역(160)을 위한 영역을 또한 한정하고, 제3 마스크 층이 상기 선택 트랜지스터의 게이트를 위한 영역을 한정하는 것을 특징으로 하는 EEPROM 셀을 제조하는 방법.
  4. 제3항에 있어서, 최소한 하나의 저전압 MOSFET(6,7)가 제조되며, 제4 마스크 층은 상기 최소한 하나의 MOSFET 각각을 위한 게이트 영역을 또한 한정하는 것을 특징으로 하는 EEPROM 셀을 제조하는 방법.
  5. 제2항에 있어서, 상기 제3 마스크가 제거된 후에, 산화물층(260)이 상기 제1 전도성층의 측벽 상에 성장되는 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
  6. 제 3 항 또는 제 4항에 있어서, 상기 제3 마스크 층이 고전압 FET(4)의 게이트를 위한 영역을 또한 한정하는 것을 특징으로 하는 EEPROM 셀을 제조하는 방법.
  7. 제3항 또는 제4항에 있어서, 상기 제3 마스크 층이 캐패시터(5)의 하부전극을 위한 영역을 또한 한정하고, 상기 제4 마스크 층이 상기 캐패시터의 상부 전극을 위한 영역을 한정하는 것을 특징으로 하는 EEPROM 셀을 제조하는 방법.
  8. 제7항에 있어서, 상기 하부 전극은 그 가장자리 전체에 걸쳐서 상기 상부 전극을 넘어서 외부를 향하여 측면으로 연장되는 것을 특징으로 하는 EEPROM 셀을 제조하는 방법.
  9. 제2항에 있어서, 상기 부동 게이트는 경사진 측벽을 가진 부동 게이트를 형성하는 식각제를 사용하여 형성되는 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
  10. 제2항에 있어서, 제1 전도성층 및 절연층이 제3 마스크를 사용하여 에칭되며, 먼저 이방성(anisotropic) 식각제로 에칭되고 나서, 등방성(isotropic) 식각제로 에칭되는 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
  11. 제2항에 있어서, 상기 제3 마스크 및 제2 마스크 중 하나 또는 양자에 의하여 한정된 영역이 2단계 건식/습식 에칭 공정으로 에칭되는 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
  12. 제2항에 있어서, 소오스/드레인 영역을 형성하기 위하여 도펀트를 주입하는 단계는 두 단계로 실행되며, 소오스/드레인 영역이 이중으로 확산되도록, 두 번째 단계에서의 주입량이 첫 번째 단계에서의 주입량보다 적은 것을 특징으로 하는 메모리 트랜지스터를 제조하는 방법.
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