DE69217772T2 - Halbleiteranordnung vom Dünntyp - Google Patents

Halbleiteranordnung vom Dünntyp

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Description

    HINTERGRUND DER ERFINDUNG GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung und insbesondere eine dünne integrierte Halbleiterschaltungsanordnung. Eine solche Anordnung ist bekannt aus JP-A-1206651 und hat die Merkmale, die im Oberbegriff von Anspruch 1 ausgeführt sind.
    • BESCHREIBUNG DES STANDES DER TECHNIK
  • In jüngster Zeit ist die Nachfrage nach dünnen integrierten Halbleiterschaltungsanordnungen gestiegen, weil dünne elektronische Vorrichtungen, z.B. IC-Karten, breite Anwendung gefunden haben.
  • Die Verwendung von gießharzgekapselten Kunststoffgehäusen ist als Montagetechnik für derartige Chips bekannt. Bei einer derartigen Montage wird flüssiges Kunstharz an der Peripherie eines Chips aufgebracht. Die Elektroden des Chips werden mit einer Vielzahl von Zuleitungen verbunden, die auf einem Band bzw. auf einer Folie ausgebildet und angeordnet sind. Das flüssige Kunstharz festigt die Verbindung zwischen den Zuleitungen und die Elektroden und schützt die Anordnung vor mechanischer Spannung und verschiedenen Umgebungsbedingungen.
  • Da bei dieser Technik das Harz aufgebracht wird, kann man die Dicke der Anurdnung nur schwer steuern. Außerdem erfordert ein Dünnschichtüberzug von weniger als 1mm für Chips mit großen Abmessungen eine Veränderung der Harzviskosität, und daher bestehen Grenzen in bezug auf die Harze, die verwendet werden können. Harze, die das Eindringen von Feuchtigkeit verhindern, können im allgemeinen verwendet werden, um Dünnschichtüberzüge von weniger als 1mm herzustellen.
  • Keramikgehäuse und preßharzgekapselte Kunststoffgehäuse sind bisher auch verwendet worden für die Anordnung von integrierten Halbleiterschaltkreischips. Solche Gehäuse können jedoch normalerweise externe Kräfte nicht absorbieren und werden mit größerer Wahrscheinlichkeit beschädigt, da diese Gehäuse harte Gehäuse und zerbrechlich sind, wenn sie einer auch nur geringen Verformung ausgesetzt sind. Aus diesem Grund ist es schwierig, Anordnungen mit weniger als 1mm Dicke für Chips mit großen Abmessungen herzustellen und zu verwenden.
  • WO-A-90/05379 beschreibt eine Chipanordnung, bei der ein Paar Schichten jeweilige Seiten des Chips berühren, und zwar beide Seiten der Ebene der Chipzuleitungen. JP-A-1206651 beschreibt eine weitere Anordnung, bei der ein Folienträger als Zuleitungsträgerteil fungiert. EP-A-122687 beschreibt eine Verbundschichtanordnung, bei der jeweilige Verstärkungslagen sich über und unter einer Halbleiterkomponente und einer für diese bestimmte Trägerlage befinden.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung bereitzustellen, die dünner ausgeführt sein, wobei ihre günstige Charakteristik erhalten bleibt.
  • Daher ist ein Aspekt der vorliegenden Erfindung eine Halbleiteranordnung mit den Merkmalen, die in Anspruch 1 ausgeführt sind.
  • Die beigefügten Zeichnungen, die in die Anmeldung einbegriffen und ein Teil der Anmeldung sind, stellen eine Ausführungsform der Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. In den Zeichnungen sind gleiche Bezugszeichen mit gleichen oder entsprechenden Teilen in all den verschiedenen Ansichten bezeichnet.
  • Dabei zeigen:
  • Fig. 1 eine Draufsicht einer Halbleiteranordnung;
  • Fig. 2 eine Schnittansicht der Schnittlinie 2-2' in Fig. 1;
  • Fig. 3 bis 6, 8 und 9 Schnittansichten einer Halbleiteranordnung;
  • Fig. 7 eine Schnittansicht einer Ausführungsform einer Halbleiteranordnung gemäß der vorliegenden Erfindung;
  • Fig. 10 eine Draufsicht einer Halbleiteranordnung;
  • Fig. 11 eine Schnittansicht der Schnittlinie 11-11' in Fig. 10;
  • Fig. 12 und 13 Schnittansichten einer Halbleiteranordnung;
  • Fig. 14 eine Schnittansicht eines Geräts, das zur Herstellung einer Halbleiteranordnung verwendet wird.
    • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Anhand der Zeichnungen wird nachstehend die vorliegende Erfindung beschrieben.
  • Eine Halbleiteranordnung wird mit Bezug auf Fig. 1 und 2 nachstehend beschrieben. Fig. 1 ist eine Draufsicht einer Halbleiteranordnung, und Fig. 2 ist eine Schnittansicht der Schnittlinie 2-2' in Fig. 1.
  • In der Anordnung sind eine Vielzahl von Elektroden 12 zur Zuführung von Versorgungsspannungen und Eingangssignalen zu einem integrierten Halbleiterschaltkreischip 10 und zum Abgeben von Ausgangssignalen aus dem Chip 10 auf einer Hauptfläche des Chips 10 ausgebildet. Die Elektroden sind nach der herkömmlichen Kontaktierungsfleckentechnologie oder Bondinseltechnologie ausgebildet. Die Hauptfläche des Chips 10, außer die Bereiche der Elektroden 12, ist mit einer isolierenden Passivierungsschicht (nicht dargestellt) überzogen. Die Elektroden 12 sind unter Verwendung einer Mikrobond-Technologie, z.B. einer herkömmlichen TAB-(automatischen Folienbond-)Technologie oder MPB-(Mikroplattierbond-)Technologie, die beschrieben und als Europapatent Nr. 91108886.2 angemeldet sind, mit inneren Endabschnitten einer Vielzahl von Zuleitungen 14 kontaktiert worden. Diese Zuleitungen sind auf einer rechteckig geformten Folie 16 ausgebildet und angeordnet, die ein rechteckiges Loch 17 in der Mitte aufweist. Die Innenabschnitte der Zuleitungen 14 erstrecken sich von der Folie 16 zum Chip 10. Die Außenabschnitte der Zuleitungen 14 erstrecken sich vom Chip 10 weg.
  • Mit Ausnahme der äußeren Endabschnitte der Zuleitungen 14 sind der Chip 10, die Zuleitungen 14 und die Folie 16 zwischen einer vorderen Schicht 18 und einer hinteren Schicht 20 angeordnet. Dieser Schichtenanordnungsvorgang erfolgt unter einem Vakuum oder reduziertem Druck. Diese Schichten 18 und 20 sind thermisch mit der Folie 16 verschweißt und haften aneinander. Die Schichten 18 und 20 sind aus isolierendem, flexiblem, feuchtigkeitsfestem und thermisch leitfähigem Material, z.B. aus Polyimidharz, hergestellt. Außerdem kann anstelle der oben beschriebenen thermischen Schweißtechnik eine Technik verwendet werden, die ein Klebstoff bzw. Haftmittel zum Anordnen des Chips 10, der Zuleitungen 14 und der Folie 16 verwendet.
  • Hierbei ist die vordere Schicht 18 in engem Kontakt mit der Hauptfläche des Chips 10 und mit den Zuleitungen 14 ausgeführt. Die hintere Schicht 20 ist auch in engem Kontakt mit der hinteren Fläche des Chips 10, einem Teil einer Seitenfläche des Chips 10, der Folie 16 und den Zuleitungen 14 ausgeführt. Der Chip 10 wird unter einem Vakuum oder reduziertem Druck hermetisch verschlossen. Dadurch wird kein Raum verschrenkt, und eine sehr dünne Halbleiteranordnung kann erreicht werden.
  • Die Dicke des Chips 10 beträgt 0,25mm, die Höhe der Elektroden 12 beträgt 0,07mm, die Dicke der Zuleitungen 14 beträgt 0,03mm, die Dicke der Folie 16 beträgt 0,07mm und die Dicke der vorderen Schicht 18 und der hinteren Schicht 20 beträgt jeweils 0,025mm. In diesem Fall kann die Anordnung mit einer Dicke von annähernd 0,4mm hergestellt werden.
  • Da die Hauptfläche und die hintere Fläche die vordere Schicht 18 und die hintere Schicht 20 direkt berühren, wird außerdem die Wärmeverteilung in der Anordnung deutlich verbessert.
  • Zusätzlich kann er Widerstand der Anordnung gegen Feuchtigkeit verbessert werden, indem die Schichten 18 und 20 breiter und somit die Feuchtigkeitseindringwege von den verschweißten bzw. verklebten Abschnitten der Schichten 18 und 20 her länger ausgeführt werden.
  • Fig. 3 ist eine Schnittansicht einer Halbleiteranordnung.
  • Die vordere Schicht 18 besteht aus zwei Lagen, nämlich einer anorganischen Lage 22 mit einer Dicke von 0,015mm und einer Klebstofflage 24 mit einer Dicke von 0,025mm. Die hintere Schicht 20 besteht auch aus zwei Lagen, nämlich aus einer anorganischen Lage 26 mit einer Dicke von 0,015mm und einer Klebstofflage 28 mit einer Dicke von 0,025mm. Die Klebstofflagen bestehen aus Epoxidharz, und die anorganischen Lagen bestehen aus Metall, z.B. Aluminium, Kupfer, Eisen oder einer Mischung aus diesen Materialien.
  • Die Klebstofflagen 24 und 28 bewirken, daß die anorganischen Lagen 22 und 26 auf dem Chip 10, den Zuleitungen 14 und der Folie 16 haften, und haften auch teilweise aneinander.
  • Da anorganisches Material, insbesondere Metall, eine ausgezeichnete Feuchtigkeitsbeständigkeitscharakteristik und Wärmeleitfähigkeit hat, können der Widerstand der Anordnung gegen Feuchtigkeit und die Wärmeabführung der Anordnung verbessert werden.
  • Wenn Metall als die anorganischen Lagen 22 und 26 verwendet wird, kann es außerdem möglich sein, die anorganischen Lagen 22 und 26 als Abschirmblech zu verwenden und Störungen zu dämpfen. Wenn die Anordnung unter Verwendung eines Klebstoffs auf einer Leiterplatte montiert wird, kann außerdem Wärme aus der Anordnung leichter über die anorganische Lage 26 und den Klebstoff zur Leiterplatte hin abgestrahlt werden.
  • Fig. 4 ist eine Schnittansicht einer Halbleiteranordnung.
  • Die anorganischen Lagen 22 und 26 sind mit Schutzlagen 30 und 32 überzogen. Jede der Schutzlagen 30 und 32 besteht aus Epoxidharz und hat eine Dicke von etwa 0,01mm.
  • Daher ist es möglich, die anorganischen Lagen 22 und 26 vor Qualitatsminderung, z.B. Oxidation, zu schützen.
  • Fig. 5 ist eine Schnittansicht einer Halbleiteranordnung.
  • Es sind zwei Chips 10a und 10b angeordnet. Das Bezugszeichen 16' bezeichnet eine Folie, die zwei rechteckige Öffnungen hat, die den Chips 10a und 10b entsprechen. Die innenliegenden Zuleitungen 34 sind zum Zweck des Verbindens der Elektroden 12 des Chips auf der Folie 16' ausgebildet und angeordnet. Es ist deshalb möglich, eine Vielzahl von Chips mit einer kleineren Gesamtanordnung anzuordnen.
  • Fig. 6 ist eine Schnittansicht einer Halbleiteranordnung.
  • Eine Vielzahl von Kühlrippen 36 sind mit einem geeigneten Klebstoff auf der vorderen Schicht 18 fest angeordnet. Dadurch kann die Wärme vom Chip 10 leichter nach außen abgeführt werden.
  • Fig. 7 ist eine Schnittansicht einer Ausführungsform gemäß der vorliegenden Erfindung.
  • In dieser Ausführungsform sind ein oder mehrere Schlitze 38 in der Folie 16 ausgebildet. Die Schlitze 38 können auf die Anordnung wirkende Spannungen absorbieren. Daher kann die Anordnung einer Verdrehung aufgrund von externen Kräften flexibel widerstehen.
  • Es ist auch möglich, anstelle der Schlitze 38 eine oder mehrere Aussparungen zu verwenden.
  • Fig. 8 ist eine Schnittansicht einer Halbleiteranordnung.
  • Die Folie 16 der Anordnung, die in Fig. 4 oder Fig. 7 dargestellt ist, wird nicht verwendet. Bei dieser Anordnung werden die äußeren Abschnitte der Zuleitungen 14 vor dem Schichtenanordnungsvorgang zum Zweck des Anordnens der Zuleitungen durch eine Haft- bzw. Klebstoffolie (nicht dargestellt) miteinander verbunden. Nach dem Schichtenanordnungsvorgang wird die Haftfolie entfernt. Es ist erwünscht, daß die Zuleitungen 14 dicker ausgeführt werden, z.B. 0,08mm, damit die Festigkeit der Zuleitungen 14 erhalten bleibt.
  • Fig. 9 ist eine Schnittansicht einer Halbleiteranordnung.
  • Die Mittelabschnitte der Klebstofflagen 24' und 28', die der Hauptfläche und der hinteren Fläche des Chips 10 entsprechen, sind entfernt, und die Mittelabschnitte der anorganischen Lagen 22 und 26 sind in direktem Kontakt mit der Hauptfläche und der hinteren Fläche des Chips 10. Deshalb kann Wärme vom Chip 10 aufgrund des Fehlens der Klebstofflage, die mit dem Chip 10 in Kontakt ist, leichter nach außen abgestrahlt werden.
  • Fig. 10 ist eine Draufsicht einer Halbleiteranordnung.
  • Fig. 11 ist eine Schnittansicht der Schnittlinie 11-11' in Fig. 10.
  • Ein Loch 40 verläuft durch eine der Zuleitungen 14, die der Spannung des Massepegels entspricht. Das Loch 40 läuft durch die vordere Schicht 18, die hintere Schicht 20 und die Schutzlagen 30 und 32 in einem Randabschnitt 41 der Anordnung. Ein Loch 42 läuft durch die Massepegelzuleitung, die vordere Schicht 18, die hintere Schicht 20, die Schutzlagen 30 und 32 und die Folie 16, und zwar näher am Chip 10 als das Loch 40. Die Löcher 40 und 42 sind mit einem leitfähigen Material, z.B. einer leitfähigen Paste, gefüllt.
  • Metall kann als die anorganischen Lagen 22 und 26 verwendet werden.
  • Das elektrische Potential der anorganischen Lagen 22 und 26 wird also auf Massepegel gehalten, und die anorganischen Lagen 22 und 26 wirken wie Zweigleitungen der Zuleitungen, wenn die Anordnung in Betrieb ist. Demzufolge verringert sich die Impedanz der Massepegelzuleitung, und die Schwankung des Potentials in der Elektrode des Chips 10, die die Zuleitungen verbindet, wird auch dann unterdrückt, wenn die Anordnung mit einer höheren Frequenz arbeitet. Der Betrieb des Chips 10 mit einer höheren Frequenz wird also ermöglicht.
  • Zusätzlich ist ein verbesserter Abschirmeffekt erreichbar.
  • Es ist auch möglich, Metall auf die Oberflächenwand der Löcher 40 und 42 aufzubringen, anstatt die Löcher 40 und 42 mit leitfähigem Material zu füllen.
  • Fig. 12 ist eine Schnittansicht einer Halbleiteranordnung.
  • Ein Loch 44, das durch die vordere Schicht 18 und die Schutzlage 30 führt, öffnet sich an einem Randabschnitt 43 der Anordnung. Ein Loch 46, das durch die vordere Schicht 18 und die Schutzlage 30 führt, öffnet sich wiederum näher am Chip 10. Diese Löcher 44 und 46 öffnen sich auf einer der Zuleitungen 14, die der Spannung des Massepegels entspricht und mit leitfähigem Material gefüllt sind. Die anorganische Lage 22 der vorderen Schicht 18 kann also als Zweigleitung der Massepegelzuleitung, wenn die Anordnung in Betrieb ist, und als Abschirmblech der Spannung des Massepegels verwendet werden.
  • Zusätzlich öffnet sich das Loch 48, das durch die hintere Schicht 20 und die Schutzlage 32 führt, an einem Randabschnitt 45 der Anordnung. Das Loch 50, das durch die Folie 16, die hintere Schicht 20 und die Schutzlage 32 führt, öffnet sich wiederum näher am Chip 10. Die Löcher 48 und 50 öffnen sich näher am Chip 10. Diese Löcher 48 und 50 öffnen sich auf einer anderen der Zuleitungen 14, die der Stromversorgungsspannung entspricht, und sind mit leitfähigem Material gefüllt. Die anorganische Lage 26 der hinteren Schicht 20 kann also als Zweigleitung der Stromversorgungsspannungspegelzuleitung, wenn die Anordnung in Betrieb ist, und als Abschirmblech der Stromversorgungsspannung verwendet werden.
  • Fig. 13 ist eine Schnittansicht einer Halbleiteranordnung.
  • Ein Loch 52, das durch die Klebstofflage 24 der vorderen Schicht 18 führt, öffnet sich an einem Endabschnitt 53 der Anordnung. Ein Loch 54, das durch die Klebstofflage 24 der vorderen Schicht 18 führt, öffnet sich näher am Chip 10. Diese Löcher 52 und 54 öffnen sich auf einer der Zuleitungen 14, die der Spannung des Massepegels entspricht, und sind mit leitfähigem Material gefüllt. Die anorganische Lage 22 der vorderen Schicht 18 kann also als Zweigleitung der Massepegelzuleitung, wenn die Anordnung in Betrieb ist, und als Abschirmblech der Spannung des Massepegels verwendet werden.
  • Außerdem ist der Mittelabschnitt der Klebstofflage 58, der der hinteren Fläche des Chips 10 entspricht, entfernt, und der Mittelabschnitt der anorganischen Lage 26 ist in direktem Kontakt mit der hinteren Fläche des Chips 10. Ein Loch 56, das durch die Klebstofflage 24 der hinteren Schicht 20 führt, öffnet sich in einem Randabschnitt 55 der Anordnung. Das Loch 56 öffnet sich auf einer anderen der Zuleitungen 14, die der Stromversorgungsspannung entspricht, und ist mit leitfähigem Material gefullt.
  • Wenn die hintere Fläche des Chips 10 innerhalb des Chips 10 mit einer der Elektroden 12, die die andere Zuleitung kontaktiert, elektrisch verbunden ist, kann die anorganische Lage 26 der hinteren Schicht 20 als Zweigleitung der Stromversorgungsspannungspegelzuleitung, wenn die Anordnung in Betrieb ist, und als Abschirmblech der Stromversorgungsspannung verwendet werden.
  • Die oben beschriebenen Anordnungen werden unter Verwendung der in Fig. 14 dargestellten Vorrichtung hergestellt. Das Bezugszeichen 60 bezeichnet eine Vakuumkammer. Das Innere der Kammer 60 ist durch eine elastische Folie 66 in einem oberen Raum 62 und einen unteren Raum 64 geteilt. Ein Heizer 68 ist im unteren Raum 64 angeordnet. Der untere Raum 64 ist mit einer Vakuumpumpe (nicht dargestellt) verbunden.
  • Bei einer Herstellung der in Fig. 1 und 2 dargestellten Anordnung werden zunächst die Zuleitungen 14, die auf der Folie 20 angeordnet sind, unter Verwendung der TAB- oder MPB-Technologie außerhalb der Kammer 60 mit dem Chip verbunden. Dann wird die hintere Schicht 20 auf dem Chip 10, den Zuleitungen 14 und der Folie 16 befestigt. Die halbfertige Anordnung wird auf dem Heizer 68 angeordnet, wobei die hintere Schicht 20 dem Heizer 68 zugewandt ist. Dann wird die vordere Schicht 18 auf der halbfertigen Anordnung angeordnet, wobei die vordere Schicht 18 der elastischen Schicht 66 zugewandt ist. Das Innere des unteren Raums 64 wird mit der Pumpe evakuiert, um ein Vakuum oder einen reduzierten Druck zu erreichen. Wenn die Luft aus dem unteren Raum 64 abgepumpt wird, wölbt sich die elastische Folie 66 zum unteren Raum 64 hin, wie durch die gestrichelte Linie in Fig. 13 dargestellt, und die vordere Schicht 18 wird gegen die halbfertige Anordnung gedrückt. In dieser Zeit ist der Heizer 68 in Betrieb. Als Ergebnis dieses Prozesses werden die vordere Schicht 18 und die hintere Schicht 20 thermisch mit den Zuleitungen 14 und der Folie 16 verschweißt und aneinander befestigt.
  • Nach diesem Verfahren ist die vordere Schicht 18 in direktem Kontakt mit der Hauptfläche des Chips 10 und mit den Zuleitungen 14, und die hintere Schicht 20 ist ebenfalls in direktem Kontakt mit der hinteren Fläche des Chips 10, mit der Folie 16 und mit den Zuleitungen 14, und zwar durch das hermetische Verschließen des Chips 10 in einem Vakuum oder reduziertem Druck.
  • Die vorliegende Erfindung ist mit Bezug auf eine spezifische Ausführungsform beschrieben worden. Andere Ausführungsformen auf der Grundlage der Prinzipien der vorliegenden Erfindung sind jedoch für den Fachmann offenkundig. Solche Ausführungsformen sind in den Schutzumfang der Ansprüche eingeschlossen.

Claims (8)

1. Halbleiteranordnung mit:
einem Halbleiterchip (10, 10a, 10b) mit einer ersten und einer zweiten Oberfläche;
einer Vielzahl von Elektroden (12) auf der ersten Oberfläche;
einer Vielzahl von Zuleitungen (14), die um den Chip (10, 10a, 10b) herum angeordnet sind, wobei jede der Zuleitungen (14) einen Endabschnitt aufweist, der eine der Elektroden (12) berührt; und
einer ersten und einer zweiten Schicht (18, 20), wobei die zweite Schicht (20) die zweite Oberfläche direkt berührt, die erste und die zweite Schicht (18, 20) sich auf gegenüberliegenden Seiten des Halbleiterchips (10, 10a, 10b) und der Zuleitungen (14) befinden, ein Zuleitungsträgerteil (16, 16') die Zuleitungen (14) trägt und, mit Ausnahme der äußeren Endabschnitte der Zuleitungen (14), der Chip (10, 10a, 10b), die Zuleitungen (14) und das Zuleitungsträgerteil (16, 16') zwischen der ersten und der zweiten Schicht (18, 20) angeordnet sind, dadurch gekennzeichnet, daß die erste Schicht (18) die erste Oberfläche direkt berührt und daß das Zuleitungsträgerteil (16) Rillen oder Schlitze (38) zur Aufnahme von Spannung aufweist, um zu ermöglichen, daß die Anordnung einer Verformung infolge einer äußeren Kraft flexibel widerstehen kann.
2. Halbleiteranordnung nach Anspruch 1, ferner dadurch gekennzeichnet, daß die zweite Schicht eine anorganische Lage (26) und eine Klebstofflage (28, 28', 58), die auf der anorganischen Lage (26) haftet, aufweist.
3. Halbleiteranordnung nach Anspruch 2, ferner dadurch gekennzeichnet, daß sie eine Schutzlage (32), die auf der anorganischen Lage (26) angeordnet ist, aufweist.
4. Halbleiteranordnung nach Anspruch 2, ferner dadurch gekennzeichnet, daß die anorganische Lage (26) Metall aufweist.
5. Halbleiteranordnung nach Anspruch 4, ferner dadurch gekennzeichnet, daß die anorganische Lage (26) einen Peripherieabschnitt und einen Innenabschnitt aufweist, wobei der Peripherieabschnitt an den Zuleitungen (14) haftet und der Innenabschnitt die zweite Oberfläche des Chips (10) direkt berührt.
6. Halbleiteranordnung nach Anspruch 4, ferner dadurch gekennzeichnet, daß sie eine Verbindungseinrichtung (40, 42, 48, 50, 56) zum elektrischen Verbinden einer der Zuleitungen (14) mit der anorganischen Lage (26) aufweist.
7. Halbleiteranordnung nach Anspruch 6, ferner dadurch gekennzeichnet, daß die Verbindungseinrichtung (40, 42, 48, 50, 56) ein leitfähiges Teil durch die Klebstofflage (28, 58) hindurch aufweist, das die anorganische Lage (26) und die eine der Zuleitungen (14) berührt.
8. Halbleiteranordnung nach Anspruch 7, ferner dadurch gekennzeichnet, daß das leitfähige Teil eine leitfähige Beschichtung aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013102828A1 (de) * 2013-03-20 2014-09-25 Semikron Elektronik Gmbh & Co. Kg Leistungsbaugruppe mit einer als Folienverbund ausgebildeten Verbindungeinrichtung

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
KR0134648B1 (ko) * 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
EP0852810B1 (de) * 1996-07-23 2002-10-09 Infineon Technologies AG Halbleiterbauelement mit isolierendem gehäuse
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
EP0887850A3 (de) 1997-06-23 2001-05-02 STMicroelectronics, Inc. Erzeugung eines Leiterrahmens mit verbesserten thermischen Eigenschaften
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
US6238845B1 (en) 1997-11-13 2001-05-29 Texas Instruments Incorporated Method of forming lead frames with preformation support
US6002165A (en) * 1998-02-23 1999-12-14 Micron Technology, Inc. Multilayered lead frame for semiconductor packages
US6130477A (en) * 1999-03-17 2000-10-10 Chen; Tsung-Chieh Thin enhanced TAB BGA package having improved heat dissipation
FR2794266B1 (fr) * 1999-05-25 2002-01-25 Gemplus Card Int Procede de fabrication de dispositif electronique portable a circuit integre comportant un dielectrique bas cout
US6229202B1 (en) 2000-01-10 2001-05-08 Micron Technology, Inc. Semiconductor package having downset leadframe for reducing package bow
US20030151120A1 (en) * 2000-06-28 2003-08-14 Hundt Michael J. Lead-frame forming for improved thermal performance
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20040109525A1 (en) * 2002-12-09 2004-06-10 Chieng Koc Vai Chieng Aka Michael Automatic chip counting system (process)
US8164182B2 (en) * 2004-11-15 2012-04-24 Stats Chippac Ltd. Hyper thermally enhanced semiconductor package system comprising heat slugs on opposite surfaces of a semiconductor chip
JP4743764B2 (ja) * 2005-02-02 2011-08-10 セイコーインスツル株式会社 半導体パッケージの製造方法
JP4961731B2 (ja) * 2005-12-02 2012-06-27 ソニー株式会社 半導体パッケージ及び半導体パッケージの製造方法
US7468548B2 (en) * 2005-12-09 2008-12-23 Fairchild Semiconductor Corporation Thermal enhanced upper and dual heat sink exposed molded leadless package
US8841782B2 (en) * 2008-08-14 2014-09-23 Stats Chippac Ltd. Integrated circuit package system with mold gate
US8201326B2 (en) * 2008-12-23 2012-06-19 Infineon Technologies Ag Method of manufacturing a semiconductor device
JP2010176950A (ja) * 2009-01-28 2010-08-12 Kyocera Corp 光電変換装置
JP5574667B2 (ja) * 2009-10-21 2014-08-20 キヤノン株式会社 パッケージ、半導体装置、それらの製造方法及び機器
JP5354376B2 (ja) * 2009-11-27 2013-11-27 大日本印刷株式会社 半導体装置および半導体装置の製造方法
JP5702701B2 (ja) * 2011-04-20 2015-04-15 株式会社アドバンテスト 試験用キャリア
JP5629670B2 (ja) 2011-04-20 2014-11-26 株式会社アドバンテスト 試験用キャリア
US11551046B1 (en) * 2011-10-19 2023-01-10 Dynamics Inc. Stacked dynamic magnetic stripe commmunications device for magnetic cards and devices
TWI441358B (zh) * 2012-01-12 2014-06-11 Lextar Electronics Corp 晶片封裝結構及其製造方法
US9426914B2 (en) * 2012-05-17 2016-08-23 Intel Corporation Film insert molding for device manufacture
JP5626402B2 (ja) * 2013-04-24 2014-11-19 大日本印刷株式会社 半導体装置、半導体装置の製造方法、およびシールド板
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
KR102251001B1 (ko) 2014-06-26 2021-05-12 삼성전자주식회사 반도체 패키지
CN108242427B (zh) * 2016-12-23 2020-05-12 光宝电子(广州)有限公司 电子制品的封装结构及封装工艺
CN107910318A (zh) * 2017-12-05 2018-04-13 深圳市共进电子股份有限公司 一种电磁辐射吸波散热结构
KR102519001B1 (ko) 2018-05-28 2023-04-10 삼성전자주식회사 필름 패키지 및 이를 포함하는 패키지 모듈
JP7167889B2 (ja) * 2019-09-13 2022-11-09 豊田合成株式会社 紫外光照射装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2042802A (en) * 1979-02-14 1980-09-24 Ferranti Ltd Encapsulation of semiconductor devices
JPS5954252A (ja) * 1982-09-21 1984-03-29 Nec Corp フイルムキヤリアテ−プ
DE3235493A1 (de) * 1982-09-24 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Verdrahtung fuer solarzellen
JPS59172253A (ja) * 1983-03-18 1984-09-28 Mitsubishi Electric Corp 半導体装置
JPS6127663A (ja) * 1984-07-17 1986-02-07 Nec Corp 半導体集積回路
JPS61168943A (ja) * 1985-01-23 1986-07-30 Hitachi Ltd 農用作業機
US4811081A (en) * 1987-03-23 1989-03-07 Motorola, Inc. Semiconductor die bonding with conductive adhesive
JP2641869B2 (ja) * 1987-07-24 1997-08-20 三菱電機株式会社 半導体装置の製造方法
JPH01206651A (ja) * 1988-02-15 1989-08-18 Mitsui Toatsu Chem Inc 半導体装置
JPH01282844A (ja) * 1988-05-09 1989-11-14 Nec Corp 樹脂封止型半導体装置
JPH0249456A (ja) * 1988-08-11 1990-02-19 Fujitsu Ltd 樹脂封止型半導体装置
DE3838085A1 (de) * 1988-11-10 1990-05-17 Rheinmetall Gmbh Beschleunigungsfeste verpackung fuer integrierte schaltungen und verfahren zu ihrer herstellung
US5099306A (en) * 1988-11-21 1992-03-24 Honeywell Inc. Stacked tab leadframe assembly
US4912547A (en) * 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device
JPH0314245A (ja) * 1989-06-13 1991-01-22 Toshiba Corp 半導体装置の樹脂封止方法
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5021864A (en) * 1989-09-05 1991-06-04 Micron Technology, Inc. Die-mounting paddle for mechanical stress reduction in plastic IC packages
JPH03171655A (ja) * 1989-11-29 1991-07-25 Fujitsu Ltd 半導体装置とその製造方法
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5130783A (en) * 1991-03-04 1992-07-14 Texas Instruments Incorporated Flexible film semiconductor package
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013102828A1 (de) * 2013-03-20 2014-09-25 Semikron Elektronik Gmbh & Co. Kg Leistungsbaugruppe mit einer als Folienverbund ausgebildeten Verbindungeinrichtung
DE102013102828B4 (de) * 2013-03-20 2018-04-12 Semikron Elektronik Gmbh & Co. Kg Leistungsbaugruppe mit einer als Folienverbund ausgebildeten Verbindungseinrichtung

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Publication number Publication date
JPH05198694A (ja) 1993-08-06
US5672908A (en) 1997-09-30
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EP0689243A3 (de) 1996-06-12
EP0689243B1 (de) 2000-05-10
KR970001887B1 (en) 1997-02-18

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