KR960016239B1 - 반도체장치 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용없음

Description

반도체장치
제 1 도는 본 발명에 따른 반도체장치의 제 1 실시예의 평면도,
제 2 도는 제 1 도에서 선 2-2'에 따른 단면도,
제 3 도 내지 제 9 도는 각각 본 발명에 따른 반도체장치의 제 2 실시예와 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예 및 제 8 실시예의 각각의 단면도,
제 10 도는 본 발명에 따른 반도체장치의 제 9 실시예의 평면도,
제 11 도는 제 10 도에서의 선 11-11'에 따른 단면도,
제 12 도와 제 13 도는 각각 본 발명에 따른 반도체장치의 제 10 실시예와 제 11 실시예의 단면도,
제 14 도는 본 발명에 따른 반도체장치의 제조에 이용된 장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10,10a,10b : 반도체 집적회로칩 12 : 전국
14 : 리드16,16' : 테이프
17 : 직사각형 구멍18 : 전면막
20 : 이면막22,26 : 무기질층
24,24',28,28',58 : 접착층 30,32 : 보호층
34 : 내부리드40,42,44,46,48,50,52,54,56 : 구멍
41,43,45,53,55 : 가장자리부60 : 진공실
62 : 상층룸66 : 탄성막
68 : 히터
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 박막형 반도체 집적회로장치에 관한 것이다.
[종래의 기술 및 문제점]
최근, IC카드 등과 같은 박막형 전자기기가 널리 사용되고 있기 때문에 박막형 반도체 집적회로칩에 대한 요구가 더욱 증가되고 있다. 이와 같은 칩에 대한 어셈블리(assembly)기술로서 플라스틱 패키지를 포팅(potting)하는 방법이 잘 알려져 있다. 이와 같은 형태의 어셈블리에 있어서, 액체 플라스틱수지가 칩 주위에 피복되고, 칩의 전극이 테이프상에 형성되어 배열된 다수의 리드에 연결된다. 액체 플라스틱수지는 리드와 전극 사이의 연결을 고정시키면서 기계적인 스트레스(stress)와 각종 환경으로부터 어셈블리를 보호한다.
이러한 기술에 의하면, 수지가 피복되기 때문에 어셈블리의 두께를 조절하는 것이 어렵게 된다. 더욱이, 대규모 칩에 대해 1mm 이하의 박막을 코팅하기 위해서는 수지의 점성조정이 요구되고, 그에 따라 사용할 수 있는 수지가 제한되게 된다. 일반적으로, 습기의 투과를 방지하는 수지는 1mm 이하의 박막 코팅에는 사용할 수 없게 된다.
또한, 세라믹 패키지와 몰드(mold) 수지 밀봉 플라스틱 패키지도 반도체 집적회로칩의 어셈블리에 이용되어 왔지만, 이러한 패키지는 통상 외부 압력을 흡수할 수 없게 되어 많은 손상을 받게 되고, 하드형이기 때문에 약간만 변형되더라도 깨지게 된다. 이와 같은 이유로, 대규모 칩에 대해 두께 1mm 이하의 어셈블리를 만들어 사용하는 것은 어렵게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 그 이점을 유지하면서 보다 박막으로 할 수 있는 반도체 장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 제 1 및 제 2 표면을 갖춘 제 1 반도체칩과; 제 3 및 제 4 표면을 갖춘 제 2 반도체칩; 제 1 표면상의 제 1 및 제 2 전극; 제 3 표면상의 제 3 및 제 4 전극; 제 1 전극과 접촉되는 제 1 종단부를 갖춘 제 1 리드; 제 4 전극과 접촉되는 제 2 종단부를 갖춘 제 2 리드; 제 2 전극과 접촉되는 제 3 종단부와, 제 3 전극과 접촉되는 제 4 종단부를 갖춘 제 3 리드; 상기 제 1 및 제 2 반도체칩과 상기 제 1, 제 2, 제 3 리드의 반대측에 위치하고, 상기 제 1 반도체칩의 제 1 표면과 상기 제 2 반도체칩의 제 3 표면 및 상기 리드의 제 1 측과 직접 접촉되는 제 1 막과, 상기 제 1 및 제 2 반도체칩과 상기 제 1, 제 2, 제 3 리드의 반대측에 위치하고, 상기 제 1 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 제 2 반도체칩의 제 4 표면과 직접 접촉되는 제 2 접촉부 및 상기 리드의 제 2 측과 직접 접촉되는 제 3 접촉부를 갖추며, 상기 제 1, 제 2, 제 3 접촉부가 동일한 재료로 만들어지는 제 2 막 및; 각각의 리드를 지지하기 위해 제 1 및 제 2 막 사이에 위치하는 리드지지부재를 구비하여 구성된 것을 특징으로 한다.
(실시예)
이하, 예시도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.
제 1 실시예
본 발명에 따른 반도체장치의 제 1 실시예를 제 1 도 및 제 2 도를 참조하여 설명한다. 제 1 도는 본 발명에 따른 반도체장치의 제 1 실시예의 평면도이고, 제 2 도는 제 1 도에서의 선 2-2'에 따른 단면도이다.
이 어셈블리에 있어서는, 반도체 집적회로칩(10)에 입력신호와 전원전압을 공급하고 반도체 집적회로칩(10)으로부터 출력신호를 출력하는 다수의 전극(12)이 반도체 집적회로칩(10)의 주표면상에 형성되어 있다. 이때, 전극은 종래의 범프(bump) 기술 또는 패드(pad) 기술에 의해 형성된다. 전극(12)영역을 제외한 반도체 집적회로칩(10)의 주표면은 절연패시베이션(passivation)막(도시되지 않음)으로 덮혀져 있다. 그리고, 전극(12)은 다수의 리드(14)의 내부 종단부와 접촉되는 바, 이 접촉은 대한민국 특허출원 제91-9041호에 설명되고 청구된 종래의 TAB(Tape Automated Bonding) 기술 또는 MPB(Micro Plationg bonding) 기술 등과 같은 마이크로 본딩(micro-bonding) 기술을 이용하여 행한다. 상기 리드는 그 중앙부에 직사각형의 구멍(17)을 갖춘 직사각형 모양의 테이프(16)상에 형성되어 배열된다. 이들 리드(14)의 내부부는 테이프(16)로부터 반도체 집적회로칩(10)쪽으로 연장되고, 리드(14)의 외부부는 반도체 집적회로칩(10)으로부터 떨어져 연장된다.
리드(14)의 외부 종단부를 제외하면, 반도체 집적회로칩(10)과 리드(14) 및 테이프(16)는 전면막(18)과 후면막(20)의 사이에 끼워져 있다. 이 끼워넣기 공정은 진공 또는 감압상태에서 수행되고, 이들 막(18,20)은 테이프(16)와 함깨 열적으로 용융되어 서로 접착된다. 이때, 막(18,20)은 절연성과 유연성, 방습성 및 열도전성을 갖춘 물질인 폴리아미드(polyimide) 수지로 이루어진다. 또한, 반도체 집적회로칩(10)과 리드(14) 및 테이프(16)를 끼워넣기 위해 접착성 물질을 이용하는 기술이 상기한 열용융기술 대신에 이용될 수 있다.
여기서, 전면막(18)은 반도체 집적회로칩(10)의 주표면과 리드(14)에 근접하게 접촉되어 형성되고, 이면막(20)은 반도체 집적회로칩(10)의 이면과, 반도체 집적회로칩(10)의 측표면의 일부, 리드(14) 및 테이프(16)에 근접하게 접촉되어 형성된다. 그리고, 반도체 집적회로칩(10)은 진공 또는 감압상태에서 밀봉된다. 따라서 불필요한 공간이 없기 때문에 초박막 반도체장치를 얻을 수 있게 된다.
이 제 1 실시예에 있어서는, 반도체 집적회로칩(10)의 두께가 0.25mm이고, 전극(12)의 높이가 0.07mm이며, 리드(14)의 두께가 0.03mm이고, 테이프(16)의 두께가 0.07mm이며, 전면막(18)과 이면막(20)의 두께가 각각 0.025mm인 경우에 대략 0.4mm 두께의 어셈블리를 얻을 수 있게 된다.
또한 제 1 실시예에 있어서는, 주표면과 이면이 직접 전면막(18)과 이면막(20)에 접촉되어 있기 때문에, 어셈블리내에서의 열분산이 현저히 개선되게 된다. 따라서, 습기에 대한 어셈블리 저항은 막(18,20)을 보다 넓힘과 더불어 막(18,20)의 본딩부로부터 습기 투과통로를 보다 길게 함으로써 향상시킬 수 있다.
제 2 실시예
제 3 도는 본 발명에 따른 제 2 실시예의 단면도이다.
이 제 2 실시예에 있어서는, 전면막(18)이 2개의 층, 즉 두께 0.015mm의 무기질층(22)에 두께 0.025mm의 접착층(24)으로 구성되고, 또한 이면막(20)은 2개의 층, 즉 두께 0.015mm의 무기질층(26)과 두께 0.025mm의 접착층(28)으로 구성되어 있다. 이 경우, 접착층은 에폭시(epoxy) 수지로 이루어지고, 무기질층은 알루미늄과 구리, 철 또는 이들 금속의 합성물질과 같은 금속으로 이루어진다.
접착층(24,28)은 무기질층(22,26)을 반도체 집적회로칩(10)과 리드(14) 및 테이프(16)에 접착시키고, 또한 부분적으로 서로 접착시킨다. 이 제 2 실시예에 의하면, 무기물질, 특히 금속이 방습성과 열전도성을 갖기 때문에, 습기에 대한 어셈블리 저항 및 어셈블리의 열소모성을 향상시킬 수 있게 된다.
따라서, 금속이 무기질층(22,26)으로 이용되는 경우에는, 무기질층(22,26)을 보호판으로서 사용하여 소음을 줄일 수 있게 된다. 더욱이, 어셈블리가 접착성 물질에 의해 인쇄회로기판상에 탑재된 경우에는 어셈블리로부터의 열이 무기질층(26)과 접착성 물질을 통하여 인쇄회로기판에서 더 쉽게 방산되게 된다.
제 3 실시예
제 4 도는 본 발명에 따른 제 3 실시예의 단면도이다.
이 제 3 실시예에 있어서는, 무기질층(22,26)이 보호층(30,32)으로 덮혀져 있다. 각 보호층(30,32)은 에폭시 수지로 이루어지고, 약 0.01mm의 두께를 갖는다.
이 제 3 실시예에 있어서는, 산화물과 같은 이물질로부터 무기질층(22,26)을 보호하는 것이 가능하게 된다.
제 4 실시예
제 5 도는 본 발명에 따른 제 4 실시예의 단면도이다.
이 제 5 실시예에 있어서는, 2개의 반도체 집적회로칩(10a,10b)이 조립되어 있다. 도면에서 참조부호(16')는 반도체 집적회로칩(10a,10b)에 대응하는 2개의 직사각형 개구부를 갖춘 테이프를 나타낸다. 내부리드(34)는 반도체 집적회로칩(10a,10b)의 전극(12)을 연결하기 위해 테이프(16')상에 형성되어 배열된다.
이 제 4 실시예에 있어서는, 전반적으로 작은 어셈블리를 갖춘 다수의 칩들을 조립하는 것이 가능하게 된다.
제 5 실시예
제 6 도는 본 발명에 따른 제 5 실시예의 단면도이다.
이 제 5 실시예에 있어서는 다수의 냉각 핀(fin; 36)이 적당한 접착물질을 이용하여 전면막(18)상에 접착된다. 따라서, 반도체 집적회로칩(10)으로부터의 열은 외부로 보다 쉽게 발산될 수 있다.
제 6 실시예
제 7 도는 본 발명에 따른 제 6 실시예의 단면도이다.
이 제 6 실시예에 있어서는, 하나 이상의 슬릿(38)이 테이프(16)내에 형성되어 있다. 이들 슬릿(38)은 어셈블리에 대한 스트레스를 흡수할 수 있으므로, 어셈블리는 외부의 힘에 의한 왜곡을 유연하게 견딜 수 있게 된다. 또한, 슬릿(38) 대신에 하나 이상의 홈으로 대치하는 것도 가능하게 된다.
제 7 실시예
제 8 도는 본 발명에 따른 제 7 실시예의 단면도이다.
이 제 7 실시예에 있어서는, 제 4 도 및 제 7 도에 도시된 어셈블리의 테이프(16)를 사용하지 않고, 리드(14)의 외부부는 리드(14)를 배열하기 위해 끼워넣은 공정 이전에 접착성 테이프(도시되지 않음)에 의해 상호연결되고, 이 접착성 테이프(도시되지 않음)에 의해 상호연결되고, 이 접착성 테이프는 끼워넣는 공정 이후에 제거된다. 본 실시예에 있어서는, 리드(14)은 강도를 유지하기 위해 리드(14)를 두껍게, 예컨대 0.08mm로 만드는 것이 바람직하다.
제 8 실시예
제 9 도는 본 발명에 따른 제 8 실시예의 단면도이다.
이 제 8 실시예에 있어서는, 반도체 집적회로칩(10)의 주표면과 이면에 대응하는 접착층(24',28')의 중앙부가 제거되고, 무기질층(22,26)의 중앙부는 반도체 집적회로칩(10)의 주표면과 이면에 직접 접촉된다. 본 실시예에 있어서, 반도체 집적회로칩(10)으로부터의 열은 반도체 집적회로칩(10)과 접촉되는 접착층이 부족하기 때문에 외부로 더욱 쉽게 발산될 수 있게 된다.
제 9 실시예
제 10 도는 본 발명에 따른 제 9 실시예의 평면도이고, 제 11 도는 제 10 도에서의 선 11-11' 에 따른 단면도이다.
이 제 9 실시예에 있어서는, 구멍(40)이 접지전압에 대응하는 리드(14)중의 하나를 통해 관통한다. 또한, 구멍(40)은 어셈블리의 가장자리부(41)에서 전면막(18)과 이면막(20) 및 보호층(30,32)을 관통한다. 구멍(42)은 구멍(40)보다 반도체 집적회로칩(10)에 근접해서 테이프(16)과 전면막(18), 이면막(20), 보호층(30,32) 및 접지레벨 리드를 통해 관통한다. 상기 구멍(40,42)은 도전성 패이스트(paste)와 같은 도전성 재료로 채워진다. 금속은 무기질층(22,26)으로서 사용된다.
따라서, 무기질층(22,26)의 전위는 접지레벨로 유지되고, 어셈블리가 동작되면 이 무기질층(22,26)은 리드의 가지선(branch line)으로서 동작하게 된다. 따라서 본 실시예에 있어서는, 접지레벨 리드의 임피던스가 감소되고, 어셈블리가 고주파에서 동작하더라도 리드를 연결하는 반도체 집적회로칩(10)의 전극에서의 전위 변동이 억제되게 된다. 그래서 고주파에서의 반도체 집적회로칩(10)의 동작이 가능하게 된다.
따라서, 본 실시예에서는 향상된 시일드(Shield)효과가 얻어진다. 또한, 도전성 물질로 구멍(40,42)을 채우는 대신에 구멍(40,42)의 벽표면에 금속을 도금하는 것도 가능하게 된다.
제 10 실시예
제 12 도는 본 발명에 따른 제 10 실시예의 단면도이다.
이 제 10 실시예에 있어서, 전면막(18)과 보호층(30)을 관통하는 구멍(44)은 어셈블리의 가장자리부(43)에서 개공되어 있고, 또한 전면막(18)과 보호층(30)을 관통하는 구멍(46)은 반도체 집적회로칩(10)에 근접해서 개공되어 있다. 이들 구멍(44,46)은 접지전압에 대응하는 리드(14)중의 하나상에 개공됨과 더불어 도전성 물질로 채워진다. 따라서, 어셈블리가 동작하면, 전면막(18)의 무기질층(22,26)은 접지레벨 리드의 가지선 및 접지전압의 보호판으로서 이용될 수 있게 된다.
더욱이 본 실시예에 있어서, 이면막(20)과 보호층(32)을 관통하는 구멍(48)은 어셈블리의 가장자리부(45)에서 개공되어 있고, 또한 테이프(16)와 이면막(20) 및 보호층(32)을 관통하는 구멍(50)은 반도체 집적회로칩(10)에 근접해서 개공되어 있다. 이들 구멍(48,50)은 전원전압에 대응하는 리드(14)중의 다른 하나상에 개공됨과 더불어 도전성 물질로 채워진다. 따라서 어셈블리가 동작하면, 이면막(20)의 무기질층(26)은 전원전압레벨 리드의 가지선 및 전원전압의 보호판으로 이용될 수 있게 된다.
제 11 실시예
제 13 도는 본 발명에 따른 제 11 실시예의 단면도이다.
이 제 11 실시예에 있어서, 전면막(18)의 접착층(24)을 관통하는 구멍(52)은 어셈블리가 가장자리부(53)에서 개공되어 있고, 전면막(18)의 접착층(24)을 관통하는 구멍(54)은 반도체 집적회로칩(10)에 근접해서 개공되어 있다. 이들 구멍(52,54)은 접지전압에 대응되는 리드(14)중의 하나상에서 개구됨과 더불어 도전성 물질로 채워진다. 따라서, 어셈블리가 동작하면, 전면막(18)의 무기질층(22)은 접지레벨 리드의 가지선 및 접지전압의 보호판으로서 이용될 수 있게 된다.
또한, 반도체 집적회로칩(10)의 이면에 대응하는 접착층(58)의 중심부는 제거되고, 무기질층(26)의 중심부는 반도체 집적회로칩(10)의 이면과 직접 접촉되게 된다. 이면막(20)의 접착층(58)을 관통하는 구멍(56)은 어셈블리의 가장자리부(55)에서 개공되어 있고, 또 이 구멍(56)은 전원전압에 대응하는 리드(14)중의 다른 하나상에서 개공됨과 더불어 도전성 물질로 채워진다.
반도체 집적회로칩(10)에서 반도체 집적회로칩(10)의 이면이 다른 리드와 접촉되는 전극(12)중의 하나에 전기적으로 연결되는 경우, 어셈블리가 동작하지 않으면, 이면막(20)의 무기질층(26)은 전원전압레벨 리드의 가지선 및 전원전압의 보호판으로서 이용될 수 있게 된다.
상기한 어셈블리들은 제 14 도에 도시된 장치에 의해 제조된다. 도면에서 참조부호 60은 진공실을 나타내는 바, 이 진공실(60)의 안쪽은 탄성막(66)에 의해 상층룸(62)과 하층룸(64)으로 나누어진다. 히터(68)는 하층룸(64)내에 설치되고, 하층룸(64)은 진공펌프(도시되지 않음)에 연결되어 있다.
제 1 도 및 제 2 도에 도시된 어셈블리를 제조하는 경우에는, 먼저 테이프(16)상에 배열된 첫번째 리드(14)를 진공실(60)의 외부에서 TAB 또는 MPB 기술을 이용하여 반도체 집적회로칩(10)에 연결한다. 다음에, 이면막(20)을 반도체 집적회로칩(10)과 리드(14) 및 테이프(16)에 접착시킨다. 이때, 반쯤 완성된 어셈블리는 이면막(20)이 히터(68)을 향하도록 하여 히터(68)상에 올려 놓는다. 그후, 전면막(18)을 탄성막(66)을 향하도록 하여 반쯤 완성된 어셈블리상에 올려 놓는다. 그 다음에는 하층룸(64)의 안쪽을 진공 또는 감압상태로 되도록 펌프로 공기를 빼내게 된다. 공기가 하층룸(64)의 밖으로 빠짐으로써, 탄성막(66)이 제 14 도에 점선으로 나타낸 바와 같이 하층룸(64)을 향하여 부풀어지게 됨과 더불어 전면막(18)이 반쯤 완성된 어셈블리쪽으로부터 눌리게 된다. 이 시간동안 히터(68)는 동작하고 있다. 이 공정의 결과로, 전면막(18)과 이면막(20)이 리드(14) 및 테이프(16)와 함께 열적으로 용융되어 서로 접착되게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 진공 또는 감압상태에서의 반도체 집적회로칩(10)의 밀봉을 통하여 전면막(18)은 반도체 집적회로칩(10)의 주표면과 리드(14)와 직접 접촉되고, 이면막(20)은 반도체 집적회로칩(10)의 이면과 테이프(16) 및 리드(14)에 직접 접촉되게 된다.
한편, 본 발명은 상술한 실시예에 대해 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

Claims (9)

  1. 제 1 및 제 2 표면을 갖춘 반도체칩과; 상기 제 1 표면상의 다수의 전극; 칩 주위에 배열되면서 각각 전극중 하나와 접촉되는 종단부를 갖춘 다수의 리드; 상기 반도체칩과 리드의 반대측상에 위치하고, 전기적 도전성 무기질층과 이 무기질층에 접착된 접착층을 갖추며, 상기 반도체칩의 제 1 표면과 상기 다수의 리드의 제 1 측에 직접 접촉되는 제 1 막과, 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 다수의 리드의 제 2 측과 직접 접촉되는 제 2 접촉부를 갖추며, 상기 제 1 및 제 2 접촉부가 동일한 재료로 만들어지는 제 2 막; 각각의 리드를 지지하기 위해 상기 제 1 막 및 제 2 막 사이에 위치하는 리드지지부재 및; 무기질층과 리드중 하나를 접촉시키는 접착층을 통하는 도전부재를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 도전부재가 도전성 도금을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 제 1 및 제 2 표면을 갖춘 제 1 반도체칩과; 제 3 및 제 4 표면을 갖춘 제 2 반도체칩; 제 1 표면상의 제 1 및 제 2 전극; 제 3 표면상의 제 3 및 제 4 전극; 제 1 전극과 접촉되는 제 1 종단부를 갖춘 제 1 리드; 제 4 전극과 접촉되는 제 2 종단부를 갖춘 제 2 리드; 제 2 전극과 접촉되는 제 3 종단부와, 제 3 전극과 접촉되는 제 4 종단부를 갖춘 제 3 리드; 상기 제 1 및 제 2 반도체칩과 상기 제 1, 제 2, 제 3 리드의 반대측에 위치하고, 상기 제 1 반도체칩의 제 1 표면과 상기 제 2 반도체칩의 제 3 표면 및 상기 리드의 제 1 측과 직접 접촉되는 제 1 막과, 상기 제 1 및 제 2 반도체칩과 상기 제 1, 제 2, 제 3 리드의 반대측에 위치하고, 상기 제 1 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 제 2 반도체칩의 제 4 표면과 직접 접촉되는 제 2 접촉부 및 상기 리드의 제 2 측과 직접 접촉되는 제 3 접촉부를 갖추며, 상기 제 1, 제 2, 제 3 접촉부가 동일한 재료로 만들어지는 제 2 막 및; 각각의 리드를 지지하기 위해 제 1 및 제 2 막 사이에 위치하는 리드지지부재를 구비하여 구성된 것을 특징으로 하는 반도체 장치.
  4. 제 1 및 제 2 표면을 갖춘 반도체칩과; 제 1 표면상의 다수의 전극; 상기 칩 주위에 배열되면서 각각 상기 전극중 하나와 접촉되는 종단부를 갖춘 다수의 리드;' 상기 반도체칩과 리드의 반대측에 위치하고, 상기 반도체칩의 제 1 표면과 상기 다수의 리드의 제 1 측과 직접 접촉되는 제 1 유연성 플라스틱막과, 상기 반도체칩과 리드의 반대측에 위치하고, 상기 반도체칩의 제 2 표면과 상기 다수의 리드의 제 2 측과 직접 접촉되는 제 2 유연성 플라스틱막 및; 각각의 리드를 지지하기 위해 상기 제 1 및 제 2 막 사이에 위치하는 리드지지부재를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제 1 및 제 2 표면을 갖춘 반도체칩과; 상기 제 1 표면상과 다수의 전극; 칩 주위에 배열되면서 각각 전극중 하나와 접촉되는 종단부를 갖춘 다수의 리드; 전기적 도전층과 이 전기적 도전층에 접착된 접착층을 갖추면서 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 1 표면과 상기 다수의 리드의 제 1 측에 직접 접촉되는 제 1 막과, 전기적 도전층과 이 전기적 도전층에 접착된 접착층을 갖추면서 상기 반도체 칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 다수의 리드의 제 2 측과 직접 접촉되는 제 2 접촉부를 갖추는 제 2 막 및; 전기적 도전층과 리드중 하나와 접촉되는 접착층을 통하는 도전부재를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 막이 상기 반도체칩 주위에 밀봉 패키지를 형성하는 것을 특징으로 하는 반도체장치.
  7. 제 1 및 제 2 표면을 갖춘 반도체칩과; 상기 제 1 표면상의 다수의 전극; 칩 주위에 배열되면서 각각 상기 반도체칩의 제 1 표면의 측에서의 적극중 하나와 접촉되는 종단부를 갖춘 다수의 리드 및; 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 1 표면의 측에서 제 1 막의 실질적으로 평탄한 표면을 형성하기 위해 상기 반도체칩의 제 1 표면과 상기 다수의 리드의 제 1 측과 직접 접촉되는 제 1 막과, 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 다수의 리드의 제 2 측과 직접 접촉되는 제 2 접촉부를 갖추며, 상기 제 1 접촉부가 상기 제 2 접촉부로부터 상기 반도체칩의 제 2 표면의 측으로 돌출된 제 2 막을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  8. 제 1 및 제 2 표면을 갖춘 반도체칩과; 상기 제 1 표면상의 다수의 전극; 칩 주위에 배열되면서 각각 전극중 하나와 접촉되는 종단부를 갖춘 다수의 리드 및; 상기 반도체칩과 리드의 반대측상에 위치하고, 제 1 접촉부와 제 2 접촉부를 갖추며, 상기 제 1 접촉부의 영역에서의 상기 반도체칩의 제 1 표면과 직접 접촉되면서 상기 제 2 접촉부에서의 상기 다수의 리드의 제 1 측에 접착되는 접착부를 포함하는 제 1 막과, 상기 반도체칩과 리드의 반대측상에 위치하고, 제 1 접촉부와 제 2 접촉부를 갖추며, 상기 제 1 접촉부의 영역에서의 상기 반도체칩의 제 2 표면과 직접 접촉되면서 상기 제 2 접촉부에서의 상기 다수의 리드의 제 2 측에 접착되는 접착부를 포함하는 제 2 막을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  9. 제 1 및 제 2 표면을 갖춘 반도체칩과; 제 1 표면상의 다수의 전극; 상기 칩 주위에 배열되면서 각각 상기 반도체칩의 제 1 표면의 측에서의 전극중 하나와 접촉하는 종단부를 갖춘 다수의 리드 및; 절연재료로 구성되면서 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 1 표면의 측에서의 제 1 막의 실질적으로 평탄한 표면을 형성하기 위해 상기 반도체칩의 제 1 표면과 상기 다수의 리드의 제 1 측과 직접 접촉되는 제 1 유연성 플라스틱막과, 절연재료로 구성되면서 상기 반도체칩과 리드의 반대측상에 위치하고, 상기 반도체칩의 제 2 표면과 직접 접촉되는 제 1 접촉부와 상기 다수의 리드의 제 2 측과 직접 접촉하는 제 2 접촉부를 갖추며, 상기 제 1 접촉부가 상기 제 2 접촉부로부터 상기 반도체칩의 제 2 표면의 측으로 돌출되는 제 2 유연성 플라스틱막을 구비하여 구성된 것을 특징으로 하는 반도체장치.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
KR0134648B1 (ko) * 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
WO1998003998A1 (de) * 1996-07-23 1998-01-29 Siemens Aktiengesellschaft Halbleiterbauelement mit isolierendem gehäuse
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
EP0887850A3 (en) 1997-06-23 2001-05-02 STMicroelectronics, Inc. Lead-frame forming for improved thermal performance
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
US6238845B1 (en) 1997-11-13 2001-05-29 Texas Instruments Incorporated Method of forming lead frames with preformation support
US6002165A (en) * 1998-02-23 1999-12-14 Micron Technology, Inc. Multilayered lead frame for semiconductor packages
US6130477A (en) * 1999-03-17 2000-10-10 Chen; Tsung-Chieh Thin enhanced TAB BGA package having improved heat dissipation
FR2794266B1 (fr) * 1999-05-25 2002-01-25 Gemplus Card Int Procede de fabrication de dispositif electronique portable a circuit integre comportant un dielectrique bas cout
US6229202B1 (en) 2000-01-10 2001-05-08 Micron Technology, Inc. Semiconductor package having downset leadframe for reducing package bow
US20030151120A1 (en) * 2000-06-28 2003-08-14 Hundt Michael J. Lead-frame forming for improved thermal performance
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20040109525A1 (en) * 2002-12-09 2004-06-10 Chieng Koc Vai Chieng Aka Michael Automatic chip counting system (process)
US8164182B2 (en) * 2004-11-15 2012-04-24 Stats Chippac Ltd. Hyper thermally enhanced semiconductor package system comprising heat slugs on opposite surfaces of a semiconductor chip
JP4743764B2 (ja) * 2005-02-02 2011-08-10 セイコーインスツル株式会社 半導体パッケージの製造方法
JP4961731B2 (ja) * 2005-12-02 2012-06-27 ソニー株式会社 半導体パッケージ及び半導体パッケージの製造方法
US7468548B2 (en) * 2005-12-09 2008-12-23 Fairchild Semiconductor Corporation Thermal enhanced upper and dual heat sink exposed molded leadless package
US8841782B2 (en) * 2008-08-14 2014-09-23 Stats Chippac Ltd. Integrated circuit package system with mold gate
US8201326B2 (en) * 2008-12-23 2012-06-19 Infineon Technologies Ag Method of manufacturing a semiconductor device
JP2010176950A (ja) * 2009-01-28 2010-08-12 Kyocera Corp 光電変換装置
JP5574667B2 (ja) * 2009-10-21 2014-08-20 キヤノン株式会社 パッケージ、半導体装置、それらの製造方法及び機器
JP5354376B2 (ja) * 2009-11-27 2013-11-27 大日本印刷株式会社 半導体装置および半導体装置の製造方法
JP5702701B2 (ja) 2011-04-20 2015-04-15 株式会社アドバンテスト 試験用キャリア
JP5629670B2 (ja) 2011-04-20 2014-11-26 株式会社アドバンテスト 試験用キャリア
US11551046B1 (en) * 2011-10-19 2023-01-10 Dynamics Inc. Stacked dynamic magnetic stripe commmunications device for magnetic cards and devices
TWI441358B (zh) * 2012-01-12 2014-06-11 Lextar Electronics Corp 晶片封裝結構及其製造方法
CN104220954B (zh) * 2012-05-17 2018-07-17 英特尔公司 用于装置制造的薄膜插入模制
DE102013102828B4 (de) * 2013-03-20 2018-04-12 Semikron Elektronik Gmbh & Co. Kg Leistungsbaugruppe mit einer als Folienverbund ausgebildeten Verbindungseinrichtung
JP5626402B2 (ja) * 2013-04-24 2014-11-19 大日本印刷株式会社 半導体装置、半導体装置の製造方法、およびシールド板
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
KR102251001B1 (ko) 2014-06-26 2021-05-12 삼성전자주식회사 반도체 패키지
CN108242427B (zh) * 2016-12-23 2020-05-12 光宝电子(广州)有限公司 电子制品的封装结构及封装工艺
CN107910318A (zh) * 2017-12-05 2018-04-13 深圳市共进电子股份有限公司 一种电磁辐射吸波散热结构
KR102519001B1 (ko) 2018-05-28 2023-04-10 삼성전자주식회사 필름 패키지 및 이를 포함하는 패키지 모듈
JP7167889B2 (ja) * 2019-09-13 2022-11-09 豊田合成株式会社 紫外光照射装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2042802A (en) * 1979-02-14 1980-09-24 Ferranti Ltd Encapsulation of semiconductor devices
JPS5954252A (ja) * 1982-09-21 1984-03-29 Nec Corp フイルムキヤリアテ−プ
DE3235493A1 (de) * 1982-09-24 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Verdrahtung fuer solarzellen
JPS59172253A (ja) * 1983-03-18 1984-09-28 Mitsubishi Electric Corp 半導体装置
JPS6127663A (ja) * 1984-07-17 1986-02-07 Nec Corp 半導体集積回路
JPS61168943A (ja) * 1985-01-23 1986-07-30 Hitachi Ltd 農用作業機
US4811081A (en) * 1987-03-23 1989-03-07 Motorola, Inc. Semiconductor die bonding with conductive adhesive
JP2641869B2 (ja) * 1987-07-24 1997-08-20 三菱電機株式会社 半導体装置の製造方法
JPH01206651A (ja) * 1988-02-15 1989-08-18 Mitsui Toatsu Chem Inc 半導体装置
JPH01282844A (ja) * 1988-05-09 1989-11-14 Nec Corp 樹脂封止型半導体装置
JPH0249456A (ja) * 1988-08-11 1990-02-19 Fujitsu Ltd 樹脂封止型半導体装置
DE3838085A1 (de) * 1988-11-10 1990-05-17 Rheinmetall Gmbh Beschleunigungsfeste verpackung fuer integrierte schaltungen und verfahren zu ihrer herstellung
US5099306A (en) * 1988-11-21 1992-03-24 Honeywell Inc. Stacked tab leadframe assembly
US4912547A (en) * 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device
JPH0314245A (ja) * 1989-06-13 1991-01-22 Toshiba Corp 半導体装置の樹脂封止方法
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5021864A (en) * 1989-09-05 1991-06-04 Micron Technology, Inc. Die-mounting paddle for mechanical stress reduction in plastic IC packages
JPH03171655A (ja) * 1989-11-29 1991-07-25 Fujitsu Ltd 半導体装置とその製造方法
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5130783A (en) * 1991-03-04 1992-07-14 Texas Instruments Incorporated Flexible film semiconductor package
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置

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