KR102251001B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102251001B1
KR102251001B1 KR1020140078944A KR20140078944A KR102251001B1 KR 102251001 B1 KR102251001 B1 KR 102251001B1 KR 1020140078944 A KR1020140078944 A KR 1020140078944A KR 20140078944 A KR20140078944 A KR 20140078944A KR 102251001 B1 KR102251001 B1 KR 102251001B1
Authority
KR
South Korea
Prior art keywords
package substrate
semiconductor chip
emi shielding
package
semiconductor
Prior art date
Application number
KR1020140078944A
Other languages
English (en)
Other versions
KR20160001117A (ko
Inventor
이석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140078944A priority Critical patent/KR102251001B1/ko
Priority to US14/698,353 priority patent/US9508657B2/en
Publication of KR20160001117A publication Critical patent/KR20160001117A/ko
Application granted granted Critical
Publication of KR102251001B1 publication Critical patent/KR102251001B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

반도체 패키지는 반도체 칩, 패키지 기판 및 EMI 차폐층을 포함한다. 패키지 기판은 상기 반도체 칩의 아래에 배치되어, 상기 반도체 칩과 전기적으로 연결된다. 패키지 기판은 상기 반도체 칩의 아래에 위치하는 수용홈을 갖는다. EMI 차폐층은 상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐한다. 따라서, 반도체 패키지에 인접한 다른 전자 디바이스와의 EMI가 억제되므로, 이러한 반도체 패키지를 갖는 모바일 전자 기기와 같은 전자 기기의 동작 신뢰성이 향상될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 패키지 기판, 반도체 칩, 도전성 연결 부재, 몰딩 부재 및 외부접속단자를 포함한다. 반도체 칩은 패키지 기판의 상부면에 배치된다. 도전성 연결 부재는 반도체 칩과 패키지 기판을 전기적으로 연결시킨다. 몰딩 부재는 패키지 기판의 상부면에 형성되어 반도체 칩을 덮는다. 외부접속단자는 패키지 기판의 하부면에 실장된다.
반도체 패키지가 탑재된 모바일 전자 기기(mobile electronic device)에서는 전자기 간섭(Electro Magnetic Interference : EMI)을 차폐하는 방안이 주요한 과제로 대두되고 있다.
본 발명은 반도체 칩의 하부면을 통해 전파되는 EMI를 차폐할 수 있는 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 반도체 칩, 패키지 기판 및 EMI 차폐층을 포함할 수 있다. 패키지 기판은 상기 반도체 칩의 아래에 배치되어, 상기 반도체 칩과 전기적으로 연결될 수 있다. 패키지 기판은 상기 반도체 칩의 아래에 위치하는 수용홈을 포함할 수 있다. EMI 차폐층은 상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐할 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 중앙부와 주변부를 포함할수 있다. 상기 패키지 기판의 중앙부는 상기 주변부보다 위쪽으로부터 상부를 향해 돌출되어 상기 수용홈을 형성하는 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 EMI 차폐층은 상기 패키지 기판의 상기 주변부의 하부면과 동일 평면 상에 위치하는 하부면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 중앙부와 주변부를 포함할수 있다. 상기 패키지 기판의 중앙부는 상기 주변부보다 아래쪽으로부터 하부를 향해 돌출되어 상기 수용홈을 형성하는 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 EMI 차폐층은 상기 패키지 기판의 가장자리 상부면과 동일 평면 상에 위치하는 상부면을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 상기 패키지 기판 내에 배치된 접지 라인을 더 포함할 수 있다. 상기 EMI 차폐층은 상기 패키지 기판의 접지 라인과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 패키지 기판의 주변부에 배치되어 상기 EMI 차폐층과 상기 접지 라인을 연결하는 보조 EMI 차폐층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 패키지 기판과 상기 반도체 칩을 덮어서 상기 반도체 칩의 상부면과 측면들로부터 전파되는 전자기파를 차폐하는 EMI 차폐캔(shielding can)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 EMI 차폐캔은 상기 패키지 기판의 접지 라인과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 플렉서블 기판을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 EMI 차폐층은 니켈과 철 합금, 구리와 니켈 합금, 은 등을 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 반도체 칩, 패키지 기판, EMI 차폐캔 및 EMI 차폐층을 포함할 수 있다. 패키지 기판은 상기 반도체 칩의 아래에 배치되어, 상기 반도체 칩과 전기적으로 연결될 수 있다. 패키지 기판은 상기 반도체 칩을 향해 돌출되어 수용홈을 형성하는 돌출부를 포함할 수 있다. EMI 차폐캔은 상기 패키지 기판과 상기 반도체 칩을 덮어서 상기 반도체 칩의 상부면과 측면들로부터 전파되는 전자기파를 차폐할 수 있다. EMI 차폐층은 상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐할 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 상기 패키지 기판 내에 배치된 접지라인을 더 포함할 수 있다. 상기 EMI 차폐층과 상기 EMI 차폐캔은 상기 패키지 기판의 상기 접지 라인과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 상기 돌출부를 포함하는 중앙부와 상기 반도체 칩과 연결되는 주변부를 포함할 수 있다. 상기 EMI 차폐층은 상기 주변부의 하부면과 동일 평면 상에 있는 하부면을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지는 상기 패키지 기판의 주변부에 배치되어 상기 EMI 차폐층과 상기 접지 라인을 연결하는 보조 EMI 차폐층을 더 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, EMI 차폐층이 반도체 칩의 아래에 배치됨으로써, 반도체 칩의 하부면으로부터 전파되는 전자기파를 차폐할 수가 있다. 따라서, 반도체 패키지의 에 인접한 다른 전자 디바이스와의 EMI가 억제되므로, 이러한 반도체 패키지를 갖는 모바일 전자 기기와 같은 전자 기기의 동작 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1에 도시된 반도체 패키지를 나타낸 평면도이다.
도 3 내지 도 6은 도 1의 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 도 7에 도시된 반도체 패키지를 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10 내지 도 14는 도 9의 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 패키지를 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 패키지 기판(110), 반도체 칩(120), 도전성 연결 부재(130), 몰딩 부재(140), EMI 차폐층(150), EMI 차폐캔(160) 및 외부접속단자(170)를 포함할 수 있다.
패키지 기판(110)은 중앙부(110-1)과 주변부(110-2)를 포함할 수 있다. 패키지 기판(110)은 상부 패드(111), 하부 패드(112), 도전 라인(113) 및 접지 라인(114)을 포함할 수 있다. 상부 패드(111)는 패키지 기판(110)의 주변부(110-2)의 상부면의 가장자리에 배열될 수 있다. 하부 패드(112)는 패키지 기판(110)의 주변부(110-2)의 하부면의 가장자리에 배열될 수 있다. 도전 라인(113)은 패키지 기판(110) 내에 형성되어, 상부 패드(111)와 하부 패드(112)를 전기적으로 연결시킬 수 있다. 접지 라인(114)은 패키지 기판(110)의 내부에 배치될 수 있다. 접지 라인(114)은 다양한 형태로 형성되어 패키지 기판(110) 내에 배치될 수 있다. 의접지 라인(114)은 상부 패드(111) 및/또는 하부 패드(112)와 연결될 수 있다.
패키지 기판(110)의 중앙부(110-1)는 주변부(110-2)보다 돌출된 돌출부(116)를 포함할 수 있다. 즉, 돌출부(116)는 패키지 기판(110)의 주변부(110-2)보다 높은 레밸에 위치할 수 있다. 따라서, 돌출부(116)에 의해 수용홈(117)이 형성될 수 있다. 예를 들면, 돌출부(116)와 주변부(100-2)의 단차에 의해 패키지 기판(110)의 중앙부(110-1) 하부에는 아래쪽이 개방된 수용홈(117)이 형성될 수 있다. 돌출부(116)는 패키지 기판(110)의 주변부(110-2)로부터 위쪽으로 경사지게 연장된 상부 및 하부 측면들, 및 상하부 측면들 사이를 각각 연결하는 상부면 및 하부면을 포함할 수 있다. 다른 실시예로서, 돌출부(116)는 패키지 기판(110)으로부터 위쪽으로 수직하게 연장된 측면들을 가질 수도 있다.
패키지 기판(110)은 플렉서블 기판을 포함할 수 있다. 따라서, 플렉서블 패키지 기판(110)의 중앙부(110-1)에 위쪽으로 가압하는 공정을 통해서, 돌출부(116)를 패키지 기판(110)의 중앙부(110-1)에 용이하게 형성할 수 있다. 예를 들어서, 패키지 기판(110)은 폴리이미드와 같은 플렉서블 재질을 포함할 수 있다. 패키지 기판(110)은 폴리이미드 이외에도 다른 플렉서블 재질들을 포함할 수도 있다. 다른 실시예로서, 패키지 기판(110)은 강성 재질을 포함할 수도 있다.
반도체 칩(120)은 패키지 기판(110)의 돌출부(116) 상부면에 배치될 수 있다. 반도체 칩(120)은 돌출부(116)의 폭과 동일하거나 또는 폭보다 좁은 폭을 가질 수 있다. 즉, 수용홈(117)은 반도체 칩(120)의 폭과 동일하거나 또는 폭보다 넓은 폭을 가질 수 있다. 반도체 칩(120)은 본딩 패드(122)를 포함할 수 있다. 본딩 패드(122)는 반도체 칩(120)의 상부면 가장자리에 배열될 수 있다.
도전성 연결 부재(130)는 반도체 칩(120)과 패키지 기판(110)을 전기적으로 연결시킬 수 있다. 본 실시예에서, 도전성 연결 부재(130)는 도전성 와이어를 포함할 수 있다. 도전성 연결 부재(130)는 반도체 칩(120)의 본딩 패드(122)와 패키지 기판(110)의 상부 패드(111) 사이를 연결할 수 있다. 따라서, 도전성 연결 부재(130)는 본딩 패드(122)에 연결된 상단, 및 상단으로부터 연장되어 상부 패드(111)에 연결된 하단을 포함할 수 있다.
몰딩 부재(140)는 패키지 기판(110)의 상부면에 형성되어 반도체 칩(120)을 덮을 수 있다. 몰딩 부재(140)는 반도체 칩(120)과 도전성 연결부재(130)를 외부 환경으로부터 보호할 수 있다. 몰딩 부재(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound ; EMC)를 포함할 수 있다.
EMI 차폐층(150)은 패키지 기판(110)의 수용홈(117) 내에 형성될 수 있다. EMI 차폐층(150)은 수용홈(117) 내에 고립된 형태(예를 들면 아일랜드 형태)로 형성될 수 있다. EMI 차폐층(150)은 반도체 칩(120)의 하부면으로부터 돌출부(116)를 통해서 전파되는 전자기파를 차폐할 수 있다. 즉, 반도체 칩(120)으로부터 발생된 전자기파가 반도체 칩(120)이 실장된 패키지 기판(110)의 중앙부(110-1)을 통해서 전파되는 것을 차폐할 수 있다. 반도체 칩(120)의 하부면으로부터 발생되는 전자기파는 대부분 저주파수를 가질 수 있다. 따라서, EMI 차폐층(150)은 반도체 칩(120)의 하부면으로부터 패키지 기판(110)의 중앙부(110-1)로 전파되는 저주파수의 전자기파를 차폐할 수 있다. 물론, EMI 차폐층(150)은 저주파뿐만 아니라 고주파의 전자기파도 차폐할 수 있다. EMI 차폐층(150)은 니켈과 철 합금, 구리와 니켈 합금, 은 등을 포함할 수 있다. 반도체 칩(120)이 자기 메모리(Magnetic Random Access Memory : MRAM)를 포함할 경우, EMI 차폐층(150)은 니켈과 철 합금의 한 종류인 퍼멀로이(Permalloy)를 포함할 수 있다.
EMI 차폐층(150)은 수용홈(117) 내에 배치되므로, EMI 차폐층(150)은 수용홈(117)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 따라서, EMI 차폐층(150)은 반도체 칩(120)의 폭보다 큰 폭을 갖질 수 있다. EMI 차폐층(150)의 폭이 반도체 칩(120)의 폭보다 크므로, 반도체 칩(120) 아래로 전파되는 전자기파를 EMI 차폐층(150)이 효과적으로 차폐할 수가 있게 된다.
EMI 차폐층(150)은 패키지 기판(110)의 주변부(110-2)의 하부면과 실질적으로 동일 평면 상에 위치하는 하부면을 가질 수 있다. 모바일 디바이스는 반도체 패키지들이 적층된 POP 구조를 가질 수 있다. 따라서, 반도체 패키지(100)의 아래에 다른 반도체 패키지가 배치될 수 있다. 만일 EMI 차폐층(150)의 하부면이 패키지 기판(110)의 주변부(110-2)의 하부면보다 아래로 돌출된다면, POP 구조의 두께가 증가될 수 있다. 따라서, POP 구조의 두께 증가를 방지하기 위해서, EMI 차폐층(150)의 하부면은 패키지 기판(110)의 주변부(110-2)의 하부면과 실질적으로 동일한 평면 상에 위치할 수 있다.
EMI 차폐층(150)은 접지 라인(114)과 연결되어 EMI의 차폐 성능을 강화시킬 수 있다. EMI 차폐층(150)은 연결 라인(115)을 통해서 접지 라인(114)에 전기적으로 연결될 수 있다.
EMI 차폐캔(160)은 몰딩 부재(140)의 측면들과 상부면, 및 패키지 기판(110)의 측면들을 둘러쌀 수 있다. EMI 차폐캔(160)은 반도체 칩(120)의 측면들과 상부면을 통해 전파되는 전자기파를 차폐할 수 있다. 반도체 칩(120)의 측면들과 상부면을 통해 전파되는 전자기파는 대부분 고주파이므로, EMI 차폐캔(160)은 반도체 칩(120)의 측면들과 상부면을 통해 전파되는 고주파의 전자기파를 차폐할 수 있다. 물론, EMI 차폐캔(160)은 반도체 칩(120)의 측면들과 상부면을 통해 전파되는 저주파의 전자기파도 차폐할 수 있다. EMI 차폐캔(160)은 EMI 차폐층(150)과 실질적으로 동일한 물질을 포함할 수 있다. 따라서, EMI 차폐캔(160)은 니켈과 철 합금, 구리와 니켈 합금, 은 등을 포함할 수 있다. EMI 차폐캔(160)은 접지 라인(114)과 전기적으로 연결되어 EMI 차폐 성능을 강화할 수 있다.
외부접속단자(170)는 패키지 기판(110)의 하부 패드(112)와 연결될 수 있다. 외부접속단자(170)는 솔더 볼을 포함할 수 있다.
한편, 본 실시예에서는, 반도체 패키지(100)가 하나의 반도체 칩(120)을 포함하는 것으로 예시하였다. 그러나, 반도체 패키지(100)는 적어도 2개의 적층된 반도체 칩(120)들을 포함할 수도 있다.
도 3 내지 도 6은 도 1에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 플렉서블 패키지 기판(110)에 복수개의 반도체 칩(120)들을 배치할 수 있다. 도전성 연결 부재(예를 들면, 도전성 와이어)(130)로 패키지 기판(110)의 상부 패드(111)와 반도체 칩(120)들의 본딩 패드(122)를 전기적으로 연결시킬 수 있다. 몰딩 부재(140)를 패키지 기판(110)의 상부면에 형성하여 반도체 칩(120)을 덮을 수 있다.
몰딩 공정 시 몰드 금형에 의해 패키지 기판(110)의 하부면이 가압되어 돌출부(116)가 형성될 수 있다. 따라서, 수용홈(117)이 반도체 칩(120)들의 아래에 위치하며, 후속에서 형성될 개별 패키지(100)에 포함되는 패키지 기판(110)의 중앙부(110-1)에 각각 형성될 수 있다.
도 4를 참조하면, 패키지 기판(110)을 180° 뒤집어서, 패키지 기판(110)의 하부면이 위쪽을 향하고, 상부면이 아래쪽을 향하도록 패키지 기판(110)을 배치시킬 수 있다. 이에 따라, 패키지 기판(110) 상에 수용홈(117)이 노출될 수 있다. 수용홈(117)을 노출시키는 구조를 갖는 스텐실 마스크(M)를 패키지 기판(110)의 하부면 상에 형성할 수 있다.
도 5를 참조하면, 금속 페이스트(P)를 프린팅하여, 수용홈(117)들 내를 금속 페이스트(P)로 채울 수 있다. 금속 페이스트(P)는 EMI를 차단할 수 있는 물질을 포함할 수 있다. 금속 페이스트(P)는 니켈과 철 합금, 구리와 니켈 합금 또는 은을 포함할 수 있다. 일 실시예에 따르면, 수용홈(117) 내에 퍼멀로이가 형성될 수 있다.
도 6을 참조하면, 패키지 기판(110)의 하부면이 노출될 때까지 금속 페이스트(P)와 스텐실 마스크(M)를 제거하여 EMI 차폐층(150)을 형성할 수 있다. 금속 페이스트(P)와 스텐실 마스크(M)는 화학기계적 연마(CMP) 공정, 및/또는 식각 공정 등을 통해 제거할 수 있다. EMI 차폐층(150)은 수용홈(117) 내에 고립된 형태(예를 들면 아일랜드 형태)로 형성될 수 있다
패키지 기판(110)의 스크라이브 레인을 따라 패키지 기판(110)을 절단하여 개별 패키지들로 분리할 수 있다. EMI 차폐캔(160)으로 몰딩 부재(140)의 측면들과 상부면, 패키지 기판(110)의 측면들을 덮을 수 있다. 외부접속단자(170)를 패키지 기판(110)의 하부 패드(112)에 연결되도록 형성하여, 도 1에 도시된 반도체 패키지(100)를 완성할 수 있다. 일부 실시예에 따르면, 외부접속단자(170)은 패키지 기판(110)을 절단하기 전에 패키지 기판(110)의 하부 패드(112)와 연결되도록 형성될 수 있다.
본 실시예에 따르면, EMI 차폐층(150)이 반도체 칩(120)의 아래에 위치하는 패키지 기판(110)의 수용홈 내에 형성됨으로써, 반도체 칩의 하부면으로부터 패키지 기판(110)의 중앙부(110-1)를 통해 전파되는 EMI를 차폐할 수가 있다. 특히, 간단하면서 저렴한 프린팅 기법을 통해서 EMI 차폐층(150)을 형성할 수 있다. 따라서, 반도체 패키지하부에 인접한 다른 전자 디바이스와의 EMI가 억제되므로, 이러한 반도체 패키지를 갖는 모바일 전자 기기와 같은 전자 기기의 동작 신뢰성이 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 8은 도 1에 도시된 반도체 패키지를 나타낸 평면도이다.
본 실시예에 따른 반도체 패키지(200)는 보조 EMI 차폐층을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7 및 도 8을 참조하면, 보조 EMI 차폐층(152)은 패키지 기판(210)의 주변부(210-2) 내에 배치될 수 있다. 보조 EMI 차폐층(152)은 EMI 차폐층(150)과 접지 라인(114) 사이에 위치할 수 있다. 보조 EMI 차폐층(152)은 EMI 차폐층(150)을 둘러싸는 라인 형태의 루프 형상을 형상을 가질 수 있으나, 이에 한정되지 않고, 다양한 형상을 가질 수 있다.
EMI 차폐층(150)은 패키지 기판(210)의 중앙부(210-1)를 통해 전파되는 전자기파를 차폐할 수 있다. 보조 EMI 차폐층(152)은 패키지 기판(210)의 주변부(210-2)를 통해 전파되는 전자기파를 차폐할 수 있다. 보조 EMI 차폐층(152)은 EMI 차폐층(150)과 실질적으로 동일한 재질을 포함할 수 있다. 따라서, 보조 EMI 차폐층(152)은 니켈과 철 합금, 구리와 니켈 합금 또는 은을 포함할 수 있다.
보조 EMI 차폐층(152)은 연결 라인(115)을 통해 EMI 차폐층(150)에 전기적으로 연결될 수 있다. 보조 EMI 차폐층(152)은 보조 연결 라인(115a)을 통해 접지 라인(114)에 전기적으로 연결될 수 있다. 따라서, EMI 차폐층(150)은 연결 라인(115), 보조 EMI 차폐층(152) 및 보조 연결 라인(115a)을 통해서 접지 라인(114)에 연결될 수 있다.
본 실시예의 반도체 패키지(200)를 제조하는 방법은 패키지 기판(210)의 주변부(210-2) 내에 보조 EMI 차폐층(152)을 형성하는 공정이 추가된다는 점을 제외하고는 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하다. 따라서, 본 실시예의 반도체 패키지(200)를 제조하는 방법에 대한 설명은 생략한다.
본 실시예에 따르면, 보조 EMI 차폐층(152)이 패키지 기판(210)의 주변부(210-2)에 추가적으로 배치됨으로써, 패키지 기판(210)의 중앙부(210-1)를 통해 전파되는 전자기파는 EMI 차폐층(150)이 차폐하고, 패키지 기판(210)의 주변부(210-2) 통해 전파되는 전자기파는 보조 EMI 차폐층(152)이 차폐할 수 있다. 따라서, 반도체 패키지에 인접한 다른 전자 디바이스와의 EMI가 더욱 억제되므로, 이러한 반도체 패키지를 갖는 모바일 전자 기기와 같은 전자 기기의 동작 신뢰성이 더욱 향상될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(300)는 패키지 기판(310)을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 9를 참조하면, 돌출부(316)는 패키지 기판(310)의 중앙부(310-1)에서 아래쪽을 향해 형성될 수 있다. 따라서, 위쪽을 향해 개방된 수용홈(317)이 패키지 기판(310)의 중앙부(310-1)에 형성될 수 있다. EMI 차폐층(150)은 수용홈(317) 내에 고립된 형태(예를 들면 아일랜드 형태)로 형성될 수 있다. POP 구조의 두께를 줄이기 위해서, 돌출부(316)는 외부접속단자(170)의 하단보다 높은 레벨로 위치하는 하부면을 가질 수 있다.
EMI 차폐층(150)은 수용홈(317) 내에 형성될 수 있다. EMI 차폐층(150)은 패키지 기판(310)의 주변부(310-2) 상부면과 실질적으로 동일 평면 상에 위치하는 상부면을 가질 수 있다. 따라서, EMI 차폐층(150)으로 인해서 반도체 패키지(300)의 두께가 증가되지는 않을 수 있다.
부가적으로, 본 실시예의 반도체 패키지(300)는 도 7에 도시된 보조 EMI 차폐층(152)을 더 포함할 수도 있다.
도 10 내지 도 14는 도 9에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 10을 참조하면, 금형 기술을 이용하여 플렉서블 패키지 기판(310)의 상부면을 가압하여, 일부 하부면이 아래쪽으로 돌출되는 돌출부(316)가 형성될 수 있다. 따라서, 위쪽을 향해 개방된 수용홈(317)이 형성될 수 있다. 스텐실 마스크(M)를 패키지 기판(310)의 상부면에 배치할 수 있다.
도 11을 참조하면, 금속 페이스트(P)를 프린팅하여, 수용홈(317)들 내를 금속 페이스트(P)로 채울 수 있다. 금속 페이스트(P)는 EMI를 차단할 수 있는 물질을 포함할 수 있다. 금속 페이스트(P)는 니켈과 철 합금, 구리와 니켈 합금, 은 등을 포함할 수 있다. 일부 실시예에 따르면, 퍼몰리아가 수용홈(317) 내에 형성될 수 있다.
도 12를 참조하면, 패키지 기판(310)의 상부면이 노출될 때까지 금속 페이스트(P)와 스텐실 마스크(M)를 제거할 수 있다. 금속 페이스트(P)와 스텐실 마스크(M)는 화학기계적 연마(CMP) 공정, 및/또는 식각 공정 등을 통해 제거할 수 있다. 이에 따라, EMI 차폐층(150)이 형성될 수 있다. EMI 차폐층(150)은 수용홈(317) 내에 고립된 형태(예를 들면 아일랜드 형태)로 형성될 수 있다
도 13을 참조하면, 반도체 칩들(120)이 패키지 기판(310)의 중앙부(310-1)에 놓인 금속 페이스트(P) 상에 배치되도록 형성할 수 있다. 도전성 연결 부재(예를 들면, 도전성 와이어)(130)로 패키지 기판(310)의 주변부(310-2)의 상부 패드(111)와 반도체 칩(120)들의 본딩 패드(122)를 전기적으로 연결시킬 수 있다. 몰딩 부재(140)를 패키지 기판(310)의 상부면에 형성하여 반도체 칩(120)을 덮을 수 있다.
도 14를 참조하면, 패키지 기판(310)의 스크라이브 레인을 따라 패키지 기판(310)을 절단하여 개별 패키지를 형성하기 위해 분리할 수 있다. EMI 차폐캔(160)으로 몰딩 부재(140)의 측면들과 상부면, 패키지 기판(310)의 측면들을 덮을 수 있다.
외부접속단자(170)를 패키지 기판(310)의 주변부(310-2)의 하부 패드(112)와 연결되도록 형성하여, 도 9에 도시된 반도체 패키지(300)를 완성할 수 있다. 일부 실시예에 따르면, 외부접속단자(170)는 패키지 기판(310)을 절단 하기 전에 패키지 기판(310)의 주변부(310-2)의 하부 패드(112)와 연결되도록 형성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(400)는 반도체 칩(420)을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, 본딩 패드(422)는 반도체 칩(420)의 하부면 가장자리에 배열될 수 있다. 상부 패드(111)는 돌출부(116)의 상부면에 배열될 수 있다. 도전성 연결 부재(132)가 본딩 패드(422)와 상부 패드(111) 사이에 개재되어, 반도체 칩(420)과 패키지 기판(410)을 전기적으로 연결시킬 수 있다. 도전성 연결 부재(132)는, 예를 들면, 도전성 범프를 포함할 수 있다.
다른 실시예로서, 본 실시예의 반도체 패키지(400)는 도 7에 도시된 구조 또는 도 9에 도시된 구조를 가질 수도 있다.
본 실시예의 반도체 패키지(400)를 제조하는 방법은 도전연결 부재(132)로서 도전성 범프를 이용해서 반도체 칩(420)과 패키지 기판(410)을 전기적으로 연결시키는 공정을 제외하고는 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일한 공정들을 포함할 수 있다. 따라서, 본 실시예의 반도체 패키지(400)를 제조하는 방법에 대한 설명은 생략한다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(500)는 패키지 기판을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 패키지 기판(510)은 돌출부와 수용홈을 갖지 않는다. EMI 차폐층(150)은 패키지 기판(510)의 중앙부(510-1) 내에 배치될 수 있다. 패키지 기판(510)은 복수개의 절연층들을 포함하는 다층 기판을 포함할 수 있다. 따라서, 금속막을 절연층들 사이에 형성하는 것에 의해서 EMI 차폐층(150)을 패키지 기판(510)의 중앙부(510-1) 내에 배치할 수 있다. EMI 차폐층(150)은 연결 라인(115)에 의해서 접지 라인(114)에 연결될 수 있다.
다른 실시예로서, 본 실시예의 반도체 패키지(500)는 도 7에 도시된 구조 또는 도 15에 도시된 구조를 가질 수도 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(600)는 패키지 기판을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17을 참조하면, 패키지 기판(600)은 돌출부와 수용홈을 갖지 않는다. EMI 차폐층(150)은 패키지 기판(610)의 중앙부(610-1)의 하부면에 배치될 수 있다. 즉, EMI 차폐층(150)은 패키지 기판(610)의 상부면에 배치된 반도체 칩(120) 아래의 하부면에 배치되도록 형성될 수 있다, 이에 따라, 평면적으로 볼 때 반도체 칩(120)과 EMI 차폐층(150)은 중첩되며 고립된 형태(예를 들면, 아일랜드 형태)로 형성될 수 있다. EMI 차폐층(150)은 연결 라인(115)에 의해서 접지 라인(114)에 연결될 수 있다. 다른 실시예로서, EMI 차폐층(150)은 연결 라인(115) 대신에 도전성 와이어를 매개로 접지 라인(114)에 연결될 수도 있다.
상기된 본 실시예들에 따르면, EMI 차폐층이 반도체 칩의 아래에 배치됨으로써, 반도체 칩의 하부면으로부터 전파되는 전자기파를 차폐할 수가 있다. 따라서, 반도체 패키지에 인접한 다른 전자 디바이스와의 EMI가 억제되므로, 이러한 반도체 패키지를 갖는 모바일 전자 기기와 같은 전자 기기의 동작 신뢰성이 향상될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 패키지 기판 111 ; 상부 패드
112 ; 하부 패드 113 ; 도전 라인
114 ; 접지 라인 115 ; 연결 라인
116 ; 돌출부 117 ; 수용홈
120 ; 반도체 칩 122 ; 본딩 패드
130 ; 도전성 와이어 140 ; 몰딩 부재
150 ; EMI 차폐층 152 ; 보조 EMI 차폐층
160 ; EMI 차폐캔 170 ; 외부접속단자

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 아래 배치되어 상기 반도체 칩과 전기적으로 연결되고, 수용홈을 갖는 패키지 기판; 및
    상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐하는 전자기 간섭(Electro Magnetic Interference : EMI) 차폐층(shielding layer)을 포함하고,
    상기 패키지 기판은 중앙부와 주변부를 포함하고, 상기 패키지 기판의 중앙부는 상기 주변부보다 위쪽으로 돌출되어 상기 수용홈을 형성하는 돌출부를 포함하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 EMI 차폐층은 상기 패키지 기판의 상기 주변부의 하부면과 동일 평면 상에 위치하는 하부면을 포함하는 반도체 패키지.
  4. 반도체 칩;
    상기 반도체 칩의 아래 배치되어 상기 반도체 칩과 전기적으로 연결되고, 수용홈을 갖는 패키지 기판; 및
    상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐하는 전자기 간섭(Electro Magnetic Interference : EMI) 차폐층(shielding layer)을 포함하고,
    상기 패키지 기판은 중앙부와 주변부를 포함하고, 상기 패키지 기판의 중앙부는 상기 주변부보다 아래쪽으로 돌출되어 상기 수용홈을 형성하는 돌출부를 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 패키지 기판은 상기 패키지 기판 내에 배치된 접지라인을 더 포함하고, 상기 EMI 차폐층은 상기 패키지 기판의 접지 라인과 전기적으로 연결된 반도체 패키지.
  6. 제 5 항에 있어서, 상기 패키지 기판의 주변부에 배치되어 상기 EMI 차폐층과 상기 접지 라인을 연결하는 보조 EMI 차폐층을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 패키지 기판과 상기 반도체 칩을 덮어서 상기 반도체 칩의 상부면과 측면들로부터 전파되는 전자기파를 차폐하는 EMI 차폐캔(shielding can)을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 EMI 차폐층은 니켈과 철 합금, 구리와 니켈 합금 또는 은을 포함하는 반도체 패키지.
  9. 반도체 칩;
    상기 반도체 칩의 아래에 배치되어 상기 반도체 칩과 전기적으로 연결되고, 상기 반도체 칩을 향해 돌출되어 수용홈을 형성하는 돌출부를 갖는 패키지 기판;
    상기 패키지 기판과 상기 반도체 칩을 덮어서 상기 반도체 칩의 상부면과 측면들로부터 전파되는 전자기파를 차폐하는 EMI 차폐캔(shielding can); 및
    상기 수용홈에 배치되어, 상기 반도체 칩의 하부면으로부터 상기 패키지 기판을 통해 전파되는 전자기파를 차폐하는 EMI 차폐층을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 패키지 기판은 상기 패키지 기판 내에 배치된 접지라인을 더 포함하고, 상기 EMI 차폐층과 상기 EMI 차폐캔은 상기 패키지 기판의 상기 접지 라인과 전기적으로 연결된 반도체 패키지
KR1020140078944A 2014-06-26 2014-06-26 반도체 패키지 KR102251001B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140078944A KR102251001B1 (ko) 2014-06-26 2014-06-26 반도체 패키지
US14/698,353 US9508657B2 (en) 2014-06-26 2015-04-28 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140078944A KR102251001B1 (ko) 2014-06-26 2014-06-26 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20160001117A KR20160001117A (ko) 2016-01-06
KR102251001B1 true KR102251001B1 (ko) 2021-05-12

Family

ID=54931346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140078944A KR102251001B1 (ko) 2014-06-26 2014-06-26 반도체 패키지

Country Status (2)

Country Link
US (1) US9508657B2 (ko)
KR (1) KR102251001B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
WO2019032434A1 (en) * 2017-08-08 2019-02-14 Everspin Technologies, Inc. MULTI-LAYER FRAME HOUSINGS FOR INTEGRATED CIRCUITS HAVING A MAGNETIC SHIELD INTEGRATED THEREIN, AND ASSOCIATED METHODS
US11038267B2 (en) * 2018-07-31 2021-06-15 Skyworks Solutions, Inc. Apparatus and methods for electromagnetic shielding using an outer cobalt layer
US10998489B2 (en) * 2019-01-14 2021-05-04 Nxp B.V. Magnetic shielding structure for MRAM array
KR102677777B1 (ko) * 2019-04-01 2024-06-25 삼성전자주식회사 반도체 패키지
CN111403370B (zh) * 2020-03-21 2022-02-11 成都睿识智能科技有限公司 一种射频芯片sip封装中实现共形电磁隔离的结构
KR20220000538A (ko) * 2020-06-26 2022-01-04 삼성전자주식회사 반도체 모듈
KR20220122296A (ko) * 2021-02-26 2022-09-02 쓰리엠 이노베이티브 프로퍼티즈 캄파니 전자 어셈블리 및 이를 제조하는 방법
CN115763436B (zh) * 2022-11-08 2024-10-18 北京唯捷创芯精测科技有限责任公司 打线式电磁屏蔽结构、屏蔽方法、电路结构和电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006014088A (ja) * 2004-06-28 2006-01-12 Mitsubishi Electric Corp 伝送線路基板および半導体パッケージ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557142A (en) * 1991-02-04 1996-09-17 Motorola, Inc. Shielded semiconductor device package
JP3061954B2 (ja) 1991-08-20 2000-07-10 株式会社東芝 半導体装置
FI117224B (fi) 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
JPH10284873A (ja) 1997-04-04 1998-10-23 Hitachi Ltd 半導体集積回路装置およびｉｃカードならびにその製造に用いるリードフレーム
JP2001160605A (ja) 1999-12-01 2001-06-12 Toyota Autom Loom Works Ltd 半導体パッケージ基板の電磁シールド構造、半導体パッケージ基板及び電磁シールドキャップ
JP2006100302A (ja) 2004-09-28 2006-04-13 Sharp Corp 高周波モジュールおよびその製造方法
US7202552B2 (en) 2005-07-15 2007-04-10 Silicon Matrix Pte. Ltd. MEMS package using flexible substrates, and method thereof
KR101156333B1 (ko) 2005-07-25 2012-06-13 엘지전자 주식회사 휴대용 단말기에 내장되는 연성회로기판 및 그 제조 방법
KR100703090B1 (ko) 2005-08-30 2007-04-06 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
KR101046250B1 (ko) 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
JP5501174B2 (ja) 2009-09-17 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
US8466539B2 (en) * 2011-02-23 2013-06-18 Freescale Semiconductor Inc. MRAM device and method of assembling same
JP5400094B2 (ja) 2011-06-02 2014-01-29 力成科技股▲分▼有限公司 半導体パッケージ及びその実装方法
JP2013098200A (ja) 2011-10-28 2013-05-20 Mitsubishi Electric Corp 半導体モジュール
JP6083573B2 (ja) * 2011-12-14 2017-02-22 パナソニックＩｐマネジメント株式会社 赤外線センサ
TW201405758A (zh) * 2012-07-19 2014-02-01 矽品精密工業股份有限公司 具有防電磁波干擾之半導體元件
KR20140023112A (ko) 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006014088A (ja) * 2004-06-28 2006-01-12 Mitsubishi Electric Corp 伝送線路基板および半導体パッケージ

Also Published As

Publication number Publication date
US9508657B2 (en) 2016-11-29
US20150380361A1 (en) 2015-12-31
KR20160001117A (ko) 2016-01-06

Similar Documents

Publication Publication Date Title
KR102251001B1 (ko) 반도체 패키지
US9899249B2 (en) Fabrication method of coreless packaging substrate
US8212340B2 (en) Chip package and manufacturing method thereof
US9111945B2 (en) Package having ESD and EMI preventing functions and fabrication method thereof
US9508656B2 (en) Package structure and method for fabricating the same
JP6314070B2 (ja) 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置
US9490219B2 (en) Semiconductor package with shielding member and method of manufacturing the same
US9607963B2 (en) Semiconductor device and fabrication method thereof
US20120235259A1 (en) Semiconductor package and method of fabricating the same
JP2007318076A (ja) Ｓｉｐモジュール
TWI556379B (zh) 半導體封裝件及其製法
US20140239475A1 (en) Packaging substrate, semiconductor package and fabrication methods thereof
US9607860B2 (en) Electronic package structure and fabrication method thereof
KR20130089473A (ko) 반도체 패키지
KR101905240B1 (ko) 반도체 패키지 및 이의 제조 방법
US10587041B2 (en) Electronic package structure and fabrication method thereof
KR101247343B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 제조방법
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
KR101391089B1 (ko) 반도체 패키지 및 그 제조방법
KR20120101965A (ko) 반도체 패키지 및 그의 제조 방법
US11081435B2 (en) Package substrate and flip-chip package circuit including the same
KR20080004731A (ko) 반도체 패키지
US20120170162A1 (en) Semiconductor package and fabrication method thereof
KR101376396B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2006190834A (ja) 半導体パッケージ及びフレキシブルサーキット基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant