JPS5954252A - フイルムキヤリアテ−プ - Google Patents
フイルムキヤリアテ−プInfo
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- JPS5954252A JPS5954252A JP16445182A JP16445182A JPS5954252A JP S5954252 A JPS5954252 A JP S5954252A JP 16445182 A JP16445182 A JP 16445182A JP 16445182 A JP16445182 A JP 16445182A JP S5954252 A JPS5954252 A JP S5954252A
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- JP
- Japan
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- pellets
- carrier tape
- film
- film carrier
- resin film
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5387—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は集積回路パッケージ用フィルムキャリアテープ
の栖造に関する。
の栖造に関する。
（２）従来技術の説明
従来、この種のフィルムキャリアテープＵ 単体の集積
回路のパッケージとして用いられておハ複数の集積回路
を一体化する場合にはプリント配線基板又はセラミック
配線基板等に片体の集積回路を収容したフィルムキャリ
アを置数搭載していた。
回路のパッケージとして用いられておハ複数の集積回路
を一体化する場合にはプリント配線基板又はセラミック
配線基板等に片体の集積回路を収容したフィルムキャリ
アを置数搭載していた。
したがって置数の４杆・回１虻を一体化する場合、フィ
ルムキャリア間の挿続はプリント配線朴１等を介するた
め接続点数が増大し信頼性をイハ：下させる欠点がある
。ｔた、集積回路１１ｆｌで（Ｍ号の送受を行９場合−
Ｂプリント配り機船を介するので接続バスか長くなりイ
；）列伝外のスピード〃・遅くなる欠点がある。
ルムキャリア間の挿続はプリント配線朴１等を介するた
め接続点数が増大し信頼性をイハ：下させる欠点がある
。ｔた、集積回路１１ｆｌで（Ｍ号の送受を行９場合−
Ｂプリント配り機船を介するので接続バスか長くなりイ
；）列伝外のスピード〃・遅くなる欠点がある。
さらに気密性を有するセラミソクバックージ等に封入す
る場合は、非稍回路間の一気的接続を行うた〆）、また
フィルムキャリアの寸法の違い術・により％殊なパッケ
ージを必要とし高価になるという欠点がある。
る場合は、非稍回路間の一気的接続を行うた〆）、また
フィルムキャリアの寸法の違い術・により％殊なパッケ
ージを必要とし高価になるという欠点がある。
（３）発明の目的
・本発明の目的は上記欠点を除去し、籾数の東積回路を
一体化するフィルムキャリアテープを提供することにあ
る。
一体化するフィルムキャリアテープを提供することにあ
る。
（４）発明の４１１４成
本発明のフィルム、ｖヤＩＪアデープは、高分子樹脂フ
ィルムには］辺の長きが等しく、かつｉ６さをそろえで
；［′−竹に並べられたＩｚ、１３１の矩形状の集積口
ν１・４収容用２、リットかもうけられておυ、集積回
路ペレットの接続にＣＪ１該高分子樹脂テープに：ｌ′
ＸＡｊさ７した４’ｒ’、 Ｊ’：’４ ？ｇ＋ ’ｉ
エツチング加工してスリット部に形成さｉｚｋ’）−ド
端子部により行なわれ、かつ、スリン） ｊｉｊのｊ坏
分子本ｌコ）指部には鶏ま積回路ベレット間の相互接続
配線パターンが形成された構造を・自す２〕。
ィルムには］辺の長きが等しく、かつｉ６さをそろえで
；［′−竹に並べられたＩｚ、１３１の矩形状の集積口
ν１・４収容用２、リットかもうけられておυ、集積回
路ペレットの接続にＣＪ１該高分子樹脂テープに：ｌ′
ＸＡｊさ７した４’ｒ’、 Ｊ’：’４ ？ｇ＋ ’ｉ
エツチング加工してスリット部に形成さｉｚｋ’）−ド
端子部により行なわれ、かつ、スリン） ｊｉｊのｊ坏
分子本ｌコ）指部には鶏ま積回路ベレット間の相互接続
配線パターンが形成された構造を・自す２〕。
即ち、本発明のフィ九ム痺ヤリアは、板数の大きさの異
なった犯行を回路ペレットの相互接Ｆ１シと同時に該ペ
レットの収容部スリットの高さを等しくしたことによシ
、定形化した大きさに一体化することがｂ」能であ２〕
。
なった犯行を回路ペレットの相互接Ｆ１シと同時に該ペ
レットの収容部スリットの高さを等しくしたことによシ
、定形化した大きさに一体化することがｂ」能であ２〕
。
（５）実施例
次に本発明の実施例について図面を参照して説明する。
卯１図は坏発明の実施例を７Ｊ、す図であり％ ４＋、
＋分子桓］脂フィルム１に矩形状スリット２がも・敷開
けられており、そのスリット２ ｉ、Ｊ： １辺の長さ
が等しく高さをそろえて平行に複数イ１＾ｊ並べられて
配置りされている。次に、高分子４ｔｌ・ｆ Ｊ財フィ
ルム１十に接着された金属箔はエツチング加１：により
パターン化され、フィルム１上に検食用配線３１、矧抗
回路ペレット４の相Ｔ３括続配、糾ｊパターン３２が、
スリット内部に芽棺回路ベレット４を接続するリード端
子３３がそれぞれ形成された＋１６造を崩している。本
夾施例に示すフィルムキャリアは例えは、マイクロコン
ヒュータペレットと半導体詑惚素子用ペレッＦ 級を一
体化実装する填・合に信号の送受の伍速化１℃４．信刺
゛１化がはかれ特に有効である。
＋分子桓］脂フィルム１に矩形状スリット２がも・敷開
けられており、そのスリット２ ｉ、Ｊ： １辺の長さ
が等しく高さをそろえて平行に複数イ１＾ｊ並べられて
配置りされている。次に、高分子４ｔｌ・ｆ Ｊ財フィ
ルム１十に接着された金属箔はエツチング加１：により
パターン化され、フィルム１上に検食用配線３１、矧抗
回路ペレット４の相Ｔ３括続配、糾ｊパターン３２が、
スリット内部に芽棺回路ベレット４を接続するリード端
子３３がそれぞれ形成された＋１６造を崩している。本
夾施例に示すフィルムキャリアは例えは、マイクロコン
ヒュータペレットと半導体詑惚素子用ペレッＦ 級を一
体化実装する填・合に信号の送受の伍速化１℃４．信刺
゛１化がはかれ特に有効である。
第２図は本５１″明のフィルムテープキャリアを使用し
て一体化した検数のペレットを半導体パッケージに実装
した場合の１例を示す。半導体パッケージ５の半導体ペ
レット収谷部６に本発明のフィ／Ｌムテーフキャリアを
用いて一体化し 。
て一体化した検数のペレットを半導体パッケージに実装
した場合の１例を示す。半導体パッケージ５の半導体ペ
レット収谷部６に本発明のフィ／Ｌムテーフキャリアを
用いて一体化し 。
た検数のペレット４を発動し、岸浴体ノくツクーージ外
剖す−ドｌ’：ｂ：子用円１７にタイプしムキャリアの
リード端子部３３を接続した構造を有している。
剖す−ドｌ’：ｂ：子用円１７にタイプしムキャリアの
リード端子部３３を接続した構造を有している。
本発明のフィルムキャリアは集積回路ペレットを収容す
るスリットが一辺の長さが等しく高さをそろえて平省に
並べられているため、大きさの異なるペレットを検数一
体化する場合にもフィルムキャリアのリード端子部３３
の長さの調整により例えは半導体パッケージの外部ＩＪ
−）’ ９Ｎ１、子接＃、’１’、用座７の付価をペレ
ットサイズに冶せて悴枦する船のｌ要が炉く、梱踵さｔ
している安価な半導体パッケージの使用が［＝Ｊロトで
ある。
るスリットが一辺の長さが等しく高さをそろえて平省に
並べられているため、大きさの異なるペレットを検数一
体化する場合にもフィルムキャリアのリード端子部３３
の長さの調整により例えは半導体パッケージの外部ＩＪ
−）’ ９Ｎ１、子接＃、’１’、用座７の付価をペレ
ットサイズに冶せて悴枦する船のｌ要が炉く、梱踵さｔ
している安価な半導体パッケージの使用が［＝Ｊロトで
ある。
なお、リードレスチップキャリアタイプに半導体パッケ
ージも同様に使用用能である。
ージも同様に使用用能である。
（６）発明の幼芽１
本発明のフィルムキャリアテープは以上８５？ 明した
ように、秒数の集積回路ペレットを信頼性良く、〃゛価
に一体化する効果がある。
ように、秒数の集積回路ペレットを信頼性良く、〃゛価
に一体化する効果がある。
４ 図面の電：単なｉｔＳ？ ＥＪＡ
第１図は本発明の一実かハ例を示す図であり、卯、２図
は本発明を用いた一応用例を示す図ｆある。
は本発明を用いた一応用例を示す図ｆある。
なお図において、１・・・・・・品分子（］）ａ ）ｌ
？フィルム、１１・・・・・・相互配線パターン保持用
＾゛１分子（ｊ−Ｉ Ｊｌｒ４フィルム、２・・・・・
・矩形状スリット、３１・・・・・・検査用紅組１．３
２・・・・・・相互配線パターン、３３・・・・・・リ
ード端子部、４・・・・・・芽和回路ペレット、５・・
・・・・半導体パッケージ、６・・・・・・半導体ペレ
ット収容部、７・・・・・・外部リード接紗用座、であ
る。
？フィルム、１１・・・・・・相互配線パターン保持用
＾゛１分子（ｊ−Ｉ Ｊｌｒ４フィルム、２・・・・・
・矩形状スリット、３１・・・・・・検査用紅組１．３
２・・・・・・相互配線パターン、３３・・・・・・リ
ード端子部、４・・・・・・芽和回路ペレット、５・・
・・・・半導体パッケージ、６・・・・・・半導体ペレ
ット収容部、７・・・・・・外部リード接紗用座、であ
る。
第１閉
第２閏
２２３−
Claims (1)
- 高分子樹脂フィルムに金属箔を接着しパターンを形成し
てなる集積回路パッケージ用フィルムキャリアテープに
おいて、該高分子樹脂フィルノ・は各々対応する各辺の
長さが等しい枚数の矩形私の集積回路収容用スリットが
もうけられており、該スリット間に収容される集積回路
を電気的に相互接続するパターンが作成されていること
を特徴とするフィルムキャリアテープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445182A JPS5954252A (ja) | 1982-09-21 | 1982-09-21 | フイルムキヤリアテ−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445182A JPS5954252A (ja) | 1982-09-21 | 1982-09-21 | フイルムキヤリアテ−プ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954252A true JPS5954252A (ja) | 1984-03-29 |
Family
ID=15793417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16445182A Pending JPS5954252A (ja) | 1982-09-21 | 1982-09-21 | フイルムキヤリアテ−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954252A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674007A (en) * | 1985-06-07 | 1987-06-16 | Microscience Corporation | Method and apparatus for facilitating production of electronic circuit boards |
| JPH04357631A (ja) * | 1991-09-25 | 1992-12-10 | Matsushita Electric Works Ltd | マイクロスイッチのシール構造 |
| JPH0684997A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 平面実装構造 |
| US5362984A (en) * | 1991-02-28 | 1994-11-08 | Nippon Steel Corporation | Semiconductor device with jumping wire |
| US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
| US5672908A (en) * | 1991-08-20 | 1997-09-30 | Kabushiki Kaisha Toshiba | Thin semiconductor integrated circuit device assembly |
-
1982
- 1982-09-21 JP JP16445182A patent/JPS5954252A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674007A (en) * | 1985-06-07 | 1987-06-16 | Microscience Corporation | Method and apparatus for facilitating production of electronic circuit boards |
| US5362984A (en) * | 1991-02-28 | 1994-11-08 | Nippon Steel Corporation | Semiconductor device with jumping wire |
| US5672908A (en) * | 1991-08-20 | 1997-09-30 | Kabushiki Kaisha Toshiba | Thin semiconductor integrated circuit device assembly |
| US5767572A (en) * | 1991-08-20 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device assembly |
| JPH04357631A (ja) * | 1991-09-25 | 1992-12-10 | Matsushita Electric Works Ltd | マイクロスイッチのシール構造 |
| JPH0684997A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 平面実装構造 |
| US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
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