JPH0684997A - 平面実装構造 - Google Patents
平面実装構造Info
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- JPH0684997A JPH0684997A JP23244792A JP23244792A JPH0684997A JP H0684997 A JPH0684997 A JP H0684997A JP 23244792 A JP23244792 A JP 23244792A JP 23244792 A JP23244792 A JP 23244792A JP H0684997 A JPH0684997 A JP H0684997A
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- Japan
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- chip
- wiring
- tape
- film
- wired
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 テープキャリアパッケージを実装する場合に
おける、実装するボードの配線を簡略化し加工価格の低
廉化と実装効率の向上を図ること。 【構成】 所定の領域にデバイスホールとスプロケット
ホールを有するフィルムと、その上に形成された配線と
を有する基板において、フィルムテープ１上であって、
半導体チップを固定する領域上に配線を有し、かつ、チ
ップの左右対象に同電位の配線を行なう。
おける、実装するボードの配線を簡略化し加工価格の低
廉化と実装効率の向上を図ること。 【構成】 所定の領域にデバイスホールとスプロケット
ホールを有するフィルムと、その上に形成された配線と
を有する基板において、フィルムテープ１上であって、
半導体チップを固定する領域上に配線を有し、かつ、チ
ップの左右対象に同電位の配線を行なう。
Description
【０００１】
【産業上の利用分野】本発明は平面実装構造に関し、特
にテープキャリアパッケージを実装する場合、実装ボー
ドの配線を簡略化することを可能ならしめる平面実装構
造に関するものである。
にテープキャリアパッケージを実装する場合、実装ボー
ドの配線を簡略化することを可能ならしめる平面実装構
造に関するものである。
【０００２】
【従来の技術】通常、フラットパネルユニットはディス
プレイパネルと、これを駆動するドライバと、ドライバ
をコントロールするコントロールボードの３つのデバイ
スからなる。
プレイパネルと、これを駆動するドライバと、ドライバ
をコントロールするコントロールボードの３つのデバイ
スからなる。
【０００３】近時、液晶ディスプレイ（ＬＣＤ）、プラ
ズマディスプレイ（ＰＤＰ）などのフラットパネルディ
スプレイは高解像度、大面積化が進み、駆動するための
ドライバも多出力化になってきている。それに伴い如何
に効率よくこれらのデバイスを実装するかは生産性にお
いて大きな問題になってきている。
ズマディスプレイ（ＰＤＰ）などのフラットパネルディ
スプレイは高解像度、大面積化が進み、駆動するための
ドライバも多出力化になってきている。それに伴い如何
に効率よくこれらのデバイスを実装するかは生産性にお
いて大きな問題になってきている。
【０００４】ところで、従来の平面実装構造において
は、ドライバＩＣのパッドの配列は通常、長方形のチッ
プの１辺にデータ入出力や電源などのコントロールピン
のパッドを配置し、他の辺にドライバを駆動する出力パ
ッドを配置するものである。
は、ドライバＩＣのパッドの配列は通常、長方形のチッ
プの１辺にデータ入出力や電源などのコントロールピン
のパッドを配置し、他の辺にドライバを駆動する出力パ
ッドを配置するものである。
【０００５】このため、テープキャリアパッケージ（Ｔ
ＣＰ）のテープ上の配線のパターンは、図４に示すよう
にチップの夫々のパッドの位置からテープの長辺の一方
に出力ピンからのリード、他方にコントロールピンから
のリードを接続するよう配線されている。
ＣＰ）のテープ上の配線のパターンは、図４に示すよう
にチップの夫々のパッドの位置からテープの長辺の一方
に出力ピンからのリード、他方にコントロールピンから
のリードを接続するよう配線されている。
【０００６】また、フィルムテープ１上にチップの領域
にデバイスホール２とテープを歯車により搬送するため
のスプロケットホール３を形成する。さらに配線材料に
より所定のパターンの金属配線４を形成する。
にデバイスホール２とテープを歯車により搬送するため
のスプロケットホール３を形成する。さらに配線材料に
より所定のパターンの金属配線４を形成する。
【０００７】この場合において、出力はパネルに直接接
続できるように外部リード５をテープの長辺の一辺に配
線し、内部のリード６はチップのパッドの位置に合わせ
て配線してある。そして、コントロールパッドの位置に
合わせて内部リード８に配線し、外部リードを他方の辺
に配線してある。
続できるように外部リード５をテープの長辺の一辺に配
線し、内部のリード６はチップのパッドの位置に合わせ
て配線してある。そして、コントロールパッドの位置に
合わせて内部リード８に配線し、外部リードを他方の辺
に配線してある。
【０００８】通常、コントロールピンには電源（ＶＤ
Ｄ，ＧＮＤ）、画像データ転送のためのクロック（ＣＬ
Ｋ）、ラッチ（ＬＥ）端子、及びデータ入力（ＤＩ
Ｎ）、出力（ＤＯＵＴ）端子がある。
Ｄ，ＧＮＤ）、画像データ転送のためのクロック（ＣＬ
Ｋ）、ラッチ（ＬＥ）端子、及びデータ入力（ＤＩ
Ｎ）、出力（ＤＯＵＴ）端子がある。
【０００９】このＴＣＰによる実装構造に於いては、チ
ップ１４をフィルムにボンディングし固定する。さら
に、各チップ毎に切り離しパネル、及びコントロールボ
ードに接続する。ディスプレイパネルには通常複数個の
ドライバＩＣを使用する。
ップ１４をフィルムにボンディングし固定する。さら
に、各チップ毎に切り離しパネル、及びコントロールボ
ードに接続する。ディスプレイパネルには通常複数個の
ドライバＩＣを使用する。
【００１０】各チップ毎に切り離したフィルムとコント
ロールボードに接続したときの配線を図５に示す。即
ち、コントロールボード９上に金属配線１０が形成され
ており、各チップ毎に切り離したＴＣＰ１１をコントロ
ールボード９に接続するようになっている。
ロールボードに接続したときの配線を図５に示す。即
ち、コントロールボード９上に金属配線１０が形成され
ており、各チップ毎に切り離したＴＣＰ１１をコントロ
ールボード９に接続するようになっている。
【００１１】この場合において、各チップに並列に接続
される配線、即ち電源配線（ＶＤＤ，ＧＮＤ）、全チッ
プを同時にコントロールする入力の配線（ＣＬＫ，Ｌ
Ｅ）と、直列に接続される配線、即ちシフトレジスタに
よる画像のデータのシリアル転送の為の端子の配線（Ｄ
ＩＮ，ＤＯＵＴ）があり、これをコントロールボード上
で配線すると図５のように交差してしまう。
される配線、即ち電源配線（ＶＤＤ，ＧＮＤ）、全チッ
プを同時にコントロールする入力の配線（ＣＬＫ，Ｌ
Ｅ）と、直列に接続される配線、即ちシフトレジスタに
よる画像のデータのシリアル転送の為の端子の配線（Ｄ
ＩＮ，ＤＯＵＴ）があり、これをコントロールボード上
で配線すると図５のように交差してしまう。
【００１２】従って、この従来技術においては、ボード
上でコンタクトホール１２を介して裏面配線１３へ接続
し、配線が交差してショートしないようにしている。
上でコンタクトホール１２を介して裏面配線１３へ接続
し、配線が交差してショートしないようにしている。
【００１３】
【発明が解決しようとする課題】しかし、このような従
来技術では裏面配線または２層配線が不可欠である。こ
のためボードの２層配線または裏面への配線によりボー
ド製作の価格が高価になり、また裏面配線することによ
りコントロールボードの裏面への実装、配線の制約を受
けざるを得ず実装の効率が低下する。
来技術では裏面配線または２層配線が不可欠である。こ
のためボードの２層配線または裏面への配線によりボー
ド製作の価格が高価になり、また裏面配線することによ
りコントロールボードの裏面への実装、配線の制約を受
けざるを得ず実装の効率が低下する。
【００１４】本発明は上記従来技術の課題に鑑みて提案
されたもので、ボードの加工価格の低廉化と実装効率の
向上を図ることを目的とする。
されたもので、ボードの加工価格の低廉化と実装効率の
向上を図ることを目的とする。
【００１５】
【課題を解決するための手段】本発明の平面実装構造で
は、チップが載置される領域上を通してチップの左右対
象に引き出せるように配線することによりコントロール
ボード上での配線を交差させる必要をなくし、これによ
り２層配線または裏面への配線を不要とし、効率的に実
装を可能にならしめる。
は、チップが載置される領域上を通してチップの左右対
象に引き出せるように配線することによりコントロール
ボード上での配線を交差させる必要をなくし、これによ
り２層配線または裏面への配線を不要とし、効率的に実
装を可能にならしめる。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１７】第１図は本発明の実施例１の平面実装構造
である。
である。
【００１８】フィルムテープ１上にチップの領域にデバ
イスホール２とテープを歯車により搬送するためのスプ
ロケットホール３を形成する。さらに配線材料により所
定のパターンの金属配線４を形成する。この場合におい
て、出力はパネルに直接接続できるように外部リード５
をテープの長辺の一辺に配線し、内部のリード６はチッ
プのパッドの位置に合わせて配線する。
イスホール２とテープを歯車により搬送するためのスプ
ロケットホール３を形成する。さらに配線材料により所
定のパターンの金属配線４を形成する。この場合におい
て、出力はパネルに直接接続できるように外部リード５
をテープの長辺の一辺に配線し、内部のリード６はチッ
プのパッドの位置に合わせて配線する。
【００１９】またコントロールピンはテープの長辺の他
方に外部リード７を配線し、内部リード８はチップが載
置される領域上を通してチップの左右対象に引き出せる
ように配線する。ただし、シフトレジスタの入力出力
（ＤＩＮ，ＤＯＵＴ）のようにシリアルに接続するリー
ドは左右対象に引き出す必要はない。このように配線し
たフィルム上にチップ１４を載置しパッドに図２のよう
に接続する。
方に外部リード７を配線し、内部リード８はチップが載
置される領域上を通してチップの左右対象に引き出せる
ように配線する。ただし、シフトレジスタの入力出力
（ＤＩＮ，ＤＯＵＴ）のようにシリアルに接続するリー
ドは左右対象に引き出す必要はない。このように配線し
たフィルム上にチップ１４を載置しパッドに図２のよう
に接続する。
【００２０】つぎに、各チップ毎に切り離し、パネル及
びコントロールボードとフィルムを接続する。この場
合、コントロールボード上での配線は交差する必要がな
く２層配線または裏面への配線は必要なく効率的に実装
できる。
びコントロールボードとフィルムを接続する。この場
合、コントロールボード上での配線は交差する必要がな
く２層配線または裏面への配線は必要なく効率的に実装
できる。
【００２１】次に第２実施例について説明する。図３に
示すように、第２実施例の平面実装構造は、１枚分のフ
ィルム上に２チップをボンディングする。そして、この
チップ間の配線をフィルム上にて接続するようにする。
示すように、第２実施例の平面実装構造は、１枚分のフ
ィルム上に２チップをボンディングする。そして、この
チップ間の配線をフィルム上にて接続するようにする。
【００２２】この第２実施例によると、コントロールピ
ンのボンディングが１チップ分のみでよく、外部との接
続を減らすことができ、工程の簡略化が可能となる。
ンのボンディングが１チップ分のみでよく、外部との接
続を減らすことができ、工程の簡略化が可能となる。
【００２３】
【発明の効果】以上説明したように、本発明の平面実装
構造はチップの載置される領域上を通してコントロール
の導電体を左右対象に配線するので、コントロールボー
ド上での配線が交差することがなくなる。この結果、従
来技術の課題のような２層配線または裏面への配線が必
要なくなり、それだけ工程の簡略化が図れ、実装効率を
向上させるという効果がある。
構造はチップの載置される領域上を通してコントロール
の導電体を左右対象に配線するので、コントロールボー
ド上での配線が交差することがなくなる。この結果、従
来技術の課題のような２層配線または裏面への配線が必
要なくなり、それだけ工程の簡略化が図れ、実装効率を
向上させるという効果がある。
【図１】本発明の第１実施例のパッケージ概略図。
【図２】第１図で示したパッケージの実装概略図。
【図３】本発明の第２実施例の概略図。
【図４】従来の技術のパッケージ概略図。
【図５】第４図で示したパッケージの実装概略図。
１…フィルムテープ ２…デバイスホール ３…スプロケットホール ４…金属配線 ５…外部リード（出力） ６…内部リード（出力） ７…外部リード（コントロール） ８…内部リード（コントロール） ９…コントロールボード １０…金属配線 １１…テープキャリヤパッケージ（ＴＣＰ） １２…コンタクトホール １３…裏面配線 １４…チップ
Claims (2)
- 【請求項１】 所定の領域にデバイスホールとスプロケ
ットホールを有するフィルムと、該フィルム面上に配線
が形成されている基板において、 半導体チップを固定する領域上に配線を形成し、かつ、
チップの左右対象に同電位の配線を行なうことを特徴と
する平面実装構造。 - 【請求項２】 デバイスホールとスプロケットホールを
有するフィルムと、該フィルム面上に配線が形成されて
いる基板において、 該基板が１つまたは２つ以上のチップを固定できる領域
を形成し、２つ以上のチップを固定できる領域間に配線
を形成し、 該配線をフィルム上にて相互に接続することを特徴とす
る平面実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232447A JP2823031B2 (ja) | 1992-08-31 | 1992-08-31 | 平面実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232447A JP2823031B2 (ja) | 1992-08-31 | 1992-08-31 | 平面実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684997A true JPH0684997A (ja) | 1994-03-25 |
| JP2823031B2 JP2823031B2 (ja) | 1998-11-11 |
Family
ID=16939427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232447A Expired - Fee Related JP2823031B2 (ja) | 1992-08-31 | 1992-08-31 | 平面実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG83759A1 (en) * | 1998-12-30 | 2001-10-16 | Ibm | Electronic circuit interconnection system using virtual mirror packages |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954252A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | フイルムキヤリアテ−プ |
| JPS6428621A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Wiring board |
| JPH04144148A (ja) * | 1990-10-04 | 1992-05-18 | Toshiba Corp | フイルムキャリヤテープ |
-
1992
- 1992-08-31 JP JP4232447A patent/JP2823031B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954252A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | フイルムキヤリアテ−プ |
| JPS6428621A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Wiring board |
| JPH04144148A (ja) * | 1990-10-04 | 1992-05-18 | Toshiba Corp | フイルムキャリヤテープ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG83759A1 (en) * | 1998-12-30 | 2001-10-16 | Ibm | Electronic circuit interconnection system using virtual mirror packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2823031B2 (ja) | 1998-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980805 |
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