KR20070023252A

KR20070023252A - 어레이 기판 및 이를 갖는 표시장치

Info

Publication number: KR20070023252A
Application number: KR1020050077609A
Authority: KR
Inventors: 홍원기
Original assignee: 삼성전자주식회사
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2007-02-28
Also published as: US7446844B2; KR101082893B1; CN1920651A; JP2007058174A; US20070045516A1; CN100590502C

Abstract

어레이 기판 및 이를 갖는 표시장치에서, 베이스 기판은 화소 어레이가 형성되는 어레이 영역 및 신호 전송부가 구비되는 신호전송영역 및 구동칩이 실장되는 칩 실장영역으로 구분된다. 하나의 칩 실장영역 내에는 외부로부터 각종 제어신호를 입력받는 입력 패드, 서로 다른 층에 형성된 제1 및 제2 출력 패드부가 구비된다. 제1 및 제2 출력 패드부는 칩 실장영역을 정의하는 4개의 가상선 중 적어도 두 개 이상에 인접하여 형성된 패드들을 포함한다. 따라서, 어레이 기판의 공간 활용도를 향상시킬 수 있고, 그 결과 어레이 기판의 사이즈를 증가시키지 않으면서 고해상도 구현이 가능해질 수 있다.

Description

어레이 기판 및 이를 갖는 표시장치{ARRAY SUBSTRATE AND DISPLAY APPARATUS HVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이다.

도 2는 도 1에 도시된 Ⅰ 부분의 확대도이다.

도 3은 도 2에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.

도 4는 본 발명의 다른 실시예에 따른 어레이 기판의 Ⅰ 부분을 확대하여 나타낸 확대도이다.

도 5는 도 4에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.

도 6은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.

도 7은 도 6에 도시된 데이터 구동칩의 배면도이다.

도 8은 도 6에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 어레이 기판 110 : 베이스 기판

120 : 게이트 절연막 130 : 보호막

140 : 유기 절연막 200 : 대향기판

300 : 표시패널 410 : 게이트 구동칩

420 : 데이터 구동칩 450 : 이방성 도전 필름

500 : 표시장치

본 발명은 어레이 기판 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 공간 활용도를 향상시킴으로써 고해상도 구현이 가능한 어레이 기판 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 데이터 신호와 게이트 신호에 응답하여 영상을 표시하는 액정표시패널, 데이터 신호를 출력하는 데이터 구동칩 및 게이트 신호를 출력하는 게이트 구동칩을 포함한다.

액정표시장치는 칩 온 필름(Chip On Film; 이하 COF) 방식으로 데이터 구동칩이 실장된 데이터측 테이프 캐리어 패키지(Tape Carrier Package; 이하 TCP) 및 COF 방식으로 게이트 구동 칩이 실장된 게이트측 TCP를 구비한다. 이 경우, 데이터측 TCP와 게이트측 TCP는 아우터 리드 본딩(Outer Lead Bonding; OLB) 방식을 통해 액정표시패널에 부착된다.

이와 달리, 데이터 구동칩 및 게이트 구동칩은 칩 온 글라스(Chip On Glass; 이하 COG) 방식에 의해서 액정표시패널 상에 직접적으로 실장될 수 있다. COG 실장 방식에 의해 액정표시패널의 데이터 측에는 데이터 라인과 연결되는 데이터 구동칩이 실장되고, 게이트 측에는 게이트 라인과 연결되는 게이트 구동칩이 실장된다.

특히, COG 방식에서 데이터 구동칩과 게이트 구동칩이 실장될 경우, 액정표 시패널의 칩 실장 영역에는 칩으로부터 각종 신호를 입력받기 위한 다수의 패드가 형성된다. 그러나, 최근에 액정표시패널의 해상도가 증가되어, 하나의 칩 실장 영역 내에 형성되는 패드의 개수가 증가된다.

패드의 개수를 증가시키기 위해서 칩 실장 영역의 사이즈 또는 개수를 증가시키면, 액정표시패널의 전체적인 사이즈가 증가된다. 따라서, 액정표시패널의 사이즈를 증가시키지 않으면서, 고해상도 구현을 위해 하나의 칩 실장 영역 내에 패드의 개수를 증가시킬 수 있는 기술이 요구된다.

따라서, 본 발명의 목적은 공간 활용도를 향상시킴으로써 고해상도 구현이 가능한 어레이 기판을 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 어레이 기판을 갖는 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 어레이 기판은 베이스 기판, 입력 패드부, 제1 출력 패드부, 제2 출력 패드부, 화소 어레이 및 신호 전송부를 포함한다.

상기 베이스 기판은 어레이 영역, 상기 어레이 영역에 인접한 신호전송영역 및 상기 신호전송영역에 인접한 칩 실장영역으로 구분된다. 상기 입력 패드부는 상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 외부로부터 각종 제어신호를 입력받는다. 상기 제1 출력 패드부는 상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 상기 제2 출력 패드부는 상기 제1 출력 패드부와 동일한 칩 실장영역 내 에 구비되고, 상기 제1 출력 패드부와 서로 다른 층에 형성된다. 상기 화소 어레이는 신호 라인부 및 상기 신호 라인부에 전기적으로 연결된 스위칭 소자로 이루어져 상기 어레이 영역 내에 형성된다. 상기 신호 전송부는 상기 신호 라인부와 상기 제1 및 제2 출력 패드부를 전기적으로 연결시키기 위해 상기 신호전송영역에 구비된다.

본 발명의 다른 특징에 따른 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널을 구동시키는 구동칩을 포함한다. 상기 표시패널은 어레이 기판, 상기 어레이 기판과 마주하는 대향기판으로 이루어지고, 상기 구동칩은 상기 어레이 기판 상에 실장된다.

상기 어레이 기판은 베이스 기판, 입력 패드부, 제1 출력 패드부, 제2 출력 패드부, 화소 어레이 및 신호 전송부를 포함한다.

상기 베이스 기판은 어레이 영역, 상기 어레이 영역에 인접한 신호전송영역 및 상기 신호전송영역에 인접하고, 상기 구동칩이 실장되는 칩 실장영역으로 구분된다. 상기 입력 패드부는 상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 외부로부터 각종 제어신호를 입력받는다. 상기 제1 출력 패드부는 상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 상기 제2 출력 패드부는 상기 제1 출력 패드부와 동일한 칩 실장영역 내에 구비되고, 상기 제1 출력 패드부와 서로 다른 층에 형성된다. 상기 화소 어레이는 신호 라인부 및 상기 신호 라인부에 전기적으로 연결된 스위칭 소자로 이루어져 상기 어레이 영역 내에 형성된다. 상기 신호 전송부는 상기 신호 라인부와 상기 제1 및 제2 출력 패드부를 전기적으로 연결시키기 위해 상기 신호전송영역에 구비된다.

이러한 어레이 기판과 이를 갖는 표시장치에 따르면, 상기 제1 및 제2 출력 패드부는 서로 다른 층에 구비되고, 칩 실장영역을 정의하는 4개의 가상선 중 적어도 두 개 이상에 인접하여 형성된 출력패드들을 포함함으로써, 어레이 기판의 공간 활용도를 개선할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이고, 도 2는 도 1에 도시된 I 부분의 확대도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 어레이 기판(100)은 베이스 기판(110) 및 화소 어레이(PA)를 포함한다.

상기 베이스 기판(110)은 어레이 영역(AA), 상기 어레이 영역(AA)에 인접한 제1 및 제2 신호전송영역(TA1, TA2), 상기 제1 신호전송영역(TA1)에 인접한 다수의 제1 칩 실장영역(CA1) 및 상기 제2 신호전송영역(TA2)에 인접한 다수의 제2 칩 실장영역(CA2)으로 구분된다.

상기 화소 어레이(PA)는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)을 포함한다. 상기 다수의 게이트 라인(GL)은 제1 방향(D1)으로 연장되고, 상기 다수의 데이터 라인(DL)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 다수의 데이터 라인(DL)과 상기 다수의 게이트 라인(GL)은 서로 절연되게 교차하여 매트릭스 형태의 다수의 화소영역을 정의한다.

또한, 상기 화소 어레이(PA)는 상기 각 화소영역에 구비된 박막 트랜지스터(Tr) 및 화소전극(PE)을 더 포함하고, 상기 박막 트랜지스터(Tr)는 각 화소영역을 정의하는 데이터 라인(DL)과 게이트 라인(GL)에 전기적으로 연결된다. 특히, 상기 박막 트랜지스터(Tr)는 상기 게이트 라인(GL)에 연결된 게이트 전극, 상기 데이터 라인(DL)에 연결된 소오스 전극 및 상기 화소전극(PE)에 연결된 드레인 전극을 포함한다.

상기 제1 신호전송영역(TA1)은 상기 다수의 게이트 라인(DL)의 일단부에 인접하고, 상기 제2 신호전송영역(TA2)은 상기 다수의 데이터 라인(GL)의 일단부에 인접한다. 상기 제1 신호전송영역(TA1)에는 상기 다수의 게이트 라인(GL)의 일단부로부터 연장된 다수의 게이트측 전송라인(GTL)이 구비된다. 또한, 상기 제2 신호전송영역(TA2)에는 상기 다수의 데이터 라인(DL)의 일단부로부터 연장된 다수의 데이터측 전송라인(DTL)이 구비된다.

상기 다수의 제1 칩 실장영역(CA1)은 다수의 게이트측 구동칩(미도시)이 실장되는 영역이고, 상기 다수의 제2 칩 실장영역(CA2)은 다수의 데이터측 구동칩(미도시)이 실장되는 영역이다. 상기 다수의 제1 및 제2 칩 실장영역(CA1, CA2) 내에는 다수의 패드들이 구비된다.

상기 제1 및 제2 칩 실장영역(CA1, CA2) 내에서의 상기 다수의 패드들의 배치구조는 서로 동일하다. 따라서, 이후 하나의 제2 칩 실장영역(CA2)을 확대하여 나타낸 도 2를 참조하여 상기 패드들의 배치구조를 설명하기로 한다.

도 2에 도시된 바와 같이, 상기 제2 칩 실장영역(CA2)에는 입력 패드(IP), 제1 출력 패드부(OP1) 및 제2 출력 패드부(OP2)가 구비된다. 상기 제2 칩 실장영역(CA2)은 제1 가상선(L1), 제2 가상선(L2), 제3 가상선(L3) 및 제4 가상선(L4)에 의해서 정의되고, 직사각형 형상을 갖는다. 이때, 상기 제1 및 제2 가상선(L1, L2)은 상기 게이트 라인(GL)과 평행한 제1 방향(D1)으로 연장되고, 상기 제3 및 제4 가상선(L3, L4)은 상기 데이터 라인(DL)과 평행한 제2 방향으로 연장된다. 여기서, 상기 제1 및 제2 가상선(L1, L2)은 상기 제3 및 제4 가상선(L3, L4)보다 길다.

상기 제1 출력 패드부(OP1)는 다수의 제1 출력패드(OP1-1), 다수의 제2 출력패드(OP1-2) 및 다수의 제3 출력패드(OP1-3)를 포함한다. 상기 제1 출력패드들(OP1-1)은 상기 제1 가상선(L1)에 인접하여 구비되고, 상기 제1 방향(D1)으로 정렬되며, 2 열로 배열된다. 상기 제2 출력패드들(OP1-2)과 상기 제3 출력패드들(OP1-3)은 상기 제3 및 제4 가상선(L3, L4)에 각각 인접하여 상기 제2 방향(D2)으로 정렬된다.

상기 제2 출력 패드부(OP2)는 상기 제1 출력 패드부(OP1)와 서로 다른 층에 구비되고, 다수의 제4 출력패드(OP2-1), 다수의 제5 출력패드(OP2-2) 및 다수의 제6 출력패드(OP2-3)를 포함한다. 상기 제4 출력패드들(OP2-1)은 상기 제1 출력패드들(OP1-1)보다 상기 제2 칩 실장영역(CA2)의 내측에 구비되어 상기 제1 방향(D1)으로 정렬된다. 상기 제5 및 제6 출력패드들(OP2-2, OP2-3)은 상기 제2 및 제3 출력패드들(OP1-2, OP1-3)보다 상기 제2 칩 실장영역(CA2)의 내측에 각각 구비되고, 상기 제2 방향(D2)으로 정렬된다.

상기 입력 패드(IP)는 상기 제2 가상선(L2)에 인접하여 구비되고, 외부로부 터 각종 제어신호를 입력받는다. 상기 입력 패드(IP)로 입력된 상기 각종 제어신호는 상기 제2 칩 실장영역(CA2)에 실장될 데이터측 구동칩(미도시)으로 제공된다. 한편, 상기 제1 및 제2 출력 패드부(OP1, OP2)는 상기 데이터측 구동칩으로부터 데이터 신호를 제공받는다. 상기 제1 및 제2 출력 패드부(OP1, OP2)는 상기 제2 신호전송영역(TA2)에 구비된 다수의 데이터측 전송라인(DTL)과 전기적으로 연결된다. 따라서, 상기 제1 및 제2 출력 패드부(OP1, OP2)로부터 출력된 상기 데이터 신호는 상기 다수의 데이터측 전송라인(DTL)을 통해 상기 어레이 영역(AA)에 구비된 다수의 데이터 라인(DL)으로 제공된다.

도 3을 참조하면, 베이스 기판(110) 상에는 실리콘 질화막 또는 실리콘 산화막으로 이루어진 게이트 절연막(120)이 형성된다. 도면에 도시하지는 않았지만, 상기 게이트 절연막(120)은 상기 어레이 영역(AA, 도 1에 도시됨)에서 상기 베이스 기판(110) 상에 형성된 다수의 게이트 전극 및 다수의 게이트 라인을 커버한다. 상기 다수의 게이트 전극과 상기 다수의 게이트 라인은 상기 베이스 기판(110) 상에 형성된 제1 금속막(미도시)으로부터 형성된다.

상기 제2 칩 실장영역(CA2)에 대응하여 상기 게이트 절연막(120) 상에는 상기 제1 출력 패드(OP1-1) 및 입력 패드(IP)가 형성된다. 도면에 도시하지는 않았지만, 상기 어레이 영역(AA)에 대응하여 상기 게이트 절연막(120) 상에는 다수의 데이터 라인과 다수의 소오스 및 드레인 전극이 형성된다. 여기서, 상기 제1 출력 패드(OP1-1) 및 입력 패드(IP)는 상기 제1 금속막과 다른 제2 금속막(미도시)으로부 터 형성된다. 본 발명에서, 상기 다수의 데이터 라인과 다수의 소오스 및 드레인 전극은 상기 제2 금속막으로부터 형성된다.

상기 제1 출력 패드(OP1-1) 및 입력 패드(IP)은 보호막(130) 또는 유기 절연막(140)에 의해서 커버된다. 상기 유기 절연막(140)은 상기 보호막(130) 상에 구비될 수 있다. 이때, 상기 보호막(120) 및 유기 절연막(140)에는 상기 제1 출력 패드(OP1-1) 및 입력 패드(IP)를 노출시키는 제1 및 제2 콘택홀(141, 142)이 형성된다. 상기 유기 절연막(140) 상에는 상기 제1 및 제2 콘택홀(141, 142)을 통해 상기 제1 출력 패드(OP1-1)와 상기 입력 패드(IP)에 전기적으로 연결된 제1 및 제2 패드전극(151, 152)이 형성된다. 본 발명의 일 예로, 상기 제1 및 제2 패드전극(151, 152)은 인듐 틴 옥사이드(Induim Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)와 같은 투명성 도전 물질로 이루어진다.

상기 제4 출력 패드(OP2-1)는 상기 보호막(130) 또는 상기 유기 절연막(140) 상에 구비된다. 따라서, 상기 제4 출력 패드(OP2-1)는 상기 제1 출력 패드(OP1-1)와 서로 다른 층에 구비될 수 있다. 여기서, 상기 제4 출력 패드(OP2-1)는 상기 제2 금속막과 동일한 물질로 이루어진다. 본 발명의 일 예로, 상기 제2 금속막은 크롬(Cr), 크롬-알루미늄(CrAl) 합금 또는 구리(Cu)로 이루어질 수 있다.

상기 제4 출력 패드(OP2-1)가 상기 보호막(130) 상에 구비되는 경우, 상기 유기 절연막(140)에는 상기 제4 출력 패드(OP2-1)를 노출시키는 제3 콘택홀(143)이 더 형성된다. 상기 유기 절연막(140) 상에는 상기 제3 콘택홀(143)을 통해 상기 제4 출력 패드(OP2-1)와 전기적으로 연결되는 제3 패드전극(153)이 더 구비된다.

도면에 도시하지는 않았지만, 상기 제4 출력 패드(OP2-1)는 상기 제1 금속막으로부터 형성되어 상기 베이스 기판(110) 상에 형성될 수 있다. 이때, 상기 제4 출력 패드(OP2-1)는 상기 다수의 게이트 라인과 동시에 패터닝됨으로써, 상기 어레이 기판(100)을 형성하는데 사용되는 마스크의 개수가 감소될 수 있다. 이때, 상기 제4 출력 패드(OP2-1)를 노출시키기 위해서 상기 게이트 절연막(120), 보호막(130) 및 유기 절연막(140)에는 콘택홀이 형성된다.

이와 같이, 하나의 칩 실장영역 내에 구비되는 패드들이 서로 다른 층에 구비되도록 2분할됨으로써, 칩 실장영역의 사이즈를 증가시키지 않으면서 패드의 개수를 증가시킬 수 있다. 따라서, 고해상도의 어레이 기판(100)에서 칩 실장영역을 충분히 확보할 수 있고, 그 결과 고해상도 어레이 기판(100)의 공간을 효율적으로 사용할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 어레이 기판의 Ⅰ 부분을 확대하여 나타낸 확대도이고, 도 5는 도 4에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.

도 4를 참조하면, 상기 제2 칩 실장영역(CA2)을 정의하는 상기 제3 및 제4 가상선(L3, L4)의 외측(즉, 제2 신호전송영역(TA2))에는 제1 및 제2 테스트 패드(TP1, TP2)가 각각 구비된다. 상기 제1 테스트 패드(TP1)는 상기 어레이 영역(AA, 도 1에 도시됨)에 구비된 다수의 데이터 라인 중 홀수번째 데이터 라인의 일단부를 전기적으로 연결하는 제1 쇼팅바(SB1)에 전기적으로 연결된다. 또한, 상기 제2 테스트 패드(TP2)는 상기 다수의 데이터 라인 중 짝수번째 데이터 라인의 일단부를 전기적으로 연결하는 제2 쇼팅바(SB2)에 전기적으로 연결된다.

도 5에 도시된 바와 같이, 상기 제2 신호전송영역(TA2)에서 상기 제3 및 제6 출력 패드(OP1-3, OP2-3)로부터 연장된 데이터측 전송라인들(DTL)은 상기 게이트 절연막(120) 상에 형성된다. 한편, 상기 제2 테스트 패드(TP2)는 상기 유기 절연막(140) 상에 형성된다. 본 발명의 다른 일 예로, 상기 제2 테스트 패드(TP2)는 상기 보호막(130) 상에 형성될 수 있다.

이와 같이, 상기 제1 및 제2 테이스 패드(TP1, TP2)는 상기 데이터측 전송라인들(DTL)과 서로 다른 층에 구비되어 전기적으로 절연된다. 따라서, 상기 제1 및 제2 출력 패드부(OP1, OP2)가 형성되는 공간이 확장되더라도, 상기 제1 및 제2 테스트 패드(TP1, TP2)는 공간의 제약을 받지 않을 수 있다. 그 결과, 어레이 기판(100)의 공간 활용에 대한 효율성을 향상시킬 수 있다.

도 6은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다. 단, 도 6에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시장치(500)는 표시패널(300), 상기 표시패널(300)에 게이트 신호를 출력하는 게이트 구동칩(410) 및 상기 표시패널(300)에 데이터 신호를 출력하는 데이터 구동칩(420)을 포함한다. 상기 표시패널(300)은 어레이 기판(100), 상기 어레이 기판(100)과 마주하는 대향기판(200) 및 상기 어레이 기판(100)과 대향기판(200)과의 사이에 개재된 액정층(미도시)을 포함한다.

상기 어레이 기판(100)의 제1 칩 실장영역(CA1, 도 1에 도시됨)에는 상기 게 이트 구동칩(410)이 실장되고, 제2 칩 실장영역(CA2, 도 1에 도시됨)에는 상기 데이터 구동칩(420)이 실장된다. 상기 게이트 구동칩(410)은 외부로부터 입력된 각종 제어신호에 응답하여 상기 게이트 신호를 출력하고, 상기 데이터 구동칩(420)은 외부로부터 입력된 각종 제어신호에 응답하여 상기 데이터 신호를 출력한다.

이후, 도 7 및 도 8을 참조하여 상기 데이터 구동칩(420)에 형성되는 범프의 배열 구조 및 상기 데이터 구동칩(420)과 상기 어레이 기판(100)과의 결합 구조를 설명하기로 한다. 단, 상기 게이트 구동칩(410)은 상기 데이터 구동칩(420)과 동일한 배열구조를 갖는 범프를 구비하고, 동일한 방식으로 상기 어레이 기판(100)과 결합되므로, 상기 게이트 구동칩(410)에 관한 설명은 생략한다.

도 7은 도 6에 도시된 데이터 구동칩의 배면도이고, 도 8은 도 6에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.

도 7을 참조하면, 상기 데이터 구동칩(420)의 배면에는 입력 범프(IB), 제1 출력 범프부(OB1) 및 제2 출력 범프부(OB2)가 구비된다. 상기 배면은 직사각형 형상으로 이루어지고, 상기 배면의 서로 평행한 제1 변(S1) 및 제2 변(S2)이 제1 방향(D1)과 평행할 때, 서로 평행한 제3 변 및 제4 변은 제2 방향(D2)과 평행하다.

상기 제1 출력 범프부(OB1)는 다수의 제1 출력범프(OB1-1), 다수의 제2 출력범프(OB1-2) 및 다수의 제3 출력범프(OB1-3)를 포함한다. 상기 제1 출력범프들(OB1-1)은 상기 제1 변(S1)에 인접하여 구비되고, 상기 제1 방향(D1)으로 정렬되며, 2 열로 배열된다. 상기 제2 출력범프들(OB1-2)과 상기 제3 출력범프들(OB1-3)은 상기 제3 및 제4 변(S3, S4)에 각각 인접하여 상기 제2 방향(D2)으로 정렬된다.

상기 제2 출력 범프부(OB2)는 다수의 제4 출력범프(OB2-1), 다수의 제5 출력범프(OB2-2) 및 다수의 제6 출력범프(OB2-3)를 포함한다. 상기 제4 출력범프들(OB2-1)은 상기 제1 출력범프들(OB1-1)보다 상기 배면의 내측에 구비되어 상기 제1 방향(D1)으로 정렬된다. 상기 제5 및 제6 출력범프(OB2-2, OB2-3)들은 상기 제2 및 제3 출력범프들(OB1-2, OB1-3)보다 상기 배면의 내측에 각각 구비되고, 상기 제2 방향(D2)으로 정렬된다. 한편, 상기 입력 범프(IB)는 상기 제2 변(S2)에 인접하여 구비된다.

도 7 및 도 8에 도시된 바와 같이, 상기 데이터 구동칩(420)을 상기 어레이 기판의 칩 실장 영역에 고정하기 위해서 상기 데이터 구동칩(420)과 상기 어레이 기판과의 사이에는 이방성 도전 필름(450)이 개재된다. 상기 이방성 도전 필름(450)은 접착층(451) 및 상기 접착층(451)에 개재된 다수의 도전 입자(452)를 포함한다. 이후, 상기 이방성 도전 필름(450)이 개재된 상태에서 상기 데이터 구동칩(420)과 상기 어레이 기판(100)이 열압착되면, 상기 데이터 구동칩(420)은 상기 어레이 기판(100)에 고정된다. 이때, 상기 다수의 도전입자(452)를 통해 상기 데이터 구동칩(420)으로부터 출력된 데이터 신호는 상기 어레이 기판(100) 측으로 전달된다.

구체적으로, 상기 데이터 구동칩(420)의 입력 범프(IB)는 상기 어레이 기판(100)에 형성된 입력 패드(IP)와 전기적으로 연결되고, 상기 데이터 구동칩(420)의 제1 및 제2 출력 범프부(OB1, OB2)는 상기 어레이 기판(100)에 형성된 제1 및 제2 출력 패드부(OP1, OP2)와 각각 전기적으로 연결된다. 상기 입력 패드(IP)는 외부로 부터 각종 제어신호를 입력받아, 상기 데이터 구동칩(420)의 입력 범프(IB)로 제공한다. 상기 데이터 구동칩(420)은 상기 각종 제어신호에 응답하여 데이터 신호를 발생한다. 발생된 상기 데이터 신호는 상기 제1 및 제2 출력 범프부(OB1, OB2)를 통해 출력되고, 상기 제1 및 제2 출력 패드부(OP1, OP2)는 상기 제1 및 제2 출력 범프부(OB1, OB2)로부터 데이터 신호를 입력받는다. 이후, 상기 데이터 신호는 상기 데이터측 전송라인(DTL, 도 1에 도시됨)을 통해 상기 어레이 기판(100)의 데이터 라인(DL, 도 1에 도시됨)으로 제공된다.

도 1 내지 도 8에서 개시된 어레이 기판(100)에는 상기 게이트 구동칩(410)이 실장된다. 도면에 도시하지는 않았지만, 본 발명의 다른 일 예로 게이트 신호를 출력하는 게이트 구동부가 화소 어레이(PA)와 동일한 박막 공정을 통해 상기 어레이 기판(100)에 형성될 수 있다. 또한, 다수개로 분리된 상기 데이터 구동칩(420)은 하나의 칩으로 통합될 수 있다.

이와 같은 어레이 기판 및 이를 갖는 표시장치에 따르면, 제1 및 제2 출력 패드부는 서로 다른 층에 형성되고, 칩 실장영역을 정의하는 4개의 가상선 중 적어도 두 개 이상에 인접하여 형성된 출력 패드들을 포함한다.

따라서, 어레이 기판의 공간 활용도를 향상시킬 수 있고, 그 결과 어레이 기판의 사이즈를 증가시키지 않으면서 고해상도 구현이 가능해질 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

어레이 영역, 상기 어레이 영역에 인접한 신호전송영역 및 상기 신호전송영역에 인접한 칩 실장영역으로 구분되는 베이스 기판;

상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 외부로부터 각종 제어신호를 입력받는 입력 패드부;

상기 베이스 기판의 상기 칩 실장영역 내에 구비되는 제1 출력 패드부;

상기 제1 출력 패드부와 동일한 칩 실장영역 내에 구비되고, 상기 제1 출력 패드부와 서로 다른 층에 형성된 제2 출력 패드부;

신호 라인부 및 상기 신호 라인부에 전기적으로 연결된 스위칭 소자로 이루어져 상기 어레이 영역 내에 형성된 화소 어레이; 및

상기 신호 라인부와 상기 제1 및 제2 출력 패드부를 전기적으로 연결시키기 위해 상기 신호전송영역에 구비된 신호 전송부를 포함하는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 제1 출력 패드부는 상기 베이스 기판 또는 상기 베이스 기판 상에 형성된 제1 절연막 상에 구비되고,

상기 제2 출력 패드부는 상기 제1 출력 패드부를 커버하는 제2 절연막 상에 구비되는 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 제2 절연막은 다층 구조로 이루어진 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 칩 실장영역은 제1 내지 제4 가상선에 의해서 직사각형 형상으로 정의될 때, 상기 입력 패드부는 상기 제1 가상선에 인접하여 구비되고, 상기 제1 및 제2 출력 패드부는 상기 제2 내지 제4 가상선 중 적어도 두 개 이상의 가상선에 인접하여 구비되는 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 제1 및 제2 가상선은 상기 제3 및 제4 가상선보다 긴 것을 특징으로 하는 어레이 기판.
제5항에 있어서, 상기 제1 출력 패드부는,

상기 제2 가상선에 인접하여 제1 방향으로 정렬된 다수의 제1 출력패드;

상기 제3 가상선에 인접하여 상기 제1 방향과 직교하는 제2 방향으로 정렬된 다수의 제2 출력패드; 및

상기 제4 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제3 출력패드를 포함하는 것을 특징으로 하는 어레이 기판.
제6항에 있어서, 상기 다수의 제1 출력패드는 2열로 배열되는 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 제2 출력 패드부는,

상기 제2 가상선에 인접하여 상기 제1 방향으로 정렬된 다수의 제4 출력패드;

상기 제3 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제5 출력패드; 및

상기 제4 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제6 출력패드를 포함하는 것을 특징으로 하는 어레이 기판.
제8항에 있어서, 상기 다수의 제4 출력패드는 상기 칩 실장영역의 중앙부에 구비되는 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 제2 출력 패드부는 상기 제1 출력 패드부보다 상기 칩 실장영역의 내측에 구비되는 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 신호 전송부는,

상기 제1 출력 패드부에 전기적으로 연결된 제1 전송라인; 및

상기 제2 출력 패드부에 전기적으로 연결된 제2 전송라인을 포함하는 것을 특징으로 하는 어레이 기판.
제11항에 있어서, 상기 어레이 기판은 상기 신호 라인부에 전기적으로 연결되고, 상기 신호 라인부를 검사하기 위한 검사 신호를 외부로부터 입력받는 검사 패드를 더 구비하는 것을 특징으로 하는 어레이 기판.
제12항에 있어서, 상기 검사 패드는 상기 제3 및 제4 가상선에 인접하는 상기 칩 실장영역의 외측에 구비되고, 상기 제1 및 제2 전송라인과 서로 다른 층에 구비되어 전기적으로 절연되는 것을 특징으로 하는 어레이 기판.
어레이 기판, 상기 어레이 기판과 마주하는 대향기판으로 이루어져 영상을 표시하는 표시패널; 및

상기 어레이 기판 상에 실장되어 상기 표시패널을 구동시키는 구동칩을 포함하고,

상기 어레이 기판은,

어레이 영역, 상기 어레이 영역에 인접한 신호전송영역 및 상기 구동칩이 실장되는 칩 실장영역으로 구분되는 베이스 기판;

상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 외부로부터 각종 제어신호를 입력받는 입력 패드부;

상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 구동신호를 출력하는 제1 출력 패드부;

상기 베이스 기판의 상기 칩 실장영역 내에 구비되고, 상기 구동신호를 출력 하며, 상기 제1 출력 패드부와 서로 다른 층에 형성된 제2 출력 패드부;

신호 라인부 및 상기 신호 라인부에 전기적으로 연결된 스위칭 소자로 이루어져 상기 어레이 영역 내에 형성된 화소 어레이; 및

상기 신호 라인부와 상기 제1 및 제2 출력 패드부를 전기적으로 연결시키기 위해 상기 신호전송영역에 구비된 신호 전송부를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제1 출력 패드부는 상기 베이스 기판 또는 상기 베이스 기판 상에 형성된 제1 절연막 상에 구비되고,

상기 제2 출력 패드부는 상기 제1 출력 패드부를 커버하는 제2 절연막 상에 구비되는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 칩 실장영역은 제1 내지 제4 가상선에 의해서 직사각형 형상으로 정의될 때, 상기 입력 패드부는 상기 제1 가상선에 인접하여 구비되고, 상기 제1 및 제2 출력 패드부는 상기 제2 내지 제4 가상선 중 적어도 두 개 이상의 가상선에 인접하여 구비되는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제1 출력 패드부는,

상기 제2 가상선에 인접하여 제1 방향으로 정렬된 다수의 제1 출력패드;

상기 제3 가상선에 인접하여 상기 제1 방향과 직교하는 제2 방향으로 정렬된 다수의 제2 출력패드; 및

상기 제4 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제3 출력패드를 포함하는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제2 출력 패드부는,

상기 제2 가상선에 인접하여 상기 제1 방향으로 정렬된 다수의 제4 출력패드;

상기 제3 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제5 출력패드; 및

상기 제4 가상선에 인접하여 상기 제2 방향으로 정렬된 다수의 제6 출력패드를 포함하는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제2 출력 패드부는 상기 제1 출력 패드부보다 상기 칩 실장영역의 내측에 구비되는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 구동칩은,

상기 입력 패드부와 전기적으로 연결되는 입력 범프부;

상기 제1 출력 패드부와 전기적으로 연결되는 제1 출력 범프부; 및

상기 제2 출력 패드부와 전기적으로 연결되는 제2 출력 범프부를 포함하는 것을 특징으로 하는 표시장치.
제20항에 있어서, 상기 구동칩은 상기 제1 내지 제4 가상선에 각각 대응하는 제1 내지 제4 변에 의해서 직사각형 형상의 평면 구조를 갖고,

상기 입력 범프부는 상기 제1 변에 인접하여 구비되고, 상기 제1 및 제2 출력 범프부는 상기 제2 내지 제4 변 중 적어도 두 개 이상의 변에 인접하여 구비되는 것을 특징으로 하는 표시장치.