KR100215517B1 - 전자장치모듈 - Google Patents

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가나이 쓰도무
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Abstract

패키지된 반도체 및 이것을 구비하는 전자모듈, 패키지된 반도체는 반도체 웨이퍼 칩(50)과, 전극리드(82)와 칩과 전극리드를 상호 접속하기 위한 접속도체(88, 89)와, 반도체 웨이퍼 칩(50)에 부착된 히트싱크, 블록(85)과 몰드, 블록(94)을 갖춘다. 몰드,블록은 반도체 웨이퍼 칩(50), 전극리드(82), 접속도체(88,89) 및 히트싱크, 블록(85)의 반도체 웨이퍼 칩에 비교적 가까운 제 1 의 부분을 몰드하기 위한 제 1 의 몰드,블록부와, 히트싱크, 블록(85)의 반도체 웨이퍼 칩에 비교적 먼 제 2 의 부분을 몰드하기 위한 제 2 의 몰드, 블록부를 갖고 있다. 제 2 의 몰드, 블록부는 제 1 의 몰드, 블록부에서 연장되어 있고 제 1 의 몰드, 블록부보다 작고, 따라서 몰드, 블록은 전체로서 그 한쪽측에 있어서 바깥쪽 방향으로 돌출한 용기 평탄부를 갖춘 형상으로 되어 있다. 히트싱크, 블록의 제 2 의 부분은 제 2 의 몰드, 블록부에서 노출되어 있는 표면을 갖고 있다.

Description

패키지된 반도체 장치 및 그의 전자장치
제 1 도는 본 발명이 적용되는 전자장치 모듈의 일례를 나타내는 평면도.
제 2 도는 제 1a 도에 나타내진 모듈에 포함되는 하나의 반도체 웨이퍼 칩 및 그 주변부의 단면도.
제 3a 도는 Si 바이폴라 트랜지스터용 세라믹 칩 캐리어 평면도.
제 3b 도는 제 3a 도의 Ⅲb -Ⅲb 선에서 절단한 단면도.
제 4a 도는 GaAs-FET용 세라믹 칩 캐리어의 평면도.
제 4b 도는 제 4a 도의 ⅠVB-ⅠVB선에서 절단한 평면도.
제 5a 도는 Si-MOS-FET 용 패키지의 평면도.
제 5b 도는 제 5a 도의 VB-VB 선에서 절단한 단면도.
제 6 도는 전자장치 모듈에 실장한 상태의 Si 바이폴라 트랜지스터용 세라믹 칩 캐리어 패키지의 단면도.
제 7 도는 전자장치 모듈의 꼴에 실장된 상태의 GaAs-FET용 세라믹 칩 캐리어 패키지의 단면도.
제 8b 도는 제 8a 도의 화살표 b 방향에서 본 측면도.
제 8c 도는 제 8a 도의 화살표 c 에서 본 측면도.
제 8d 도는 제 8a 도의 이면에서 본 (히트싱크측에서 본) 평면도.
제 9 도는 제 8a-8d 도에 나타내진 패키지된 반도체 장치를 전자장치모듈의 꼴로 실장한 상태에서 제 8a 도의 ⅠⅩ-ⅠⅩ선에서 절단한 단면도.
제 10a 도는 본 발명의 한 실시예에 의한 패키지된 반도체 장치용 리드프레임의 주요 구성 부분을 나타내는 평면도.
제 10b 도는 제 10a 도의 XB-XB 선에서 절단한 단면도.
제 10c 도는 제 10a 도의 XC-XC 선에서 절단한 단면도.
제 11 도는 본 발명의 한 실시예에 의한 패키지된 반도체 장치에 있어서의 칩 캐리어의 리드 프레임과 Si-FET 칩과의 형상 및 상호 배치를 나타내는 평면도.
제 12 도는 본 발명의 한 실시예에 의한 패키지된 반도체 장치에 있어서의 칩 캐리어의 리드 프레임와 GaAs-FET 칩과의 형상 및 상호 배치를 나타내는 평면도.
제 13 도는 본 발명의 한 실시예에 있어서의 리드 프레임의 전체 구성과 몰드 완성의 상태를 나타내는 평면도.
제 14a 도, 제 14b 도, 제 14c 도는 제 13 도의 몰드 부분을 확대하여 나타내는 평면도 및 측면도.
제 15a 도, 제 15b 도, 제 15c도는 본 발명의 실시예에 있어서의 칩 캐리어의 리드 배선과 스트립라인 밀이의 관계를 나타내는 평면도.
제 16 도는 본 발명의 한 실시예에 의한 전자장치 모듈의 평면도.
제 17 도, 제 18 도 및 제 19 도는 본 발명의 실시예에 의한 패키지된 반도체 장치에 의한 전극 리드 형성예를 나타내는 측면도.
제 20 도는 본 발명의 실시예에 의한 전자장치 모듈의 단면도.
제 21 도는 본 발명의 한 실시예에 의한 패키지된 반도체 장치의 전극 지드 형상과 절단 형상을 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
4 : 세라믹 기판 11 : 헤더 또는 지지판
12a, 12b, 12c : 관통공 13a, 13b, 13c : 히트 싱크(heat sink)
14 : 칩 15a, 15b, 15c : 포스트 타브(post tub)
16a, 16b, 16c : 알루미늄 본딩 와이어
18 : 스트립 라인 도체 19 : GND 라인
20 : 인쇄저항 21 : 콘덴서
22a : 출력리드 22b : 전원리드
22c : 자동전력 제어리드 22d : 입력리드
30 : 베릴리어재(beryllia material)
31 : 베이스 전극인쇄(printed base electrode)
32 : 콜렉터 전극인쇄 33 : 접지 (에미터) 전극인쇄
34 : 베이스리드 35 : 콜렉터리드
36 : 에미터 탭 37 : Au-Si 공정
38 : Si 바이폴라 트랜지스터 칩
39 : Au 와이어 41 : 알루미나 기판
42 : 히트싱크 43 : 게이트 전극인쇄
44 : 드레인전극인쇄 45 : 소오스 전극인쇄
46 : 소오스 리드 47 : 드레인 리드
48 : 게이트 리드 49 : Au-Ge 접착제
50 : GaAa 칩기판 51 : Au 와이어
52 : 실리콘수지 61 : 히트싱크
62 : 헤더 63 : 펠릿
64, 65, 66 : 리드 67 : 소오스전극
68 : 와이어 69 : 게이트전극
70 : 드레인전극 71 : 수지도장
본 발명은 반도체 장치에 관한 것으로, 특히 고주파 대역, 예를들면, UHF 대역의 전력증폭에 이용하는 고주파 전력증폭용 전계효과 트랜지스터에 적용하는 유효한 기술에 관한 것이다.
종래, 전자장치의 하나로서 고주파 증폭용 전자장치 모듈 (이하, 단순히 모듈이라함)이 알려져 있다. 상기 종류의 모듈에 대해서 간단히 설명한다.
제 1 도는 조립완성상태(단, 수지코드는 봉하여 막아지지 않음)의 고주파 증폭용 모듈의 평면도이다.
스트립라인 도체(18)와 콘덴서 (21)(C1∼C13) 로 이루는 고주파전력정합회로에 의하여 전계효과 트랜지스터 (이하, FET라 함) 칩 (14a, 14b, 14c)에 대해서 입출력되다. 입력리드(22d)로부터 입력된 고주파 전류는 정합회로를 경유해서 각 FET 칩(14a,14b, 14c) 에 공급되어 여기서 전력증폭되고, 정합회로를 경유하여 출력리드(22a)로 부터 외부로 출력된다.
인쇄저항(20)은 소정의 바이어스 전압을 얻기 위한 브리더(bleeder) 저항, 고주파전류 블록킹저항, 각 FET 에의 전압공급용 저항이다. 또한, 제 1 도에서는 인쇄저항(20)에 사선을 그은 직사각형으로 나타낸다.
자동전력제어(APC) 리드(22c)는, 출력전력 콘트롤용 단자이고, 전워리드(22b)는 전원공급용 단자이며 리드(22c)에는 0V 또는 정극성의 DC 전압 및 리드(22b) 에는 정극성의 DC 전압이 인가되는 동시에 GND 단자와 방렬판의 기능을 가지며, 또한 모듈을 고정배치하기 위한 플랜지의 역할도 한다.
또한, 제 1 도에 있어서 4 는 세라믹판, 12a, 12b, 12c 는 세라믹중의 관통공, 13a, 13b, 13c 는 히트싱크(heat sink), 15a, 15b, 15c는 포스트 타브(post tub), 16a, 16b, 16c 는 알루미늄 본딩와이어, 19 는 GND 라인이고, 이들의 GND 라인은 관통공 인쇄에 의하여 세라믹 기판의 이면에 전기적으로 접속되어 있다. 세라믹기판(4)의 이면은 메탈라이즈되어 있다.
그래서, 본 발명의 이해를 위하여 제 1 도에 나타내는 모듈의 출력단 FET 칩 (14a) 및 그 주변부에 관해서 그 단면 구조를 제 2 도에 나타내고, 그 설명을 한다.
헤더 또는 지지판(11)은 Cu 판이고, 그 양면에 Ni 도금이 실시되어 있다.
헤더(11) 의 한 표면상에 설치된 세라믹기판(4)의 표면은 Cu의 스트립라인 도체(18)의 배선패턴이 인쇄형성되고, 헤더(11)에 마주대하고 있는 이면은 Cu 인쇄 전체면의 도장이다.
세라믹기판(4)의 이면과, 헤더(11)의 표면은 땜납(3)에 의하여 접속되어 있다.
또한, 헤더(11)의 표면에는 Au-Si 공정에 의하여 Si-FET 칩(14a) 은 사전에 펠릿 부착된 Cu 재 히트싱크(13a)가 땜납 (3)에 의하여 접속되어 있다. 여기에서 히트싱크(13a)는 표면측이 Au 도금, 이면측이 Ag 도금되어 있으므로, 공정 펠릿 부착 및 납땜을 용이하게한 구조로 되어 있다.
세라믹기판 (4) 표면측의 스트립라인 도체(18)의 단자에는 포스트타브(15a)가 땜납(3')에 의하여 접착되어 있다. 여기에서, 포스트타브(15a)는 Fe-Ni 합금에 표면측은 알루미늄 클래딩(cladding)재, 이면측은 땜납도금을 실시함으로서, A1 선에 의한 초음파 본딩을 가능케하고, 이면은 양호한 납땜 부착성을 확보한 구조로 되어 있다.
FET 칩(14a) 은 각 포스트타브(15a) 에 알루미늄 와이어(16a) 에 의하여 초음파 본딩법으로 결선되어 있다. 제 2 도에 있어서는 좌측의 타브가 게이트용이고 우측의 타브가 드레인용이다. 여기에서, 소오스 전극은 이 FET 칩(14a)의 경우에 Si 기판이 소오스에 접속되어 있기 때문에 히트싱크(13a) 그 자체가 소오스 전극이되고, 그 소재가 Cu 이기 때문에 극히 낮은 소오스 저항으로 GND 전위인 헤더(11)에 전기적으로 접속되어 있다.
이와같이, FET 칩(14a) 을 나(bare) 상태로 헤더(11)에 탑재하고, 또한, FET 칩 (14a)과 시라믹기판(4) 사이를 와이어 본딩에 의하여 접속된 구조를 이하, 베어(bare) 칩 탑재 방식이라고 한다.
그리고, 본 모듈은 봉하여 막는 공정에서 페놀계 수지와 실리콘수지와에 의한 방습도장이 실시되고, 수지캡을 붙여서 완성품이 된다.
이상 Si-FET 의 베어칩이 베어칩 방식으로 기판 및 헤더상에 탑재된 예를 나타냈지만, Si 바이폴라칩 또는 GaAs-FET 칩을 탑재하는 경우는 이하의 설명에 의한 칩 캐리어 패키지 탑재 방식이 채택되고 있다.
Si 바이폴라 트랜지스터용 세라믹칩 캐리어의 예를 제 3a 도 및 제 3b 도에 나타낸다. 제 3b 도는 제 3a 도의 ⅢB-ⅢB 선에서 절단한 절단면을 나타낸다. 바이폴라 트랜지스터는 통상 콜렉터가 Si 기판이되고, 에미터 접지로 사용되기 때문에 콜렉터는 GND 와 전기적으로 분해할 필요가 있다.
또한, 콜렉터는 대량의 열방산이 필요하기 때문에 열전도의 양호한 재료에 접속될 필요가 있다.
이와 같은 조건을 충족하기 위하여 제 3a 도의 평면도, 제 3b 도의 단면도에 나타내는 베릴리어제(beryllia material) 히트싱크(heat sink) 를 구비한 칩 캐리어가 사용된다. 베릴리어는 절연물이고 열전도성이 뛰어나기 때문에 오래전부터 이와같은 용도에 사용되어 왔다.
또한, 제 3a 도 및 제 3b 도에 있어서, 30 은 베릴리어(beryllia), 31 은 베이스전극인쇄(printed base electrode), 32 는 콜렉터 전극인쇄, 33 은 접지(에미터) 전극인쇄, 34 는 베이스리드, 35 는 콜렉터리드, 36 은 에미터 탭(tab), 37 은 Au-Si 공정, 38 은 Si- 바이폴라 트랜지스터 칩, 39 는 Au 와이어이다.
다음에, GaAs-FET 영 칩 캐리어 예를 제 4a 도 및 제 4b 도에 나타낸다. 제 4b 도는 제 4a 도의 Ⅳb-Ⅳb 선에서 절단한 단면도이다.
GaAs-FET 의 기판은 반절연물이므로, 소오스용 본딩 패드는 제 4a 도의 평면도에 나타내는 바와같이 본딩와이어(51)에 의하여 직렬접속되고 또한 히트싱크(42)와 전기적으로 접속되어 있다.
히트싱크(42)는 제 4b 도의 단면도에 나타내는 바와같이, 소스접지로 하기 위하여, Cu 등의 금속제로 되어 있다.
히트싱크(42)와 게이트리드(48), 드레인리드(47)와의 전기적 분리는 알루미나기판(41)에 의하여 실시되고 있다.
GaAs 칩 기판(50)은 공정 펠릿 부착에 적당치 않으므로 저온의 Au-Ge 접착제(49)에 의하여 펠릿 부착되어 있다.
또한, 제 4a 도 및 제 4b 도에 있어서, 43은 게이트 전극인쇄, 44는 드레인 전극인쇄, 45는 소수전극인쇄, 46은 소오스리드, 51은 Au 와이어이다.
이상, Si 바이폴라용 GaAs-FET 용 세라믹 칩 캐리어에 관하여 설명했지만, 양 세라믹 칩 캐리어와도 본딩성을 양호하게하기 위하여, Au 도금이 실시되었다. 고주파 전력증폭 Si 절연 게이트 FET 용 패키지로서, 제 5a 도 및 제 5b 도에 나타낸것(예를들면, 1982년 11월 2일 공개 특개소 57-178370 호 공보 참조)이 알려져 있다. 제 5b 도는 제 5a 도의 ⅤB-ⅤB 선에서 절단한 단면도이다. 그러나, 히트싱크(61)의 구조가 방렬판 혹은 프린트기판에의 나사고정 파이프를 전제로하여 설계되어 있기 때문에, 관통공이 없는 평탄한 기판면에의 실장에서 적합하지만, 상기 제 1 도에 나타나 있는 모듈(1)과 같은 세라믹기판의 관통공에 히트싱크를 삽입하고, 납땜에 의하여 헤더와 접속하기에는 그 페이스 효율을 고려할때 불리하다. 또한 제 5a 도 및 제 5b 도에 있어서, 62 는 헤더, 63 는 펠릿, 64, 65, 66은 리드, 67 은 소오스전극, 68은 와이어, 69 는 거이트전극, 70 은 드레인전극, 71 은 수지도장이다.
다음에 세라믹 칩 캐리어를 갖추는 방식에 의한 칩 모듈에의 실장 상태를 설명한다.
제 6 도는 상기 제 4a 도 및 제 3b 도에 나타낸 세라믹 침 캐리어를 갖춘 Si 바이폴라 프랜지스터를 모듈로 실장한 상태의 단면 구조도이다.
제 6 도에 나타낸 바와같이, 상기 Si 바이폴라 프랜지스터 세라믹 칩 캐리어는 납땜(3)에 의하여 세라믹기판(4) 및 헤더 (11)에 접속되고, 실리콘수지(52)에 의하여 방습되어 완성품 모듈이 된다.
제 7 도는 상기 제 4a 도 및 제 4b 도에 나타내는 GaAs-FET 세라믹 칩 캐리어를 모듈에 실장한 상태를 나타내는 단면 구조도이다.
제 7 도에 나태내는 바와같이, 상기 GaAs-FET 세라믹 칩 캐리어는 납땜에 의하여 세라믹기판(4) 및 헤더(11) 위에 접속되고, 실리콘수지(52) 에 의하여 방습되어 완성품 모듈이 된다. 제 7 도에서는 세라믹 칩 캐리어의 납땜시에 있어서의 트러블 예로서 세라믹 칩 캐리어가 히트싱크 측면의 Au 도금부에 땜납 (3) 이 비정상적으로 흡상된 (빨아올리는) 상황(제 7 도의 원 a 로 에워싸인 영역)을 나타낸다. Au 도금을 실시한 면은 납땜 부착성이 매우 양호하기 때문에 이 제 7 도에 나타낸 바와같은 납땜 부착회로 단락(이 도의 예의 경우는 게이트와 소오스간의 회로단락)이 발생하기 쉽다.
상기 제 6 도의 예는 세라믹 칩 캐리어의 단면방향의 편이상, 이와같은 상태는 되지 않도록 도시되어 있지만, 제 6 도의 바로앞 및 안쪽측에서는 히트싱크(30a) 측면이 Au 도금되어 있기 때문에 (에미터 전극의 접지를 위하여), 동일한 문제가 발생한다.
고주파전력 증폭용 파워 MOSFET 의 구성에 관한 기술은, 예를들면, 특공소 45-11775 호 공부 (1970년 4월 28일 공고), 특공소 49-36514 호 공보(1974년 10월 1일 공고), 특개소 53-68581 호 공보(1978년 6월 19일 공개), 특개소 58-137256 호 공보(1983년 8월 15일 공개)에 개시되어 있다.
이상 베어칩 탑재방식, 칩캐리어 패키지 탑재 방식에 의한 칩의 모듈에의 실장구조를 설명했지만, 본 발명자들은 상기 종래의 구조를 검토한 결과, 이하의 문제가 있음을 알아냈다.
베어칩 탑재방식 및 칩 캐리어 패키지 탑재방식의 양자 공통의 문제로서는 (1) 상기한 히트싱크 혹은 칩 캐리어의 측면에서의 땜납 흡상 과잉에 의한 회로단락 불량의 발생 (2) 히트싱크 하부의 땜납층의 두께가 지나치게 작아진 경우, 땜납층에 있어서, 하트사이클, ON-OFF 사이클에 의한 응력을 흡수할 수 없기 때문에 히트싱크는 벗겨짐이 발생한다.
베어칩 탑재 방식에 있어서의 문제로서는 본딩패드의 면적이 매우 작기 때문에 펠릿상태에서의 고주파 대전류 측정이 기술적으로 곤란하다. 예를들면, 칩의 본딩패드와 측정기의 단자와의 사이의 접촉 임피던스(접속저항, 용량, 인덕턴스) 가 커지기 때문에 고주파, 대전류에 의한 전기특성 측정(예를들면 이득, 출력전력, 출력용량)이 거의 불가능하다.
그 때문에, 모듈 조립시에 있어서의 특성 비율이 저하한다고 하는 문제가 있었다.
또, 베어칩 탑재방식에서 GaAs 칩을 탑재하려고하면, 모듈의 각 부품의 접속이 경제성, 신뢰성이 뛰어나기 때문에 사용되는 납땜에 따라서 실시되고 있는 구조로 인해 모듈온도를 150℃ 정도밖에 올릴수 없으므로 와이어 본딩시에 초음파를 병용할 필요가 생긴다. 초음파의 인가는 기계적 강도가 간한 Si 칩에서는 문제가 없지만, 기계적 강도가 약한 GaAs 펠릿에서는 GaAs 기판에 크랙(crack)이 발생하기 쉬워진다.
또 베어칩 탑재방식을 채택한 모듈에 있어서의 와이어 본딩용의 포스트 타브는 100 내지 200㎛ 로 얇고, 대략 3㎜×1㎜ 의 소형판이고, 핸들링이 어렵기 때문에 세라믹기판 상에의 자동실장이 곤란해진다고하는 문제가 있었다.
또, 펠릿 부착이 완료된 히트싱크는 칩이 베어상태이기 때문에 칩표면에 자국을 발생시키지 않고, 핸들링을 실시하는 것은 곤란하며, 세라믹기판 관통공을 통해서 헤더상에의 자동실장이 곤란해진다고 하는 문제가 있었다.
또 제 6 도, 제 7 도에 나타내는 바와같은 칩 캐리어 패키지 탑재방식의 모듈에 있어서는 리드가 기판상의 도체 패턴에의 접속 때문에 특별한 성형조작을 받고 있지 않기 때문에, 세라믹 기판상의 스트립라인 부의 납땜시 리드와 스트립라인 사이에 간격이 생겨서 납땜 불량을 발생할 우려가 있다.
본 발명의 목적은 땜납 등의 도전성 접착제에 의한 회로단락 불량을 방지하는 기술을 제공함에 있다.
본 발명의 또 다른 목적은 온오프 사이클, 온도 사이클에 의하여 히트싱크의 납땜의 벗겨짐을 방지하는 기술을 제공함에 있다.
본 발명의 또 다른 목적은 스트립라인의 설계가 용이하게 될 수 있는 기술을 제공함에 있다.
본 발명의 또 다른 목적은 펠릿의 전기적 특성 평가를 용이하게 실시하는 기술을 제공함에 있다.
본 발명의 또 다른 목적은 자동실장이 가능한 반도체 장치를 제공함에 있다.
본 발명의 상기 및 기타의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면에 의하여 명백해질 것이다.
본 발명의 한 측면에 의하면, 패키지된 반도체장치는, 반도체 웨이퍼 칩과 전극리드, 칩과 전극리드를 상호 접속하기 위한 접속도체와, 반도체 웨이퍼 칩에 부착된 히트싱크, 블록과, 몰드, 블록을 갖춘다. 볼드, 블록은 반도체 웨이퍼 칩 전극리드, 접속도체 및 히트 싱크, 블록의 반도체 웨이퍼 칩에 비교적 가까운 제 1 부분을 몰드하기 위한 제 1 몰드, 블록부와, 히트싱크, 블록의 반도체 웨이퍼 칩에 비교적 먼 제 2 부분을 몰드하기위한 제 2 몰드, 블록부를 갖고 있다.제 2 몰드, 블록부는 제 1 몰드, 블록로부터 연장되어 있고, 제 1 몰드, 블록부보다 작고, 따라서 몰드, 블록은 전체로서 그 한쪽의 측에 있어서 바깥방향으로 돌출된 용기 평탄부를 갖춘 형상으로 되어 있다. 히트몰드, 블록의 제 2 부분은 제 2 몰드, 블록부로부터 노출되어 있는 표면을 갖고 있다.
본 발명의 또 다른 측면에 의하면, 전자장치 모듈은 상술한 바와 같은 패키지된 반도체 장치과, 지지판과, 제 1 의 메탈라이즈된 표면과 도체 패턴을 갖춘 제 2의 표면을 갖춘 적어도 하나의 관통공이 형성된 지지판위에 설치된 전기적 절연성의 기판을 갖는다.이 기판은 메탈라이즈된 제 1 의 표면이 지지판에 마주대하도록 지지판위에 놓여져 있다. 패키지된 반도체 장치는 전극리드의 단부가 전기적 절연성기판의 제 2 의 표면상의 도체 패턴위에 놓여져 그것과 전기적으로 접속되어 전도성 접착재료층이 히트몰드, 블록의 제 2 부분의 노출과 지지판(11)과의 사이에 배치되도록 전기적 절연성기판위 및 상기 관통공의 하나를 통해서 상기 지지판상에 탑재되고, 또 접착재료층은 기판과 실질적으로 동일한 두께를 갖고 있다.
또한 이하에 참조하는 도에 있어서, 동일한 기능을 갖는 것은 동일부호를 붙이고, 그 반복되는 설명은 생략한다.
제 8a 도는 본 발명의 한 실시예에 의한 패키지된 반도체장치의 평면도이며,
제 8b 도는 제 8a 도의 화살표 b 방향에서 본 (그 소오스리드측) 측면도이며,
제 8c 도는 제 8a 도의 화살표 c 에서 본 (그 드레인리드측) 측면도이고,
제 8d 도는 제 8a 도의 이면에서 본 (히트싱크 측에서 본) 평면도,
제 9 도는 제 8a 내지 8d 도에 표시된 장치를 전자장치 모듈의 꼴로 실장한 상태에서 제 8a 도의 Ⅸ-Ⅸ 선에서 절단한 단면도이다.
본 실시예의 모듈에 탑재된 세라믹 칩 캐리어를 갖춘 반도체 웨이퍼 칩은, 제 8a 도 내지 제 8d 도에 나타내는 바와같이 수지 몰드되어 패키지된 반도체 장치를 형성한다.
우선, 제 9 도를 참조하면, 제 2 도에 나타내진 것과 동일한 지지판 혹은 헤더(11) 위에 예를들면 땜납과 같은 도전성 접착재의 층(3)을 통해서 전기적 절연성기판(4) 이 설치되어 있다. 기판(4)의 헤더(11)에 마주대하고 있는 제 1 의 표면은 메탈라이즈되고 (예를들면 Cu 로 전면이 도금되고), 제 2 의 표면에는 스트립라인 도체를 포함하는 도체 패턴(18,19)(제 16 도 참조) 이 설치되어 있다. 또, 기판 (4)에는 적어도 하나의 관통공(12) 이 형성되어 있다.
전체적으로 80 으로 나타내지는 패키지된 반도체 장치는, 반도체 웨이퍼 칩(50)과, 드레인 리드(82a, 82b, 82c) 게이트리드(83a, 83b, 83c), 소오스리드(84a, 84b) 등을 포함하는 복수개의 전극리드와, 칩(50) 과 전극리드를 상호로 접속하기 위한 복수개의 접속도체 혹은 본딩와이어(88,89)와, 칩(50)에 부착되고, 그 칩에 비교적 가까운 제 1 부분(85b)과 칩에 비교적 먼 제 2 부분(85a)에 형성되는 히트몰드, 블록(85) 과, 칩(50), 복수개의 전극리드(82a, 82b, 82c, 83a, 83b, 83c, 84a, 84b), 접속도체(88,89) 및 히트몰드, 블록(85)의 제 1 부분 (85b)을 몰드하기 위한 제 1 몰드, 블록부(94b) 및 히트몰드, 블록(85)의 제 2 부분(85a)을 몰드하기 위한 제 2 몰드, 블록부(94a)를 포함하는 예를들면 수지의 몰드, 블록(94)을 갖고 있다.
제 2 의 몰드, 블록(94a)는 제 1 의 몰드, 블록부(94b)에서 연장되어 제 1 의 몰드, 블록부보다 작으므로 몰드 블록은 전체로서 그 한쪽측에 있어서 바깥쪽으로 돌출된 융기 평탄부를 갖춘 형상이 되고, 히트싱크,블록의 제 2 부분(85a)은 제 2 의 몰드, 블록부(94a)에서 노출되어 있는 표면을 가지고 있다. 전극리드(82a, 82b, 82c, 83a, 83b, 83c, 84a, 84b)의 각각은 그 단부가 제 1 및 제 2 의 몰드, 블록사이의 경계보다도 칩(50)에 대해서 멀어지는 위치레벨이 되는 형성(제 8b 도, 제 9 도의 t 참조)을 가지고 있다.
또한 제 8a 도 내지 제 8d 도 및 제 9 도에 있어서, 49 는 칩(50)을 히트몰드, 블록(85)에 접착하기 위한 Au-Si 공정합금층, 90 은 히트몰드, 블록 현수리드, t 는 전극리드 높이(제 1의 몰드블록부(94b) 와 제 2 의 몰드블록부(94a)와의 경계면에서 전극리드의 선단부까지의 거리), d 는 몰드블록 (94a)의 두께, θ는 제 2 의 몰드블록(94a) 측면의 테이퍼각도, 0 는 제 1 및 제 2 몰드블록(94a, 94b)의 경계에 있어서의 면이다.
본 실시예의 패키지된 반도체장치(80)는, 제 8a 도 내지 제 8d 도에 나타내는 바와같이, 제 1 의 몰드블록(94b)으로부터 블록상으로 돌출하고, 히트싱크(85)의 제 2 부분(85a)의 측면부의 4개 면을 몰드수지(제 2 의 모듈블록)(94a)로 덮는 구조로 하므로써, 땜납(3)을 흡상하는 것을 방지하게 된다.
이 몰드수지(94a)는 히트싱크(85)의 제 2 부분(85a) 바닥면과 동일면까지나, 혹은 그것보다 조금위의 레벨까지 덮는다. 즉, 히트 블록(85)이 가로에서 볼때 조금 보일 정도로 몰드수지(94a)로 덮는다.
이와같은 구성으로 함으로서, 종래의 모듈제조에 있어서의 반도체 칩(50)탑재부의 문제점인 베어칩 탑재 및 세라믹 칩 캐리어 탑재의 공통문제의 하나인 히트싱크(85)측면부의 땜납(페이스트 땜납)(3)의 흡상 과다에 의한 회로단락 불량을 저감할 수 있다.
또, 제 1 및 제 2 의 몰드블록부(94a, 94b)사이의 경계면에서 전극리드 선단부(예를들면, 드레인 리드(82b)의 선단부)까지의 거리(전극리드 높이 t)를 모듈의 세라믹기판(4)(제 9 도)의 두께와의 관계에서 최적화로 설계함으로서 종래의 다른 문제인 히트싱크 블록 (85) 의 바닥면과 모듈헤더(11)사이의 땜납(3)의 지나치게 얇음으로 인한 단선ㅂ물량을 저감할 수 있다.
또, 게이트리드(83a,83b,83c) 및 드레인 리드(82a,82b, 82c)를 패키지에서 복수개 돌출시킬 수 있는 리드 프레임 구조로하여, 기판상의 도체 패턴길이에 합한 위치의 리드를 남겨서 불필요한 리드는 절단하도록하는 패턴설계의 용이성에 대응하고 이다. 이와같은 구성으로 함으로서, 모듈의 세라믹판 설계에 있어서의 특히 고성능화 패턴설계를 용이하게 할 수 있다.
또한 종래의 베어팁 탑재방식에 의한 문제였던 고주파 대전류 특성 항목의 측정에 관해서는, 본 실시예가 칩 캐리어 패키지 탑재방식이기 때문에 전혀 문제가 되지 않는다.
또, 베어칩 탑재방식의 애로사항이 되었던 GaAs-FET 펠렛탑재는 본 실시예가 칩 캐리어 패키지 탑재방식이기 때문에 모듈 본체와 별개의 공정으로 300℃ 이상의 열압착 본딩에 충분한 가열이 가능하기 때문에 문제가 되지 않는다.
또한, 베어칩 방식에 기인하는 세라믹기판(4)위에 실장할때의 작업성의 나쁜정도, 즉 자동 실장화의 곤란함도, 본 실시예가 칩 캐리어 패키지 탑재방식이기 때문에 문제되지 않는다.
또한, 습관성 대책으로서는 히트싱크 블록 (85)의 바닥면부만을 노출한 구조로하고, 리드 프레임과 수지의 계면으로부터 침입하는 수분의 리크패스길이를 충분히 취한것 및 리드 프레임과 극히 밀착성이 뛰어난 트랜스퍼몰드수지로 대처했다.
제 10a 도는 본 발명의 한 실시예에 의한 패키지된 반도체 장치의 작성에 사용되는 리드 프레임의 주요 구성부분을 나타내는 평면도, 제 10b 도는 제 10a 도의 XB-XB 선에서 절단한 단면도, 제 10c 도는 제 10a 도의 XC-XC 선에서 절단한 단면도이다.
제 10a 도, 제 10b 도 및 제 10c 도에 있어서, 81 은 프레임틀, 90 은 히트싱크 블록 현수리드이다.
리드 프레임은, 제 8a 도, 제 8b 도 및 제 8c 도에 표시된 바와같이, 판두께가 얇은 전극리드 구성부와, 두꺼운판의 히트싱크 블록부를 포함한다.
히트싱크 블록(85)은 열전도율이 뛰어난 Cu 또는 Cu 함유 합금이 아닌것이 바람직하고, 사전에 소정의 크기로 프레스 가공 등에 의하여 가공되어, 경도를 열처리에 의하여 충분히 낮게하고 있다. 경도 저하에 의하여, 히트싱크 블록(85)은 용이하게 소성변형된다. 이에 의하여, Au-Si 공정등으로 펠릿부착후, (통상 350℃ 정도에서 실시함), 상온 복귀해도 칩과의 열팽창 계수차에 기인하는 응력에 의한 칩 크랙발생을 방지할 수 있다. 단, 히트싱크 블록(85)은 열팽창계수차가 Si 에 가까운 다른 금속 혹은 세라믹(예를들면 Cu-W 합금, 코발트, Fe-Ni 합금, 혹은 도체인쇄를 실시한 베릴리어 및 Al-N, Si-C 등의 고열전도성의 세라믹)도 좋다. Cu 계 재료가 가격면에서 유리하다. 그러나, 비교적으로 대형의 칩(예를들면 3㎜×3㎜ 사각형) 탑재시는, Cu 계 이외의 재료가 유리해진다. 히트싱크 블록(85)의 두께는 후술하는 설계수법에 의하여 결정한다.
전극리드 구성부는 예를들면 약 0.1 내지 0.3㎜ 의 얇은 Cu 계 재료(Cu 에 한정되지 않지만, Cu 는 저저항에서 비자성체 재료이기 때문에, 고주파회로에는 유리)이지만, 제 10a 도, 제 10b 도 및 10c 도에 나타내는 바와같이, 드레인리드(82a, 82b, 82c)의 부분, 게이트리드(83a, 83b, 83c)의 부분, 소오스리드(84a, 84b, 84c)의 부분, 히트싱크 블록 현수리드(90)의 부분 및 프레임틀(81)의 부분등 5개 부분으로 이루어져 있다.
리드 구성부는 박판재이기 때문에 부식법, 프레스법 등에 의하여 수백미크론 단위의 극히 고정밀도로 가공할 수 있다. 그러나, 히트싱크 블록(85)을 리드 프레임의 하트싱크 현수리드(90)에 접착할때는(은접합재, 고융점땜납, 스포트 용접등에 의함) 쌍방의 설치위치 정밀도의 불균일에 의하여, 공차가 커진다. 이 대책으로서, 히트싱크 현수리드(90)는, 히트싱크 블록(85)보다 크게 설계되어 있으므로, 히트싱크 블록(85)의 설치위치의 불균일이 커도, 쇼트불량 및 몰드시의 금형 스코링(scoring)등의 원인이 되지 않는다(몰드 금형은 히트싱크 블록 현수리드(90)의 외형선에 맞추어 설계한다).
히트싱크 현수리드(90)는, 제 11 도 및 제 12 도에 표시된 바와같이, 히트싱크 블록(85)을 부착하는 동시에, GaAs-FET 칩(50) 탑재시는, 소오스본딩용 타브로서의 기능을 갖는다. 그 때문에, GaAs-FET 칩(50) 과 Si-FET 칩(14)의 쌍방을 탑재한 칩 캐리어가 된다. 또, 제 12 도에 표시된 바와같이 소오스 본딩 와이어(87)에 필요한 본딩 면적을 칩(50)의 소오스 전극 패드 배치와 나란한 방향으로 배치한 구조로 하므로 종래의 세라믹제 칩 캐리어 (제 4a 도)와 비교하여, 제 12 도에 표시된 바와같이, 소오스 본딩 와이어(87)를 병렬로 복수개를 배선 가능하게하고, 제 4a 도에 나타내는 직렬 본딩과 비교해서, 본딩 와이어(87)의 임피던스를 월등하게 저하시킬 수 있고, 특히, 고주파 대전류를 취급하는 모듈에서는 전력손실을 저감할 수 있게되어, 고성능화에 기여하게 된다.
여기에서, 히트싱크 현수리드(90)는, 히트싱크블록(85)과 단차가 생기지만(제 9 도 참조), 이 단차는 펠릿 부착시에 펠릿부착 접합재(예를들면, Au-Ge, Au-Sn 등)가 용융하여 흘러퍼지고, 와이어 본딩부에 부착하여 본딩불량 요인이 되는 것을 방지하는데에 효과가 있다(흘러퍼진 접합재는 상기 단차에 있어서의 표면장력에 의하여 멈추기 쉽다)
제 8b 도 및 제 9 도에 있어서, 제 1 및 제 2 몰드블록부(94b, 94a)사이의 경계면에서 돌출한 제 2의 히트싱크 블록부(94a)의 길이 d 는, 세라믹기판(4)의 두께와 대략 동이하지만 조금 두껍게(예를들면, 약 50㎛ 정도 두껍게) 설계한다. 테이퍼 각도θ는 90 SL SL SL SL

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  8. (신설)지지판과 ;
    1개이상의 관통공이 형성되어 있고, 제 1 메탈라이즈된 표면과 도체 패턴을 구비한 제 2 표면을 갖고, 상기 메탈라이즈된 제 1 표면이 상기 지지판에 대향하도록 상기 지지판상에 비치되어 있는 전기적 절연성기판과 ;
    반도체 칩,
    복수개의 전극 리드,
    상기 반도체 칩과 상기 전극 리드를 상호 접속하기 위한 복수개의 접속 도체,
    제 1 부분과 제 2 부분으로 이루어진 히트 싱크 블록으로서, 그 히트 싱크 블록의 제 2 부분은 상기 반도체 칩으로부터 멀어지도록 상기 제 1 부분으로부터 연재되어 있고, 상기 히트 싱크 블록의 제 1 부분이 상기 반도체 칩에 부착되어 있는 히트 싱크 블록, 및
    상기 반도체 칩, 상기 복수개의 전극 리드, 상기 복수개의 접속 도체 및 상기 히트 블록의 제 1 부분을 밀봉하기 위한 제 1 몰드 블록부와, 상기 히트 싱크 블록의 제 2 부분을 밀봉하기 위한 제 2 몰드블록부를 포함하는 몰드 블록으로서, 상기 제 2 몰드 블록부는 상기 제 1 몰드 블록부로부터 연재되어 있으며, 제 1 몰드 블록부보다 작고, 상기 히트 싱크 블록의 제 2 부분은 상기 제 2 몰드 블록부에 의해 밀봉되지 않은 노출 표면을 가지며, 상기 복수개의 전극 리드의 각각은 그 자유단부가 상기 제 1 및 제 2 몰드 블록사이의 경계보다도 상기 반도체 칩으로부터 멀어진 위치에 있도록 형상을 갖는 몰드 믈록을 구비하는 패키지된 반도체 장치를 보유하고,
    상기 패키지된 반도체 장치는 상기 전극 리드의 단부가 상기 전기적 절연성 기판의 제 2 표면상의 상기 반도체 패턴상에 실질적으로 배치되어 있어 그것과 전기적으로 접속되고, 도전성 접착재료층이 상기 히트싱크 블록의 제 2 부분의 노출표면과 상기 지지판과의 사이에 배치되도록 상기 전기적 절연성 기판상에 그리고 상기 관통공중의 1개를 통과하여 상기 지지판상에 탑재되어 있고,
    상기 도전성 접착재료층은 상기 기판과 실질적으로 동일하거나 그보다 작은 두께를 갖는 전자 장치 모듈.
  9. (신설)제 8 항에 있어서, 상기 제 2 몰드 블록부의 측면은 상기 제 1 몰드 블록부와의 접합부가 상기 제 2 몰드 블록부보다 넓게 이루어지도록 테이퍼 형상으로 이루어진 전자 장치 모듈.
  10. (신설)제 8 항에 있어서, 상기 기판의 제 2 표면상의 도체패턴은 스트림 라인 도체를 포함하고, 상기 반도체 칩은 소오스 및 드레인 영역과 게이트 전극층을 구비하는 ㎓ 대에서 동작가능한 전력용 고주파 전계 효과 트랜지스터를 포함하고, 상기 소오스 및 드레인 영역과 게이트 전극층에 각각 전기적으로 접속된 복수개의 전극 리드중 1개이상이 상호 전기적으로 접속되고 병렬로 배치된 복수개의 전극 리드편을 포함하는 빗살형 구조를 가지므로써 병렬로 배치된 복수개의 전극 리드편의 각각이 임피던스 조정을 위하여 상기 스트립 라인 도체의 1개에 접속되어 작용하는 전자 장치 모듈.
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