DE69127841T2 - Verbundenes Plättchen und dessen Herstellungsverfahren - Google Patents
Verbundenes Plättchen und dessen HerstellungsverfahrenInfo
- Publication number
- DE69127841T2 DE69127841T2 DE69127841T DE69127841T DE69127841T2 DE 69127841 T2 DE69127841 T2 DE 69127841T2 DE 69127841 T DE69127841 T DE 69127841T DE 69127841 T DE69127841 T DE 69127841T DE 69127841 T2 DE69127841 T2 DE 69127841T2
- Authority
- DE
- Germany
- Prior art keywords
- wafer
- mirror
- wafers
- bonded
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 235000012431 wafers Nutrition 0.000 claims description 237
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 239000002131 composite material Substances 0.000 claims description 21
- 239000013078 crystal Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000010410 layer Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 9
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 9
- 239000007788 liquid Substances 0.000 claims description 9
- 238000009499 grossing Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 5
- 150000002894 organic compounds Chemical class 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 239000004698 Polyethylene Substances 0.000 claims description 3
- 239000004809 Teflon Substances 0.000 claims description 3
- 229920006362 Teflon® Polymers 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- -1 polyethylene Polymers 0.000 claims description 3
- 229920000573 polyethylene Polymers 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 238000002791 soaking Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 37
- 239000000758 substrate Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 239000002245 particle Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 230000001788 irregular Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000012071 phase Substances 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/21—Circular sheet or circular blank
- Y10T428/219—Edge structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
Description
- Diese Erfindung bezieht sich auf einen Verbundswafer, der aus zwei miteinander verbundenen Wafers besteht, und auf ein Verfahren zur Herstellung solcher Verbundswafers.
- Als ein Verfahren zur Bildung eines Einkristall- Halbleiterfilms über einem dielektrischen Substrat ist schon seit langer Zeit eine Technologie bekannt, die dadurch gekennzeichnet ist, daß ein Einkristall- Siliziumfilm oder dergleichen epitaktisch über einem Einkristall-Saphirsubstrat angelegt wird. Bei dieser Technologie entstehen jedoch aufgrund der Tatsache, daß es eine Diskrepanz der Gitterkonstante zwischen dem dielektrischen Substrat und dem Siliziumeinkristall, der in der Dampfphase angelegt wird, gibt, zahlreiche Kristallfehler in der in der Dampfphase angelegten Siliziumschicht, und deshalb ist diese Technik für die praktische Anwendung ungeeignet.
- Eine weitere herkömmliche Technik zur Bereitstellung eines Einkristallfilms auf einem Siliziumsubstrat ist dadurch gekennzeichnet, daß zuerst ein thermisch oxidierter Oxidfilm über der Fläche des Siliziumsubstrats gebildet wird, ein Polykristall- oder ein amorpher Siliziumkristallfilm über diesen Oxidfilm gelegt wird, und darauf ein Energiestrahl wie ein Elektronenstrahl oder ein Laserstrahl so angelegt wird, daß der darauf befindliche Strahlenpunkt gleichzeitig und in dieselbe Richtung entlang Linien verschoben wird, um dadurch den Siliziumfilm zu schmelzen und danach den Film abzukühlen und zu erhärten, um einen monolithischen Einkristallfilm zu erhalten.
- Nun wird die Technologie, die mittels des Laserstrahls oder dergleichen den Silizium-Polykristallfilm durch einen Oxidfilm in einen Einkristallfilm verändert, in dem Japanischen Patent Kokoku 62-34716 offenbart. Entsprechend dieser Veröffentlichung wird ein Einkristallvorsprung monolithisch an einer Ecke des Umfangs eines Einkristall-Siliziumsubstrats gebildet, und mit diesem Vorsprung als Impfkristall wird die Einkristallbildung des Polykristallfilms bewirkt. Obwohl das örtliche Anlegen eines Einkristalls aufgrund der Interaktion zwischem dem Einkristallvorsprung und dem geschmolzenen Siliziumoxidfilm möglich ist, ist es schwierig, einen Silizim-Einkristallfilm für den praktischen Einsatz zu erhalten.
- Unter den gegebenen Umständen haben Verbundswafers mit einer Si-on-Isolationsstruktur (SOI-Struktur) die Aufmerksamkeit der Wissenschafter auf dem Gebiet auf sich gezogen. Ein SOI-Verbundswafer wird auf folgende Art und Weise aus zwei Halbleiter-Silizium-Spiegelwafers hergestellt. (Übrigens ist ein Spiegelwafer ein Wafer, bei dem zumindest eine der zwei Flächen spiegelig glänzt). Zumindest einer der Wafers wird einer Oxidationsbehandlung ausgesetzt, so daß ein Oxidfilm auf zumindest einer Fläche des Wafers, dessen Fläche spiegelig glänzt, gebildet wird. Dann werden die zwei Wafers miteinander verbunden, wobei die spiegelig glänzenden Flächen aufeinandertreffen; dadurch ist die Oxidschicht zwischen die Wafers geschoben. Die verbundenen Wafers werden auf eine geeignete Temperatur erhitzt, bis eine ausreichende Haftfestigkeit zwischen den Wafers erzeugt wird. Die äußere Fläche zumindest eines Wafers wird geschliffen und anschließend geglättet, bis sie ein dünner Film wird. Dieser Wafer wird "verbundener Wafer" genannt. Der andere Wafer wird übrigens "Basiswafer" genannt.
- Unter Bezugnahme auf Fig. 8 sind, wenn zwei Halbleiter- Spiegelwafers 101, 102, wie oben beschrieben, Fläche an Fläche verbunden werden, die Umfangsteile 101a, 102a der Wafers üblicherweise so geformt; daß sie, wie bei (a) in Fig. 8 dargestellt, nicht miteinander in Berührung kommen. Im nächsten Schritt, wenn der verbundene Wafer 101 geschliffen wird, springt und bricht der Umfangsteil 101a des verbundenen Wafers 101 von dem Waferkörper, wie bei (b) in Fig. 8 dargestellt, ab. Infolgedessen hat der verbundene Wafer 101 eingekerbte Kanten und hat, wenn von oberhalb betrachtet, einen unregelmäßigen Umfang (Umfangsaußenlinie), wie übertrieben bei (c) in Fig. 8 dargestellt ist. Übrigens ist in Fig. 8 die Zeichnung bei (a) ein Querschnitt der Wafers 101 und 102 einschließlich der Umfangsteile, nachdem sie verbunden sind; die Zeichnung bei (b) ist ein Querschnitt der Wafers 101 und 102 nachdem der Verbundswafer 101 geschliffen wurde; und die Zeichnung bei (c) ist eine Draufsicht der Wafers 101 und 102 nachdem der verbundene Wafer 101 geschliffen wurde.
- Wenn der Umfangsteil des verbundenen Wafers 101 eingekerbte Kanten und eine unregelmäßige Außenlinie hat, springen die Kanten und werden verstreut, wenn der verbundene Wafer 101 anschließend geglättet wird, und die geglättete Fläche des verbundenen Wafers 101 ist durch die verstreuten Teilchen verunreinigt und zerkratzt.
- Die vorliegende Erfindung wurde angesichts der oben erwähnten Probleme und aus dem Wunsch heraus, die Effizienz des Produkts zu verbessern, gemacht; deshalb ist es ein Ziel der Erfindung, einen Verbundswafer und ein Verfahren zu dessen Herstellung bereitzustellen, wobei der gesamte Umfang des verbundenen Wafers mit dem Basiswafer in Berührung ist, so daß der verbundene Wafer beim Glätten nicht abbricht, und deshalb wird der verbundene Wafer nicht von den schädlichen Wasserteilchen angegriffen.
- Entsprechend einem ersten Aspekt der Erfindung wird ein Verbundswafer bereitgestellt, der aus zwei Spiegelwafers besteht, nämlich einem verbundenen Wafer und einem Basiswafer mit einem kegelförmigen Umfangsteil und einer dazwischenliegenden Oxidschicht, die zwischen die Spiegelflächen der zwei Wafers gesetzt wird, wobei der verbundene Wafer auf eine vorgegebene Dicke geschliffen und geglättet wird;
- dadurch gekennzeichnet, daß die Umfangskante des verbundenen Wafers eine kontinuierliche, regelmäßige Außenlinie hat, und daß sie innen von der Umfangskante des Basiswafers mit einem im wesentlichen konstanten Abstand, der größer ist als die Breite des kegelförmigen Umfangsteils des Basiswafers, angeordnet ist und zur Gänze von dem Basiswafer berührt wird, wobei der Umfang des Basiswafers nicht beschichtet ist und sichtbar ist, wenn man von oberhalb des Verbundswafers daraufschaut.
- Vorzugsweise sind die Spiegelwafers Spiegelwafers aus Silizium-Einkristall und die Oxidzwischenschicht ist eine Silizium-Dioxid-Zwischenschicht.
- Vorzugsweise hat der verbundene Wafer auch eine Dicke von ungefähr 3 µm.
- Entsprechend einem zweiten Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Verbundswafers bereitgestellt, das aus den folgenden Schritten besteht:
- einen ersten Spiegelwafer einer Oxidationsbehandlung aussetzen, um dadurch einen Oxidfilm auf einer Spiegelfläche des ersten Spiegelwafers zu bilden;
- Verbindung des ersten Spiegelwafers mit dem zweiten Spiegelwafer auf eine Art und Weise, so daß die mit Oxidfilm bedeckte Fläche des ersten Spiegelwafers auf eine Spiegelfläche des zweiten Spiegelwafers gesetzt wird, um dadurch den Oxidfilm zwischen den zwei Wafers einzuschließen;
- Erhitzen der verbundenen Wafers auf eine vorgegebene Temperatur, um dadurch eine Haftfestigkeit zwischen den zwei Wafers zu erzeugen;
- Schleifen der ungeschützten Fläche des ersten Spiegelwafers; und
- Glätten der ungeschützten Fläche des ersten Spiegelwafers;
- wobei das Verfahren dadurch gekennzeichnet ist, daß es weiterhin aus den folgenden Schritten besteht:
- nach dem Schleifen und vor dem Glätten des ersten Spiegelwafers Bedecken der gesamten ungeschützten Fläche des ersten Wafers, mit Ausnahme eines Umfangsteils davon, und zumindest der ungeschützten Fläche des zweiten Wafers mit einem ätzbeständigen Film;
- Einweichen der verbundenen Wafers in eine Ätzflüssigkeit für eine vorgegebene Zeitspanne, um dadurch den Umfangsteil des ersten Spiegelwafers, der nicht bedeckt ist, zu ätzen und zu entfernen, und Entfernen des ätzbeständigen Films.
- Vorzugsweise ist der ätzbeständige Film ein Abdeckflecken aus Teflon oder Polyethylen.
- Vorzugsweise ist der ätzbeständige Film auch eine Wachsschicht, ein Film einer hochmolekularen organischen Verbindung oder ein Oxidfilm.
- Vorzugsweise wird auch die gesamte ungeschützte Oberfläche des zweiten Wafers mit einem ätzbeständigen Film aus einem Wachs oder einem Film einer hochmolekularen organischen Verbindung bedeckt.
- Am meisten bevorzugt wird, wenn eine gerade Zahl von Waferpaaren in einer Reihe aneinandergeschichtet wird, so daß ähnliche Wafers nebeneinanderliegen und daß beide Enden dieses Waferstapels von zweiten Wafers belegt werden, und anschließend wird der gesamte Waferstapel in der Ätzflüssigkeit eingeweicht.
- Vorzugsweise sind auch der erste und der zweite Spiegelwafer Spiegelwafers aus Silizium-Einkristall, die Oxidzwischenschicht ist eine Silizium-Dioxid- Zwischenschicht, die Ätzflüssigkeit ist Natriumhydroxid oder Kaliumhydroxid oder eine Mischung aus Fluorwasserstoffsäure und Salpetersäure, und die Ätzzeit beträgt ungefähr zwei Minuten.
- Vorzugsweise wird auch der erste Spiegelwafer geschliffen und geglättet, bis seine Dicke ungefähr 3 µm beträgt.
- EP-A-413547, unter Art. 54(3) EPC zitiert, offenbart ein Verfahren zur Herstellung eines Halbleiterbauelementsubstrats mit SOI-Struktur, wobei der Durchmesser eines ersten Wafers eines Halbleiter- Verbundswafers geringfügig kleiner ist als der eines zweiten Halbleiterwafers darin, wobei ein ringförmiger Schutzring aus Siliziumoxid oder dergleichen auf einem ungeschützten Teil des zweiten Wafers gebildet wird, und der erste Wafer auf eine erwünschte, dünne, genaue Dicke hin geglättet wird.
- EP-A-166218 offenbart ein Verfahren zur Herstellung einer integrierten Halbleiterstrukur, die zumindest aus zwei SOI-Strukturen besteht, die konstruiert werden, indem Halbleiter- oder Isolationsschichten auf einem Substrat bereitgestellt werden. Eine erste SOI-Struktur wird durch zwei Halbleiterwafers mit einer dazwischengelegten Oxidschicht gebildet, wobei ein Oxidbedeckungsmuster auf einer Oxidschicht eines ersten Wafers gebildet wird, und die Teile des ersten Wafers, die von der Siliziumoxidschicht bedeckt sind, als bauelementbauende "Insel"-Regionen auf einer ungeschützten Fläche der Oxidzwischenschicht gelassen werden, und eine weitere Oxidschicht aufgetragen wird.
- EP-A-0335741 offenbart eine direkte Verbundstechnik, wobei ein erster Wafer mit einer Flächenlagerung von (100) oder (110) mit einem zweiten Wafer mit einer Flächenlagerung von (111) verbunden wird, und ein Umfangsteil des sich ergebenden Substrats mit SOI- Strukur entfernt wird, wodurch der Durchmesser des Substrats verringert wird. Der Umfangsteil umfaßt die Umfangsteile der zwei Anfangswafers und wird aufgrund des schlechten Bondings der Anfangswafer um ihren Umfang entfernt.
- Entsprechend der vorliegenden Erfindung wird vor dem Schritt des Glättens jener Teil des Umfangs des verbundenen Wafers (erster Spiegelwafer), der nicht mit dem Schutzfilm bedeckt ist und der den Teil beinhaltet, der nicht mit dem Basiswafer (zweiter Wafer) in Berührung ist, vollständig geätzt und von dem verbundenen Wafer entfernt, so daß der übrigbleibende verbundene Wafer nur einen kleinen Bereich enthält, der nicht mit dem Basiswafer in Berührung ist, so daß kein Teilchen abgebrochen und von dem verbundenen Wafer verstreut wird wenn dieser in dem nächsten Schritt geglättet wird. Infolgedessen ist der verbundene Wafer nicht durch derartige Teilchen verunreinigt oder zerkratzt, so daß der Ertrag der Spitzen von den Verbundswafers verbessert wird.
- Diese und die anderen Ziele und Vorteile, die im folgenden offensichtlich werden, wohnen den Bedienungsdetails inne, die im folgenden in den Ansprüchen und unter Bezugnahme auf die beigelegten Zeichnungen beschrieben werden.
- Fig. 1 sind Ansichten im Querschnitt von Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich sind;
- Fig. 2 ist eine Ansicht im Querschnitt und eine Draufsicht von Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich sind;
- Fig. 3 ist eine Ansicht im Querschnitt und eine Draufsicht von Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich sind;
- Fig. 4 ist eine Ansicht im Querschnitt von verbundenen Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich ist;
- Fig. 5 sind Ansichten im Querschnitt von Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich sind;
- Fig. 6 ist eine Ansicht im Querschnitt von Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers gemäß der Erfindung nützlich ist;
- Fig. 7 ist eine Ansicht im Querschnitt, die ein Beispiel des Ätzens zeigt; und
- Fig. 8 sind Ansichten im Querschnitt von Wafers und eine Draufsicht derselben Wafers, die zum Erklären eines Herstellungsvorgangs eines Verbundswafers nützlich sind.
- Unter Bezugnahme auf die beigefügten Zeichnungen wird eine Ausführungsform der Erfindung erklärt.
- Fig. 1 zeigt schematisch die jeweiligen Querschnitte von Wafers und zeigt in der Reihenfolge (a), (b) und (c), wie ein Verbundswafer hergestellt wird. Bei (a) werden zwei Einkristall-Silizium-Spiegelwafers 1, 2 hergestellt. Derjenige, der mit der Verweiszahl 1 versehen ist, ist ein verbundener Wafer, dessen obere Fläche, wie in Fig. 1 dargestellt, geschliffen und geglättet werden soll und dadurch zu der bauelementbildenden Fläche gemacht werden soll. Der andere Wafer mit der Verweiszahl 2 ist ein Basiswafer, der hauptsächlich aus Schutzgründen eingesetzt wird, das heißt, um die mechanische Stärke des fertigen Verbundswafers, wenn der verbundene Wafer 1 zu einem zerbrechlichen dünnen Film geschliffen wird, sicherzustellen. Der verbundene Wafer 1 wird einer thermischen Oxidationsbehandlung unterzogen, wodurch ein dünner Film 3 aus Siliziumdioxid über die gesamte untere Fläche des verbundenen Wafers 1, die spiegelig glänzt, gebildet wird.
- In der nächsten Phase (b) werden die zwei Wafers 1 und 2 so zusammengegeben, daß der Oxidfilm 3, wie abgebildet, zwischen den Wafers angeordnet wird, und werden auf eine vorgegebene Termperatur erhitzt, um sich dauerhaft zu binden. Anschließend wird in Phase (c) die obere Fläche des verbundenen Wafers 1 abgeschliffen, bis die Dicke des verbundenen Wafers 1 einen vorgegebenen Wert t1 beträgt (der schraffierte Teil des verbundenen Wafers 1 ist abgeschliffen).
- Jetzt ist, wie weiter oben erläutert, ein Teil des Umfangsteils des verbundenen Wafers 1 so geformt, daß er nicht mit dem Basiswafer 2 in Berührung kommen kann, wenn die zwei Wafers 1, 2 Fläche an Fläche aneinandergeordnet werden; infolgedessen bricht, wenn der verbundene Wafer von der Außenfläche abgeschliffen wird, der Teil des Umfangsbereichs, der nicht mit dem Basiswafer 2 in Berührung steht, ab, wie bei (a) in Fig. 2 dargestellt, und der verbundene Wafer 1 wird einen unregelmäßigen Umfang (Umfangsaußenlinie) haben, wie bei (b) in Fig. 2 dargestellt.
- Anschließend werden, wie bei (a) und (b) in Fig. 2 dargestellt, Abdeckfleken 4 und 5, deren Durchmesser kleiner sind als die Durchmesser von verbundenen Wafer 1 und Basiswafer 2, jeweils über den Wafers 1 und 2 aufgetragen. Jetzt steht der gesamte Teil des verbundenen Wafers 1, der mit dem Abdeckflecken 4 bedeckt ist, mit dem Basiswafer 2 in Berührung. Der Umfangsteil des verbundenen Wafers 1, der nicht von dem Abdeckflecken 4 geschützt wird, umfaßt alle Kanten, die während des Abschleifvorgangs nicht abgebrochen sind und die nicht mit dem Basiswafer 3 in Berührung sind, und die daher noch immer während des darauffolgenden Vorgangs des Glättens abgebrochen werden müssen, wenn sie dort bleiben. Der Abdeckflecken kann übrigens aus Teflon, Polyethylen oder dergleichen sein. Es ist auch möglich anstelle solch eines Abdeckfleckens ein sehr korrosionsbeständiges Wachs oder andere Filme aus hochmolekularer organischer Verbindung zu verwenden.
- Anschließend werden die zwei Wafers 1, 2 in einer Ätzflüssigkeit wie z.B. eine gemischte Säure (aus Fluorwasserstoffsäure und Salpetersäure), Kaliumhydroxid und Natriumhydroxid für eine vorgegebene Zeitspanne, vorzugsweise ungefähr zwei Minuten lang, eingeweicht, wodurch die Umfangsteile des verbundenen Wafers 1, 2, die nicht mit den Abdeckflecken 4, 5 bedeckt sind, sowie der Umfang des Oxidfilms 3 geätzt und in der Ätzflüssigkeit aufgelöst werden. Infolgedessen werden, wie bei (a) und (b) in Fig. 3 dargestellt, die unregelmäßigen Kanten des verbundenen Wafers 1, die nicht von dem Abdeckflecken 4 geschützt werden, vollständig von dem Umfang des verbundenen Wafers 1 entfernt. Da das Ätzen des Oxidfilms 3 wesentlich langsamer vor sich geht als das Ätzen der Wafers 1, 2, wird übrigens der Umfangsteil des Oxidfilms 3 entlang des Umfangs des verbundenen Wafers 1 ungeschützt gelassen [vgl. (b) in Fig. 3].
- Nachdem der Umfangsteil der verbundenen Wafers 1, der nicht durch den Abdeckflecken 4 geschützt ist, geätzt und vollständig entfernt wurde, enthält der übrigbleibende Hauptkörper des verbundenen Wafers 1, der durch den Abdeckflecken 4 geschützt wird, keinen Teil, der nicht mit dem Basiswafer 2 in Berührung ist; deshalb steht der verbundene Wafer 1, dessen Außenlinie jetzt durch die und entlang der Außenlinie des Abdeckfleckens 4 begrenzt ist, vollständig mit dem Basiswafer 2 in Verbindung.
- Nach dem Ätzen werden die Abdeckflecken 4, 5 von den Wafers 1, 2, wie in Fig. 4 dargestellt, abgezogen. Anschließend wird die ungeschützte Fläche des verbundenen Wafers 1 geglättet, bis dessen Dicke einen vorgegebenen Wert t2 (z.B. ungefähr 3µm) beträgt; somit wird der schraffierte Teil des verbundenen Wafers 1, wie bei (a) in Fig. 5 dargestellt, abgeglättet. Dadurch wird ein Verbundswafer 6, dessen Umfang geätzt ist, erhalten.
- Da der Umfang des verbundenen Wafers 1 keinen Teil aufweist, der nicht mit dem Basiswafer 2 in Berührung ist, springt der Umfang des verbundenen Wafers 1 nicht und wird auch nicht verstreut, wenn die obere Fläche des Verbundswafers 1 geglättet wird. Es wird deshalb kein Teilchen abgebrochen, und somit ist die obere Fläche des verbundenen Wafers 1 nicht verunreinigt oder zerkratzt.
- Der so erhaltene Verbundswafer 6 wird solch eine Konfiguration haben, daß der Umfang des Basiswafers 2 sich außerhalb des Umfangs des verbundenen Wafers 1 erstreckt, und das verleiht dem Verbundswafer 6 einige Vorteile. Zum Beispiel ist es bei einer Wärmebehandlung möglich, den Verbundswafer 6 so anzuordnen, daß nur der Basiswafer 2 direkt mit der Bootnut in Berührung kommt, so daß nur der Basiswafer 2 von der Bootsnut verschoben wird, und deshalb ist der verbundene Wafer 1 sicher vor dem schädlichen Einfluß des Verschiebens. Auch bei einer Reinigungsbehandlung, wenn der Verbundswafer 6 in einen Waferkorb gelegt wird, berührt nur der Umfang des Basiswafers 2 den Waferkorb, so daß der verbundene Wafer 1 nicht durch Teilchen verunreinigt oder zerkratzt wird.
- Übrigens ist es, obwohl in der oben angeführten Ausführungsform der Abdeckflecken 5 auf die untere Fläche des Basiswafers 2 [vgl. (a) in Fig. 3] geklebt wird, möglich, als eine alternative Maßnahme die gesamte Oberfläche des Basiswafers 2 mit Ausnahme seiner Verbundsschnittstelle mit einem Schutzfim 7 wie etwa einem Oxidfilm und einem Wachs, wie in Fig. 6 dargestellt, zu bedecken, wodurch es sich erübrigt, den Abdeckflecken 5 aufzukleben.
- Fig. 7 zeigt ein Verfahren zum gleichzeitigen Ätzen einer Vielzahl von Verbundswafers. Eine gerade Zahl von Verbundswafers wird bereitgestellt, wobei die Verbundswafers jeweils aus einem mit dem Schutzfilm bedeckten Basiswafer 2 und dem mit dem Abdeckflecken 4 bedeckten verbundenen Wafer 1 bestehen. Diese Verbundswafer werden auf solch eine Art und Weise aneinandergestapelt, daß die Basiswafers 2, 2 Rücken an Rücken aneinandergelegt werden und die verbundenen Wafers 1, 1 mittels der Abdeckflecken 4, 4 aneinandergelegt werden, und die Enden dieser Waferstapel werden von den Basiswafers 2, 2 belegt, wie in Fig. 7 dargestellt. Anschließend wird, indem die Wafers beiemanderbehalten werden, der Waferstapel in einer in einem Behälter 8 befindlichen Ätzflüssigkeit 9 eingeweicht, wodurch der Umfang aller verbundenen Wafers 1 gleichzeitig geätzt wird. Auf diese Art und Weise wird die Herstellungseffizienz des Verbundswafers vervielfacht. Dieser Vorgang kann auch verwendet werden, wenn die Basiswafers anstatt zur Gänze mit dem Schutzfilm bedeckt zu sein mit den Flecken 5 bedeckt sind.
Claims (10)
1. Ein Verbundswafer bestehend aus zwei Spiegelwafern
(1, 2), nämlich einem Verbundswafer (1) und einem
Basiswafer (2) mit einem kegelförmigen Umfangsteil
und einer Oxidzwischenschicht (3), die zwischen die
Spiegelflächen der zwei Wafers (1, 2) gesetzt wird,
wobei der Verbundswafer (1) geerdet ist und auf
eine vorgegebene Dicke geglättet wird;
dadurch gekennzeichnet, daß die Umfangskante des
Verbundswafers (1) eine kontinuierliche,
regelmäßige Außenlinie hat, und daß sie innen von
der Umfangskante des Basiswafers (2) mit einem im
wesentlichen konstanten Abstand, der größer ist als
die Breite des kegelförmigen Umfangsteils des
Basiswafers (2), angeordnet ist und zur Gänze von
dem Basiswafer (2) berührt wird, wobei der Umfang
des Basiswafers (2) nicht beschichtet ist und
gesehen werden kann, wenn man von oberhalb des
Verbundswafers (1) daraufschaut.
2. Der Verbundswafer nach Anspruch 1, wobei die
Spiegelwafers (1, 2) Spiegelwafer aus Silizium-
Einkristall sind, wobei die Oxidzwischenschicht (3)
eine Siliziumdioxidzwischenschicht ist.
3. Der Verbundswafer nach Anspruch 1, wobei der
Verbundswafer (1) eine Dicke von ungefähr 3 µm hat.
4. Verfahren zur Herstellung eines Verbundswafers aus
den folgenden Schritten bestehend:
einen ersten Spiegelwafer (1) einer
Oxidationsbehandlung aussetzen, um dadurch einen
Oxidfilm (3) auf einer Spiegelfläche des ersten
Spiegelwafers (1) zu bilden;
Verbinden des ersten Spiegelwafers (1) mit dem
zweiten Spiegelwafer (2) auf eine Art und Weise, so
daß die mit Oxidfilm bedeckte Fläche des ersten
Spiegelwafers (1) auf eine Spiegelfläche des
zweiten Spiegelwafers (2) gesetzt wird, um dadurch
den Oxidfilm (1) zwischen den zwei Wafers (1, 2)
einzuschließen;
Erhitzen der verbundenen Wafers auf eine
vorgegebene Temperatur, um dadurch eine
Haftfestigkeit zwischen den zwei Wafers zu
erzeugen;
Schleifen der ungeschützten Fläche des ersten
Spiegelwafers (1); und
Glätten der ungeschützten Fläche des ersten
Spiegelwafers (1);
wobei das Verfahren dadurch gekennzeichnet ist, daß
es weiterhin aus den folgenden Schritten besteht:
nach dem Schleifen und vor dem Glätten des ersten
Spiegelwafers (1) Bedecken der gesamten
ungeschützten Fläche des ersten Wafers (1), mit
Ausnahme eines Umfangsteils davon, und mindestens
der ungeschützten Fläche des zweiten Wafers (2) mit
einem ätzbeständigen Film (4, 5, 7);
Einweichen der verbundenen Wafers (1, 2) in eine
Ätzflüssigkeit für eine vorgegebene Zeitspanne, um
dadurch den Umfangsteil des ersten Spiegelwafers
(1), der nicht bedeckt ist, zu ätzen und zu
entfernen, und Entfernen des ätzbeständigen Films
(4, 5, 7).
5. Verfahren nach Anspruch 4, wobei der ätzbeständige
Film (4, 5) ein Abdeckflecken aus Teflon oder
Polyethylen ist.
6. Verfahren nach Anspruch 4, wobei der ätzbeständige
Film (4, 5) eine Wachsschicht, ein Film einer
hochmolekularen organischen Verbindung oder ein
Oxidfilm ist.
7. Verfahren nach Anspruch 4, wobei die gesamte
ungeschützte Oberfläche des zweiten Wafers (2) mit
einem ätzbeständigen Film (7) aus einem Oxidfilm,
einem Wachs oder einem Film einer hochmolekularen
organischen Verbindung bedeckt wird.
8. Verfahren nach Anspruch 7, wobei eine gerade Zahl
von Waferpaaren (1, 2), ähnlich dem Paar, das in
Anspruch 6 hergestellt wird, in einer Reihe
aneinandergeschichtet wird, so daß ähnliche Wafer
nebeneinander liegen und daß beide Enden dieses
Waferstapels von zweiten Wafers (2) belegt werden,
und anschließend wird der gesamte Waferstapel in
der Ätzflüssigkeit (9) eingeweicht.
9. Verfahren nach Anpruch 4, wobei der erste und der
zweite Spiegelwafer (1, 2) Spiegelwafers aus
Silizium-Einkristall sind, wobei die
Oxidzwischenschicht (3) eine
Siliziumdioxidzwischenschicht ist, wobei die
Ätzflüssigkeit Natriumhydroxid oder Kaliumhydroxid
oder eine Mischung aus Fluorwasserstoffsäure und
Salpetersäure ist, und wobei die Ätzzeit ungefähr
zwei Minuten beträgt.
10. Verfahren nach Anspruch 4, wobei der erste
Spiegelwafer (1) geerdet ist und geglättet wird,
bis seine Dicke ungefähr 3 µm beträgt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2045777A JPH0719737B2 (ja) | 1990-02-28 | 1990-02-28 | S01基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69127841D1 DE69127841D1 (de) | 1997-11-13 |
DE69127841T2 true DE69127841T2 (de) | 1998-03-26 |
Family
ID=12728725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69127841T Expired - Fee Related DE69127841T2 (de) | 1990-02-28 | 1991-02-28 | Verbundenes Plättchen und dessen Herstellungsverfahren |
Country Status (4)
Country | Link |
---|---|
US (1) | US5340435A (de) |
EP (1) | EP0444942B1 (de) |
JP (1) | JPH0719737B2 (de) |
DE (1) | DE69127841T2 (de) |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0799295A (ja) * | 1993-06-07 | 1995-04-11 | Canon Inc | 半導体基体の作成方法及び半導体基体 |
JP2980497B2 (ja) * | 1993-11-15 | 1999-11-22 | 株式会社東芝 | 誘電体分離型バイポーラトランジスタの製造方法 |
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
US6113721A (en) * | 1995-01-03 | 2000-09-05 | Motorola, Inc. | Method of bonding a semiconductor wafer |
US5876819A (en) * | 1995-02-17 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Crystal orientation detectable semiconductor substrate, and methods of manufacturing and using the same |
US6484585B1 (en) | 1995-02-28 | 2002-11-26 | Rosemount Inc. | Pressure sensor for a pressure transmitter |
US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
US5494849A (en) * | 1995-03-23 | 1996-02-27 | Si Bond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator substrates |
WO1997027621A1 (en) * | 1996-01-26 | 1997-07-31 | Sibond, L.L.C. | Selective-etch edge trimming process for manufacturing semiconductor-on-insulator wafers |
US6383849B1 (en) * | 1996-06-29 | 2002-05-07 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating the same |
US6090688A (en) * | 1996-11-15 | 2000-07-18 | Komatsu Electronic Metals Co., Ltd. | Method for fabricating an SOI substrate |
JP3352896B2 (ja) * | 1997-01-17 | 2002-12-03 | 信越半導体株式会社 | 貼り合わせ基板の作製方法 |
JPH10223497A (ja) * | 1997-01-31 | 1998-08-21 | Shin Etsu Handotai Co Ltd | 貼り合わせ基板の作製方法 |
JP3352902B2 (ja) * | 1997-02-21 | 2002-12-03 | 信越半導体株式会社 | 貼り合わせ基板の作製方法 |
US5976959A (en) * | 1997-05-01 | 1999-11-02 | Industrial Technology Research Institute | Method for forming large area or selective area SOI |
JPH11204452A (ja) | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体基板の処理方法および半導体基板 |
US6417108B1 (en) * | 1998-02-04 | 2002-07-09 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
JP3635200B2 (ja) * | 1998-06-04 | 2005-04-06 | 信越半導体株式会社 | Soiウェーハの製造方法 |
US6090643A (en) * | 1998-08-17 | 2000-07-18 | Teccor Electronics, L.P. | Semiconductor chip-substrate attachment structure |
US6245677B1 (en) * | 1999-07-28 | 2001-06-12 | Noor Haq | Backside chemical etching and polishing |
EP1170801B1 (de) * | 1999-10-14 | 2006-07-26 | Shin-Etsu Handotai Company Limited | Verbundscheiben-herstellungsmethode |
WO2001050106A1 (en) | 2000-01-06 | 2001-07-12 | Rosemount Inc. | Grain growth of electrical interconnection for microelectromechanical systems (mems) |
US6520020B1 (en) | 2000-01-06 | 2003-02-18 | Rosemount Inc. | Method and apparatus for a direct bonded isolated pressure sensor |
US6508129B1 (en) | 2000-01-06 | 2003-01-21 | Rosemount Inc. | Pressure sensor capsule with improved isolation |
US6561038B2 (en) | 2000-01-06 | 2003-05-13 | Rosemount Inc. | Sensor with fluid isolation barrier |
US6505516B1 (en) | 2000-01-06 | 2003-01-14 | Rosemount Inc. | Capacitive pressure sensing with moving dielectric |
DE10029791C2 (de) * | 2000-06-16 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer stabilen Verbindung zwischen zwei Wafern |
DE10220647C1 (de) * | 2002-05-08 | 2003-08-21 | Infineon Technologies Ag | Verfahren zur Formgebung eines Randbereiches eines Wafers |
US20040126993A1 (en) * | 2002-12-30 | 2004-07-01 | Chan Kevin K. | Low temperature fusion bonding with high surface energy using a wet chemical treatment |
US6841848B2 (en) * | 2003-06-06 | 2005-01-11 | Analog Devices, Inc. | Composite semiconductor wafer and a method for forming the composite semiconductor wafer |
DE10326273B4 (de) * | 2003-06-11 | 2008-06-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Reduzierung der Scheibenkontaminierung durch Entfernen von Metallisierungsunterlagenschichten am Scheibenrand |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8216930B2 (en) | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
KR101286379B1 (ko) | 2003-11-10 | 2013-07-15 | 스태츠 칩팩, 엘티디. | 범프-온-리드 플립 칩 인터커넥션 |
US8574959B2 (en) * | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
US20050161808A1 (en) * | 2004-01-22 | 2005-07-28 | Anderson Douglas G. | Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile |
FR2880184B1 (fr) | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
KR101151458B1 (ko) * | 2005-02-28 | 2012-06-01 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조방법 및 접합 웨이퍼 |
US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
WO2006105015A2 (en) | 2005-03-25 | 2006-10-05 | Stats Chippac Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
JP5028845B2 (ja) * | 2006-04-14 | 2012-09-19 | 株式会社Sumco | 貼り合わせウェーハ及びその製造方法 |
JP5016321B2 (ja) * | 2007-02-22 | 2012-09-05 | 東京応化工業株式会社 | サポートプレートの処理方法 |
DE102007011513B3 (de) * | 2007-03-09 | 2008-10-23 | Peter Wolters Gmbh | Verfahren zum Profilieren des Umfangsrands einer Halbleiterscheibe |
JP5245380B2 (ja) * | 2007-06-21 | 2013-07-24 | 信越半導体株式会社 | Soiウェーハの製造方法 |
FR2935536B1 (fr) | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
FR2950734B1 (fr) * | 2009-09-28 | 2011-12-09 | Soitec Silicon On Insulator | Procede de collage et de transfert d'une couche |
FR2954585B1 (fr) * | 2009-12-23 | 2012-03-02 | Soitec Silicon Insulator Technologies | Procede de realisation d'une heterostructure avec minimisation de contrainte |
FR2957189B1 (fr) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
US8310031B2 (en) * | 2010-07-30 | 2012-11-13 | Memc Electronic Materials, Inc. | Semiconductor and solar wafers |
US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
US20120129318A1 (en) * | 2010-11-24 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate |
JP5285793B2 (ja) * | 2012-05-10 | 2013-09-11 | 東京応化工業株式会社 | サポートプレートの処理方法 |
US20140127857A1 (en) * | 2012-11-07 | 2014-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods |
US10304723B1 (en) * | 2017-11-22 | 2019-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process to form SOI substrate |
CN115863144A (zh) * | 2022-11-04 | 2023-03-28 | 湖北三维半导体集成创新中心有限责任公司 | 晶圆的处理方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58103144A (ja) * | 1981-12-15 | 1983-06-20 | Matsushita Electronics Corp | 半導体装置 |
JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
US4649627A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | Method of fabricating silicon-on-insulator transistors with a shared element |
JPS6173345A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置 |
JPS62154614A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 接合型半導体基板の製造方法 |
JPS62232930A (ja) * | 1986-04-02 | 1987-10-13 | Nec Corp | 半導体ウエ−ハの浸漬方法 |
JPS63175484A (ja) * | 1987-01-14 | 1988-07-19 | Yokogawa Electric Corp | フオトダイオ−ドの製造方法 |
JPS63307200A (ja) * | 1987-06-08 | 1988-12-14 | Shin Etsu Chem Co Ltd | 単結晶ウエ−ハの製造方法 |
JP2535957B2 (ja) * | 1987-09-29 | 1996-09-18 | ソニー株式会社 | 半導体基板 |
JP2685819B2 (ja) * | 1988-03-31 | 1997-12-03 | 株式会社東芝 | 誘電体分離半導体基板とその製造方法 |
NL8800953A (nl) * | 1988-04-13 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderlichaam. |
JPH01313923A (ja) * | 1988-06-13 | 1989-12-19 | Sumitomo Metal Mining Co Ltd | 半導体基板接着の前処理方法 |
JPH029148A (ja) * | 1988-06-28 | 1990-01-12 | Shin Etsu Handotai Co Ltd | 集積回路用基板の製造方法 |
US4939101A (en) * | 1988-09-06 | 1990-07-03 | General Electric Company | Method of making direct bonded wafers having a void free interface |
JP2645478B2 (ja) * | 1988-10-07 | 1997-08-25 | 富士通株式会社 | 半導体装置の製造方法 |
US4897366A (en) * | 1989-01-18 | 1990-01-30 | Harris Corporation | Method of making silicon-on-insulator islands |
JPH0636414B2 (ja) * | 1989-08-17 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
US5022745A (en) * | 1989-09-07 | 1991-06-11 | Massachusetts Institute Of Technology | Electrostatically deformable single crystal dielectrically coated mirror |
JPH0636413B2 (ja) * | 1990-03-29 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
-
1990
- 1990-02-28 JP JP2045777A patent/JPH0719737B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-28 EP EP91301679A patent/EP0444942B1/de not_active Expired - Lifetime
- 1991-02-28 DE DE69127841T patent/DE69127841T2/de not_active Expired - Fee Related
-
1993
- 1993-01-05 US US08/000,944 patent/US5340435A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH03250616A (ja) | 1991-11-08 |
DE69127841D1 (de) | 1997-11-13 |
EP0444942A1 (de) | 1991-09-04 |
EP0444942B1 (de) | 1997-10-08 |
JPH0719737B2 (ja) | 1995-03-06 |
US5340435A (en) | 1994-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69127841T2 (de) | Verbundenes Plättchen und dessen Herstellungsverfahren | |
DE4415140C2 (de) | Verfahren zum Herstellen eines Festkörper-Bildsensors | |
DE19623070C2 (de) | Verfahren zum Herstellen einer Substratsanordnung für eine Flüssigkristallanzeigevorrichtung | |
DE69127582T2 (de) | Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates | |
DE68923894T2 (de) | Halbleitersubstrat mit dielektrischer Isolierung. | |
DE69111731T2 (de) | Verfahren zur Herstellung von Markierungen zum Alignieren von Marken. | |
EP0739540B1 (de) | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung | |
DE102017118250A1 (de) | Flexibles Substrat und zugehöriges Fertigungsverfahren, und Anzeigefeld | |
DE102006014852A1 (de) | Halbleiter-Wafer mit mehrfachen Halbleiterelementen und Verfahren zu ihrem Dicen | |
DE2504944C2 (de) | Verfahren zum Herstellen von Halbleiterbauelementen | |
DE69126153T2 (de) | Verfahren zur Herstellung von verbundenen Halbleiterplättchen | |
DE68928087T2 (de) | Substratsstruktur für zusammengesetztes Halbleiterbauelement | |
DE19900364A1 (de) | Halbleiterwafer mit einer Schutzschicht an seiner Unterseite | |
DE2054571A1 (de) | Integrierte Halbleiterstruktur und Verfahren zum Herstellen dieser Halbleiterstruktur | |
DE3022748C2 (de) | Photoätzverfahren | |
DE19729596A1 (de) | Streustrahlenraster | |
DE60029578T2 (de) | Verbundscheiben-herstellungsmethode | |
DE1764453A1 (de) | Verfahren zum Herstellen von Teilbereichen in planaren Halbleiteranordnungen,die mittels dielektrischen Materials gegeneinander sowie gegen die restlichen Bereiche des Halbleiterkoerpers isoliert sind | |
DE3886341T2 (de) | Halbleiteranordnung mit Höckerelektrode und Verfahren zum Herstellen derselben. | |
DE3153186C2 (de) | Verfahren zur Herstellung eines Schottky-Sperrschicht-Photodetektors | |
DE2540352A1 (de) | Verfahren zur selektiven oxydation | |
DE69217318T2 (de) | Optoelektronische Halbleiteranordnung mit einem Strahlungsleiter und Verfahren zum Herstellen einer derartigen Anordnung | |
DE2541275A1 (de) | Halbleitereinrichtung mit hoher spannungsfestigkeit und verfahren zu ihrer herstellung | |
DE2355661C3 (de) | Magnetempfindliches Dünnschichthalbleiterbauelement und Verfahren zu seiner Herstellung | |
DE2753207C2 (de) | Verfahren zum Herstellen von Halbleiterbauelementen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |