JPH01313923A - 半導体基板接着の前処理方法 - Google Patents
半導体基板接着の前処理方法Info
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- JPH01313923A JPH01313923A JP63146502A JP14650288A JPH01313923A JP H01313923 A JPH01313923 A JP H01313923A JP 63146502 A JP63146502 A JP 63146502A JP 14650288 A JP14650288 A JP 14650288A JP H01313923 A JPH01313923 A JP H01313923A
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- 239000000758 substrate Substances 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000002203 pretreatment Methods 0.000 title claims description 5
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims 2
- 238000005520 cutting process Methods 0.000 abstract description 3
- 239000000853 adhesive Substances 0.000 abstract 3
- 230000001070 adhesive effect Effects 0.000 abstract 3
- 230000002950 deficient Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 7
- 238000005498 polishing Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000007665 sagging Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000002271 resection Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Application Of Or Painting With Fluid Materials (AREA)
- Laser Beam Processing (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体デバイス用基板を接合法により製造す
る際のウェハー前処理方法に関する。
る際のウェハー前処理方法に関する。
(従来の技術)
一般に、接合法により上下接着一体とされた半導体基板
の外周部は、ポリシングの際にrダレ」現象を生じて居
り、この為例えばSOI構造用の基板等の様に2枚の基
板を接着する必要があるばあいにはrダレ」現象発生部
近傍の接着状態は必ずしも良好なものではなかった。
の外周部は、ポリシングの際にrダレ」現象を生じて居
り、この為例えばSOI構造用の基板等の様に2枚の基
板を接着する必要があるばあいにはrダレ」現象発生部
近傍の接着状態は必ずしも良好なものではなかった。
(発明が解決しようとする課題)
SOI構造用の基板等にあっては2枚の半導体基板(ウ
ニへ−)を接合した后、ラッピング作業により膜厚を薄
くし最終的にはポリシングによって表面を鏡面に仕上げ
ているが、基板の周辺部に[ダレ」現象を生じたま為接
着した場合には充分な接着が得られない。接着済基板の
研磨作業に際し荒削り工程であるラッピング工程中には
接着不皮部分にあっても剥離現象を招く事は少ないが、
その后のポリリング工程では膜厚が薄くなる為、接着不
良部分に剥離現象が多く発生し、基板の一部が破片とな
って基板の表面を傷つける様になると共に、その后のデ
バイス組立時に基板接合部の剥離片が原因となってトラ
ブルを起す危険性も高くなる。更に、最終的には残され
た基板が一定の形状を保てなくなってしまう可能性が大
であった。
ニへ−)を接合した后、ラッピング作業により膜厚を薄
くし最終的にはポリシングによって表面を鏡面に仕上げ
ているが、基板の周辺部に[ダレ」現象を生じたま為接
着した場合には充分な接着が得られない。接着済基板の
研磨作業に際し荒削り工程であるラッピング工程中には
接着不皮部分にあっても剥離現象を招く事は少ないが、
その后のポリリング工程では膜厚が薄くなる為、接着不
良部分に剥離現象が多く発生し、基板の一部が破片とな
って基板の表面を傷つける様になると共に、その后のデ
バイス組立時に基板接合部の剥離片が原因となってトラ
ブルを起す危険性も高くなる。更に、最終的には残され
た基板が一定の形状を保てなくなってしまう可能性が大
であった。
(課題を解決するための手段)
本発明は、半導体基板の接着に先だって単結晶体(バル
ク)より切り出された基板の外周部の「ダレ」の原因と
なる部分を予め蝕刻法、機械的切除法などにより基板の
厚み方向について数十ミクロン以上切除し、基板の接着
部外周側部の形状を予め真円形に整えておく事により、
「ダレ」部保有基板の接合時にみられる接合不良の発生
を防止したものである。
ク)より切り出された基板の外周部の「ダレ」の原因と
なる部分を予め蝕刻法、機械的切除法などにより基板の
厚み方向について数十ミクロン以上切除し、基板の接着
部外周側部の形状を予め真円形に整えておく事により、
「ダレ」部保有基板の接合時にみられる接合不良の発生
を防止したものである。
(作用)
請求項1記載の方法によれば、単結晶体より概ね円形に
切り出された接着に供する半導体基板の一方もしくは両
者の接着面側の外周部が同心真円状リング幅に渡って予
め厚み方向に切除された后に、2枚の基板が上下に重ね
合わせられて接着されることになるから、接着状態に於
て上下基板の外周部は互いに非接触で真内部のみが接着
関係となる。従って、先づ「ダレ」の生じ易かった外周
部の接着不良を回避出来る、次に接着範囲を真円形とす
ることが出来る。そして、接着基板の一方の片側を研磨
加工する場合「ダレ」がないので外周部の接着不良によ
る剥離、剥離片によるトラブル発生がない、更に研磨(
ラッピング、ポリリング)によって最終的に除去する範
囲を上記の外周部を含む厚み以上で基板の厚み以内とす
ることによって残された鏡面半導体層を前記の真円範囲
内と出来、これによって予め定められた直径の真円状の
接着半導体基板を容易に製作出来る。請求項2.3の方
法は、上記方法に於ける切除の具体的手法であって、実
施する上でより有利な方法の選択を指示したものである
。
切り出された接着に供する半導体基板の一方もしくは両
者の接着面側の外周部が同心真円状リング幅に渡って予
め厚み方向に切除された后に、2枚の基板が上下に重ね
合わせられて接着されることになるから、接着状態に於
て上下基板の外周部は互いに非接触で真内部のみが接着
関係となる。従って、先づ「ダレ」の生じ易かった外周
部の接着不良を回避出来る、次に接着範囲を真円形とす
ることが出来る。そして、接着基板の一方の片側を研磨
加工する場合「ダレ」がないので外周部の接着不良によ
る剥離、剥離片によるトラブル発生がない、更に研磨(
ラッピング、ポリリング)によって最終的に除去する範
囲を上記の外周部を含む厚み以上で基板の厚み以内とす
ることによって残された鏡面半導体層を前記の真円範囲
内と出来、これによって予め定められた直径の真円状の
接着半導体基板を容易に製作出来る。請求項2.3の方
法は、上記方法に於ける切除の具体的手法であって、実
施する上でより有利な方法の選択を指示したものである
。
以下に実施例図を参照して具体的実施例を説明するに、
第1図乃至第5図は本発明法の実施例1に於ける工程図
を示したもので、第1図は前処理以前のSi基板の斜視
図、第2図はこれにマスクをした状態の第1図同様図、
第3図は基板の外周部を同心真円状のリング幅につき厚
み方向について蝕刻した状態を示す縦断面図、第4図は
第2図のマスクを除去した前処理済基板を2枚重ね合わ
せ接着した状態を示す縦断面図、第5図は第4図のうち
の一方の基板の片面を研磨加工した状態を示す縦断面図
である。
第1図乃至第5図は本発明法の実施例1に於ける工程図
を示したもので、第1図は前処理以前のSi基板の斜視
図、第2図はこれにマスクをした状態の第1図同様図、
第3図は基板の外周部を同心真円状のリング幅につき厚
み方向について蝕刻した状態を示す縦断面図、第4図は
第2図のマスクを除去した前処理済基板を2枚重ね合わ
せ接着した状態を示す縦断面図、第5図は第4図のうち
の一方の基板の片面を研磨加工した状態を示す縦断面図
である。
(実施例1)
予め表面に4000人の熱酸化膜を形成した直径76−
9厚さ350ミクロンの略々円形のSi基板10(第1
図)の外周部から同心真円状に5閣のリング縁2を残し
耐酸性レジストを用いてマスク3した后に(第2図)、
弗酸系の蝕刻液に浸して厚さ方向で30ミクロン蝕刻4
した(第3図)。
9厚さ350ミクロンの略々円形のSi基板10(第1
図)の外周部から同心真円状に5閣のリング縁2を残し
耐酸性レジストを用いてマスク3した后に(第2図)、
弗酸系の蝕刻液に浸して厚さ方向で30ミクロン蝕刻4
した(第3図)。
その后、上記方法により蝕刻した2枚の基板のレジスト
マスクを取り除き、有機アルカリ洗浄液で洗浄し、更に
水洗、乾燥の工程を経た2枚の基板10.10を真空中
で重ね合わせたま11100℃で1時間加熱しく第4図
)、接着した基板1の片面を研磨加工してシリコンの熱
変化膜上の真円形鏡面Si層5の厚さを1ミクロンとし
た(第5図)。この場合、製品不良率は従来法による場
合の30%から10%へと大幅に節減された。
マスクを取り除き、有機アルカリ洗浄液で洗浄し、更に
水洗、乾燥の工程を経た2枚の基板10.10を真空中
で重ね合わせたま11100℃で1時間加熱しく第4図
)、接着した基板1の片面を研磨加工してシリコンの熱
変化膜上の真円形鏡面Si層5の厚さを1ミクロンとし
た(第5図)。この場合、製品不良率は従来法による場
合の30%から10%へと大幅に節減された。
(実施例2)
予め表面に5ooo人の熱酸化膜を形成した直径76a
a、厚さ350ミクロンのSi基板をKOH20重量%
の水溶液中に浸し、Si基板の外周部から5mの同心真
円状リング幅の部分にだけリング状のYAGレーザ−ビ
ームを照射し、レーザービームの当った部分だけ厚み方
向に20ミクロン蝕刻した。
a、厚さ350ミクロンのSi基板をKOH20重量%
の水溶液中に浸し、Si基板の外周部から5mの同心真
円状リング幅の部分にだけリング状のYAGレーザ−ビ
ームを照射し、レーザービームの当った部分だけ厚み方
向に20ミクロン蝕刻した。
この場合、レーザーは基板に対して垂直方向に当て、出
力100W、スポットサイズ外径88m。
力100W、スポットサイズ外径88m。
内径66mmで処理した。
上記方法で製作された基板を2枚採り上げ水洗乾燥の后
真空中で蝕刻した面同士を重ねたま11100℃で1時
間加熱した。その后接着した基板の片側からラッピング
、ポリリングを行い・・・Si熱酸化膜上の鏡面Si層
の厚さを1ミクロンとしたものは、従来法による場合の
製品不良率30%を3%へと大幅に減少させる事が出来
た。
真空中で蝕刻した面同士を重ねたま11100℃で1時
間加熱した。その后接着した基板の片側からラッピング
、ポリリングを行い・・・Si熱酸化膜上の鏡面Si層
の厚さを1ミクロンとしたものは、従来法による場合の
製品不良率30%を3%へと大幅に減少させる事が出来
た。
(実施例3)
予め表面に5000人の熱酸化膜を形成した直径76n
m、厚さ350ミクロンのSi基板を外周部から5om
の同心真円状リング幅の区間を研磨機を用い機械的に5
0ミクロン研磨除去した后、研削済基板2枚をとりあげ
水洗、乾燥の工程を経て后、真空中で重ね合わせたまX
1100℃で1時間加熱し、接着した基板の片面を研磨
加工してシ言)コンの熱変化膜上の真円形鏡面Si層の
厚さを1ミクロンとした。この場合、製品不良率が従来
法による場合の30%から12%へと大幅に減少した。
m、厚さ350ミクロンのSi基板を外周部から5om
の同心真円状リング幅の区間を研磨機を用い機械的に5
0ミクロン研磨除去した后、研削済基板2枚をとりあげ
水洗、乾燥の工程を経て后、真空中で重ね合わせたまX
1100℃で1時間加熱し、接着した基板の片面を研磨
加工してシ言)コンの熱変化膜上の真円形鏡面Si層の
厚さを1ミクロンとした。この場合、製品不良率が従来
法による場合の30%から12%へと大幅に減少した。
なお、上記実施例はいづれも接着せんとする基板の両方
について外周部の切除を行なった例であるが、うち一方
のもについて実施すことも可能である。また、切除面が
はマ水平をなしている例を採ったが、外方に拡開状のテ
ーパ面となるようにすることも可能である。
について外周部の切除を行なった例であるが、うち一方
のもについて実施すことも可能である。また、切除面が
はマ水平をなしている例を採ったが、外方に拡開状のテ
ーパ面となるようにすることも可能である。
(発明の効果)
上述の如く、本発明方法によれば半導体基板接着層の最
終ポリリング工程に於て膜の剥離に伴なう基板の損傷も
なくなり膜の形状についても予め定めた直径の真円度が
高くして入手出来る事から最終の製品化率を大幅に向上
させる事が可能となり、半導体業界に寄与するところ極
めて大なるものがある。
終ポリリング工程に於て膜の剥離に伴なう基板の損傷も
なくなり膜の形状についても予め定めた直径の真円度が
高くして入手出来る事から最終の製品化率を大幅に向上
させる事が可能となり、半導体業界に寄与するところ極
めて大なるものがある。
第1図乃至第5図は本発明法の実施例1に於ける工程間
を示したもので、第1図は前処理以前のSi基板の斜視
図、第2図はこれにマスクをした状態の第1図同様図、
第3図は基板の外周部を同心真円状のリング幅につき厚
み方向について蝕刻した状態を示す縦断面図、第4図は
第2図のマスクを除去した前処理済基板を2枚重ね合わ
せ接着した状態を示す縦断面図、第5図は第4図のうち
の一方の基板の片面を研磨加工した状態を示す縦断面図
である。 (符号の説明) 1o・・・前処理以前の基板、 2・・・リング縁、3
・・・マスク、 4・・・蝕刻によって減厚された部分
、5・・・真円形鏡面半導体層、 1・・・前処理済基
板。 −以上−
を示したもので、第1図は前処理以前のSi基板の斜視
図、第2図はこれにマスクをした状態の第1図同様図、
第3図は基板の外周部を同心真円状のリング幅につき厚
み方向について蝕刻した状態を示す縦断面図、第4図は
第2図のマスクを除去した前処理済基板を2枚重ね合わ
せ接着した状態を示す縦断面図、第5図は第4図のうち
の一方の基板の片面を研磨加工した状態を示す縦断面図
である。 (符号の説明) 1o・・・前処理以前の基板、 2・・・リング縁、3
・・・マスク、 4・・・蝕刻によって減厚された部分
、5・・・真円形鏡面半導体層、 1・・・前処理済基
板。 −以上−
Claims (1)
- 【特許請求の範囲】 1、単結晶体より概ね円形に切り出された少なくとも2
枚の半導体基板を上下に重ね合せて接着し、続いて接着
基板の少なくとも片面を研磨加工する半導体基板の接着
に於て、上記の基板の接着に先立って接着せんとする基
板の一方もしくは両者の接着面側の外周部を同心真円状
リング幅に渡って予め厚み方向に切除して、基板の接着
に際しての接着部外周部の形状を真円状に整えることを
特徴とする半導体基板接着の前処理方法。 2、基板の外周部分切除に際し、基板を蝕刻液に浸した
ま、レーザー光を当てる事により、不要部分のみを選択
切除する事を特徴とする請求項1記載の半導体基板接着
の前処理方法。 3、基板の外周部分切除に際し、機械的研削により不要
部分を選択切除する事を特徴とする請求項1記載の半導
体基板接着の前処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146502A JPH01313923A (ja) | 1988-06-13 | 1988-06-13 | 半導体基板接着の前処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146502A JPH01313923A (ja) | 1988-06-13 | 1988-06-13 | 半導体基板接着の前処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01313923A true JPH01313923A (ja) | 1989-12-19 |
Family
ID=15409078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146502A Pending JPH01313923A (ja) | 1988-06-13 | 1988-06-13 | 半導体基板接着の前処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01313923A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03250616A (ja) * | 1990-02-28 | 1991-11-08 | Shin Etsu Handotai Co Ltd | S01基板の製造方法 |
JPH0590545A (ja) * | 1991-09-30 | 1993-04-09 | Shin Etsu Handotai Co Ltd | Soi基板及びその製造方法 |
WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明soiウェーハの製造方法 |
-
1988
- 1988-06-13 JP JP63146502A patent/JPH01313923A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03250616A (ja) * | 1990-02-28 | 1991-11-08 | Shin Etsu Handotai Co Ltd | S01基板の製造方法 |
JPH0590545A (ja) * | 1991-09-30 | 1993-04-09 | Shin Etsu Handotai Co Ltd | Soi基板及びその製造方法 |
WO2013058292A1 (ja) * | 2011-10-17 | 2013-04-25 | 信越化学工業株式会社 | 透明soiウェーハの製造方法 |
JP2013089722A (ja) * | 2011-10-17 | 2013-05-13 | Shin Etsu Chem Co Ltd | 透明soiウェーハの製造方法 |
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