KR100869399B1 - 반도체 재료들에서 선택된 재료층들로 형성된 다층웨이퍼표면처리방법 - Google Patents

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Abstract

본 발명은 이차 결함을 생성할 수 있는 고온 열처리로 구성된, 차별된 열적 특성을 가지는 재료들의 다층웨이퍼 처리공정에 있어서, 상기 고온 열처리 단계 전에 웨이퍼 표면 제조 단계를 포함하는 것을 특징으로 하는, 공정에 관한 것이다.
이차 결함, 차별된 열적 특성

Description

반도체 재료들에서 선택된 재료층들로 형성된 다층웨이퍼 표면처리방법{SURFACE TREATMENT FOR MULTI-LAYER WAFERS FORMED FROM LAYERS OF MATERIALS CHOSEN FROM AMONG SEMICONDUCTING MATERIALS}
본 발명은 반도체 재료들에서 선택된 재료층들로 형성된 다층웨이퍼 표면처리에 관한 것이다.
더욱 상세하게는, 본 발명은 이차 결함(secondary defects)을 생성할 수 있는 고온 열처리단계를 포함하여 구성되며, 차별된 열적 특성을 가지는 재료들의 다층 웨이퍼 처리 공정에 관한 것이다.
"웨이퍼"는 하나 또는 다수 층들을 포함할 수 있는 구조체를 의미한다. 따라서, 다층 웨이퍼는 다수 층들을 포함하는 구조체이다.
본 발명에 의한 웨이퍼는 마이크로-전자공학에서의 응용을 위한 (실리콘과 같은 재료로 제조된) 얇은 표면층을 포함하는 웨이퍼이다. 유용층은 통상적으로 웨이퍼 표면층이며, 여기에 부품들이 만들어진다. 이러한 층은 매우 양호한 품질이어야 하며 결함이 없어야 한다.
"차별된 열적 특성"이라는 용어는 아래에서 설명될 것이다.
다층 웨이퍼의 경우, 상이한 층들은 공지 기술 (층 이송, 접착, 에피탁시 등)에 의해 상호 결합될 수 있다.
마이크로 전자공학 응용을 위하여, 웨이퍼 열처리 - 예를 들면 웨이퍼 표면 층을 표면 조건 개선을 위하여 또는 희생 산화에 의한 박화(thinning) 공정에서,가 자주 수행될 필요가 있다.
또한 고온 열처리를 포함한 표면 처리가 알려져 있다.
본 명세서에서 "고온 열처리"라는 용어는 최소한 어떤 단계들에서 수백 도(degree), 예를 들면 SOQ (Silicon On Quartz) 구조체의 실리콘 필름에 대하여 750℃ 이상의 온도에서 수행되는 열처리를 의미한다. 고온 열처리라는 정의는 절대적이지 않다는 점에 주목된다: 본 명세서에는 단순하게 정의되며 본 발명의 문맥 범위를 넘는 기타 온도를 포함할 수 있다. 이런 류의 열처리는 (수 초에서 수 분 동안만) 제한된 시간 동안 RTA (신속 열 아닐링, Rapid Thermal Annealing)에 의해 수행될 수 있다. 그러나, RTA 방식으로 제한되지 않으며, 본 발명은 기타 어떠한 고온 열처리에서 적용될 수 있다. 예를 들면, 이런 류의 열처리는 본 발명에 의한 웨이퍼에 적용될 수 있다. 예를 들면, 이런 류의 열처리는 웨이퍼 구조체 변경을 위하는, 및/또는 웨이퍼 표면 조건 개선을 위하는 것일 수 있다.
또한 예를 들면 평탄 아닐링 (smoothing annealing)을 포함한 표면 처리가 알려져 있다. 특히, 이런 류의 아닐링을 통하여 반도체 재료 (예를 들면 실리콘과 같은) 표면층의 표면 거칠기를 반도체 산업에서 요구하는 스펙과 양립될 수 있는 수치까지 낮출 수 있다. 따라서, 실리콘 표면 층의 경우 이러한 효과에 잘 맞는 공정은 상기 층을 포함하는 웨이퍼에 대하여 환원 분위기 및, 특히 수소 분위기에서, 고온 (950℃ 이상 - 예를 들면 1100℃)에서 평탄 아닐링을 수행하는 것으로 이루어진다. "평탄 아닐링"은 따라서 환원 분위기, 고온에서 - 더욱 상세하게는 950 ℃ 이상의 온도에서 수행되는 아닐링으로 정의된다. 평탄 아닐링은 따라서 고온 열처리의 특별한 형태이다. 이런 류의 아닐링은 상대적으로 장시간 (예를 들면 두 시간 정도) 동안 수행될 수 있다. 또한 매우 고온 (1100℃ 이상)에서 RTA 방식이 수 초 내지 수 분 동안만 수행될 수도 있다.
공지 공정에 따르면, 이런 류의 고온 열처리는 웨이퍼가 제조된 후 (즉 다층 웨이퍼 제조에 요구되는 예를 들면 층 이송 및 접착 및/또는 에피탁시 조작이 선행된 후) 웨이퍼 상에 수행된다. 그러나, 이러한 공지 고온 열처리는, 한계가 있으므로 모든 류의 웨이퍼들에 사용될 수 없다. 이런 류의 고온 열처리를 단일-층 웨이퍼, 또는 차별된 열적 특성을 가진 상이한 층들의 다층 웨이퍼에 적용할 때 문제가 있다.
"차별된 열적 특성"이란 소정의 열적 수지(thermal budget)에서 웨이퍼의 상이한 층들이 노출되는 동안의 차별된 거동을 의미한다. 이런 류의 차별성은 전형적으로, 웨이퍼의 상이한 층들을 형성하는 재료들의 치수적 특성들과 결합된 열팽창계수의 차이에 해당된다. 더욱 상세하게는, 본 명세서 문맥에서, 다층 구조체의 "차별된 열적 특성"은 본 명세서의 목적상:-최소한 구조체의 몇몇 층들은 상이한 열팽창 계수들과 연관되며, -더욱이, 표면층에 인접하고 상당한 두께를 가지며, 표면층과 연관된 열팽창 계수와는 상당히 다른 열팽창 계수와 연관된, 최소한 하나의 층 (이 경우 "상당한 두께"라는 용어는 최소한 표면 층 두께 보다 (약 10 배 정도 큰) 큰 정도의 두께로 정의된다)이 있는 것에 특징이 있다. 상당한 두께를 가지는 수정(Quartz) 지지층과 직접 결합된 얇은 실리콘 표면층을 가지는, SOQ 타입 웨이퍼는 따라서 층들이 차별된 열적 특성을 가지는 구조체의 전형적인 예시이다.
높은 열적 수지 (상기 언급된 처리공정에서 발생되는 열적 수지와 같은)에 노출된 후 완화되는 이런 류의 웨이퍼들의 경우, 얇은 실리콘 표면층은 상기 열적 수지에 웨이퍼가 노출되어 생긴 기계적 응력의 상당 부분을 회복시킨다. 이 경우, 0.5 x 10-6 K-1 정도의 열팽창 계수를 가지는 하부 수정층 보다 5배 더 큰 열팽창 계수가 2.5 x 10-6 K-1 정도인 얇은 실리콘 표면층은 자연스럽게 열에 의한 응력을 완화시키기 위해 팽창된다. 열팽창 계수는 참조 치수에 대비되는, 온도 차이 당(per) 치수변동으로 정의된다. 이러한 계수는 따라서 K-1로 표현된다. 그러나 동시에, 실리콘 표면층이 고착된 수정 하부층은 이와 같이 팽창하지 않으며, 이것은 실리콘 층 표면에 응력을 부하한다. 상기 실리콘 얇은 층 표면이 결함 (본 명세서 나머지에서 상세히 기술되는 "초기" 결함에 해당)을 포함하는 경우 자주, 이러한 결함은 상기 응력에 따라 이차 변위 타입 결함 (secondary dislocation type defects)을 생성한다. "이차 결함" 용어는 이후 정의될 것이다. 단지 매우 얇기만 한 매장층이 표면층 재료의 열팽창 계수와 상당히 다른 열팽창 계수를 가지는 웨이퍼는 상기 "차별된 열적 특성"을 가지는 층들의 웨이퍼 정의에 해당되지 않을 수 있다.
종래 SOI (실리콘 온 절연층) 타입 웨이퍼는 실리콘 표면층, 바로 하부에 매우 얇은 SiO2 층, 및 통상적으로 실리콘으로 제조된 두꺼운 지지층으로 구성된다. 이 경우, 상기 매장층 SiO2는 실리콘 표면층과 연관된 열팽창 계수와 상당히 다른 열팽창 계수와 연관되나, 상기에서 언급된 것과 같은 이차 결함은 관찰되지 않는다. SOI의 경우, SiO2 층은 SOI 층과 비교되거나 더 두꺼운 두 개의 실리콘 층들 사이에 매장된다. 이러한 조건들 하에서 상기 매우 얇은 SiO2 층은 고온 응력에 노출될 때, 이것의 기계적 거동을 "부여" 할 수 없다.
마지막으로, SiO2 층 자체에서 변위 타입의 이차 결함을 관찰할 수 있을 수도 있다. 그러나, 이러한 층 재료는 비결정성이므로, 이것은 변위 타입 결정성 결함을 생성하지 않는다.
본 발명이 해결하려고 하는 문제점으로 돌아가서, 차별된 열적 특성을 가지는 층들의 웨이퍼가 높은 열적 수지를 받을 때, 최소한 웨이퍼 층들 중 하나는, 수용된 열적 부하 하에서 상이한 층들의 상이한 팽창으로 인하여 높은 기계적 응력에 의해 영향을 받을 수 있다. 웨이퍼에서 상이한 층들은 상호 고착되어 있음을 상기하여야 한다.
본 출원인은 상기 언급된 것과 같은 고온 열처리 (예를 들면, 평탄 아닐링에 서, 중성 가스, 산화 하에서의 열처리) 이후 SOQ 웨이퍼에서 "이차" 결함 출현을 관찰하였다.
본 명세서에서 "수정" 이라는 용어는 용융 실리카를 의미한다.
SOQ 구조체 예시에서, 관찰된 결함은 실리카 필름에 위치하며, 고온 열처리 동안 생성되며, 웨이퍼에 이미 존재하고 있던 초기 결함과 관련되므로, 특별히 "이차 결함"에 해당하는 결정성 결함이다. 특히, 이차 결함은 변위 타입 결함일 수 있거나 초기 결함과 연관된 기타 결정성 결함일 수 있다.
"초기 결함"은 웨이퍼 제조 재료에 이미 존재하는 결함을 의미하거나, 이차 결함 출현과 관련되는 열처리 적용 전 (특히, 이들 초기 결함은 도너 기판으로부터 웨이퍼 탈리 후에 강한 거칠기에 의한 날카로운 에지(sharp edge)일 수 있다), 열처리 웨이퍼 초기 제조 단계에서 생성된 것을 의미한다.
본 출원인은 웨이퍼가 고온 열처리 단계에 노출될 때 차별된 열적 특성을 가지는 다층 웨이퍼에서 이차 결함이 출현하는 것을 관찰하였다 (예를 들면, 열처리는 평탄 아닐링 또는 RTA 처리, 또는 산화 아닐링, 또는 일반적인 고온 열처리).
이러한 바람직하지 않은 효과는 도 1 및 2에 도시되며, 이것은 두 SOQ 웨이퍼들 (좌측 아래 코너에서 스케일 표시) 단면에 대한 TEM(투과 전자현미경) 관찰 도면이다. 이들 두 도면들은 고온 열처리가 수행된 SOQ 웨이퍼 상부 단면을 도시한 것이다. 이러한 상부는 Si 표면층, 및 Si 표면층과 웨이퍼 수정 지지기판(지지기판은 미도시) 사이에 개재된 SiO2 층 (최소한 일부)에 해당된다. 따라서, 도 1은 (SiO2 층 하부에 위치하는 미도시 수정과 격리된) 결정성 실리콘 표면층 전 두께에 걸쳐 지나간 변위를 보인다. 이런 류의 변위는 분명히 실리콘 표면층에 심각한 결함이 된다. 도 2는 루프 변위 20을 도시하며, 이것 또한 심각한 문제를 초래한다.
평탄 아닐링에 의해 생성되며 때때로 표면층(도 1에서 400nm) 전 두께로 확장되는 이런 류의 결함은 층의 박화(thinning), 예를 들면 상기 아닐링 후 연마에 의해 완전히 제거할 수 없다. 본 출원인은 이런 류의 결함은 다층 웨이퍼 표면이 아닐링에 노출되기 전 초기 결함을 가질 때 특히 출현된다는 것을 보였다. 이 경우, 초기 결함은 차별된 열적 특성을 가지는 다층 웨이퍼가 열적 수지에 노출된 결과 기계적 응역하에서, 고온 열처리 전 웨이퍼에 이미 존재하는 초기 결함으로부터 개시되는 이차 결함 생성 메커니즘과 관련이 있다 (도 1 및 2에서 변위 타입). 예를 들면, 초기 결함은 웨이퍼 표면에서의 외란(disturbances)일 수 있다. 이러한 초기 결함들은 웨이퍼에 적용되는 선행 처리 단계들 동안 생성될 수 있다. 도 3은 고온 열처리가 적용되기 전, 도 1 및 2의 SOQ 웨이퍼 실리콘 층을 도시한 것이고, 도 3은 외란된(disturbed) 실리콘 표면을 보인다. 예를 들면, 이러한 표면 외란은 고온 열처리 동안 이차 결함 생성에 관련된 초기 결함에 해당될 수 있다.
본 발명의 목적은, 차별된 열적 특성을 가지는 재료들의 다층 웨이퍼 경우 이러한 이차 결함을 제거하는 것이다.
본 발명의 다른 목적은 고온 열처리 동안 결함 라인(lines)을 생성하지 않는 것이다 (결함 라인 의미는 이후 설명될 것이다).
상기 언급된 배경 및 목적은 따라서 매우 구체적이다. 이러한 측면에서 US 6 500 732, WO 02/27783 및 US 6 150 239와 같은 공지 문헌들은 여기에 설정된 특정의 배경에 해당되지 않는다.
US 6 500 732는 다층 웨이퍼를 제조하기 위한 연속 분할을 위하여 구조체 분할층(cleaving layer) 형성을 허용하는 조작에 초점이 맞추어져 있다. 이 문헌은 따라서 분할층 억제 (또는 감소) 수단을 제공한다. 그러나, 이 문헌은 고온 열처리 동안에 이차 결함 형성을 회피하기 위한 어떠한 배경 또는 목적도 언급하지 않는다. 더욱이, 이 문헌은 웨이퍼 자체에 대한 어떠한 고온 열처리도 언급하지 않는다. 이 문헌은 도너 웨이퍼 잔여 처리만을 위하여 재활용을 위하여, 단지 고온 열처리에 의한 평탄화 옵션을 언급한다 (US 6 171 965를 참조하여). 그리고, 이 문헌은 차별된 열적 특성을 가지는 재료들의 다층 웨이퍼와 관련될 수 있는 어떠한 배경 또는 문제를 언급하지 않는다.
WO 02/27783은 분할 층의 표면거칠기를 줄이기 위하여, 층을 분할한 후 CMP에 의한 연마 단계를 개시한다. 그러나, 이 문헌은 US 6 500 732 가 고온 열처리와 연관된 어떠한 문제 또는 목적을 언급하지 않은 것과 같다.
US 6 150 239는 다층 웨이퍼에 적용될 수 있는 고온 열처리 동안에 이차 결함의 출현과 같은 바람직하지 않은 효과를 방지하기 위한 어떠한 목적을 가지지 않는다.
이와 대비되어, 본 명세서는 정확하게 다층을 너무 높은 온도에 제공하는 것 을 방지할 목적의 수단을 제안한다. 이러한 측면에서, 본 명세서의 목적은 이송 공정에서의 열처리 온도를 줄이도록 (및 이송에서 열처리는 어떤 경우에도 "고온" 열처리가 아니라는 점이 언급될 것이다) 하는 것이다.
따라서, 본 발명의 상세한 설명을 독해할 때, US 6 150 239는 본 발명에서 정의된 구체적 배경에 속하지 않을 뿐 아니라, 본 발명은 본 분야 당업자에게 어떠한 고온 처리도 피하여야 된다는 점을 교시하고 있다는 것이 더욱 명백하여 진다.
본 발명의 배경 및 목적 제시로 돌아가서, 이들 목적을 달성하기 위하여, 본 발명은 이차 결함을 생성할 수 있는 고온 열처리로 구성된, 차별된 열적 특성을 가지는 재료들의 다층웨이퍼 처리공정에 있어서, 상기 고온 열처리 단계 전에 웨이퍼 표면 전처리 단계를 포함하는 것을 특징으로 하는 공정을 제안하는 것이다.
이러한 공정의 바람직한 그러나 비제한적인 측면들은 다음과 같다:
- 상기 전처리단계는 웨이퍼 표면층 박화 조작(thinning operation)을 포함하며,
- 상기 전처리단계는 연마를 포함하며,
- 상기 연마는 기계적-화학적 연마이며,
- 상기 전처리단계는 이온 또는 화학적 에칭을 포함하며,
-상기 차별된 열적 특성은: 최소한 웨이퍼의 다수 층들은 상이한 열팽창 계수들과 연관되며, 웨이퍼 표면층에 인접하고 상당한 두께를 가지며, 상기 표면층과 연관된 열팽창 계수와는 상당히 다른 열팽창 계수와 연관된, 하나의 층이 있는, 두 가지 조건들의 결합에 상당하며,
- 웨이퍼는 실리콘 지지기판 및 Ge 또는 SiGe로 제조되는 표면층을 포함하며,
- 고온 열처리는 RTA 아닐링이며,
- 고온 열처리는 평탄 아닐링이며,
- 공정은 고온 열처리 동안 결함 라인의 출현을 방지하기 위한 전처리단계와 관련된 제2 처리를 포함하며,
- 상기 제2 처리는 제2 열처리를 포함하며,
- 상기 제2 열처리는 상기 전처리단계 전에 수행되며,
- 상기 제2 열처리는, 고온 열처리 동안 결함이 출현되는 제한된 열적 수지 보다 낮은 열적 수지에서 수행되며,
- 웨이퍼는 SOQ 웨이퍼이며 상기 제2 열처리는 700℃에서 2 시간 아닐링에 해당하는 열적 수지 보다 낮거나 동등한 열적 수지에서 수행되며,
- 웨이퍼는 게르마늄 온 실리콘 (Germanium on Silicon) 웨이퍼이며, 상기 제2 열처리는 500℃에서 2 시간 아닐링에 해당하는 열적 수지 보다 낮거나 동등한 열적 수지에서 수행되며,
- 상기 제2 처리는 제2 화학적 처리를 포함하며,
- 상기 제2 화학적 처리는 전처리단계 이후에 수행되며,
- 상기 제2 화학적 처리는 RIE 타입의 습식 또는 건식 에칭을 이용하며,
- 상기 제2 화학적 처리는, 에칭 패턴을 정하기 위한 산화물 적층 및 이후 산화물의 선택적 에칭과 연관되며,
- 상기 제2 화학적 처리는 돌출 후면(back face) 상에 에칭을 이용하며,
- 상기 제2 처리는 제2 기계적 처리를 포함하며,
- 상기 제2 기계적 처리는 전처리단계 이후에 수행되며,
- 상기 제2 기계적 처리는 다이아몬드, 레이저 또는 중성 분자들의 이온 충돌에 의한 공격(attack)을 이용하며,
- 상기 제2 기계적 처리는, 경사(bevel)을 형성하기 위하여 링에서의 국부적 연마를 이용하며,
- 상기 제2 처리는 웨이퍼 표면층에서 어떠한 특이점(singular points)으로부터 격리될 수 있는 영역 한정(definition)을 포함하며,
- 상기 제2 처리는 상기 표면층 표면에서 상기 영역을 정하는 (delimit) 홈(groove)을 에칭하는 포토리쏘그라피(photolithography)를 이용하며,
- 상기 격리 영역은 칩들이 웨이퍼 상에 형성될 필요 구역(location)에 해당되며,
- 영역은, 외곽(contour)이 결함 라인과 연관된 특이점을 형성할 수 있는 돌출 각 (projecting angle)을 형성하지 않도록 한정된다.
본 발명의 기타 측면들, 목적들 및 장점들은 상기에서 이미 언급된 도 1 내지 3을 제외하고, 첨부 도면들을 참조하여 본 발명의 하기 상세한 설명을 독해한 후 더욱 명백하여 질 것이다:
- 도 4a, 4b1 및 4b2, 4c1 및 4c2는 본 발명에 따라 처리되지 않은 다층 웨이퍼의 개략적 평면도이다. 도면들에서: 도 4a는 전처리단계 전 웨이퍼를 보이고, 도 4b1 및 4b2는 전처리단계 후 동일한 웨이퍼를 보이고 -"특이점" 타입의 결함이 도 4b2에서 도시되며 이것은 도 4b1의 부분 확대도이다. 도 4c1 및 4c2는 동일한 웨이퍼의 개략적 도면들이며, 전처리단계 후에 고온 열처리가 수행된 것이다. 이 경우에도, 도 4c2는 도 4c1의 부분 확대도이다. 이들 도면들은 이차 결함을 형성하는 결함 라인들을 개략적으로 보인다.
- 도 5a 및 5b는 본 발명에 의한 하나의 실시예를 개략적으로 도시한 것이다 (이들 도면에서 웨이퍼 처리는 단면으로 도시된다), - 도 6은 도 5a 및 5b 도면에 상응하는 도면이며, 본 발명의 다른 실시예를 보이며, - 도 7a 내지 7c는 웨이퍼 평면을 개략적으로 도시한 것이며, 본 발명의 변형된 실시예를 보인다.
상기 언급한 바와 같이, 본 발명은 차별된 열적 특성을 가지는 다층 웨이퍼에 적용될 수 있다.
"차별된 열적 특성"은 상기에서 정의되었다. 특히, 웨이퍼가 고온 열처리에 노출될 때 이러한 차이가 이차 결함을 생성할 정도로 크다면, 이것은 웨이퍼 두 층들의 열적 팽창 계수 차이에 해당된다.
이러한 이차 결함 생성을 방지하고, 본 출원인에 의해 상기 언급된 "개시점" 효과를 보이기 위하여 (웨이퍼에서 초기 결함은- 예를 들면 외란된 표면 상의 결함들- 고온 열처리 동안 상당히 많은 이차 결함이 생성될 수 있는 개시점을 형성한다), 처리될 웨이퍼 표면 전처리단계가 선행된 후 본 발명에 의한 고온 열처리가 수행된다.
이러한 전처리단계는 웨이퍼 표면층의 박화 단계에 해당된다.
이것은 연마에 의해 달성될 수도 있다 (그러나 상기 전처리단계는 또한 이온 에칭-이온 또는 이온 클러스터 충돌, 또는 화학적 에칭-건식 또는 습식에 의한 웨이퍼 표면층 박화(thinning)를 포함할 수도 있다). 연마에 의한 전처리 경우, 이런 류의 전처리 연마는 바람직하게는 기계적-화학적 (CMP) 연마이다. 이런 류의 연마는 결함이 위치된 표면층 1000Å을 제거한다. 이것은 또한 평탄 아닐링과 같은 고온 열처리 동안 관찰되는 이차 결함을 생성할 수 있는 웨이퍼 표면층의 초기 결함을 제거한다.
본 출원인은 이러한 예비적인 연마 단계를 통하여 예를 들면 SOQ 웨이퍼에 대하여 연속하여 수소 분위기에서 약 2시간 동안 평탄 아닐링이 가능하다는 것을 알았다. 그리고, 이런 류의 평탄 아닐링은, 유사한 웨이퍼상에서 선행 연마가 없었을 때 관찰되었던 (TEM으로 관찰될 수 있는) 변위 타입의 이차 결함을 생성하지 않았다.
본 발명에 의한 공정은, 예를 들면 연약 인터페이스에 열 및/또는 기계적 에너지의 부가에 의한 탈리(detachment)와 같은, 도너 기판으로부터 다층 웨이퍼 탈리 후 이용될 수 있다는 점에 주목된다. 따라서, 본 발명은 예를 들면 Smart-Cut®타입 공정에 이용될 수 있다.
Smart-Cut®공정은 다층 웨이퍼 제조에 이용될 수 있으며, 웨이퍼가 기판으로부터 탈리되는 단계가 필요하다. 이러한 관점에서, 차별된 열적 특성을 가지는 다층 웨이퍼 제조를 위하여 Smart-Cut® 타입 기술을 이용하고, 이후 이들 웨이퍼에 대하여 평탄 아닐링과 같은 고온 열처리로 처리하여, 이차 결함 (예를 들면 변위 타입)이 없도록 하는 것이 가능하다.
본 발명의 이러한 실시예에서, 전처리단계 (특히 연마에 의한)를 웨이퍼 탈리 및 고온 열처리 적용 사이에 개재시켜 고온 열처리 동안 이차 결함의 출현을 방지할 수 있다. 더욱 일반적으로는, 본 발명은 차별된 열적 특성을 가지는 다층 웨이퍼에 대하여 고온 열처리를 적용하도록 이용될 수 있다: 본 발명은 Smart-Cut® 타입 공정에 의해 수득된 웨이퍼로 제한되지 않는다.
상기 고온 열처리는 고온 열처리의 어떠한 류일 수도 있다.
RTA 아닐링 방식으로 수행될 수도 있다.
실시예와 무관하게, 평탄 아닐링일 수도 있다.
웨이퍼 고온 열처리 동안 결함 라인 출현을 방지하기 위하여, 제2 처리는 전처리단계 (이때 이것은 "제 1" 처리에 해당)와 연관될 수 있다. "제 1" 처리 및 "제 2" 처리라는 용어는 이들 두 처리 사이의 시간적 또는 계통적 연속을 의미하는 것은 아니다.
본 출원인은 전처리단계 그 자체는 웨이퍼 상에 특이점 (예를 들면 웨이퍼 링에)를 유발할 수 있고, 이들 특이점들은 고온 열처리 동안에 드러나고 확대된다는 것을 관찰하였다. 예를 들면, 이들 특이점들은 재료적 "마이크로-인열(tearing)" 점 - 예를 들면 웨이퍼 링에서의 마이크로-인열에 해당될 수 있다. 따라서 본 출원인은 고온 열처리 동안 나타나는 결함들이 라인상 배치 (또는 "결함 라인")되는 것을 관찰하였다. 이들 결함 라인은 전처리단계 (특히 연마의 경우) 동안 생성된 특이점들에 기인한다.
도 4a, 4b1 및 4b2, 4c1 및 4c2은 이들 결함 라인 생성을 개략적으로 보여준다: 도 4a는 하부층을 형성하는 기판 110 및 표면층 120으로 구성된 다층 웨이퍼 100의 개략적인 평면도이다. 층 120 반경은 층 110 반경보다 약간 작으므로 돌출 주변 숄더(shoulder)를 형성하며, 층 110 표면 주변부는 노출된다. 이러한 환상 주변부는 "링"으로 알려져 있다. 도 4a는 전처리단계에 해당되는 연마 전 웨이퍼 100를 도시한 것이다. 확인되는 바와 같이, 링 둘레 외곽(contour)는 규칙적이다. 도 4b1 및 4b2는 연마 단계가 수행된 후 (전형적으로는 CMP 연마) 웨이퍼 100을 나타낸 도면들이다. 도 4b2는 연마로 인하여 마이크로-인열점 130이 웨이퍼 링에 유발되었음을 보여준다 (이들 특이점들은 과장된 확대도로 도시된다). 도 4c1 및 4c2는 고온 열처리가 연속적으로 웨이퍼에 적용될 때, 이들 특이점에서 개시되어 나타날 수 있는 결함 라인 140이 도시된다. 따라서, 고온 열처리 동안 이들 결함 라인들의 출현을 방지하기 위하여, 전처리단계와 연관된 제2 처리가 웨이퍼에 수행된다. 확인되는 바와 같이, 전처리단계와 "연관된"이라는 표현은 전처리단계와 동일한 시간에 동시적 처리가 수행될 필요가 있다는 것을 의미하지는 않는다.
상기 제2 처리는 전처리단계 전 또는 후에도 수행될 수 있다.
특히, 제2 처리는: -열처리, 및/또는 -기계적 처리, 및/또는 -화학적 처리를 포함할 수 있다. 이런 류의 제2 처리는 이러한 전처리단계 동안 특이점들 (이것은 상기된 바와 같이 고온 열처리 동안 결함 라인을 일으킬 수 있는 포인트에 해당) 생성을 제한할 수 있다. 특히, 이러한 특이점들이 제한되므로, 웨이퍼 링에서의 특이점을 제한할 수 있다. 따라서, 이런 류의 제2 처리는 고온 열처리 동안 결함 라인들의 출현을 최소화하거나 완전히 방지할 수 있다.
이러한 제2 처리는 특히 열적 및/또는 기계적, 및/또는 화학적 공정에 의해 수행될 수 있다. 이러한 제2 처리를 하는 주 목적은 웨이퍼 링 둘레를 컷트(cut)하는 것이다 (즉 규칙적 외곽 (regular contour)을 형성하는 것이다). 제2 화학적 처리가 전처리단계 이후 바람직하게 수행된다. 이런 류의 제2 화학적 처리는 특히 습식 에칭 또는 건식 에칭 - 예를 들면 피충돌 웨이퍼와 화학적 반응성이 있는 입자들에 의한 충돌을 이용하는 RIE 타입 건식 에칭을 이용한다. 이 경우, 노출된 링 표면은 미리 (in advance) 보호될 필요가 있다. 이런 류의 보호는 RIE 타입 건식 에칭의 경우에 특히 필요하다. 웨이퍼 후면(back face) 또한 습식 에칭을 위하여 보호될 필요가 있다. 이런 류의 보호가 수행될 때 고온 열처리 이용을 피하는 것이 중요하다. 따라서, 이러한 표면 보호는 고온 열처리를 포함하는 산화에 의해 수행될 수 없다. 보호층 형성을 위한 바람직한 하나의 해결책은 보호될 표면상에 산화물을 증착하는 것이다. 특히, 이러한 산화물은 PECVD (Plasma Enhanced Chemical Vapour Deposition) 또는 LPCVD (Low Plasma Chemical Vapour Deposition) 타입 산화물일 수 있다. 이들 두 타입의 증착 간 선택은 이후 웨이펑 링 둘레 컷트에 선택되는 조작 타입 및 웨이퍼 층들간 열팽창 계수 차이에 의존된다: -PECVD 타입 증착은 약 400℃에서 수행되며, 따라서 상당히 상이한 팽창 계수를 가지는 층들 웨이퍼에서도 이용될 수 있고, -LPCVD 타입 증착은 약 700℃에서 이용되고, 따라서 웨이퍼 층들 열팽창 계수들 상당히 유사한 경우에만 사용될 수 있다. SOQ 웨이퍼의 경우, 약 750℃부터 결함 라인들이 나타나기 시작하므로 두 종류의 증착은 가능할 수 있다. 게르마늄 온 실리콘 (Germanium on silicon) 웨이퍼의 경우, 결함 라인은 SOQ 웨이퍼의 경우보다 낮은 온도에서 나타날 수 있다. 따라서, PECVD 타입 증착을 이용하는 것이 바람직할 것이다. 웨이퍼 모든 면에 산화물 증착 후 다음 단계는, 이러한 산화물을 제거하기 위하여 링 에지 주변 산화물을 선택적으로 에칭하는 것이다. 예를 들면, 이러한 선택적 에칭은 포토리쏘그라피(photolithography)에 의해 수행될 수 있다. 포토리쏘그라피에서, 증착 산화물 1000은 도 5a에 도시된 바와 같이 레진 1001 층으로 덮여야 한다. 상기 도면은 선택적 에칭에 노출되어진 주변 에지부 1101가 있는 웨이퍼 100 단면을 도시한 것이다. 웨이퍼 기타 부분들은 보호 산화막 1000에 의해 여전히 덮여있다. 다음 단계는, 도 5b에 도시된 바와 같이 레진 1001을 제거하고 링 주변 에지 둘레의 실리콘을 선택적으로 에칭하는 것이다 (상기 도면에서, 화살표는 에칭 조작을 나타낸다). 이 결과 특이점을 가지지 않는 청결하고 평탄한 주변부을 가진 링이 만들어진다. SEZ 사에서 판매하는 스핀 에쳐 타입 장비 (등록상표) 역시 이러한 타입의 링의 선택적 에칭을 위하여 이용될 수 있다. 도 6에 도시된 변형에 있어서, 웨이퍼 100은 후면에서 화학적으로 에칭되며, 후면 반대면에 링 둘레가 컷트되어야 하는 영역이 있다. 상기 후면은 이러한 에칭 전에 보호층 1002에 의해 덮여졌다. 도 6은 웨이퍼 100 후면상에 에칭제 주입 20을 보인다. 화학적 에칭제는 웨이퍼 전면 (도면에서 아래면을 향하는 면)에 약간 오버랩(overlap)되어질 수 있고, 상기 화학적 에칭제 경로는 도면에서 화살표로 도시된다. 따라서 층 120 주변부가 공격되어 링을 균일하게 (uniform) 제조하는 것이 가능하다. 이러한 조작 동안 질소와 같은 중성가스 흐름이 층 120 주면(main face)에 적용되어 상기 주면상에 화학적 에칭 용액이 흐르는 것을 방지한다. 이러한 변형에 따라 행해진 에칭을 "오버랩핑 백 에지 에칭"(overlapping back edge etching)이라 언급될 것이다.
또한 웨이퍼 링 둘레에 기계적 컷팅을 이용하는 제2 기계적 처리가 적용될 수 있다. 언급된 상기 제2 화학적 처리와 같이, 이런 류의 제2 기계적 공정은 바람직하게는 연마 단계 이후에 수행된다.
이러한 기계적 처리는 특히 :
- 링 둘레 컷팅용 기계적 수단. 이것은 이러한 링의 청결을 유발할 수 있는 다이아몬드, 레이저 또는 중성 분자들의 이온 충돌을 이용하여 수행된다.
- 경사(beveling)를 위한, 링에서의 국부적 연마를 이용한다.
만일 제2 열처리 공정이 이용된다면, 이런 류의 처리는 바람직하게는 전처리단계 이전에 수행된다. 열 처리 형태로 수행되는 제2 선행 처리는 또한 전처리단계 전에 웨이퍼 층들 (예를 들면 수정층 및 실리콘 층 사이) 결합 인터페이스를 강화시킬 수 있다.
제2 열처리의 경우, 본 출원인은 추가적인 결함 출현을 유발할 수 있고, 및/ 또는 언급된 결함 라인들 출현을 조장할 수 있는 연속된 고온 열처리로 경계되어지는 제한된 열적 수지의 존재를 입증하였다. 따라서, 상기 제2 열처리는 이러한 제한된 열적 수지 보다 낮은 또는 동등한 열적 수지에서 수행되어야 하며, 이것은 이러한 예비적 열적 처리 동안 웨이퍼에 적용될 수 있는 최대 열 입력에 해당된다. 상기 제한된 열적 수지는 처리되는 웨이퍼 층들의 특성에 의존된다.
특히, 본 출원인은 이러한 제한된 열적 수지는: - SOQ 웨이퍼의 경우, 700℃에서 2 시간 동안 수행되는 아닐링, - 게르마늄 온 실리콘 (germanium on silicon) 웨이퍼의 경우, 500℃에서 2시간 동안 수행되는 아닐링에 해당된다는 것을 보였다.
명백하게, 제2 열처리 동안, 아닐링 지속시간은 동일한 열적 수지 동안 연장될 수 있고, 온도는 낮아질 수 있으며, 역의 경우도 같다.
상이한 류의 "제 2" 처리는 웨이퍼에 적용되는 고온 처리 동안 결함 라인의 출현을 최소화 또는 완전히 방지할 수 있다는 것을 알았다.
본 발명은 차별된 열적 특성을 가지는 재료들의 다층 웨이퍼 모든 종류에 적용될 수 있다. 본 발명은 따라서 기술된 SOQ 타입 구조체에 적용될 수 있다. 본 발명은 또한 (실리콘 같은) 지지기판 상에 게르마늄 또는 SiGe (특히 게르마늄이 풍부한 SiGe)로 제조된 표면층으로 구성된 웨이퍼에 적용될 수 있다.
본 발명의 하나의 변형 실시예에 의하면, 이후 칩들이 형성될 웨이퍼 영역에서만 (특히 웨이퍼의 유용층에) 결함 라인들을 처리하는 것이 요구된다. 본 발명의 이러한 변형 실시예에서, 제2 처리는 (이미 언급된 바와 같이 웨이퍼 링 주변부 둘레에 특히 형성되는 특이점들) 특이점들로부터 격리된 웨이퍼 표면층 (도 4a 내지 4c2, 5 및 6에서 층 120, 도 7a 내지 7c에서 동일 부호 사용)에서의 영역들 1200 한정을 포함한다. 하나 또는 다수 칩들이 각각 영역 1200에 위치될 수 있다. 영역 1200은 포토리쏘그라피에 의해, 층 120 표면에서 상기 영역 1200을 정하는 홈을 에칭하여, 선택적으로 격리될 수 있다. 이들 영역 1200은 칩들이 웨이퍼 상에 형성되는 구역에 해당된다. 도 7a는 따라서 매우 도시적으로 두 웨이퍼들 100을 도시하며, 각각은 결함 라인들 140을 생성할 수 있는 링 에지 둘레의 특이점들로부터 격리된 세 영역들 1200을 포함한다. 이러한 본 발명의 변형 실시예와 관련되어, 본 출원인은 또한 결함 라인들은 유리하게는 주어진 결정 방향을 따라 배향된다는 것을 알았다. 특히, 이러한 현상은 고온 열처리가 적용되는 SOQ 웨이퍼 상에서 관찰되었다. 바람직하게는, 영역 1200 둘레 외곽들은 이러한 외곽들이 "초기 결함"에 해당될 수도 있는 특이점을 형성할 수 있는 돌출 코너를 가지지 않도록 제조된다. 따라서, 영역 1200에 대하여는 돌출 각을 가지지 않는 외곽이 바람직하게는 만들어진다. 예를 들면, 이들 외곽은 원 또는 타원 형상일 수 있다.
도 7b 및 7c는 따라서 이런 측면에서 영역 1200은 블록이고 , 바람직하게는 피하여야 할 주변부에 코너를 가지는 불량한 배열을 도시한다.

Claims (28)

  1. 차별된 열적 특성을 가지는 재료들의 다층웨이퍼 처리공정에 있어서,
    상기 차별된 열적 특성은:
    - 웨이퍼의 최소한 두개의 층들은 상이한 열팽창 계수들과 연관되며;
    - 웨이퍼 표면층에 인접하고, 표면층 두께보다 10배 이상의 두께를 가지며, 표면층과 연관된 열팽창 계수와는 다른 열팽창 계수와 연관된, 하나의 층이 있는; 상기 두 가지 조건들을 모두 만족하는 것이며,
    상기 다층웨이퍼 처리공정은, 웨이퍼 초기 제조단계들 중 하나의 단계에서 생성되거나 그 전에 존재하는 초기결함에서 유래하는 이차결함을 표면층에 생성할 수 있는 열처리 단계로 구성되며,
    상기 열처리 단계 전에, 상기 초기결함이 위치하는 층에 국한하여, 웨이퍼 표면층 박화(thinning) 조작을 포함한, 웨이퍼 표면 전처리단계를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  2. 제1항에 있어서, 상기 박화(thinning) 조작은 1000Å 두께로 제한되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  3. 제1항 또는 제2항에 있어서, 상기 전처리단계는 연마를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  4. 제3항에 있어서, 상기 연마는 기계적-화학적 연마인 것을 특징으로 하는, 다층웨이퍼 처리공정.
  5. 제1항 또는 제2항에 있어서, 상기 전처리단계는 이온 또는 화학적 에칭을 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  6. 삭제
  7. 제1항에 있어서, 상기 웨이퍼는 실리콘 지지기판 및 Ge 또는 SiGe로 제조되는 표면층을 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  8. 제1항에 있어서, 상기 열처리는 RTA 아닐링인 것을 특징으로 하는, 다층웨이퍼 처리공정.
  9. 제1항에 있어서, 상기 열처리는 평탄 아닐링인 것을 특징으로 하는, 다층웨이퍼 처리공정.
  10. 제1항에 있어서, 열처리 동안 결함 라인의 출현을 방지하기 위한 전처리단계와 관련된 제2 처리를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  11. 제10항에 있어서, 상기 제2 처리는 제2 열처리를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  12. 제10항에 있어서, 상기 제2 열처리는 상기 전처리단계 전에 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  13. 제11항 또는 제12항에 있어서, 상기 제2 열처리는, 열처리 동안 결함이 출현되는 제한된 열적 수지 보다 낮은 열적 수지에서 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  14. 제13항에 있어서, 웨이퍼는 SOQ 웨이퍼이며 상기 제2 열처리는 700℃에서 2 시간 아닐링에 해당하는 열적 수지 보다 낮거나 동등한 열적 수지에서 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  15. 제13항에 있어서, 웨이퍼는 게르마늄 온 실리콘 (Germanium on Silicon) 웨이퍼이며, 상기 제2 열처리는 500℃에서 2 시간 아닐링에 해당하는 열적 수지 보다 낮거나 동등한 열적 수지에서 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  16. 제10항에 있어서, 상기 제2 처리는 제2 화학적 처리를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  17. 제16항에 있어서, 상기 제2 화학적 처리는 전처리단계 이후에 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  18. 제16항에 있어서, 상기 제2 화학적 처리는 RIE 타입의 습식 또는 건식 에칭을 이용하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  19. 제16항에 있어서, 상기 제2 화학적 처리는, 에칭 패턴을 정하기 위한 산화물 적층 및 이후 산화물의 선택적 에칭과 연관되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  20. 제16항에 있어서, 상기 제2 화학적 처리는 오버랩핑 백 페이스 에칭을 이용하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  21. 제10항에 있어서, 상기 제2 처리는 제2 기계적 처리를 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  22. 제21항에 있어서, 상기 제2 기계적 처리는 전처리단계 이후에 수행되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  23. 제21항에 있어서, 상기 제2 기계적 처리는 다이아몬드, 레이저 또는 중성 분자들의 이온 충돌에 의한 공격(attack)을 이용하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  24. 제21항에 있어서, 상기 제2 기계적 처리는, 경사(bevel)을 형성하기 위하여 링에서의 국부적 연마를 이용하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  25. 제10항에 있어서, 상기 제2 처리는 웨이퍼 표면층에서 어떠한 특이점(singular points)으로부터 격리될 수 있는 영역 한정(definition)을 포함하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  26. 제25항에 있어서, 상기 제2 처리는 상기 표면층 표면에서 상기 영역을 정하는 (delimit) 홈(groove)을 에칭하는 포토리쏘그라피(photolithography)를 이용하는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  27. 제26항에 있어서, 상기 격리 영역은 칩들이 웨이퍼 상에 형성될 필요 구역(location)에 해당되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
  28. 제27항에 있어서, 상기 영역은, 외곽(contour)이 결함 라인과 연관된 특이점을 형성할 수 있는 돌출 각 (projecting angle)을 형성하지 않도록 한정되는 것을 특징으로 하는, 다층웨이퍼 처리공정.
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Families Citing this family (203)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262466B2 (en) * 2004-08-18 2007-08-28 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
FR2942911B1 (fr) 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
CN102412136B (zh) * 2011-05-13 2014-03-12 上海华力微电子有限公司 一种消除金属表面突起物的化学机械抛光装置及方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8765578B2 (en) 2012-06-06 2014-07-01 International Business Machines Corporation Edge protection of bonded wafers during wafer thinning
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
GB2544563B (en) * 2015-11-20 2019-02-06 Rfhic Corp Mounting of semiconductor-on-diamond wafers for device processing
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
FR3078822B1 (fr) 2018-03-12 2020-02-28 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5208182A (en) * 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
US6660606B2 (en) * 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
JP4147577B2 (ja) * 2002-07-18 2008-09-10 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2004055750A (ja) * 2002-07-18 2004-02-19 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate

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