KR20100118932A - 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법 - Google Patents

도너 기판으로부터 핸들 기판 상으로의 층 전달 방법 Download PDF

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Abstract

본 발명은 도너 기판으로부터 핸들 기판 상으로 층을 전달하는 방법으로서, 분리 이후, 상기 도너 기판의 나머지가 재사용된다. 상기 기판들의 깎여진 기하특성들로 인한, 원하지 않는 돌출된 모서리 영역들을 제거하기 위해, 본 발명은 분리가 발생하기 전에 추가적인 식각 공정을 수행하는 것을 제안한다.

Description

도너 기판으로부터 핸들 기판 상으로의 층 전달 방법{Method for transferring a layer from a donor substrate onto a handle substrate}
본 발명은 도너 기판으로부터 핸들 기판 상으로 층을 전달하는 방법에 관한 것으로서, 더욱 구체적으로, 재사용을 위한 상기 도너 기판의 표면을 재생하는 방법에 관한 것이다.
도 1에 도시된, 소위 스마트 컷(TM)으로 불리는 공정은 고품질의 절연체 위 실리콘(SOI, silicon on insulator) 기판을 제공한다. 이 공정(도 1a) 동안, 핸들 기판(101) 및 도너 기판(103)으로 지칭되는, 보통 실리콘 웨이퍼들인, 두 기판들은, 소정의 두께를 가진 상기 도너 기판(103)의 층을 상기 핸들 기판(101) 상으로 전달하기 위한 특정 횟수의 공정 단계들을 거친다. 추후 상기 절연체 위 실리콘 구조의 매립 산화층(BOX, buried oxide layer)을 형성하기 위해, 상기 공정 동안 상기 도너 기판(13)은 전형적으로 산화되고(105), 전달-예정된 층을 정의하는 소정의 스플리팅 영역(107, splitting area)을 형성하기 위해 이온 주입 단계가 적용되고, 상기 단계에서 수소 또는 레어(rare) 가스 이온들(He, Ar, ..)은 상기 도너 기판(103) 내로 주입된다. 그 후에 (도 1b), 특히, 소스-핸들 합성물(109)을 얻기 위해, 반 데르 발스(Van der Waal)의 힘을 이용한 결합(bonding)을 통해, 상기 소스 기판(103)이 상기 핸들 기판(101)으로 부착된다. 기계적 처리 및/또는 열처리에 의해, 상기 매립 산화층과 함께하는 반도체 층(111)의 분리는 상기 소정의 스플리팅 영역(107)에서 발생하고, 따라서 바람직한 절연체 위 실리콘 구조(도 1c의 115)를 얻기 위해, 상기 두 층들이 상기 핸들 기판(101) 상으로 전달된다. 상기 층(111)의 두께는 상기 주입된 이온들의 에너지에 의해 결정된다.
네거티브(negative)라고도 지칭되는 상기 도너 기판(101)의 나머지 부분(117)은 재활용될 수 있고, 스마트 컷(TM) 타입 공정 내에서 새로운 도너 혹은 핸들 기판으로서 재사용될 수 있다. 상기 스마트 컷(TM) 타입 절연체 위 실리콘 제조 공정은 이 재활용 공정 때문에 상당한 경제적 이점을 가진다. 실제로, 상기 공정은 실례(instance) 실리콘 웨이퍼들용 원 물질(raw material)의 최적화된 사용을 제공한다.
상기 네거티브(도 1c의 117)는, 도 1에 도시된 바와 같이, 모서리 영역에서 돌출된 잔여분들(119a, 119b)을 나타내는 특유의 양상을 가지고, 이는 상기 초기 웨이퍼들(103 및/또는 101)의 모서리의 깎여진(chamfered) 형상 때문에 층 전달이 발생하지 않은 영역과 대응된다. 상기 돌출된 잔여분들(119a, 199b) 사이의 상기 네거티브(117)의 표면은, 상기 핸들 기판(109) 상으로 상기 전달 층(111)을 제공하기 위해 분리가 발생한 제 1 내부 영역(121)을 가지고, 제 1 내부 영역(121)은 표준 실리콘(Silicon) 웨이퍼의 경우인 1 내지 3 Å에 비교해, 통상 원자력간현미경(AFM, atomic force microscope)에 의해 측정된 60 내지 70 Å RMS(root mean square)에 가까운, 다소 거친 표면을 가진다. 돌출된 잔여분들(119a, 119b)을 가지는 나머지(177)의 모서리는 실질적으로 깎여진 형상을 가지며, 나아가 상기 매립 산화층(125)의 나머지 부분 및 상기 이온 주입된 소정의 스플리팅 영역(129)의 나머지 부분 상의 비전달된 실리콘(127)을 포함하는 상기 내부 영역(121)으로부터 보이는, 계단-형상의(step-like) 구조(123)를 포함한다. 이외에, 상기 모서리(131) 및 상기 네거티브(117)의 배면(backside, 133)은, 또한, 상기 산화물에 의해 덮인다.
상기 네거티브(117)의 계단(123)은 전형적으로 약 100 내지 10,000 Å, 대부분 1,000 내지 3,000 Å의 실리콘 및 100 내지 10,000 Å의 실리콘 산화물의 두께를 가지고, 0.5 내지 3 mm의 차수의 측방향으로의 너비 W 를 가진다.
상기 네거티브(117)를 도너 기판(103) 또는 핸들 기판(101)으로서 재사용하기 전에, 상기 내부 영역(121)의 표면 거칠기는 감소되어야 하고, 상기 돌출된 잔여분의 양상(119a, 119b)이 제거되어야 한다. 상기 잔존하는 이온 주입 영역(129)의 존재로 인해 상기 깎여진 영역 영역에서 박리(exfoliation)가 발생할 때, 상기 제거는 완전히 이루어져야 할 필요가 있고, 그 이유는 임의의 잔존하는 돌출된 물질이 열 처리 동안 파티클 오염을 생성할 수 있기 때문이다. 이를 행하기 위한 방법들은, 예를 들어, 유럽 공개공보 제 EP 1 156 531 A1호 및 미국 특허공보 US 7,402,520 B2호로부터 알려져 있다. 전형적으로, 이하의 공정이 상기 돌출된 잔여분의 양상을 제거하기 위해 적용된다: 상기 나머지(117)의 모서리 상의 돌출된 잔여분의 양상의 상부의 산화층(125) 및 이의 측면(131)과 배면(133) 상의 산화층(125)을 제거하기 위한 환원(de-oxidation) 단계와 함께, 네거티브(117)의 상기 재사용 공정이 시작된다. 상기 환원은, 예를 들어, 불산(HF) 반응조(bath)를 사용하여 수행될 수 있고, 상기 산은 상기 산화층(125, 131, 133)을 소멸시킨다. 그 후에, 상기 모서리 상의 상기 돌출된 실리콘 부분(127)의 적어도 일부를 제거하기 위해, 기판(1)의 모서리 영역의 제 1 연마 단계가 수행된다. 그러면, 상기 내부 영역(121)의 상기 표면 거칠기를 개선시킬 뿐만 아니라, 나아가 상기 돌출된 잔여분의 양상(119a, 119b)의 쪽으로 상기 계단(123)을 제거하기 위해, 또한 상기 이온 주입을 형성하고 잔존하는 잔여분들을 제거하기 위해, 양면 연마(DSP, double-sided polishing) 단계가 수행된다. 최종적으로, 상기 나머지(117)의 전방 표면 상의 적합한 표면 거칠기를 얻기 위해, 화학기계연마(CMP, chemical mechanical polishing) 단계가 수행된다.
본 발명의 목적은, 비록 상기 스마트 컷(TM) 공정에서 재사용될 수 있고 상술한 재생 공정으로 재활용된 기판이 얻어질 수 있다고 하더라도, 상기 도너 기판의 나머지를 재생하기 위한 양면 연마 단계가 더 이상 필요로 하지 않는 개선되고 더 경제적인 재생 공정을 제공하는 것이다. 실제로, 상기 양면 연마 공정 단계는, 연마 동안, 돌출된 잔여분의 양상(119a, 119b)을 제거하기 위해 약 10 μm(상기 기판의 각 면당 5 μm)까지의 물질이 제거된다는 주요한 단점을 가진다.
이 목적은 청구항 1에 따른 방법으로 달성된다. 따라서 상기 방법은 a) 각각이 깎여진 모서리 영역들을 가지는, 특히 반도체 기판인 도너 기판 및 핸들 기판을 제공하는 단계, b) 상기 도너 기판 내 깊이 h에서 소정의 스플리팅 영역을 형성하는 단계, c) 도너-핸들 합성물을 얻기 위해, 상기 도너 기판 및 상기 핸들 기판을 특히 결합(bonding)에 의해 접착하는 단계, 상기 도너 및 핸들 기판들의 상기 깎여진 모서리 영역들에서 상기 두 기판들 사이에 접착이 발생하지 않고, 이후 d) 접착이 발생하지 않은 상기 영역에서 상기 도너기판으로부터, 적어도 약 두께 h의 층이 제거되도록 상기 깎여진 영역을 식각하는 단계, 이후 e) 상기 도너-핸들 기판으로부터 상기 도너 기판의 나머지를 분리하는 단계, 상기 분리는 상기 소정의 스플리팅 영역에서 발생하며, f) 특히 표면 처리 단계 이후, 상기 도너 기판의 상기 나머지를 재사용하는 단계를 포함한다. 바람직한 실시예에 따르면, 상기 단계 d) 동안, h 이상의 두께를 가지는 층이 제거된다.
따라서, 종래 기술에서의 공정과 달리, 상기 두 접착된 기판들 사이에 접착이 발생하지 않은 상기 깎여진 영역이 상기 분리 이전에 제거되므로, 상기 도너 기판의 나머지는 도 1 에 도시된 바와 같은 돌출된 부분(119a, 119b)을 더 이상 나타내지 않는다. 상기 도너 기판의 상기 나머지의 표면에 더 이상 임의의 돌출된 영역이 나타나지 않는다는 사실에 의해, 상기 돌출된 부분을 제거하기 위해 종래 기술에서의 필수적인 모서리 제거 단계 및 양면 연마(double-sided polishing) 단계를 수행할 필요가 없다. 결국, 상기 모서리 연마 및 상기 양면 연마 공정 단계들을 수행하기 위한 고가의 추가적인 장비들(tools)을 필요로 하지 않고, 훨씬 더 단순한 방법으로 상기 도너 기판의 상기 나머지의 재생 단계가 수행될 수 있다. 동시에, 상기 양면 연마 단계의 억제(suppression)로 인해, 상술한 바와 같은 공정에서 하나의 도너 기판이 여러 번 사용되는 경우에도, 상기 도너 기판들의 초기 기하특성이 유기될 수 있다. 또한, 상기 단계 d) 동안 상기 깎여진 영역의 상기 주입된 영역이 제거된다는 사실로 인해, 상기 얻어진 기판들의 품질도 또한 개선될 수 있으며, 이는 상기 깎여진 영역의 부분적 제거로 이어지는 온도의 증가 동안의, 파티클들의 생성의 위험이 감소될 수 있기 때문이다.
바람직하게는, 상기 방법은 유전층을 포함하는 도너 기판을 사용할 수 있고, 이 경우, 상기 방법은, 상기 단계 c)와 상기 단계 d) 사이에 수행되며, 상기 접착된 영역이 아닌 적어도 상기 깎여진 영역에서 상기 도너 기판으로부터 상기 유전체를 제거하는 것을 포함하는 단계 g)를 더 포함할 수 있다. 따라서, 언급된 공정과 함께 절연체 위 반도체 기판을 형성하기 위해 사용되는 유전체의 존재에도 불구하고, 상기 방법의 장점들을 달성하는 것이 가능하며, 이는 상기 도너 기판의 상기 깎여진 영역 자체뿐만 아니라, 그것의 유전층 또한 분리 이전에 제거되기 때문이다.
상기 유전층을 제거하기 위한 제거 단계는 추행되어야만 하는 추가적인 단계를 나타내는 것이 아님이 지적되어야 한다. 실제로, 종래 기술에서도 또한, 재생 단계 동안 상기 유전층이 제거된다. 따라서, 종래 기술과 비교하면, 단계 g)는 단순히 분리 이후에서 분리 이전으로 단순히 이동되었다.
변형에 따르면, 상기 핸들 기판은 유전층을 포함할 수 있다. 이 경우, 절연체 위 반도체 기판을 형성하기 위해, 상기 유전층은 상기 핸들 기판에 의해 제공된다. 이 변형은, 상기 도너 기판 상에 추가적인 유전층이 제공되지 않기 때문에, 본 발명의 장점을 달성하기 위한 상기 단계 d)에서, 하나만이 상기 기판의 상기 물질을 제거하여야 한다는 장점을 가진다. 따라서, 이 변형에서는, 상기 도너 기판을 통해 상기 유전체를 제공하는 변형과 비교하여, 더 적은 공정 단계들이 필요하다.
바람직하게는, 상기 유전층은 산화물, 특히 실리콘 산화물일 수 있다. 열처리에 의해 또는 증착에 의해 이 산화층이 제공될 수 있다. 바람직하게는, 단계 e) 및/또는 단계 g)는 습식 또는 건식 식각 단계일 수 있다. 이는 종래 기술에서 사용된 모서리 연마 및 양면 연마 단계보다 더욱 경제적인 물질 제거 단계이다.
바람직하게는, 비-선택적인 및/또는 등방성 식각 용액을 사용하여 단계 e) 및 단계 g)가 수행될 수 있다. 상기 비-선택적인 식각 공정을 사용하여, 하나의 단계에서, 상기 유전층 및 예를 들어 반도체 물질인 상기 도너 기판의 밑부분(underlying part) 모두가 제거될 수 있다. 등방성 식각 용액을 사용함으로써, 상기 기판의 나머지와 비교하여 다른 상기 깎여진 영역에서의 결정학적인(crystallographic) 방향들에 따라 식각 속도들(etching rates)을 변화시키는 것을 고려할 필요가 없으므로, 상기 공정이 단순화된다. 이는 상기 공정의 제어를 단순화시킨다.
(유전체가 상기 핸들 기판 상에도 또한 나타나는 경우) 상기 유전층이 상기 도너 기판 및/또는 상기 핸들 기판으로부터 제거되는지 여부와 독립적인, 상기 유전 물질 제거 단계는, 매립 유전층의 품질 상에 영향을 미치지 않고, 이는 상기 매립 유전층이 도너 및 핸들 기판 사이에 개재되기 때문이다.
바람직하게는, 단계 d) 동안, 약 100 Å 내지 10,000 Å의 두께, 특히 1,000 Å 내지 3,000 Å의 두께를 가지는 층이 상기 도너 기판의 상기 비 접착된 영역에서 제거될 수 있다. 종래 기술에서 필수적인 양면 연마 단계는, 그 동안 돌출된 부분들을 제거하기 위하여 많은 양의 물질 즉, 각 면 상으로 약 5 μm의 물질이 제거되어야만 하고, 상기 양면 연마 단계와 비교하여, 본 발명에 따른 공정 내 물질 제거는 더 적을 수 있고, 따라서 하나의 도너 기판이 더욱 많이, 예를 들어 종래 기술 공정과 비교하여 10 배 이상 많이 재사용될 수 있다. 또한, 이는 상기 재생된 도너 기판이 기판 차원들(substrate dimensions)과 관련된 반-표준(semi-strandard) 내로 유지된다는 사실에 의해 가능해진다.
바람직하게는, 단계 d) 및 또는 단계 g)는 500 ℃ 미만, 바람직하게는 350 ℃ 미만의 온도에서 수행될 수 있다. 따라서, 분리까지의 전체 공정이 낮은 온도에서 수행되고, 따라서 이는 최종 생성물의 원하지 않는 파티클 오염으로 귀결될 수 있는 비-접착된 영역들에서의 분리가 발생하지 않을 수 있다.
바람직한 실시예에 따르면, 상기 표면 처리 단계는, 최대로, 특히 화학기계연마인 연마 단계, 및 상기 연마 단계 전의 및/또는 후의 클리닝 단계를 포함할 수 있다. 따라서, 종래 기술과 비교하여, 매우 단순화된 재생 공정이 수행될 수 있다. 상기 도너 기판의 재생된 나머지의 원하는 표면 품질, 전형적으로 거울 연마된 품질(mirror polished quality)을 얻기 위해, 상기 연마 단계가 사용되고, 당해 기술에서 알려진 클리닝 단계들은, 상기 재생된 도너 기판들이 재사용될 준비가 되도록 한다. 따라서, 3-단계 재생 공정들 대신, 즉 i) 모서리 연마, ii) 양면 연마, ii) 거울 연마 및 다양한 클리닝 단계들 대신에, 본 발명은, 하나의 단순한 거울 연마 단계만으로 재생 공정을 수행하는 가능성을 제공한다.
본문에서, 청구항 1에서 사용된 "약 두께 h"라는 용어는 화학기계연마 공정만을 사용하여 평탄화될 수 있는 나머지의 두께와 관련된다. 이는 청구항 1의 단계 d)에서 층이 제거되고, 상기 층은 적어도 h 마이너스(minus) 약 50nm의 두께를 가짐을 의미한다. 이는 단순한 화학기계연마 단계에 의해 다루어질 수 있는, 약 50 nm의 높이의, 상기 도너 기판의 나머지 내 돌출된 영역으로 귀결될 것이다.
바람직하게는, 화학기계연마 동안, 분리가 발생한 표면으로부터, 3 μm 미만의 층, 바람직하게는 1 μm 미만의 층이 제거될 수 있다.
상술한 바와 같이, 이 제한된 물질 제거는, 층 전달 공정에서, 하나의 도너 기판이 더욱 자주, 특히, 10배 이상 재사용될 수 있다는 장점을 가져온다.
첨부된 도면들과 함께 바람직한 실시예들이 설명될 것이다.
도 1a 내지 도 1c는 스마트컷 기술에 따른 종래 기술 층 전달 공정을 도시한다.
도 2a 내지 도 2d는 본 발명에 따른 방법의 제 1 실시예를 도시한다.
도 3a 내지 도 3d는 본 발명에 따른 방법의 제 2 실시예를 도시한다.
도 4a 내지 도 4d는 본 발명에 따른 방법의 제 3 실시예를 도시한다.
도 2a 내지 도 2d는 도너 기판으로부터 핸들 기판 상으로 층을 전달하는 본 발명에 따른 방법의 제 1 실시예를 도시한다. 이미 도 1b에 도시된 바와 같이, 도 2a는 소스-핸들 합성물(109)을 도시한다. 이 소스-핸들 합성물(109)은 도입 부분에서 이미 상술한 특성들을 모두 포함하고, 따라서 도 1을 참조하며, 중복되는 설명은 생략한다.
다만, 핸들 기판(101)은, 특히 실리콘 웨이퍼 뿐만 아니라 글래스(glass) 또는 쿼츠(quartz) 타입 기판과 같은 임의의 적절한 핸들 기판일 수 있음이 언급되어야 한다. 도너 기판(103)은 반도체 기판일 수 있고, 특히, 실리콘, 실리콘 카바이드(carbide), 실리콘 저머늄(germanium), 갈륨 질화물(gallium nitride), 또는 저머늄 기판일 수 있으며, 분리 유전층(isolating dielectric layer, 105)은 실리콘 산화물(dioxide), 실리콘 질화물, 실리콘 산질화물(oxynitride) 또는 산화알루미늄(Al2O3) 등 중 하나일 수 있다.
다음에서는, 핸들 기판(101)을 실리콘 웨이퍼로, 도너 기판(103)을 실리콘 웨이퍼로, 및 유전층(105)을 실리콘 산화물로 하여 상기 본 발명에 따른 방법이 설명될 것이지만, 본 발명은 이 특정 선택에 제한되지 않는다.
도 2b는 식각 단계 이후에 얻어진 소스-핸들 합성물(201)을 도시하고, 상기 식각 단계 동안, 상기 도너 기판의 배면(203), 측면(205)뿐만 아니라 깎여진 영역들(207, 209)로부터 상기 유전층(105)이 제거된다. 유전층(105')은 상기 도너 기판(103)과 상기 핸들 기판(101) 사이에 개재하도록 유지되고, 추후 매립 산화층(future buried oxide layer)을 형성한다.
이 실시예에서, 상기 물질 제거는 식각 단계와 함께 달성된다. 상기 식각은, 1000 nm까지의 두께, 그러나 전형적으로 10 nm 내지 200 nm의 두께를 가지는 유전 산화층을 제거하는데 적합한 건식 또는 습식 식각일 수 있다.
이후, 도 2c에 도시된 바와 같이, 깎여진 영역(207', 209')에 나타나는 실리콘을 제거하기 위해, 추가적인 식각 단계가 수행된다. 상기 식각 단계는 또한 습식 또는 건식 식각일 수 있고, 바람직하게는, 예를 들어 불산(HF)/질산(HNO3)을 이용한 습식 식각 또는 플라즈마를 이용한 건식 식각을 사용한 등방성(isotropic) 식각일 수 있다. 변형(variant)에 따르면, 동일한 공정을 사용하여, 상기 유전 식각(dielectric etching) 및 상기 반도체 식각(semiconductor etching)이 수행된다.
상기 도너 기판(103)의 적어도 상기 깎여진 영역(207', 209')으로부터 물질이 제거되도록, 또한 상기 제거된 층이 상기 소정의 스플리팅 영역(107)의 깊이(h)와 상응하는 두께(h1)를 가지도록, 상기 식각이 수행된다. 전형적으로, 상기 깎여진 영역에서뿐만 아니라, 상기 도너 기판(103)의 측면 및 배면 상에서도 상기 물질 제거가 일어날 수 있고, 또한 상기 핸들 기판(101)의 깎여진 영역(211, 213)에서도 상기 물질 제거가 일어날 수 있다.
그렇게 함으로써, 도 2b에 도시된, 상기 도너 기판(103)의 상기 깎여진 영역(207, 209)에 나타난 이온 주입 영역(129)이 제거된다.
다음 단계는 분리(detachment) 단계를 포함하고, 그 결과가 도 2d에 도시되며, 이는 도입 부분에서 설명된 것과 동일한 방법으로 수행되고, 따라서 기계적 및/또는 열적 에너지가 사용된다. 분리 이후, 절연체 위 반도체, 여기서는 도 2d의 우측에 도시된 바와 같은 절연체 위 실리콘 기판(silicon on insulator substrate, 215)이 얻어진다. 이 구조(215)는 핸들 기판(101), 전달된 산화층(105'), 및 도너 기판(103)으로부터 전달된 실리콘 층(111)을 포함한다. 나아가, 식각 공정 때문에, 상기 기판(215)은, 상기 핸들 기판(101)의 깎여진 모서리 영역들(211, 213) 내 계단-형상의 견부(step-like shoulder, 217)를 포함하고, 이는 절연체 위 반도체 기판(215)의 기하구조(geometry)를, 도 1c에 도시된 것과 비교하여 약간 다르게 변형시킨다.
도 2d의 좌측에 도시된 도너 기판(103)의 나머지(219)에서 본 발명에 따른 방법의 효과가 더욱 더 드러난다. 본 발명에 따른 상기 도너 기판의 상기 나머지(219)는, 더 이상 그 모서리 영역에서 돌출 부분을 포함하지 않고, 이는 종래 기술에서 도 1c의 좌측에 도시된 종래 기술에 따른 구조(117)와 완전히 대조된다.
분리가 발생했던 표면 부분(221)은, 종래 기술과 동일한 60 Å 내지 70 Å 과 근사한 거칠기 값들의 다소 거친 표면을 가진다. 그러나, 돌출 부분이 존재하지 않는다는 사실 때문에, 단순한 화학 기계 연마 공정에 의해 상기 표면 거칠기가 개선될 수 있고, 상기 공정 동안, 재생된 나머지(219)의 재사용을 위한 바람직한 표면 품질을 달성하기 위해, 3 μm 미만, 바람직하게는 1 μm 미만 또는 심지어 약 50 nm의 물질만이 상기 표면으로부터 제거된다.
상기 화학적/기계적 연마 단계는 종래 기술에서와 같은 표준 클리닝 공정들이 함께 동반될 수 있다.
종래 기술과 비교하여, 제 1 실시예에 따른 방법은, 분리 후에, 모서리 영역들에서 돌출된 부분이 나타나지 않는다는 이점을 가지고, 이는 도 1의 참조 번호들 119a, 119b를 보건대 종래 기술과 완전히 대조된다. 결과적으로, 살기 도너 기판의 상기 나머지(219)를 재생하기 위한 상기 재생 공정이 감소될 수 있고, 크게 단순화된다. 모서리 연마 및 양면 연마가 더 이상 필요하지 않고, 단순한 화학기계연마 공정만으로, 결국 하나 또는 두 개의 클리닝 단계를 동반하여 충분히 바람직한 표면 품질 특성을 얻을 수 있다. 따라서, 상기 재생 공정은 공정에 필요한 장치가 덜 필요하므로 수행에 경제적일 뿐만 아니라, 하나의 도너 기판을 더욱 많이 재사용할 수 있다. 전형적으로 종래 기술 공정에서 10 μm 의 물질이 제거되어야 하는 반면에, 본 발명에 따른 공정은 대략 3 μm 미만의, 전형적으로 0.5 내지 1 μm 의 매우 감소된 물질 제거와 함께 수행될 수 있다. 심지어 표면(221)으로부터 약 50nm의 제거만으로 재생 공정을 수행하는 것이 가능하다. 따라서, 하나의 도너 기판(103)이 종래 기술보다 더 많이, 즉 약 적어도 10배 더 많이 재생될 수 있다. 양면 연마 공정이 불필요하기 때문에, 초기 기판의 기하특성도 유지될 수 있다. 나아가, 다른 중요한 장점은, e) 단계 동안, 즉 분리로 연결되는 열처리 또는 임의의 추후 열처리 단계 동안, 파티클들의 생성이 방지되거나, 적어도 감소되며, 이는 깎여진 영역에서 잔존하는 이온 주입 영역이 제거되고, 따라서 이후의 열 처리 동안 그것이 파열할 수 없으며, 따라서 원하지 않는 파티클들의 생성이 감소되거나 심지어 방지되기 때문이다.
도 3a 내지 도 3e는 본 발명의 도너 기판(103)의 층을 핸들 기판(101) 상으로 전달하는 본 발명에 따른 방법의 제 2 실시예를 도시한다. 도 3a는 소스-핸들 합성물(109)을 도시하고, 그에 대한 설명은 다시 반복되지 않지만, 도 2a의 설명을 참조하여 여기에 포함된다. 유전 물질 제거 단계 이후 결과 구조(201)를 도시하는 도 3b에 대해서도 마찬가지로 이러한 참조가 유효하다.
상기 제 1 실시예와 상기 제 2 실시예의 차이는, 상기 도너 기판(103)의 깎여진 영역(207'', 209'')의 식각 동안, 도 3c에 도시에 도시된 바와 같이, 소정의 스플리팅 영역(107, 129)의 참조 번호 h2의 깊이 이상으로 물질 제거가 이루어진다는 것이다. 또한, 상기 소정의 스플리팅 영역(107)은 상기 도너 기판(103) 내에 여전히 존재한다. 또한, 더 긴 식각 공정의 결과로서, 핸들 기판(101)의 깎여진 영역(211', 213') 내의 물질 제거는 대략 h2 이다.
상기 제 1 실시예와 비교하여, 추가적인 물질 제거는, 상기 깎여진 영역(207, 209) 내 존재하는 모든 주입된 영역들(129)이 제거되는 것이 보장된다는 장점을 가진다.
분리 단계 이후, 도 2d의 우측에 도시된 것과 같은 상기 절연체 위 반도체 기판(301)이 얻어지고, 이는 본질적으로 도 2d의 우측에 도시된 것(215)과 대응된다. 그러나, 깎여진 영역(211', 213')과 매립 산화층(105') 사이의 전환부(transition)에서의 계단-형상의 영역(303)은, 도 2d의 절연체 위 반도체 구조(215)에서보다 더 높다(h2).
또한, 도 2d에 도시된 나머지(217)와 달리, 이 실시예에서의 도너 기판(305)의 나머지는, 계단 높이 h2인 계단-형상의 견부(307)를 포함한다. 그러나, 상기 제 1 실시예와 마찬가지로, 분리가 발생된 표면(309)은 이온 주입 때문에 여전히 결함들(defects)을 가지고, 따라서 연마되어야 할 필요가 있다. 상기 제 2 실시예에서, 상기 계단-형상의 구조(307)가 제거되도록, 상기 연마 단계가 수행될 수 있고, 따라서, 도 3e에 도시된 바와 같이, 도너 기판(311)을 재사용하기 위한 준비가 얻어진다. 이 기판(311)은, 깎여진 영역을 제외하고는 다시 평평하고, 감소된 두께를 제외하고는 원래의 기판(103)에서와 유사하다.
상기 제 2 실시예의 경우, 상기 제 1 실시예의 경우와 마찬가지로 동일한 장점들이 달성될 수 있다.
본 발명의 변형에 따르면, 절연체 위 반도체 기판을 제공하는 것 대신에, 개재된 유전층 없이 상기 공정이 수행될 수 있고, 이는 직접 실리콘 결합 공정(direct silicon bonding process)으로 불린다. 이 경우, 도 2b 및 도 3b에 도시된 바와 같은 유전체(105)를 제거하는 단계 없이, 제 1 및 제 2 실시예들이 수행될 수 있다.
도 4a 내지 도 4d는 본 발명의 제 3 실시예를 도시한다. 여기서, 핸들 기판 측 상에 유전층이 제공되고, 도너 기판은, 예를 들어 실리콘 웨이퍼와 같은 노출된 반도체 웨이퍼(bare semiconductor wafer)라는 점에서, 이 실시예는 제 1 및 제 2 실시예들과 비교하여 약간 다르다. 이 실시예에서 사용될 수 있는 물질들은 상기 제 1 및 제 2 실시예의 것들과 대응될 수 있다.
도 4a의 좌측은 소정의 스플리팅 영역(403)을 포함하는 도너 기판(401)을 도시하고, 우측은 핸들 기판(405)으로서, 이 경우 상기 핸들 기판(405)은, 예를 들어, 실리콘 산화물(407)인 유전층을 또한 포함한다.
도 4b는 상기 도너 기판(401) 및 상기 핸들 기판(405)을 결합함으로써 달성된 소스 핸들 합성물(409)을 도시한다. 제 1 및 제 2 실시예와 마찬가지로, 두 기판들의 깎여진 모서리 영역 때문에, 결합이 발생한 표면 측 상에, 접착되지 않은 영역(411, 413)이 관측될 수 있다.
이후, 도 4c에 도시된 바와 같이, 상기 접착되지 않은 모서리 영역들(411', 413') 에서 상기 소정의 스플리팅 영역(403)의 깊이(h)와 대응되는 두께(h1)의 층을 제거하기 위해 식각 단계가 수행된다. 따라서, 제 1 및 제 2 실시예와 마찬가지로, 이 단계에 의해, 도너 기판(401)의 모서리 영역 내 이온 주입된 영역(129)이 제거된다. 상기 도너 기판(401)이 유전층에 의해 덮여있지 않기 때문에, 이 실시예에서는 산화물 제거 단계가 필요하지 않고, 이는 상기 제 1 및 제 2 실시예와 대조된다.
분리 이후에, 열적 및/또는 기계적 처리에 의해 달성된 SOI 기판(415)이 얻어지고, 상기 SOI 기판은 전달된 층(417) 및 매립 산화층(419)을 포함하고, 원래의 유전층(407)의 일부는 여전히 핸들 기판(405)을 덮는다. 결국, 도 2d 또는 도 3d에 도시된 것과 같은 SOI 기판을 얻기 위해, 매립 부분(415)을 제외하고 유전층(407)을 제거하기 위한 환원(deoxidation) 단계가 수행될 수 있다.
원래의 도너 기판(401)의 나머지(421)는 도 2d에 도시된 것과 동일한 구조를 가진다. 단순한 화학기계연마 공정으로도 분리가 발생한 표면(423) 상의 결함들을 충분히 제거할 수 있다.
마지막으로, 변형에 따르면, 도 4c에 도시된 물질 제거 단계가 또한 수행될 수 있고, 따라서 제 2 실시예와 마찬가지로, 소정의 스플리팅 영역(403)의 깊이(h)보다 큰 두께(h2)가 제거된다.
변형에 따르면, 매립 산화층(105')의 존재 없이, 제 1 내지 제 3 실시예들이 수행될 수 있다. 소위 직접 실리콘 결합 기술에서, 전형적으로 표면(100)을 가지는 하나 그리고 표면(110)을 가지는 다른 하나인 두 개의 실리콘 웨이퍼들이 서로 결합된다. 이 경우, 식각에 의해 산화물을 제거하는 단계를 제외하고는, 설명된 공정이 동일한 방법으로 수행된다. 나아가, 물질 제거가 h까지 또는 그 이상 이루어지지 않을 경우 모서리 영역에 나타날 수 있는 약 50 nm의 잔존하는 돌출된 부분들이, 화학기계연마에 의해 여전히 제거됨이 언급되어야 한다.
이후에서는 본 발명에 따른 실제 예들이 설명될 것이다.
본 발명에 따른 일 예로, 도 2b에 도시된 것과 같은 소스 핸들 기판의 식각 공정을 사용하여, 145 nm 두께의 매립 열 산화물 및 250 nm 두께의 전달된 층을 포함하는 절연체 위 실리콘 기판이 달성된다. 이 예에서, 상기 산화물은 불산을 사용하여 식각되고, 이후 상기 실리콘은 불산/질산을 사용하여 식각되며, 따라서 h1 = h = 250 nm +/- 5% 이다. 도너 기판의 나머지는 0.5 μm 두께의 층을 제거하는 화학기계연마 공정을 사용하여 재사용된다. 이 예에서, 두 단계 선택적 식각이 수행되고, 첫째로 불산은 산화물을 제거하지만, 실리콘을 식각하지는 않으며, 아세트산(CH3COOH acid)을 사용하여 결과적으로 완충된(buffered) 불산/질산을 사용하는 두 번째 배스(bath) 는 상기 실리콘을 식각한다.
본 발명에 따른 두 번째 예로서, 불산/과산화수소(H202)/물과 함께 식각 공정을 사용하여, 145 nm 두께의 매립 열 산화물 및 250 nm 두께의 전달된 층을 포함하는 절연체 위 실리콘 기판이 달성되고, h1 = 250nm, h는 300nm이다. 전해 연마(EP, electro polishing) 및 화학기계연마 단계에 의해, 나머지의 재생이 수행된다. 이 예에서, 불산/과산화수소 배스는 선택적이지 않고, 하나의 단계에서 양 층들, 즉 산화물 및 실리콘이 식각될 수 있다. 물질 제거가 h까지 또는 그 이상(h1 ~ h - 50 nm) 이루어지지 않기 때문에, 모서리 상의 주입된 층의 임의의 잠재적인 잔여분을 제거하기 위해 모서리 연마가 수행되지만, 상기 나머지 50 nm는 또한 전해 연마가 아닌 화학기계연마 단계로 제거될 수 있다.
본 발명에 따른 세 번째 예로서, 플라즈마 (건식) 식각 공정을 사용하여, 10 nm 두께의 매립 열 산화물 및 250 nm 두께의 전달된 층을 포함하는 절연체 위 실리콘 기판이 달성되고, 따라서 h1 = h = 250 nm +/- 5% 이다. 상기 건식 식각 동안, CF4 또는 CH3에 기초한 제 1 플라즈마는 산화물을 식각하고, 이후 SF6에 기포한 제 2 플라즈마는 실리콘을 식각한다. 이 경우, 두 기판들 중 하나, 바람직하게는 도너 기판은, 기판 홀더(substrate holder) 상에 배면으로 불리는 그것의 주 표면들 중 하나를 가지고, 상기 기판 홀더는 상기 배면의 식각을 방지한다. 이 경우 상기 도너 기판의 나머지의 재생은, 상기 배면으로부터 상기 산화물을 제거하기 위한 추가적인 환원 단계, 및 전면(front side)을 연마하고 약 1 μm 의 실리콘을 제거하는 화학기계연마 단계를 포함한다.
본 발명에 따른 네 번째 예는, 불산 및 인산 그리고 그 후 불산/질산을 사용하여 식각된 실리콘 산질화물(SiOxNy) 및 하나 이상의 실리콘 산화물(SiO2) 층들을 포함하는 145 nm 매립 절연층을 포함하는 절연체 위 실리콘 기판이고, 따라서 h1 = h = 250 nm +/- 5%이다.

Claims (10)

  1. 도너 기판으로부터 핸들 기판으로 층을 전달하고, 재사용을 위해 상기 도너 기판의 표면을 재생하는 방법으로서,
    a) 깎여진 모서리 영역들을 각각 가지는, 특히 반도체 기판인 도너 기판 및 핸들 기판을 제공하는 단계;
    b) 상기 도너 기판 내 깊이 h에서 소정의 스플리팅 영역을 형성하는 단계;
    c) 도너-핸들 합성물을 얻기 위해, 상기 도너 및 핸들 기판들의 상기 깎여진 모서리 영역들에서는 상기 두 기판들 사이에 접착이 발생하지 않고, 상기 도너 기판 및 상기 핸들 기판을 특히 결합(bonding)에 의해 접착하는(attaching) 단계;
    d) 접착이 발생하지 않는 상기 영역에서 상기 도너 기판으로부터, 적어도 약 두께 h의 층, 특히 h 이상의 두께의 층이 제거되도록, 상기 깎여진 영역을 식각하는 단계;
    e) 상기 도너-핸들 기판으로부터 상기 도너 기판의 나머지를 분리하는 단계; 및
    f) 특히 표면 처리 단계 이후, 상기 도너 기판의 상기 나머지를 재사용하는 단계를 포함하고,
    단계 e)에서, 상기 분리는 상기 소정의 스플리팅 영역에서 발생하는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  2. 제 1 항에 있어서,
    상기 도너 기판은 유전층을 포함하고,
    상기 방법은, 상기 단계 c)와 상기 단계 d) 사이에 수행되고 상기 접착된 영역이 아닌 적어도 상기 깎여진 영역에서 상기 도너 기판으로부터 상기 유전체를 제거하는 것을 포함하는 단계 g)를 더 포함하는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 핸들 기판은 유전층을 포함하는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 유전층은 산화물이고, 특히 실리콘 산화물인 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단계 e) 및/또는 상기 단계 g)는 습식 또는 건식 식각 단계인 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  6. 제 5 항에 있어서,
    상기 단계 e) 및 상기 단계 g)는 비선택적인 및/또는 등방성 식각 용액(solution)을 사용하여 수행되는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 단계 d) 동안, 약 100 Å 내지 10,000 Å의 두께, 특히 1,000 Å 내지 3,000 Å의 두께를 가지는 층이 상기 도너 기판의 상기 비 접착된 영역에서 제거되는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 단계 d) 및/또는 상기 단계 g)는, 500 ℃ 미만, 바람직하게는 350 ℃ 미만의 온도에서 수행되는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 표면 처리 단계는, 최대로, 특히 화학기계연마인 연마 단계, 및 상기 연마 단계 전의 및/또는 후의 클리닝 단계를 포함하는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
  10. 제 9 항에 있어서,
    화학기계연마하는 동안, 분리가 발생하는 상기 표면으로부터 3 μm 미만, 바람직하게는 1 μm 미만의 층이 제거되는 것을 특징으로 하는 도너 기판으로부터 핸들 기판 상으로의 층 전달 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2246882B1 (en) * 2009-04-29 2015-03-04 Soitec Method for transferring a layer from a donor substrate onto a handle substrate
JP5799740B2 (ja) 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
FR3036223B1 (fr) * 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
DE102015210384A1 (de) * 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
FR3076393A1 (fr) * 2017-12-28 2019-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile
TWI741911B (zh) * 2020-12-16 2021-10-01 環球晶圓股份有限公司 磊晶層去除方法
CN117393422B (zh) * 2023-12-11 2024-03-01 青禾晶元(天津)半导体材料有限公司 一种制造碳化硅复合衬底的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288858A (ja) * 1998-01-30 1999-10-19 Canon Inc Ｓｏｉ基板の再生方法及び再生基板
KR20020031787A (ko) * 2000-10-24 2002-05-03 홍민철 가스 쉴드 아아크 용접용 플럭스 코어드 와이어
KR20070015497A (ko) * 2003-10-14 2007-02-05 트라씨 떼끄놀로지 기판의 준비 및 어셈블링 방법
KR20080022213A (ko) * 2005-07-08 2008-03-10 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 필름의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP4313874B2 (ja) * 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
FR2852445B1 (fr) * 2003-03-14 2005-05-20 Soitec Silicon On Insulator Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique
JP4415588B2 (ja) * 2003-08-28 2010-02-17 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生処理方法
WO2006037783A1 (fr) * 2004-10-04 2006-04-13 S.O.I.Tec Silicon On Insulator Technologies Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
CN2923902Y (zh) * 2006-07-27 2007-07-18 白宝鲲 点支式幕墙的吊装系统
FR2907966B1 (fr) * 2006-10-27 2009-01-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat.
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
EP2246882B1 (en) 2009-04-29 2015-03-04 Soitec Method for transferring a layer from a donor substrate onto a handle substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11288858A (ja) * 1998-01-30 1999-10-19 Canon Inc Ｓｏｉ基板の再生方法及び再生基板
KR20020031787A (ko) * 2000-10-24 2002-05-03 홍민철 가스 쉴드 아아크 용접용 플럭스 코어드 와이어
KR20070015497A (ko) * 2003-10-14 2007-02-05 트라씨 떼끄놀로지 기판의 준비 및 어셈블링 방법
KR20080022213A (ko) * 2005-07-08 2008-03-10 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 필름의 제조 방법

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