KR20100044142A - 기판의 재활용 방법, 적층 웨이퍼 제작 방법 및 적합한 재활용 도너 기판 - Google Patents

기판의 재활용 방법, 적층 웨이퍼 제작 방법 및 적합한 재활용 도너 기판 Download PDF

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Abstract

본 발명은 표면의 제1 영역에, 특히 기판의 가장자리를 따라서 있는, 상기 기판의 제2 영역에 남아있는 표면에서 돌출된 스텝-유사 잔여물을 가진 기판을 재활용하는 방법에 대한 것으로, 여기에서 상기 제1 영역은 본질적으로 상기 기판의 남아있는 제2 영역의 표면의 수준에 상응하는 특히 이온이 주입된 변형 구역 및/또는 상기 기판의 가장자리를 향해 챔퍼된 것이다. 연속되는 적층 웨이퍼 제작 프로세스에서 오염의 부정적인 영향을 예방하기 위해서, 상기 재활용 방법은 제1 영역에서 상기 기판의 표면이 물질의 제거 전 상기 변형 구역의 수준보다 낮게 수행되는 물질 제거 단계를 포함한다. 또한, 본 발명은 상기 재활용 기판을 이용한 적층 웨이퍼 제작 방법 및 제 부분의 상기 표면이 상기 제2 영역의 표면보다 낮은 재활용 기판에 대한 것이다.

Description

기판의 재활용 방법, 적층 웨이퍼 제작 방법 및 적합한 재활용 도너 기판{Method for Recycling a Substrate, Laminated Wafer Fabricating Method and Suitable Recycled Donor Substrate}
본 발명은 특히 기판의 가장자리를 따라 그 기판 표면의 제1 영역에 있으며 상기 기판에 잔여하는 제2 영역의 표면에서 돌출되어 있는 스텝-유사 잔여물(step-like residue)이 있는 기판의 재활용 방법에 대한 것이다. 또한, 본 발명은 하나의 층이 재활용 기판에서 다른 기판으로 이전되어 적층 웨이퍼를 제작하는 방법에 대한 것이다. 본 발명은 또한 재활용된 도너 기판(donor substrate)에 대한 것이다.
특히 반도체 기술에서 사용되는 반도체 기판에 있어서, 상기 기판의 재활용은 하나의 층(layer), 특히 박막(thin layer)이 일반적으로 도너 기판이라고 불리는 하나의 기판에서 보통 핸들 기판(handle substrate)이라고 불리는 다른 기판으로 이전되어 '이전된 층-핸들 컴파운드(handle compound)'를 형성하는 제작 프로세서에서 중요한 역할을 한다. 상기 도너 기판의 상기 잔여부(remainder)를 재활용함으로써 상기 도너 기판의 상기 물질(material)을 재사용할 수 있다. 이렇게 함으로 써, 새로운 물질에 들어가는 비용을 낮출 수 있다.
웨이퍼 재활용은 소위 스마트 컷 프로세스(Smart-CutTM process)의 잇점으로, 절연체상 형성 실리콘막(SOI, silicon on Insulator) 유형 웨이퍼에 대한 제작 프로세스에 사용될 수 있다. 도 1a 내지 도 1f는 SOI 웨이퍼에 대한 프로세스를 체계적으로 나타낸 것이나, 실리콘 게르마늄(SiGe)과 같은 실리콘 이외의 재료도 이 방법에 의해서 핸들 기판으로 이전될 수 있다.
본 발명에서 상기 도너 기판은 실리콘 웨이퍼(1)이고, 상기 도너 기판(1)에서 하나의 층이 이전되는 상기 핸들 기판은 실리콘 웨이퍼(3)이다. 상기 최종 SOI 구조에서 상기 절연층(insulating layer)을 제공하기 위해서, 상기 도너 기판(1)은 산화처리되어 적어도, 이후 접합(attachment)이 일어나는(도 1b) 상기 도너 기판(1)의 주표면(main surface) 상에 절연층(5)을 형성한다. 도 1c는 상기 도너 기판(1) 내부에 소정의 스플리팅 부분(area)(7)을 만드는 단계를 도시하는데, 이것은 스마트컷 프로세스에서 원자종(atomic species)(9)을 상기 도너 기판(1)에 주입하여 상기 소정의 스플리팅 부분(7)을 만드는 것으로 달성되며, 상기 스플리팅 부분은(7)은 절연층(5)을 가진 상기 도너 기판(1)의 주표면과 본질적으로 평행하다.
절연층(5) 및 상기 소정의 스프리팅 부분(7)이 있는 상기 도너 기판(1)은 이후 특히 접착(bonding)에 의해서 제2 실리콘 웨이퍼(3)에 접합되고(attached)(도 1d) 그리고 나서 열처리(또는 기계적/화학적 처리 또는 이들의 조합)에 의해 떨어져 층(11)이 상기 도너 기판(1)에서 상기 핸들 기판(3) 상으로 상기 절연층(5)과 함께 이전된다(도 1e 참조). 상기 박리 단계의 결과는 도 1f에 도시하였다. 상기 왼쪽이 이전되는 층(11), 이의 절연층(5) 및 상기 도너 실리콘 기판(3)과 함께 상기 SOI 기판(13)을 도시한 반면, 오른쪽은 상기 도너 기판(1)의 잔여부(15)를 도시한 것이다.
상기 도너 기판의 상기 잔여부(15)는 이의 가장자리에 깃(collar) 또는 코로나(corona)형 구조(17)를 형성한 스텝-유사 잔여물이 있는데, 이것은 상기 접착 프로세스에서 웨이퍼(1) 및 (3)의 가장자리에서 접합이 일어나지 않기 때문에 생긴 결과이다. 이것은 상기 두 웨이퍼가 각각 접촉하지 않아 발생한 상기 웨이퍼 가장자리의 롤-오프(roll off)에 기인하는 것이다. 따라서, 박리되는 동안, 상기 가장자리 부분(17)은 상기 도너 기판(1)의 잔여부(15)와 함께 남게 되는 반면 상기 핸들 기판(3)에 부착되는 상기 도너 기판(1)의 상기 표면의 상기 일부분은 이전된다.
이후의 제작 조업(fabrication run)에서 상기 도너 기판(1)의 상기 잔여부(15)의 재이용(reuse)에 앞서, 상기 기판의 평면화를 위해서 상기 스텝-유사 잔여물(17)을 제거할 필요가 있다. 그렇게 하기 위해서, JP 11297583A는 주변부분의 상기 스텝(the step)을 제거하기 위해 상기 잔여부를 연마(polishing)한 후 상기 전체 표면을 연마하는 마감처리를 제안하였다. US 7,022,586 B2는 레이져 빔, 물, 공기 또는 다른 유체의 제트류를 적용하는 다양한 방법에 의하거나, 충격파(shock wave)를 적용하거나, 상기 계단 모양 잔여물을 이온(ions)으로 포격함으로써 상기 계단을 제거하는 방법을 제안하였다. 상기 잔여물을 제거한 후 상기 전체 표면을 연마한다. 또한, US 2006/0115986 A1은 원형의 리세스(recess)가 스핀-온-글래 스(spin-on-glass, SOI)에 의해 형성되는 동안 상기 잔여물을 식각세정제(etchant)에 노출되게 함으로써 상기 잔여물을 선택적으로 제거하는 것을 개시하였다. 다른 방법으로는 상기 웨이퍼의 중앙 부분보다 상기 잔여물이 위치하는 원주(circumferential) 부분에 더 높은 압력을 가하여 그라인딩(grinding)하는 프로세스가 제안되었다. 마지막으로, US6,596,610 B1은 상기 웨이퍼의 잔여부를 식각하거나 열처리해서, 상기 기판의 챔퍼된 가장자리의 경우, 후속적인 제작 조업에서 상기 웨이퍼를 재사용하기 전에 이온이 주입된 구역(zone) 위에 놓인 상기 잔여물의 모든 부분을 제거하는 방법이 개시되었다.
그러나 스마트 컷 프로세스에서 재활용된 도너 기판을 재사용할 때마다 상기 도너 기판의 상기 표면이 뒤따르는 화학적 또는 열적 처리 단계에서 오염되는 것이 발견되었다.
따라서, 본 발명의 목적은 후속적인 층 이전 프로세스가 진행되는 동안 상기와 같은 표면 오염의 위험이 낮은 기판의 재활용 방법을 제공하는 것이다.
이 목적은 청구항 1에 따른 방법에 의해 달성된다. 상기 물질 제거가 상기 변형 구역(modified zone)의 수준(level)에 머무르는 다른 모든 선행 기술에 의한 방법과는 반대로, 본 발명에 따른 상기 방법은 상기 변형 구역에 머무르지 않고, 상기 스텝-유사 잔여물의 부분에서 더욱 많은 물질을 제거한다. 이것은, 상기 주입 구역(implanted zone)에 가까운 오염원인영역(contaminating regions) 남겨둠으로써 발생하는, 그리고 후속적인 열적 또는 화학적 처리시 미조절 박리(uncontrolled detachment)에 의해 상기 재활용 기판의 표면을 오염시킬 수 있는 결함을 보이는, 상기 재활용된 도너 기판의 오염이 현격하게 감소되는 잇점을 갖는다.
이러한 맥락에서, "적어도 부분적으로(at least partially)"는 상기 기판의 가장자리에서, 챔퍼된 영역의 일부에서, 변형 구역(modified zone)이 결국 남게 된다는 것을 의미한다.
바람직하게는, 제거 후 상기 기판의 제1 영역의 상기 표면이 상기 제거 전 상기 변형 구역의 수준(level)보다 적어도 1㎛, 바람직하게는 적어도 2㎛, 특히 5㎛, 더욱 바람직하게는 10㎛보다 낮도록 상기 제거가 수행될 수 있다. 제1 영역에서 그만큼의 두께를 가진 부피의 물질이 제거될 때, 대부분의 오염원인영역이 상기 기판의 잔여부에서 제거되는 것으로 나타난다.
편리하게는, 상기 제거가 상기 제1 영역(region)에서만 수행될 수 있다. 상기 방법을 상기 기판에서 상기 스텝-유사 잔여물을 가진 부분으로만 한정하면, 상기 스텝-유사 잔여물을 제거하고 편평하고 고른 표면을 얻기 위해 상기 표면 전부를 수 ㎛에 걸쳐 연마해내는, 상기 공지 기술에 적용된 것과 같은, 추가적인 연마단계가 없기 때문에, 상기 도너 기판에 더욱 많은 고가의 물질(precious material)이 남는다.
바람직한 일 실시형태에 따르면, 상기 기판의 재활용 방법은, 상기 기판이 이미 적어도 첫번째 재활용 조업 대상이 되었었다면, 추가적인 물질 제거 단계를 포함할 수 있으며, 그 기판의 제1 영역은 제2 변형 구역 특히, 제2 이온 주입 구역을 포함한다. 이 실시형태에서, 상기 추가적인 물질 제거 단계는 상기 기판의 제1 영역으로부터 물질이 제거되고 나면 제거 후 제1 영역에서의 상기 기판의 상기 표면이 다시 제2 변형 구역의 수준(level)보다 낮아지도록 수행될 수 있다. 따라서, 주입 구역(implanted zone)에 가까운 오염원인영역(contaminating regions)으로부터의 오염은 예방되거나 적어도 감소하므로, 이후 프로세스 단계에서 원하지 않는 박리의 위험이 더욱 감소할 수 있다.
바람직하게는 상기 제거는 상기 제거 전 제2 변형 구역의 수준보다 상기 표면의 제1 영역의 표면이 적어도 1 ㎛, 바람직하게는 적어도 2㎛, 특히, 5㎛, 더욱 특히 10㎛까지 낮도록 제거가 수행될 수 있다. 이와 같이, 두께에 상응하는 부피의 물질이 제1 영역에서 제거되면서 대부분의 오염원인영역이 기판의 상기 잔여부로부터 제거된다.
상기에서 언급된 실시형태에 있어서, 상기 제2 변형 구역은 상기 기판의 제1 영역을 넘어서 상기 기판의 제2 영역까지 측면으로 연장되어, 상기 기판의 제3 영역을 형성할 수 있는데, 여기에서 편리하게는, 상기 제거가, 적어도 상기 제거 전 제1 영역에서, 상기 제2 변형 구역의 수준보다 적어도 1㎛, 바람직하게는 적어도 2㎛, 특히 5㎛ 낮도록 수행될 수 있다. 편리하게는, 상기 제3 영역은 상기 제2 영역으로 적어도 100㎛, 특히 적어도 150㎛ 까지 연장될 수 있다.
상기 기판의 상기 두께 방향뿐만 아니라 상기 측면 방향에서 물질을 제거함으로써, 일단 기판이 이미 재활용되었다면, 도너 기판과 핸들 기판 사이의 접합(attachment)의 결여의 문제는 상기 가장자리뿐만 아니라, 상기 기판의 제1 영역 및 제2 영역 사이의 상기 교차점(intersection)에 가까운 부분에서도 일어나는데 이것은 상기 재활용 도너 기판에 존재하는 상기 스텝(step) 때문이다.
따라서, 새로운 스텝-유사 잔여물이 제3 영역에 존재하는데, 후속적인 제작 조업에서 미조절 박리(uncontrolled detachment)를 예방하기 위해, 이것은 본 발명에 따라 효과적으로 제거된다. 상기 미조절 박리에 관련된 위험 감소 및 표면 오염의 감소된 위험은, 후속 제작 조업에서 핸들 기판과의 부착이 일어나는 상기 재활용 기판의 표면적이 감소하므로 상쇄된다.
편리하게도, 상기 제거는, 상기 제거 후, 상기 제1 및 제3 영역의 표면의 수준과 동일한 수준에서 일어날 수 있다. 따라서, 상기 제1 및 제3 영역에서의 제거는 하나의 프로세스 단계에서 실현될 수 있다.
바람직한 실시형태에 있어서, 상기 방법은 각 재활용 조업에서 적어도 1회 반복될 수 있으며, 상기 변형 구역(modified zone)은 상기 기판의 제2 영역으로까지 측면으로 연장될 수 있다. 조업을 수행하면서, 상기 물질의 이전이 시작되는 상기 도너 기판의 상기 영역이 증가함에 따라서, 상기 도너 기판과 상기 핸들 기판 사이의 접합의 부재가 상기 기판의 중심부로 이동한다. 조업이 진행됨에 따라서, 물질이 제거되기 시작하는 상기 영역이 넓어지면서, 이온이 주입되면서 변형된 상기 전체 변형 구역이 제거되어 상기 후속적인 제작 프로세스 단계에서 미조절 박리의 위험이 낮아진다.
편리하게는, 상기 제거는 그라인딩에 의해서 수행될 수 있다. 이 방법은 상기 기판의 일부분으로부터 물질을 선택적으로 제거할 수 있게 하므로, 본 발명의 방법을 수행하는데 적절하다. 그러나, 건식 식각, 습식 식각 또는 연마와 같은 다른 방법도 사용할 수 있다.
다른 실시형태에 있어서, 식각은 상기 제2 영역의 표면에 마스크(mask) 및/또는 보호 유체(protective fluid)를, 바람직하게는 중앙부터 상기 제2 영역의 가장자리까지 방사상으로 흐르도록, 제공하는 것을 포함한다. 따라서, 상기 제2 영역의 상기 표면의 효과적인 보호는 제1 영역의 식각을 수행함과 동시에 달성될 수 있다.
편리하게는, 식각 용액은 스텝-유사 잔여물이 있는 부분의 반대쪽에 제공되어 특히, 모세관에 의해 제1 영역(21)으로 유도될 수 있다.상기 식각 용액을 뒷면(backside)에 제공하는 것은 실제 구현을 용이하게 하며, 상기 식각이 상기 기판의 상기 가장자리 영역에서만 일어나도록 제한하는 것을 용이하게 한다. 이것은 특히, 상기 마스크 및/또는 상기 보호 유체와의 조합에서 효과적이다.
바람직하게는 상기 기판은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 스트레인드 실리콘(strained silicon) 또는 GaAs와 같은 Ⅲ-V-형 반도체 웨이퍼일 수 있다. 특히, 실리콘 마그네슘과 같은 고가의 기판에 있어서는, 접합이 일어날 부분에서 제거되는 물질의 양이 감소하는 잇점이 있기 때문에 상기 방법이 유리하다. 따라서, 하나의 웨이퍼가 더 여러 번 재활용 될 수 있다. 이러한 물질은 팽팽한(신장(tension) 또는 압축(compression)) 또는 이완된 상태에서 사용될 수 있다.
상기 기판은 Si 웨이퍼, 완충층(buffer layer), 특히 경사진 SiGe 완충층(graded SiGe buffer layer), 및 SiGe 층을 포함한다. 바람직하게는, 상기 기판은 또한 적어도 상기 돌출된 스텝-유사 잔여물에서 스트레인드-Si 층을 포함할 수 있다. 특히, Ge를 포함하는 기판에 있어서, Ge 원자가 포획될 수 있으므로(captured) 상기 변형 구역를 제거하는 것이 중요하다.
바람직하게는, 상기 방법은 또한, 상기 제1 영역의 물질을 제거하는 단계 이후, 전체 표면을 처리하는 단계, 바람직하게는 연마하는 단계를 포함할 수 있다. 이 경우에 있어서, 상기 표면에 존재할 수 있는 결함은 상기 기판의 재사용을 준비하기 위해 제거될 수 있다. 그러나, 이 추가적인 단계는 많은 양의 물질을 제거할 필요가 없다. 보통, 상기 전체 표면에서 100nm에서 300nm의 물질 제거가 충분하다.
본 발명은 또한, 청구항 17에 따른 적층 웨이퍼 제작 방법에 대한 것이다. 이 방법의 한 예는 도 1a 내지 1f에 대해서 기재되어 있다. 본 발명에 따라서, 상기 적층 웨이퍼 제작 방법은 상기한 것과 같은 재활용된 기판을 사용할 수 있다. 상기 재활용 방법이 상기 변형 구역 자체뿐만 아니라 상기 변형 구역 아랫 부분에 있는 물질까지 제거되도록 하기 때문에 후속적인 제작 단계에서 상기와 같이 정의된 오염영역으로부터 발생한 먼지 입자에 의한 오염의 위험이 줄어들며, 따라서, 재활용 웨이퍼를 사용하는 기존의 기술과 비교하여 열적 또는 화학적 처리를 하는 동안 미조절 박리의 위험도 줄어든다.
편리하게는, 층이 이전되는 각 조업이 진행되는 동안의 그리고, 상기의 재활용 방법 중 하나에 따른 각 조업 이후에 이전된 동일한 층을 사용할 때 청구항 17에 따른 a) 내지 d) 단계가 반복된다. 이 방법을 사용함으로써 하나의 기판에 대해 더욱 많은 조업이 수행될 수 있을 뿐만 아니라, 동시에 이전에 언급한 바와 같이, 각 조업마다 미조절 박리의 위험이 감소된다.
바람직하게는, 상기 적층 웨이퍼는 스트레인드 SOI 웨이퍼 또는 절연체 상 SiGe 웨이퍼일 수 있으며, 여기에서 상기 도너 기판은 스트레인트 실리콘층 및/또는 실리콘 게르마늄 층을 포함한다. 고품질의 실리콘 게르마늄 기판은 고가이기 때문에, 이전에 주입된 이온으로 인한 위험을 줄이면서 도너 기판의 재사용 횟수가 최대로 이루어지는 제작 프로세스를 실현하는 것이 중요하다.
또한, 본 발명은 청구항 20에 따른 재활용 도너 기판에 대한 것이다. 본 명세서의 상기 도입부에서 기술된 것과 같은 제작 프로세스에 이미 제공된 도너 기판에 있어서, 상기 스텝-유사 표면의 준비(provision)는 이전에 이온이 주입된 모든 부분이 미조절 박리 위험이 낮은 적층 웨이퍼를 제작할 수 있는 방법으로 제거되어야 한다는 것을 나타낸다.
바람직하게는 상기 제1 영역의 상기 표면은 상기 제2 영역의 표면에 비해서 적어도 2㎛, 특히, 5㎛, 더욱 특히는 10㎛보다 낮도록 될 수 있다. 보통은, 본 발명에 대해 상기에 정의된 것과 같은 상기 변형 구역은 상기 기판의 상기 제2 영역의 상기 표면과 같은 수준(level)에 놓이므로, 상기 제1 영역에서 적어도 2㎛의 두께에 해당하는 부피를 제거함으로써, 그 부분의 가능한 오염원(contaminants)의 대부분을 제거할 수 있게 된다.
편리하게는, 상기 제1 영역은 상기 기판의 상기 가장자리를 따라 그리고 상기 기판의 측면 방향을 넘어 적어도 300㎛, 특히 적어도 500㎛, 특히 더욱 적어도 1000㎛, 그리고 최대로는 적어도 1500㎛까지 연장될 수 있다.이것은 상기 도너 기판이 재사용되기 전에 이온 주입이 실현된 전 영역이 제거되도록 한다. 따라서, 후속 제작 프로세스에서 열 또는 화학적 처리가 수행되는 동안 상기 미조절 박리의 위험이 예방될 수 있다.
바람직하게는 상기 도너 기판은 실리콘(Si), 스트레인드 실리콘, 실리콘 게르마늄(SiGe), 게르마늄(Ge) 또는 갈륨비소(GaAs)와 같은 Ⅲ-V형 반도체 웨이퍼일 수 있다. 특히, 이러한 기판은 상기의 스마트 컷 프로세스와 같은 층 이전 프로세스에서 사용되고, 따라서, 이것은 상기 미조절 박리의 위험을 줄이는데 중요하다. 이러한 물질은 팽팽한(신장(tension) 또는 압축(compression)) 또는 이완된 상태에서 사용될 수 있다.
본 발명의 실시형태들 및 이들의 유익한 효과들은 하기 수반하는 도를 참조로 하여 발명의 설명에 기술하였다.
도 1a 내지 1f는 적층 기판(laminated substrate)을 제작하기 위한 기존의 층 이전 프로세스로서, 여기서는 스마트-컷 유형의 프로세스를 도시하였다.
도 2a 내지 도 2d는 본 발명의 제1 실시형태를 도시한 것이다.
도 3a 및 도 3b는 본 발명에 따른 제2 실시형태를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 제3 실시형태를 도시한 것이다.
도 5a 및 도 5b는 본 발명에 따른 습식 식각 프로세스를 도시한 것이다.
하기 명세서 및 명세서 전체에 있어서, 본 발명에 따라 처리되는 상기 기판의 상기 표면은 상기 기판의 윗면의 위에 있는 것이다. 이러한 형상(configuration)에 있어서, 따라서, 다른 하나 보다 더 위에 놓인 면은 그 영역에서의 상기 기판의 상기 두께가 다른 부분보다 두껍다는 크다는 것을 의미하는 것이다.
도 2a 및 도 2b는 상기 발명의 기판을 재활용하는 방법의 제1 실시형태를 도시한 것이다. 도 2a는 재활용 전 상기 기판(17')을, 도 2b는 재활용 후의 동일한 상기 기판(17")을 도시한 것이다. 참조 번호는 도 1a에서 사용된 것으로서,서로 대응되는 경우에는 여기서 다시 사용되었다.
상기 기판 (17') 및 기판(17")은 도 1f에 대해 개시된 상기 도너 기판(1)의 잔여부(17)에 대응되는 것이며, 대응되는 설명은 참조에 의해서 이에 통합되어 있다. 따라서, 이 실시형태에 있어서, 상기 기판(17')은 실리콘 웨이퍼로 상기 기판(17')의 기장자리에 대해서 스텝-유사 잔여물(19)이 있다. 스텝-유사 잔여물(19)이 있는 상기 부분은 제1 영역(21)으로 정의하였다. 상기 스텝-유사 잔여물(19)의 사이에 있는 상기 리세스(recess)의 표면(23)은 제2 영역(25)으로 정의한다. 상기 리세스는 도 1a 내지 도 1f의 조합에서 그려진 바와 같이 상기 층의 이전의 결과인 것이다.
도 2a는 상기 기판(17')의 측면 단면도이다. 따라서, 상기 스텝-유사 잔여 물(19)은 상기 좌측 및 우측에 보인다. 위에서 상기 기판(17')을 바라볼 때, 상기 스텝-유사 잔여물(19)이 상기 기판(17)의 가장자리를 따라 존재한다는 것을 알 수 있으며, 따라서, 깃(collar) 또는 코로나(corona)형 구조(structure)로 표현된다.
상기 기판(17)의 상기 제2 영역(25)의 상기 표면(23)의 평면(plane)에 상응하는 평면으로서, 상기 기판(17)의 상기 제1 영역(21)은 변형 구역(27)을 포함하며, 전형적으로 상기 기판의 가장자리 방향으로 약간 아래로 향하여 챔퍼되었으며, 이것은 상기 기판의 가장자리 롤-오프(roll-off)에 기인한 것이다.
점선으로 표시된 상기 변형 구역(27)은 상기 기판(17)의 제1 영역(21)에 있는 부분으로, 상기 층 이전 프로세스, 상기 스마트-컷 프로세스 동안 이온, 특히 수소 및/또는 희소가스(rare gas) 이온이 주입된다. 따라서, 상기 변형 구역은 위에서 설명한 바와 같이 필연적으로 소정의 스플리팅 부분(7)과 상응한다. 실제로, 또한 상기 스텝-유사 잔여물(19)은 약간 가장자리를 향하여 챔퍼되어 있는데, 위에서 설명한 바와 같이, 이것은 이 영역에서 상기 핸들 기판(3) 및 상기 도너 기판(1) 사이의 접합이 발생하지 않아서, 이온 주입(도 1c) 동안, 상기 변형 구역(27)이 약간 가장자리를 향하여 챔퍼되었기 때문이다.
이 상태는 상기 웨이퍼의 가장자리를 확대하여 도 2b에 도시하였다.상기 가장자리 롤-오프는 보통 수백 ㎛의 높이를 가질 수 있으며, 상기 웨이퍼 두께의 반 정도까지 될 수 있다.
도 1a 및 도 1f에 따라 설명한 바와 같이, 상기 스텝-유사 잔여물(19)은 실제로 상기 이전된 층(11) 및 절연층(5)에 상응하는 실리콘 층(19a)과 실리콘 다이 옥사이드 층(19b)인 두 층을 포함한다. 따라서, 제1 영역(21)과 제2 영역(25) 사이의 교차부분(intersection)에서 상기 스텝-유사 잔여물(19)의 높이는 보통 상기 기판(17)에서 상기 핸들 기판(3)으로 전이된 상기 전이된 층(11) 및 상기 절연층(5)의 두께에 상응한다.
보통, 상기 스텝-유사 잔여물은 약 200nm의 두께를 갖는데 상기 적층 웨이퍼 제작 프로세스 및 상기 바람직한 최종 구조에 따라서, 이 두께는 다양할 수 있으나 보통은 약 50nm에서 1800nm의 범위에 있다. 상기 표면의 측면에 있어서, 상기 제1 영역(21)은 적어도 300㎛의 폭을 갖고, 특히 적어도 500㎛, 더욱 특히 적어도 1000㎛, 그리고 가장 특히는 적어도 1500㎛의 폭을 갖는다.
상기 스텝-유사 잔여물(19)이 존재하기 때문에, 기판(17')을 도 1a 에서 도 1f와 관련하여 설명한 적층 웨이퍼 제작 프로세스에서 직접 재사용할 수 없다. 본 발명에 따라, 재활용 프로세스는 물질 제거 프로세스 단계(material removal process step)가 수행되어 상기 스텝-유사 잔여물(19)을 제거하는 데에서 달성된다. 상기 물질 제거는 그라인딩 프로세스로서, 그라인딩이 효과적이고, 빠르고, 그라인딩되는 물질에 구애받지 않고, 상기 도너의 전면(front face)을 보호할 필요가 없다는 잇점을 갖는다. 그러나 습식 및 건식 식각과 같은 다른 물질 제거 프로세스를 적용할 수도 있다. 상기 식각 프로세스는 상기 도너의 상기 최측면 가장자리에 있는 주입 구역(implanted zones)의 잔여물이 쉽게 제거된다는 잇점을 가진다. 또한, 건식 식각도 또한 아주 중요하다.
습식 식각이 상기 스텝-유사 잔여물(19)에 적용되는 경우, 본 발명의 변형된 실시형태에 대해 상기 다음의 유익한 습식 식각 프로세스가 적용된다. 상기 프로세스에 대해서는 도 5a에 도시하였다. 식각 용액(61)이 상기 기판(17')의 상기 가장자리만 공격하도록 하기 위해서 - 기판 (17')의 특성(properties) 및 특질(features)의 상세한 설명에 대해서는, 상기 도 2a의 설명이 참조에 의해서 여기에 통합되었다.- 마스크(63)를 상기 기판(17')의 전면(front side)(65)에 가깝게 놓아 상기 식각 용액(61)이 필수적으로 상기 기판(17')의 가장자리 부분(21)을 공격하도록 하였다.
이러한 실시형태에 있어서, 상기 식각 용액(61)은 후면(backside)(67)을 통해 적용된다. 상기 기판(17') 및 상기 마스크(63)의 측면 연장부(lateral extension)(69) 사이의 모세관 효과를 사용해서, 상기 식각 용액(61)이 부분(21)에 도달하고, 이 부분을 제한하는 상기 물질 제거가 달성될 수 있다.
상기 마스크(63)가 부분(25) 및 부분(21) 사이의 과도부분(transition)에 가깝게 특히, 부분(25) 및 부분(21) 사이의 과도부분(transittion)에 대해 최대로 1 에서 2 ㎛ 내로 형성되어 있으며, 상기 마스크(63)는 상기 제2 영역의 표면(23)과 접촉할 수 있다. 따라서, 상기 제2 영역(25)의 상기 표면(23)의 식각 용액에 의한 공격은 효과적으로 예방될 수 있다.
상기 마스크(63)를 사용하는 대신 또는 보호 유체(protective fluid)(71)가 제공되어 상기 표면(23)을 닦아 상기 식각 용액(61)으로부터 보호한다. 상기 유체(71)는 보통 상기 중앙 영역에 제공되며, 상기 흐름은 상기 기판(17')의 상기 가장자리를 향한다. 이것은 영역(25) 및 영역(21) 사이의 과도부분(trnasition)에 가 까운 구멍(73)(점선도시)을 통해 상기 표면(23)에서 제거될 수 있다. 따라서, 표면쪽(65) 위에서, 상기 흐름(61) 및 흐름(71)이 반대의 방향이 되어 상기 식각 용액(61)의 공격으로부터 상기 영역(25)을 보호한다.
상기 식각의 깊이에 따른 최적화된 결과는 상기 다양한 가능한 프로세스 파라미터를 조절함으로써 달성될 수 있다. 특히, 상기 유체(71)의 선택은 중요하다. 상기 유체(71)는 액체, 예를 들어 희석수(diluted water, DIW), 또는 가스 예를 들어 질소, 아르곤, 이소프로필알콜, IPA 또는 이들의 혼합물 일 수 있다. 상기 유체(61) 및 유체(71)의 흐름은 100에서 5000 sccm의 범위로 선택된다. 또한, 상기 기판(17')의 회전 속도(rotational speed)는 중요한 역할을 하며, 100에서 3000rpm의 사이에서 선택된다. 또한, 최종적으로, 상기 프로세스 시간 자체가 중요한 역할을 하며, 상기 프로세스를 조절하는데 사용될 수 있다.
도 5b는 도 5a에서 나타난 습식 식각 프로세스의 결과를 도시한 것이다. 점선은 식각 전 상기 상태를 나타내는 것이고(따라서, 도 5a와 같이), 반면에 상기 실선은 식각 후 상기 기판(17")을 도시한 것이다. 물질은 상기 영역(21)에 상응하거나 또는 상기 영역(21)에 비해 약간, 특히 1㎛ 에서 2㎛이 큰(도시된 바와 같이) 영역(21')에서 제거된다. 상기 측면 연장부 "I"는 상기 마스크(63)가 상기 표면 (23)과의 접촉 부분 및 상기 사용된 유체에 좌우된다. 가스형 유체의 경우에 상기 영역(21')의 상기 측면 연장부 I가 필수적으로 상기 마스크에 의해서 결정되는 반면, 상기 측면 연장부는 상기 액상 유체를 사용하여 변경될 수 있다. 상기 식각 용액(61)의 희석 효과에 의해서 상기 측면 연장부 "I"가 상기 가스형 유체의 경우보 다 짧다. 또한, 프로세스 시간은 제거되는 물질의 상기 높이 "h"를 조절하기 위해 보통 5 내지 15분이 사용될 수 있다.
상기 물질 제거 단계의 결과를 도 2c에 도시하였다. 공지기술과는 달리, 상기 물질 제거는 상기 변형 구역(27)의 수준(level)에서 머무르지 않고, 계속하여 더욱 많은 물질을 제거해서, 상기 제거 후, 상기 제1 영역(21)에서 상기 기판(17")의 상기 표면(31)은 제거 전 상기 기판(17')의 상기 변형 구역(27)의 수준보다 낮아지게 된다. 따라서, 상기 기판(17")은 여전히 스텝-유사 표면 구조를 가지지만, 상기 제2 영역(25)의 상기 표면(23)이 상기 제1 영역(21)의 상기 표면(31)보다 높은 뒤바뀐 상태가 된다.
본 발명에 따르면, 상기 제거는 상기 기판 (17")의 상기 제1 영역(21)의 상기 표면(31)이 제거 전 상기 변형 구역(27)보다 적어도 1㎛, 바람직하게는 적어도 2㎛, 특히 10㎛ 낮게 수행된다.
도 2c에서 볼 수 있는 바와 같이, 상기 물질 제거는 상기 제1 영역(21)에서만 수행되는데 이것은 상기 제2 영역(25)에서 상기 기판(17")의 두께가 줄어들지 않는 잇점이 있으며, 따라서, 상기 도너 기판(17")의 재사용의 횟수가 최적화될 수 있다.
결국, 특히, 상기 그라인딩과 같은 물질 제거 이후 가장자리의 롤-오프(도 2d 참조)로 인해 상기 변형 구역(27)의 일부가 상기 도너 기판(17")의 가장자리에 남거나 만일 상기 그라인딩된 표면이 너무 많은 결함을 가지고 있다면, 식각(건식 또는 습식) 및/또는 가장자리 연마 및/또는 열처리와 같은 추가적인 프로세스 단계 가 수행될 수 있다.
상기 제1 실시형태에 따른 상기 방법은 도 1a 내지 1f에 관해 설명된 적층 웨이퍼 제작 프로세스에서 상기 기판을 후속적으로 이용하는 동안, 열처리 또는 화학적 처리하는 동안 상기 미조절된 박리의 상기 위험이 줄어들 수 있다. 이것은 선행기술과 비교하여 제1 영역에서 더욱 많은 물질을 제거함으로써 변형 구역에 가까운 결함을 가진 부분 및 후속적인 열 및/또는 화학적 처리 동안 도너 기판을 오염시킬 수 있는 제1 영역에서의 오염원인영역으로부터의 오염의 위험을 줄일 수 있다.
도 3a 및 도 3b는 기판의 재활용을 위한 본 발명의 방법의 제2 실시형태를 도시한 것이다. 도 3a는 도 1a 내지 도 1f에 설명한 적층 웨이퍼 제작 프로세스의 도너 기판(1)으로서 도 2b에 도시된 기판 (17")을 사용함으로써 달성된 기판(17''')을 도시한 것이다. 도 1a 내지 도 1f 에서 사용된 참조 번호는 각각에 대해 상응하는 특징(features)인 경우에는 다시 사용하였다.
기판(17''')은 낮게 놓인 표면(31)이 있는 제1 영역(21)을 포함한다. 제1 영역에서, 상기 기판(17''')의 두께 d는, 상기 낮게 놓인 표면(31)에 기인한 제1 영역(21)에서 물질의 전이가 일어나지 않으므로, 본질적으로 도 2b에서서의 상기 기판(17")의 상기 제1 영역(21)에서 상기 두께 d에 상응한다. 실제로, 상기 핸들 기판(3)(도 1d에서 도시한 단계에서)과는 접합이 일어나지 않는다. 직접 이웃한 제1 영역(21)에 있어서, 상기 기판(17''')은 기판(17'')의 상기 가장자리 부분에 상응하는 두번째 스텝-유사 잔여물(35)을 가진 제3 영역(33)을 포함하는데, 또한, 제1 영역(21)에 있어서, 이는 도 1d에 도시된 프로세스 단계가 진행되는 동안 상기 핸들 기판(3)에 접합할 수 없다. 이러한 접합의 부재는 보통 이전의 표면 처리 단계의 결과인 가장자리 롤-오프에 기인한다.
층이 이전된 (도 1f의 층(11) 참조), 그리고 도 2a 및 도 2b에서 도시된 제2 영역(25)보다 덜 연장된 변형된 제2 영역(25)에 상응하는 상기 영역은 제3 영역(33) 다음에, 상기 기판(17''')의 중심을 향해서 위치한다.
제1 영역(21) 및 제3 영역(33)에 있는 점선은 본질적으로 주입된 이온을 가진 상기 영역에 상응하는 제2 변형 구역(37)을 도시한 것으로, 도 1b에 도시된 상기 적층 웨이퍼 제작 프로세스의 상기 소정의 스플리팅 부분 형성 단계동안 주입된 이온이 있는 상기 영역에 상응하는 것이다. 상기 핸들 기판(3)으로의 접합이 제1 영역(21) 및 제3 영역(33)에서 일어나지 않으므로, 박리도 일어나지 않기 때문에 상기 변형 구역(37)은, 도 2a에 도시된 기판(17')에 남아있는 상기 변형 구역(27)처럼, 기판(17''')에 남는다.
보통 상기 제2 스텝-유사 잔여물(35)은 적어도 100㎛, 특히 약 150㎛의 폭 w2를 가지며, 상기 이전된 층(11) 및 상기 절연층(5)의 두께에 상응하는 높이에 따라서 약 200nm를 가진다. 결과적으로 또한, 상기 스텝-유사 잔여물(35)은 실리콘 층(35a) 및 제1 실시형태에 관한 도 2a에 도시된 것과 같은 절연층(35b), 여기서는 실리콘 다이옥사이드인 두 층을 포함한다.
도 3b는 두번째 추가 물질 제거 프로세스 단계의 결과를 도시한 것인데, 첫번째 것과 유사하며, 물질이 제1 영역(21) 및 제3 영역(33)에서 제거되고, 제거된 후, 각각 제1 영역(21) 및 제3 영역(33)의 상기 표면(39) 및 표면(41)은 물질 제거 전보다 제2 변형 지대(37)보다 낮게 놓이게 된다.
이 실시형태에서, 표면(39) 및 표면(41)은 동일한 수준에 있으나, 제1 실시형태와 같이 이들이 상기 수준이 상기 제2 변형 구역(37)의 수준보다 아래에 있으면, 높이가 다를 수 있어서, 후속적인 적층 웨이퍼 제작 조업(runs)에서 제2 변형 구역(37)의 상기 주입 지대에 가까운 부분에서의 결함과 관련된 오염원인영역이 제거됨에 따라서, 제1 실시형태에서와 같이, 제1 영역(39) 및 제3 영역(41)에서 충분한 물질이 제거되어 미조절 박리의 위험이 줄어든다.
일반적으로, 상기 물질 제거는, 상기 물질의 제거 전에, 상기 기판(17'''')의 제1 영역 및/또는 제3 영역의 표면이 제2 변형 구역(37)보다 적어도 1㎛, 바람직하게는 적어도 2㎛, 특히, 5㎛ 정도 낮도록 수행된다.
또한, 이 실시형태에 있어서, 상기 물질 제거는 제1 영역 및 제3 영역으로 제한되므로, 상기 중앙 구역(central zone)(25')에서는 물질의 제거가 일어나지 않으며, 재사용의 수도 최적화된다.
추가적인 물질 제거를 포함하는 제2 실시형태에 있어서, 상기 제1 실시 형태에 대한 동일한 유익한 효과가 달성될 수 있다. 바람직하게는 상기 제1 및 제2 실시형태가 결합될 수 있다.
제1 실시형태의 변형된 실시형태에 따라서, 상기 스텝-유사 잔여물(19)은 실리콘 층(19a) 및 실리콘 다이옥사이드층(19b)의 두 층을 포함하지 않으며 단지 실리콘층(19a)만을 포함한다. 이 상태는 상기 절연층(5)이 상기 도너 기판(1)이 아니 라(도 1b 참조) 상기 핸들 기판(3)에 제공되는 경우 발생할 수 있다. 또한, 상기 제2 실시형태의 변형된 실시형태에 있어서, 상기 제2 스텝-유사 잔여물(35)은 상기 실리콘층(35a) 및 상기 절연층(35b)인 두 층을 포함하지 않고 단지 실리콘층(35a)만, 예를 들어, 절연층이 상기 핸들 기판에 제공되는 경우, 포함한다.
제1 및 제2 실시형태의 더욱 변형된 실시형태에 따라, 추가적인 프로세스 단계가 상기 재활용 방법을 진행하는 동안 수행될 수 있다. 이러한 추가적인 프로세스 단계는 상기 기판의 표면에서 결함을 제거하는 연마 단계(polishing step) 및 추가적인 열처리를 포함할 수 있다. 여기에서, 100nm 내지 300nm로 연마하는 것이 바람직하나, 공지 기술에서 알려진 프로세스에서와 같이 수 ㎛로 연마할 필요는 없다.
상기 도 2c, 2d, 3a 및 3b은 평행하게 되어 있는 표면(23) 및 표면(31)을 도시한 것이다. 그러나, 또한, 상기 물질 제거 프로세스는 표면(23) 및 표면(31) 사이의 각도가 0과는 다르게 수행되어 상기 표면들이 각각에 대해 챔퍼되도록 할 수 있다. 상기 표면(31) 및 표면(23) 사이의 상기 각도는 예를 들어 45°가 될 수 있다. 이러한 경우, 상기 가장자리의 상기 변형 구역들은 제거되도록 한다.
제1 및 제2 실시형태에 대해 위해서 언급한 바와 같이, 상기 재활용 기판(17") 및 재활용 기판(17"")은 도 1a 내지 1f에 대해 설명된 것과 같은 적층 웨이퍼 제작 방법에 있어서 본 발명에 따라 사용된다. 이것은 주입된 영역에 가까운 상기 오염원인영역을 제거함으로써, 상기 적층 웨이퍼 제작 프로세스를 진행하는 동안 발생할 수 있는 미조절 박리의 위험을 줄이는 잇점을 가져온다. 이러한 위험 의 감소는 상기 도너 기판의 재활용 조업에서 재활용 조업까지 발생하는 상기 제거되는 물질의 제거로 인한 이전되는 물질의 감소를 상쇄시킨다. 실제로, 각각의 재활용 조업에 있어서, 제거되는 상기 부분의 상기 폭은 약 150㎛까지 발생한다.
도 4a 및 도 4b는 본 발명의 제3 실시형태를 나타내며, 스마트 컷 유형 적층 웨이퍼 제작 프로세스에 사용된 도너 기판(41) 및 도너 기판(41')을 도시하고 있으며, 도 2a에 도시된 상기 도너 기판(17')과 같이 상기 기판(41)의 가장자리에 있는 제1 영역(45)에서 스텝-유사 잔여물(43)을 나타낸다.
제1 및 제2 실시형태와는 달리, 이 실시형태는 상기 도너 기판으로 실리콘 웨이퍼가 사용되지 않고 스트레인드 SOI 웨이퍼를 얻도록 사용되는 구조가 사용된다. 기판(41)은 상부에 경사진 실리콘 게르마늄 버퍼(49)가 제공되는 실리콘 벌크 웨이퍼(47)을 포함하는데, 여기에서 게르마늄의 농도가 상기 층의 두께에 따라 증가하여 지속적으로 버퍼 층(49)의 격자상수(lattice constant)를 변경한다. 약 20%의 게르마늄을 가진 실리콘 게르마늄 층(51)은 상기 버퍼층(49)에 제공되는데 그 위에 교대로 스트레인드 실리콘 층(53)이 제공된다. 이 실리콘 층(53)은 다른 격자 상수를 가진 층 위로 증가함에 따라 스트레인된다(strained).
이러한 구조에서, TEOS층(55)은, 열 절연층 대신, 도 1에 도시된 바와 같이 절연층(3)으로 사용된다. 층 이전 이후에, 상기 기판(41)은 도 4b에 도시된 것과 같은 구조를 갖는데, 핸들기판으로 이전되지 않은 기판(41)의 일부에 상응하는 상기 스텝-유사 잔여물(43)은 TEOS 절연층(55)에서 남은 일부분, 스트레인드 실리콘층(53)에서 유래된 일부분 및 실리콘 게르마늄 20% 층(51)의 남은 소부분을 포함한 다. 상기 주입된 이온을 포함하는 변형 구역(57)은 상기 리세스(59)에 상응하는 수준에 존재한다. 다음으로 이 구조는 도 2a 및 도 2b에 관련되어 설명된 바와 같이 재활용되며, 또한 그러한 구조는 본 발명의 방법의 잇점을 취할 수 있게 된다. 즉, 상기 변형 구역(57)에 존재하는 오염에 의한 상기 미조절 박리의 위험이 줄어들 수 있다. 또한, 상기 발명은 상기 변형 구역을 제거함에 따라 결함이 제거되고, 하나 이상의 층이 Ge를 포함하는 경우 Ge 원자를 포획할 수 있다. 다음으로 물론, 이온 주입 단계를 포함한 스트레인드 SOI 제작 프로세스에서 일단 재활용 및 재사용되면, 상기 얻어진 구조는 이후 도 3a 및 도 3b에 도시한 것과 같이 추가적인 물질 제거 단계와 함께 재활용 처리를 한다.
스트레인드 SOI 유형 기판대신, 본 발명에 또한 실리콘 게르마늄 20% 층으로 마감된 기판 및 그 위에 상기 절연층(5)이 직접 제공된 기판이 적용될 수 있다(도 1b 참조).
제1 실시형태 및 제2 실시형태와 같이, 제3 실시형태에서 상기 절연층(55)은 상기 스트레인드 실리콘 기판(53) 대신 핸들 기판(3)이 제공될 수 있다.
또한, 바람직하게는 상기 SiGe 층(51)은 상기 스트레인드 실리콘층(53)이 박리된 후 이것의 최초 두께까지 SiGe 층이 다시 증가할 필요가 없도록 충분히 두껍지만, 새로운 스트레인드 Si 층이 상기 남아있는 SiGe 층(51) 위에서 충분히 증가하여 도너 기판이 재사용될 수 있다.

Claims (23)

  1. 특히, 기판의 가장자리를 따라 그 기판의 제1 영역에, 상기 기판의 잔여하는 제2 영역의 표면에 대해 돌출한 스텝-유사(step-like) 잔여물을 구비하고, 상기 제1 영역은, 특히 이온 주입 영역으로 본질적으로는 상기 잔여하는 제2 영역의 표면의 평면에 대응하는 평면인/평면이거나 상기 기판의 가장자리 방향으로 챔퍼된, 변형구역을 포함하는 기판의 재활용 방법으로서,
    상기 방법은 제1 영역(21)에서 물질을 제거하여 제거 후 상기 제1 영역(21)에서 상기 기판의 상기 표면(31)이 적어도 부분적으로, 특히 전체적으로, 물질 제거 전 상기 변형 구역(27)의 수준보다 낮도록 하는 것을 특징으로 하는 기판의 재활용 방법.
  2. 제1항에 있어서,
    상기 제거는 제거 후 상기 기판의 상기 제1 영역의 상기 표면(31)이 제거 전 상기 변형 구역(27)의 상기 수준(level)보다 적어도 1㎛, 바람직하게는 적어도 2㎛, 특히, 5㎛, 더욱 특히는 10㎛ 낮도록 수행되는 것인, 기판의 재활용 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제거는 제1 영역(21)에서만 수행되는 것인, 기판의 재활용 방법.
  4. 물질 제거 후 기판의 제1 영역에서 상기 기판의 상기 표면(39)이 상기 물질 제거 전 제2 변형 지대(37)의 수준(level)보다 낮아지도록 상기 기판의 제1 영역(21)에서 물질을 다시 제거하는 단계를 포함하며, 상기 제1 영역(21)이 특히 이온 주입 구역인 제2 변형 구역(37)을 포함하는, 이미 제1항 내지 제3항 중 어느 한 항에 따른 방법이 수행된 기판을 재활용하는 방법.
  5. 제4항에 있어서,
    상기 제거는 상기 기판의 제1 영역(21)의 상기 표면(39)이 물질 제거 이전에 상기 제2 변형 구역(37)의 상기 수준보다 적어도 1㎛, 바람직하게는 2㎛, 특히, 5㎛ 낮게 되도록 수행되는 것인, 기판의 재활용 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제2 변형 구역(37)은 상기 기판의 제1 영역(21)을 넘어서 상기 기판의 상기 제2 영역(25)으로 연장되어 상기 기판의 제3 영역을 형성하고, 여기에서 상기 제거는 상기 기판의 상기 제3 영역의 표면이 상기 제거 전 적어도 상기 제1 영 역(21)에서 상기 제2 변형 구역의 수준보다 적어도 1㎛, 바람직하게는 2㎛, 특히, 5㎛, 특히 10㎛ 더 낮게 놓이도록 수행되는 것인, 기판의 재활용 방법.
  7. 제6항에 있어서,
    상기 제3 영역(33)은 상기 제2 영역(25)으로 적어도 100㎛, 특히 적어도 150㎛까지 연장되는 것인, 기판의 재활용 방법.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제거는 제거 후, 상기 제1 영역(21) 및 제3 영역(33)의 표면의 수준이 동일한 수준이 되도록 하는 것인, 기판의 재활용 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 따른 방법이 적어도 1회 반복되고, 각 재활용 조업 이후에 제2 변형 구역(37)이 상기 기판의 제2 영역(25)으로 더 연장되는 것인 기판의 재활용 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제거는 그라인딩 및/또는 건식 또는 습식 식각 및/또는 연마, 특히 가장자리 연마인 것으로 수행되는 것인, 기판의 재활용 방법.
  11. 제10항에 있어서,
    상기 식각은 마스크(63) 및/또는 보호 유체(71)를 상기 제2 영역의 상기 표면위로 또는 표면상으로 제공하고, 바람직하게는 상기 중심에서 상기 제2 영역(25)의 가장자리로 방사상으로 흐르도록 하는 것인, 기판의 재활용 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 식각 용액(61)은 상기 스텝-유사 잔여물(19)을 가진 쪽의 반대쪽(67)에 제공되어, 특히 모세관에 의해, 제1 영역(21)으로 유도되는 것인, 기판의 재활용 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 기판은 Si, SiGe, Ge, GaAs, 스트레인드 실리콘 또는 Ⅲ-V 유형 반도체, 웨이퍼인 것인, 기판의 재활용 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 기판은 Si 웨이퍼, 버퍼층, 특히 경사진 SiGe 버퍼층, 및 SiGe 층을 포함하는, 기판의 재활용 방법.
  15. 제14항에 있어서,
    적어도 돌출된 스텝-유사 잔여물(19)에 스트레인드 Si 층을 더 포함하는, 기판의 재활용 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 영역(21)의 물질 제거 단계 이후에, 바람직하게는 연마의 방법에 의해서 상기 전체 표면을 처리하는 단계를 더 포함하는, 기판의 재활용 방법.
  17. a) 도너 기판(1)으로서 제1항 내지 제16항 중 어느 한 항에 따른 재활용된 기판을 사용하는 단계;
    b) 상기 도너 기판(1) 내부에 소정의 스플리팅 부분(7)을 형성하는 단계;
    c) 특히 접착에 의해서, 상기 도너 기판(1)을 핸들 기판(3)에 접합하는 단 계; 및
    d) 층(11)이 상기 도너 기판(1)에서 상기 핸들 기판(3)으로 이전되어 적층 웨이퍼(13)을 형성하도록 상기 소정의 스플리팅 부분(7)에서 상기 도너 기판(1)을 떼어내는 단계;
    를 포함하는 적층 웨이퍼를 제작하는 방법.
  18. 제17항에 있어서,
    각 실행 동안 층이 이전되고 그리고 제6항 내지 제13항 중 어느 한 항에 따라 재활용된 동일한 기판을 사용하는 매회에, 상기 단계 a) 내지 d)는 적어도 한 회 이상 반복되는, 적층 웨이퍼를 제작하는 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 적층 웨이퍼(13)는 절연체 웨이퍼상 스트레인드 실리콘(strained silicon on insulator wafer) 또는 절연체 웨이퍼상 SixGe1 -x이고, 여기에서 상기 도너 기판(1)은 스트레인드 실리콘층 및/또는 x는 0% 내지 100%인 SixGe1 -x층을 포함하는 것인, 적층 웨이퍼를 제작하는 방법.
  20. 특히 기판의 가장자리를 따라, 제1 영역(21)이 상기 기판의 제2 영역(25), 특히 적어도 상기 기판의 제1 영역(21)과 제2 영역(25) 사이의 교차부분보다 낮은 것을 특징으로 하는 제1 영역(21) 및 제2 영역(25)을 가지는 재활용 도너 기판.
  21. 제20항에 있어서,
    상기 제1 영역(21)의 상기 표면(31)은 상기 제2 영역(25)의 상기 표면(23) 보다 적어도 2㎛, 특히 5㎛, 더욱 특히 10㎛ 낮은 것인, 재활용 도너 기판.
  22. 제20항 또는 제21항에 있어서,
    상기 기판의 가장자리를 따라 연장된 제1 영역(21)이 상기 기판의 표면을 넘어 적어도 300㎛, 특히 적어도 500㎛, 더욱 특히 적어도 1000㎛, 가장 특히 적어도 1500㎛가 연장된 것인, 재활용 도너 기판.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 기판(1)은 Si, SiGe, Ge, GaAs, 스트레인드 실리콘 또는 Ⅲ-V 유형 반도체 웨이퍼인 것인, 재활용 도너 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105098A (ko) * 2019-02-28 2020-09-07 김용석 플렉시블 전자 소자의 제조방법 및 그로부터 제조된 플렉시블 전자 소자

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871109B2 (en) 2009-04-28 2014-10-28 Gtat Corporation Method for preparing a donor surface for reuse
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
US20140268273A1 (en) * 2013-03-15 2014-09-18 Pixtronix, Inc. Integrated elevated aperture layer and display apparatus
US8946054B2 (en) 2013-04-19 2015-02-03 International Business Machines Corporation Crack control for substrate separation
US10535685B2 (en) 2013-12-02 2020-01-14 The Regents Of The University Of Michigan Fabrication of thin-film electronic devices with non-destructive wafer reuse
CN104119815B (zh) * 2014-08-04 2015-08-19 博洛尼家居用品(北京)股份有限公司 一种双面胶带
FR3048548B1 (fr) * 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
FR3074608B1 (fr) * 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat
KR102523640B1 (ko) 2022-01-28 2023-04-19 주식회사 이노와이어리스 이동통신 단말 시험용 실드 박스

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
US6664169B1 (en) * 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
JP3472197B2 (ja) * 1999-06-08 2003-12-02 キヤノン株式会社 半導体基材及び太陽電池の製造方法
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
FR2892228B1 (fr) 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
FR2852445B1 (fr) 2003-03-14 2005-05-20 Soitec Silicon On Insulator Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
EP1777735A3 (fr) * 2005-10-18 2009-08-19 S.O.I.Tec Silicon on Insulator Technologies Procédé de recyclage d'une plaquette donneuse épitaxiée
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105098A (ko) * 2019-02-28 2020-09-07 김용석 플렉시블 전자 소자의 제조방법 및 그로부터 제조된 플렉시블 전자 소자

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