CN101689530B - 再生基片的方法、层积晶片制造法和适宜的再生供体基片 - Google Patents
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Abstract
本发明涉及用于再生基片的方法,在所述基片表面的第一区域,特别是沿着所述基片的边缘,具有阶状残留物,所述阶状残留物突出于所述基片的剩余的第二区域的表面,其中,主要在对应于所述基片的所述剩余的第二区域的表面的平面内和/或在朝着所述基片的边缘斜切的平面内,所述第一区域包括修饰区,特别是离子植入区。为防止污染物在随后的层积晶片制造过程中的负面影响,再生方法包括材料去除步骤,执行该步骤以使第一区域中的基片的表面低于材料去除前的修饰区的高度。本发明还涉及使用再生基片的层积晶片制造法和其中第一区域的表面低于第二区域的表面的再生基片。
Description
技术领域
本发明涉及基片的再生方法,在所述基片表面的第一区域,特别是沿着所述基片的边缘,具有阶状残留物,该阶状残留物突出于所述基片的剩余的第二区域的表面。本发明也涉及层积晶片制造法,在该方法中层由再生基片转移到另一基片上。本发明还涉及再生的供体基片。
背景技术
基片的再生,特别是用于半导体技术的半导体基片的再生在下述制造方法中扮演着重要的角色,在该方法中层(尤其是薄层)由通常称为供体基片的一个基片转移到一般称为操作基片的另一个基片上以形成转移层-操作层复合物。供体基片剩余部分的再生使得能够重复利用供体基片的材料。这样做可以保持较低的新材料成本。
晶片再生是所谓的Smart-CutTM方法的优势,该方法可用作绝缘体上硅(SOI)型晶片的制造方法。图1a~1f示意性地图示了这种用于SOI晶片的过程,不过,硅之外的其他材料,如硅锗(SiGe)也可以通过该方法转移到操作基片上。
该情况中的供体基片是硅晶片1,其上将转移有来自供体基片1的层的操作基片是第二硅晶片3。为在最终的SOI结构中提供绝缘层,对供体基片1进行氧化处理从而至少在稍后将发生附着的供体基片1的主要表面上形成绝缘层5(图1b)。图1c图示了在供体基片1内形成预定分离区7的步骤,在Smart-CutTM方法中该步骤通过下述工序实现:将原子物种9植入供体基片1中,从而形成基本上平行于具有其绝缘层5的供体基片1的主要表面的预定分离区7。
供体基片1连同其绝缘层5和预定分离区7随后特别是通过粘结而附着于第二硅晶片3(图1d),然后通过进行热处理(或机械/化学处理或其组合)来拆分,由此将层11由供体基片1连同其绝缘层5一同转移到操作基片3上(图1e)。拆分步骤的结果随后图示于图1f中。左侧图示了具有其转移层11、其绝缘层5和供体硅基片3的SOI基片13,右侧图示了供体基片1的剩余物15。
供体基片的剩余物15沿其边缘通常存在阶状残留物,形成领状或冠状结构17,这是粘结过程中晶片1和3的边缘缺乏附着的结果。这归因于晶片的边缘卷塌(roll off),由此两个晶片彼此不接触。因而在拆分过程中,与操作基片3附着的供体基片1的部分表面被转移,而边缘部分17与供体基片1的剩余物15一同残留。
在后续的制造运行中重新利用供体基片1的剩余物15之前,必须去除阶状残留物17以使基片平面化。为此,JP 11297583A提议抛光剩余物以除去外周的阶状物并随后对整个表面进行精抛。US 7,022,586B2提议通过各种方法除去阶状物,例如施用激光束、水、空气或其他流体的射流,通过施用冲击波或通过用离子轰击阶状残留物。除去残留物之后,抛光整个表面。此外,US 2006/0115986A1公开了通过使残留物接触蚀刻剂,同时用旋涂玻璃法遮盖其圆形槽本身,从而对残留物进行选择性去除。作为选择,提出了研磨法,在该方法中更多的压力施加于存在残留物的周边部分而非晶片的中心。最后,US 6,596,610B1公开了这样的方法:对晶片的残留物进行蚀刻或热处理,以使在基片的斜切边缘的情况中,在随后的制造运行中重新利用晶片之前所有高于离子植入区的残留物区域均被除去。
然而,已观察到每当在Smart-CutTM方法中重新利用再生的供体基片时,供体基片的表面在化学处理或热处理步骤之后均被污染。
发明内容
因此本发明的目的是提供用于再生基片的方法,其可降低在随后的层转移工序中表面污染的风险。
该目的由权利要求1所述的方法实现。与材料的去除停止于修饰区的高度的所有现有技术的方法不同,本发明的方法不终止于修饰区,而是除去了阶状残留物区域中的更多的材料。这具有的有利之处在于,通过余留植入区附近的、显示出由于随后的热处理或化学处理过程中的不受控拆分而污染再生供体基片表面的缺陷的污染区,从而极大地减少了再生供体基片的污染。
在本文中,“至少部分”是指在基片的边缘,在部分斜切区域中,修饰区能够最终保留。
优选的是,可以如此进行去除以使去除后的基片的第一区域的表面比去除前的修饰区的高度低至少1μm,优选为至少2μm,特别是5μm,更特别是10μm。看起来在第一区域中除去具有该厚度的材料量时绝大多数的污染区已由基片的剩余物中除去。
有利的是,去除可仅仅在第一区域中进行。通过使所述方法局限于具有阶状残留物的基片的区域,保留了更为贵重的供体基片的材料,这是因为不存在如现有技术中施用的附加的抛光步骤,该步骤磨去了整个前表面的数μm以除去阶状残留物并获得平坦均匀的表面。
根据优选的实施方式,倘若基片已经经历过至少第一循环运行并且其中该基片的第一区域包括第二修饰区,特别是第二离子植入区,则用于再生基片的方法可包括附加的材料去除步骤。在该实施方式中,进行附加的材料去除步骤以使来自基片的第一区域的材料被去除,从而在去除后第一区域中的基片的表面再次低于第二修饰区的高度。由此能够再次防止或至少减少来自植入区附近的污染区的污染,因而能够进一步降低随后的处理步骤中的不需要的拆分的风险。
优选的是,可以进行去除以使基片的第一区域的表面比去除前的第二修饰区的高度低至少1μm,优选为至少2μm,特别是5μm,更特别是至少10μm。如上,看起来在第一区域中除去具有相应厚度的材料量时,绝大多数的污染区已由基片的剩余物中除去。
对于上述的实施方式,第二修饰区可横向延伸至基片的第一区域之外并进入基片的第二区域中,由此形成基片的第三区域,其中,有利的是,可以进行去除以使基片的第三区域的表面比去除前的至少第一区域中的第二修饰区的高度低至少1μm,优选为至少2μm,特别是5μm。有利的是,第三区域可延伸进入第二区域至少100μm,特别是至少150μm。
不仅在基片的厚度方向而且还在其横向上去除材料是考虑到这样一个事实,即一旦基片已被再生,则供体基片和操作基片间缺乏附着的问题不仅会在边缘处发生,还会在临近所述基片的第一和第二区域之间的交叉处的区域中发生,这是因为再生的供体基片上存在阶状物。
因此,第三区域中存在新的阶状残留物,为防止随后的制造运行中的不受控拆分,有利的是再次根据本发明将其去除。关于不受控拆分的风险降低和由此降低的表面污染的风险平衡了在随后的制造运行中与操作基片发生附着的再生供体基片的表面积的减少。
有利的是,可以进行去除以使在去除后,第一区域和第三区域的表面处于相同的高度。因此,对第一区域和第三区域的去除可在一个处理步骤中实现。
根据优选的实施方式,所述方法可重复至少一次,其中,在各次再生运行之后,修饰区更多地横向延伸入基片的第二区域中。随着连续运行的进行,材料未被转移的供体基片的区域得以增长,供体基片与操作基片间的附着缺乏越来越向基片的中心移动。通过扩大连续运行时去除材料的区域,确保了通常由离子植入修饰的整个修饰区被移除,从而确保在随后的制造处理步骤中不受控拆分的风险保持在较低水平。
有利的是,去除可通过研磨进行。该方法可仅从基片的一部分选择性去除材料,因此适宜执行本发明的方法。然而,也可以使用如干法蚀刻、湿法蚀刻或抛光等其他方法。
根据变化形式,蚀刻可包括在第二区域的表面的上方或该表面上提供掩模和/或保护性流体,所述保护性流体优选从第二区域的中心放射状地流向其边缘。因此,在进行第一区域的蚀刻的同时可实现第二区域的表面的有效保护。
有利的是,蚀刻溶液可提供在具有阶状残留物一侧的相对侧,并特别是通过毛细管作用导引至第一区域21中。在背面提供蚀刻溶液有利于实际实现,并易于使蚀刻局限于基片的边缘区域。其与掩模和/或保护性流体组合是特别有效的。
优选的是,基片可以是硅(Si)、硅锗(SiGe)、锗(Ge)、应变硅或GaAs等III-V型半导体晶片。特别是,对于硅锗等昂贵基片,所述方法是有利的,因为减少了由将发生附着的区域去除的材料的量。因此,一个晶片可以再生更多次。这些材料能够以应变(张紧或压缩)状态或松弛状态使用。
基片可包括Si晶片、缓冲层,特别是渐变SiGe缓冲层以及SiGe层。优选的是,所述基片至少在突出的阶状残留物中还包括应变Si层。特别是,对于含有Ge的基片,重要的是除去修饰区,因为Ge原子可能会被捕获。
优选的是,所述方法在去除第一区域的材料的步骤之后,还可包括优选通过抛光处理整个表面的步骤。在该情况中,可以除去可能存在于表面的缺陷以备基片重新利用。不过,该附加步骤不必除去许多材料。通常,去除整个表面上100nm~300nm的材料已足够。
本发明还涉及如权利要求17所述的层积晶片制造方法。该方法的一个实例已参考图1a~1f在上文进行了描述。根据本发明,层积晶片制造方法利用如上所述再生的基片。由于该再生方法确保不仅从边缘除去修饰区本身,而且还除去修饰区之下的材料,因此相比于使用再生晶片的现有技术,降低了在随后的制造步骤中如上限定的污染区产生的尘粒的污染风险,由此降低了热处理或化学处理过程中不受控拆分的风险。
有利的是,将权利要求17的方法的步骤a)~d)重复至少一次,每一次使用同一个基片,在各次运行中层从所述基片转移并且该基片根据上述再生方法之一在各次运行后再生。通过应用该方法,不仅可以对一个基片进行更多次处理运行,而且同时就象先前所描述的,在各制造运行中不受控拆分的风险得以降低。
优选的是,层积晶片可以是绝缘体上应变硅晶片或绝缘体上SiGe晶片,其中供体基片包括应变硅层和/或硅锗层。高品质的硅锗基片较昂贵,因此重要的是实现这样的制造过程:在该过程中,通过在同时降低因预先植入的离子所致的风险,可以使供体基片重新利用的次数最大化。
本发明还涉及如权利要求20所述的再生的供体基片,对于已经用于如本申请的导言部分所述的制造过程的供体基片,提供阶状表面表明其中预先植入有离子的所有部分均以能够使层积晶片的制造具有降低的不受控拆分风险的方式被除去。
优选的是,第一区域的表面可比第二区域的表面低至少2μm,特别是至少5μm,更特别是10μm。通常,如上文关于本发明的方法所限定的修饰区与基片的第二区域的表面位于相同的高度,从而通过在第一区域中至少除去厚度为2μm的量可以确保除去该区域中绝大多数可能存在的污染物。
有利的是,第一区域可沿着所述基片的边缘延伸,并在表面的横向上延伸超过至少300μm、特别是至少500μm、更特别是至少1000μm,并且甚至更特别是至少1500μm。这确保了重新利用供体基片之前,其中实现了离子植入的整个区域被除去。因此,可防止随后的进行热处理或化学处理的制造过程中的不受控拆分的风险。
优选的是,供体基片可以是硅(Si)、应变硅、硅锗(SiGe)、锗(Ge)、或砷化镓(GaAs)等III-V型半导体晶片。特别是,这些基片用于层转移方法,如前述的Smart-CutTM方法,因此重要的是确保降低不受控拆分的风险。这些材料能够以应变(张紧或压缩)状态或松弛状态使用。
附图说明
在下面的说明中,将参考附图对本发明的实施方式及其有利效果进行描述,附图中:
图1a~1f描述了制造层积基片的传统的层转移方法,此处是Smart-CutTM型方法,
图2a~2d描述了本发明的方法的第一实施方式,
图3a和3b描述了根据本发明的第二实施方式,
图4a和4b描述了本发明的第三实施方式,和
图5a和5b描述了本发明的湿法蚀刻工序。
具体实施方式
在下面,并在整个申请中,总是认为根据本发明处理的基片的表面是所述基片的上侧。在该构造中,表面高于另一表面是指该区域中的基片的厚度大于另一区域中的厚度。
图2a和2b描述了用于再生基片的本发明的方法的第一实施方式。图2a描述了再生之前的基片17’,而图2b描述了再生之后的同一基片17”。若特征相互对应,则再次使用已经用于图1a~1f的附图标记。
基片17’、17”相当于供体基片1的剩余物17,正如关于图1f所揭示的,相应的描述以引用的方式由此引入。因此,在该实施方式中,基片17’是具有朝着基片17’的边缘的阶状残留物19的硅晶片。将存在阶状残留物19的区域定义为第一区域21。将阶状残留物19之间的凹陷处的表面23定义为第二区域25。凹陷是结合图1a~1f描述的层转移的结果。
图2a显示了基片17’的侧切图。因此,阶状残留物19出现在左手侧和右手侧。从基片17’上方的顶部观看时,将发现阶状残留物19沿着基片17的边缘存在,因此表现出领状或冠状结构。
基片17的第一区域21还包括修饰区27,该修饰区主要在对应于基片17’的第二区域25的表面23的平面并通常朝着基片的边缘稍微向下斜切的平面内,这是由于基片的边缘卷塌所致。
以虚线表示的修饰区27是基片17的第一区域21中在层转移过程(Smart-CutTM过程)中离子(尤其是氢离子和/或稀有气体离子)被植入的区域。因此,修饰区本质上相当于上述的预定分离区7。实际上,阶状残留物19也朝向边缘稍微斜切,正如上面已经解释的,这正是在该区域中不发生操作基片3和供体基片1的附着的原因,因此在离子植入过程中(图1c),修饰区27也变得朝向边缘稍微斜切。
该情况描述于图2b中晶片边缘的放大图中。边缘卷塌可具有通常数百μm的高度,甚至可以为晶片厚度的一半那么大。
阶状残留物19实际包括两层,即硅层19a和二氧化硅层19b,相当于前述关于图1a和1f描述的转移层11和绝缘层5。因此,阶状残留物19在第一区域21和第二区域25之间的交叉处的高度通常相当于已经由基片17转移到操作基片3上的转移层11和绝缘层5的厚度。
阶状残留物的厚度通常为约200nm,不过,取决于层积晶片的制造方法和所需的最终结构,该厚度可以变化,但通常保持在50nm~1800nm的范围内。在表面的横向上,第一区域21具有的宽度w为至少300μm,特别是至少500μm,更特别是至少1000μm,甚至更特别是至少1500μm。
由于存在阶状残留物19,因此基片17’不能直接再次用于如前关于图1a~1f所述的层积晶片制造过程。根据本发明,实现再生过程时,执行材料去除处理步骤以除去阶状残留物19。所述材料去除是研磨工序,其具有的有利之处在于研磨有效、快速,与待研磨的材料无关,而且不需要任何对供体正面的保护,不过也可以应用诸如湿法蚀刻和干法蚀刻等其他材料去除工序。蚀刻工序的优点在于易于除去供体的极外侧边缘上的植入区的残留物。此外,干法蚀刻也非常精确。
应用湿法蚀刻除去阶状残留物19的情况中,根据本发明的变化形式应用下列有利的湿法蚀刻过程。该工序描述于图5a。为限制蚀刻剂溶液61仅仅攻击基片17’的边缘区域——关于基片17’的性质和特征的详细描述,以引用的方式由此引入图2a的描述——使掩模63接近基片17’的前侧65,以使蚀刻剂溶液61主要攻击基片17’的边缘区域21。
在该实施方式中,蚀刻剂溶液61经由背侧67施用。利用基片17’的边缘与掩模63的横向延伸69之间的毛细管效果,蚀刻溶液61到达区域21,完成限制于该区域的材料去除。
构造掩模63以使在靠近区域25和21之间的过渡区处,特别是在朝向区域25和21之间的过渡区的至多1μm~2μm内,掩模63可接触第二区域的表面23。因此,可以有效地防止蚀刻溶液对第二区域25的表面23的攻击。
作为使用掩模63的替代方式或除了使用掩模63外,提供保护性流体71,其在表面23上扩展以保护其免受蚀刻溶液61攻击。流体71通常提供于基片17’的中心区域并朝向其边缘流动。该流体可经由接近区域25和21之间的过渡区的孔73(虚线)由表面23排出。因此,在表面侧65上,两种流体61和71的流动方向相反,进一步保护区域25免受蚀刻溶液61的攻击。
通过控制各种可能的处理参数可以获得关于蚀刻深度的最佳结果。特别是,选择流体71是重要的。流体71可以是液体,如蒸馏水(DIW),或气体,如氮气、氩气,异丙醇(IPA),或任何前述物质的混合物。流体61和71的流动经选择在约100sccm~5000sccm的范围内。此外基片17’的旋转速度也发挥作用,并选择为100rpm~3000rpm。最后,处理时间本身也具有重要作用,可用于控制所述工序。
图5b描述了图5a中所示的湿法蚀刻工序的结果。虚线表示蚀刻前的情况(如图5a中所示),而实线表示由此蚀刻后的基片17”。相当于区域21或比区域21稍大(如图示),特别是大1μm~2μm的区域21’中的材料已被除去。横向延伸“e”取决于掩模63与表面23的接触位置,也取决于所用的流体。尽管在气态流体的情况中,区域21’的横向延伸e主要由掩模所确定,但该横向延伸可通过使用液体流体而改变。由于蚀刻剂溶液61的稀释效应,横向延伸“e”比在气态流体的情况中短。此外,通常为5~15分钟的处理时间可用于控制去除材料的高度“h”。
该材料去除步骤的结果描述于图2c中。与现有技术不同,所述材料去除不停止于修饰区27的高度,而是继续进行以除去更多的材料,从而在去除后,第一区域21中的基片17”的表面31低于材料去除前的基片17’中的修饰区27的高度。因此,基片17”仍然具有阶状表面结构,不过现在的情况与之前相反,第二区域25的表面23位于第一区域21的表面31的上方。
根据本发明,进行去除以使基片17”的第一区域21的表面31比去除前的修饰区27的高度低至少1μm,优选为至少2μm,特别是10μm。
由图2c可以看出,材料去除仅仅在第一区域21中进行,由此产生的优点是不会减少第二区域25中的基片17”的厚度,因而可以使供体基片17”重新利用的次数最优化。
最后,特别是若材料去除(如研磨)后,修饰区27的一部分因边缘卷塌所致而残留在供体基片17”的边缘(参见图2d),或如果经研磨表面存在过多缺陷,则还可以进行诸如蚀刻(干法或湿法)和/或边缘抛光和/或热处理等其他的处理步骤。
根据第一实施方式的方法的有利之处在于,随后在关于图1a~1f描述的层积晶片制造方法中使用基片时,可以降低热处理或化学处理过程中的不受控拆分的风险。这是因为下述事实:相比于现有技术,通过从第一区域除去更多的材料,可降低来自第一区域中的污染区的污染的风险,所述污染区归结于修饰区附近的具有缺陷、并且可能在随后的热处理和/或化学处理过程中污染供体基片的区域。
图3a和3b描述了用于再生基片的本发明的方法的第二实施方式。图3a描述了基片17’”,其通过在关于图1a~1f所述的层积晶片制造方法中使用图2b中图示的基片17”作为供体基片1而获得。若特征相互对应,则再次使用已经用于图1a~1f的附图标记。
基片17’”包括第一区域21,第一区域21具有其低位表面31。在第一区域21中,基片17’”的厚度d基本上相当于图2b中所示的基片17”的第一区域21的厚度d,这是因为由于存在低位表面31因而在第一区域21中没有发生材料转移。实际上,未与操作基片3发生附着(在图1d中描述的步骤中)。在直接相邻于第一区域21的地方,基片17”’包括相当于基材17”的边缘区域的具有第二阶状残留物35的第三区域33,除了第一区域21之外,在图1d描述的处理步骤中第三区域33也不能与操作基片3附着。该附着的缺乏通常归因于边缘卷塌,这是先前的表面处理步骤的结果。
在第三区域33的旁边,朝着基片17’”的中心布置有层(参见图1f中的层11)由其转移的区域,该区域相当于比图2a和2b中描述的第二区域25延伸得少的修饰的第二区域25’。
第一和第三区域21、33中存在的虚线描述了主要相当于具有植入离子的区域的第二修饰区37,这些离子在图1b中描述的层积晶片制造方法的预定分离区形成步骤中预先植入。因为在第一和第三区域21和33中未发生与操作基片3的附着,因此不发生拆分,从而修饰区37保留在基片17’”中,正如图2a中描述的修饰区27保留在基片17’中。
通常,第二阶状残留物35具有的宽度w2为至少100μm,特别是约150μm,具有的高度相当于转移层11和绝缘层5的厚度,因此为约200nm。因此,阶状残留物35也包括两层,即硅层35a和绝缘层(此处是二氧化硅)35b,正如关于第一实施方式的图2a中所描述。
图3b此时描述了第二补充性材料去除处理步骤的结果,与第一处理步骤类似,在该过程中材料从第一和第三区域21、33中除去,以使在去除后第一和第三区域21、33的表面39和41分别低于材料去除前的第二修饰区37的高度。
在该实施方式中,表面39和41处于同一高度,不过它们也可以处于不同的高度,只要它们的高度低于第二修饰区37的高度即可,因此,正如在第一实施方式中一样,从第一和第三区域39、41中除去了足够的材料,从而降低了不受控拆分的风险,这是因为基本上除去了在随后的层积晶片制造运行中与第二修饰区37中的植入区附近的区域中的缺陷相关的污染区。
通常,进行材料去除以使基片17””的第一和/或第三区域的表面比材料去除前的第二修饰区37的高度低至少1μm,优选为至少2μm,特别是5μm。
此外,在该实施方式中,材料去除局限于第一和第三区域,因此中心区25’不发生材料去除,从而使再利用的次数保持最优化。
在具有附加的材料去除的第二实施方式中,可以获得与第一实施方式相同的有利效果。优选的是可以组合第一和第二实施方式。
根据第一实施方式的变化形式,阶状残留物19不包括两层,即硅层19a和二氧化硅层19b,而是仅包括硅层19a。绝缘层5未设置在供体基片1上(参见图1b)而是设置在操作基片3上时可能发生该情况。此外,根据第二实施方式的变化形式,第二阶状残留物35不包括两层,即硅层35a和二氧化硅层35b,而再次仅包括硅层35a,例如,在绝缘层设置于操作基片上的情况中。
根据第一和第二实施方式的其他变化形式,再生方法中可以进行附加的处理步骤。这些附加的处理步骤可包括从基片表面除去缺陷的抛光步骤和/或附加的热处理。此处,优选抛光100nm~300nm,但不必如现有技术已知的工序中那样抛光数μm。
图2c、2d、3a和3b描述了基本上平行的表面23和31。不过,也可以进行材料去除工序以使表面23和31之间的角度与零角度不同,因而这两个表面相对于彼此斜切。表面31和23之间的角度例如可达到45°。在该情况中确保边缘处的修饰区被除去。
正如上面已经提及的第一和第二实施方式,根据本发明将再生基片17”和17””用于层积晶片制造方法,如关于图1a~1f所描述的。由此产生的有利之处在于在层积晶片的制造工序中,通过基本上除去植入区附近的污染区而降低了不受控拆分的风险。该风险降低平衡了由于材料去除导致的能够被转移的材料的损失,材料去除区随着供体基片的再生运行的连续进行而横向增长。事实上,对于每一次再生运行,从中除去材料的区域的宽度增长约150μm。
图4a和4b代表本发明的第三实施方式,描述了已经用于Smart-CutTM型层积晶片制造方法的供体基片41、41’,因此,正如图2a中描述的供体基片17’一样,表示基片41边缘处的第一区域45中的阶状残留物43。
与第一和第二实施方式不同,在该实施方式中不是硅晶片用作供体基片,而是用于获得应变SOI晶片的结构体用作供体基片。基片41包括硅晶圆片47,其上设置有渐变硅锗缓冲层49,其中锗的浓度随层的厚度增长以连续改变缓冲层19中的晶格常数。锗浓度为约20%的硅锗层51设置在缓冲层49上,在该硅锗层上又设置有应变硅层53。该硅层53是应变的,因为它生长在具有不同晶格常数的层上。
在该结构体中,TEOS层55用作绝缘层3,代替绝热层,如图1b中所描述。层转印后,基片41’具有图4b中描述的结构,相当于基片41未转移到操作基片上的部分的阶状残留物43包括来自TEOS绝缘层55的剩余部分、来自应变硅层53的部分和剩余的硅锗20%层51的一小部分。包括植入离子的修饰区57存在于对应于凹陷处59的高度。正如关于图2a和2b所描述的,随后将该基片再生,因此该基片也可获得本发明的方法的优点,即,可降低由于存在于修饰区57中的污染物所致的不受控拆分的风险。另外,本发明提供的有利之处在于,通过除去修饰区而除去了缺陷,否则在一层或更多层包含Ge的情况中其可能会捕获Ge原子。那么显然,一旦再生并再次用于包括离子植入步骤的应变SOI制造方法,就利用附加的材料去除步骤对得到的结构体进行进一步的再生处理,如图3a和3b中所描述。
作为应变SOI型基片的替代,本发明还可应用于这样的基片:该基片以硅锗20%层作为结束,并在该层上直接设置绝缘层5(参见图1b)。
正如在第一和第二实施方式中一样,在第三实施方式中,绝缘层55也可设置在操作基片3上而不是设置在应变硅层53本身之上。
此外,优选的是SiGe层51足够厚以使在拆分应变硅层53之后不需要使SiGe层再次生长至其初始厚度,而是在残留的SiGe层51上生长新的应变Si层以使供体基片能够重新利用就足矣。
Claims (33)
1.用于再生基片的方法,在所述基片表面的第一区域(21)具有阶状残留物(19),所述阶状残留物(19)突出于所述基片的剩余的第二区域(25)的表面(23),其中,主要在对应于所述基片的所述剩余的第二区域(25)的表面(23)的平面内,和/或在朝着所述基片的边缘斜切的平面内,所述第一区域(21)包括修饰区(27),
所述方法的特征在于,
通过研磨在所述第一区域(21)中进行材料去除,以使在去除后,所述第一区域(21)中的所述基片的表面(31)在与表面(23)的平面平行的平面内并且至少部分地低于材料去除前的所述修饰区(27)的高度。
2.如权利要求1所述的方法,其中,在所述第一区域(21)沿着所述基片的边缘具有阶状残留物(19)。
3.如权利要求1所述的方法,其中,所述修饰区(27)是离子植入区。
4.如权利要求1所述的方法,其中,进行所述去除,以使进行去除后的所述基片的所述第一区域的表面(31)比进行所述去除前的所述修饰区(27)的高度低至少1μm。
5.如权利要求1所述的方法,其中,进行所述去除,以使进行去除后的所述基片的所述第一区域的表面(31)比进行所述去除前的所述修饰区(27)的高度低至少2μm。
6.如权利要求1所述的方法,其中,进行所述去除,以使进行去除后的所述基片的所述第一区域的表面(31)比进行所述去除前的所述修饰区(27)的高度低至少5μm。
7.如权利要求1所述的方法,其中,进行所述去除,以使进行去除后的所述基片的所述第一区域的表面(31)比进行所述去除前的所述修饰区(27)的高度低至少10μm。
8.如权利要求1~7中任一项所述的方法,其中,所述去除仅在所述第一区域(21)中进行。
9.用于再生基片的方法,所述基片已经预先经权利要求1~8中任一项所述的方法处理,其中,所述基片的第一区域(21)包括第二修饰区(37),所述方法包括以下步骤:再次从所述基片的所述第一区域(21)去除材料,其中,进行所述去除,以使在去除后,所述第一区域(21)中的所述基片的表面(39)低于进行材料去除前的所述第二修饰区(37)的高度。
10.如权利要求9所述的方法,其中,所述第二修饰区(37)是第二离子植入区。
11.如权利要求9所述的方法,其中,进行所述去除,以使所述基片的所述第一区域(21)的表面(39)比进行材料去除前的所述第二修饰区(37)的高度低至少1μm。
12.如权利要求9所述的方法,其中,进行所述去除,以使所述基片的所述第一区域(21)的表面(39)比进行材料去除前的所述第二修饰区(37)的高度低至少2μm。
13.如权利要求9所述的方法,其中,进行所述去除,以使所述基片的所述第一区域(21)的表面(39)比进行材料去除前的所述第二修饰区(37)的高度低至少5μm。
14.如权利要求9所述的方法,其中,所述第二修饰区(37)横向延伸至所述基片的第一区域(21)之外并进入所述基片的第二区域(25)中,由此形成所述基片的第三区域(33),并且其中,进行所述去除,以使所述基片的所述第三区域的表面比所述去除前的至少在所述第一区域(21)中的所述第二修饰区的高度低至少1μm。
15.如权利要求9所述的方法,其中,所述第二修饰区(37)横向延伸至所述基片的第一区域(21)之外并进入所述基片的第二区域(25)中,由此形成所述基片的第三区域(33),并且其中,进行所述去除,以使所述基片的所述第三区域的表面比所述去除前的至少在所述第一区域(21)中的所述第二修饰区的高度低至少2μm。
16.如权利要求9所述的方法,其中,所述第二修饰区(37)横向延伸至所述基片的第一区域(21)之外并进入所述基片的第二区域(25)中,由此形成所述基片的第三区域(33),并且其中,进行所述去除,以使所述基片的所述第三区域的表面比所述去除前的至少在所述第一区域(21)中的所述第二修饰区的高度低至少5μm。
17.如权利要求9所述的方法,其中,所述第二修饰区(37)横向延伸至所述基片的第一区域(21)之外并进入所述基片的第二区域(25)中,由此形成所述基片的第三区域(33),并且其中,进行所述去除,以使所述基片的所述第三区域的表面比所述去除前的至少在所述第一区域(21)中的所述第二修饰区的高度低至少10μm。
18.如权利要求14~17中任一项所述的方法,其中,所述第三区域(33)延伸至所述第二区域(25)中至少100μm。
19.如权利要求14~17中任一项所述的方法,其中,所述第三区域(33)延伸至所述第二区域(25)中至少150μm。
20.如权利要求14~17中任一项所述的方法,其中,进行所述去除,以使在所述去除后,所述第一区域(21)和第三区域(33)的表面处于相同的高度。
21.用于再生基片的方法,其中,将权利要求9~17中任一项所述的方法重复至少一次,并且其中,在各次再生操作之后,所述第二修饰区(37)横向延伸以更多地进入所述基片的第二区域(25)中。
22.如权利要求1、9、21中任一项所述的方法,其中,所述基片是Si、SiGe、Ge或III-V型半导体晶片。
23.如权利要求1、9、21中任一项所述的方法,其中,所述基片是GaAs或应变硅。
24.如权利要求1、9、21中任一项所述的方法,其中,所述基片包括Si晶片、缓冲层,以及SiGe层。
25.如权利要求24所述的方法,其中,所述缓冲层是渐变SiGe缓冲层。
26.如权利要求24所述的方法,所述基片至少在突出的所述阶状残留物(19)中还包括应变Si层。
27.如权利要求1、9、21中任一项所述的方法,所述方法在所述第一区域(21)的所述材料去除步骤之后,还包括优选通过抛光来处理整个表面的步骤。
28.层积晶片的制造方法,所述方法包括下列步骤:
a)使用权利要求1~27中任一项所再生的基片作为供体基片(1),
b)在所述供体基片(1)内形成预定分离区(7),
c)通过粘结使所述供体基片(1)附着至操作基片(3),和
d)在所述预定分离区(7)对所述供体基片(1)进行拆分,从而将层(11)由所述供体基片(1)转移至所述操作基片(3)上以形成层积晶片(13)。
29.如权利要求28所述的方法,其中,将步骤a)至d)重复至少一次,每一次使用同一个基片,在各次操作过程中层已从所述基片转移,并根据权利要求14~17、21中任一项对所述基片进行了再生。
30.如权利要求28或29所述的方法,其中,所述层积晶片(13)是绝缘体上应变硅晶片,其中所述供体基片(1)包括应变硅层。
31.如权利要求28或29所述的方法,其中,所述层积晶片(13)是绝缘体上应变硅晶片,其中所述供体基片(1)包括SixGe1-x层,x为0%~100%。
32.如权利要求28或29所述的方法,其中,所述层积晶片(13)是绝缘体上SixGe1-x晶片,其中所述供体基片(1)包括应变硅层,x为0%~100%。
33.如权利要求28或29所述的方法,其中,所述层积晶片(13)是绝缘体上SixGe1-x晶片,其中所述供体基片(1)包括SixGe1-x层,x为0%~100%。
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8871109B2 (en) | 2009-04-28 | 2014-10-28 | Gtat Corporation | Method for preparing a donor surface for reuse |
FR2999801B1 (fr) * | 2012-12-14 | 2014-12-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure |
US20140268273A1 (en) * | 2013-03-15 | 2014-09-18 | Pixtronix, Inc. | Integrated elevated aperture layer and display apparatus |
US8946054B2 (en) | 2013-04-19 | 2015-02-03 | International Business Machines Corporation | Crack control for substrate separation |
US10535685B2 (en) | 2013-12-02 | 2020-01-14 | The Regents Of The University Of Michigan | Fabrication of thin-film electronic devices with non-destructive wafer reuse |
CN104119815B (zh) * | 2014-08-04 | 2015-08-19 | 博洛尼家居用品(北京)股份有限公司 | 一种双面胶带 |
FR3048548B1 (fr) * | 2016-03-02 | 2018-03-02 | Soitec | Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
FR3063176A1 (fr) * | 2017-02-17 | 2018-08-24 | Soitec | Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique |
FR3074608B1 (fr) * | 2017-12-05 | 2019-12-06 | Soitec | Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat |
KR102287395B1 (ko) * | 2019-02-28 | 2021-08-06 | 김용석 | 플렉시블 전자 소자의 제조방법 및 그로부터 제조된 플렉시블 전자 소자 |
KR102523640B1 (ko) | 2022-01-28 | 2023-04-19 | 주식회사 이노와이어리스 | 이동통신 단말 시험용 실드 박스 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6596610B1 (en) * | 1999-11-29 | 2003-07-22 | Shin-Etsu Handotai Co. Ltd. | Method for reclaiming delaminated wafer and reclaimed delaminated wafer |
CN1959952A (zh) * | 2005-10-18 | 2007-05-09 | S.O.I.Tec绝缘体上硅技术公司 | 再循环外延施予晶片的方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
JP3932369B2 (ja) | 1998-04-09 | 2007-06-20 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
US6664169B1 (en) * | 1999-06-08 | 2003-12-16 | Canon Kabushiki Kaisha | Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus |
JP3472197B2 (ja) * | 1999-06-08 | 2003-12-02 | キヤノン株式会社 | 半導体基材及び太陽電池の製造方法 |
EP1158581B1 (en) * | 1999-10-14 | 2016-04-27 | Shin-Etsu Handotai Co., Ltd. | Method for producing soi wafer |
TWI233154B (en) | 2002-12-06 | 2005-05-21 | Soitec Silicon On Insulator | Method for recycling a substrate |
FR2852445B1 (fr) * | 2003-03-14 | 2005-05-20 | Soitec Silicon On Insulator | Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique |
US7402520B2 (en) | 2004-11-26 | 2008-07-22 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
FR2888400B1 (fr) * | 2005-07-08 | 2007-10-19 | Soitec Silicon On Insulator | Procede de prelevement de couche |
EP1777735A3 (fr) * | 2005-10-18 | 2009-08-19 | S.O.I.Tec Silicon on Insulator Technologies | Procédé de recyclage d'une plaquette donneuse épitaxiée |
JP4715470B2 (ja) * | 2005-11-28 | 2011-07-06 | 株式会社Sumco | 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ |
-
2007
- 2007-07-11 EP EP07290869A patent/EP2015354A1/en not_active Withdrawn
-
2008
- 2008-05-28 DE DE602008005817T patent/DE602008005817D1/de active Active
- 2008-05-28 EP EP08290490A patent/EP2037495B1/en active Active
- 2008-05-28 AT AT08290490T patent/ATE504083T1/de not_active IP Right Cessation
- 2008-06-24 US US12/663,254 patent/US8324075B2/en active Active
- 2008-06-24 KR KR1020097024059A patent/KR101487371B1/ko active IP Right Grant
- 2008-06-24 JP JP2010515370A patent/JP5099859B2/ja active Active
- 2008-06-24 CN CN2008800213829A patent/CN101689530B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6596610B1 (en) * | 1999-11-29 | 2003-07-22 | Shin-Etsu Handotai Co. Ltd. | Method for reclaiming delaminated wafer and reclaimed delaminated wafer |
CN1959952A (zh) * | 2005-10-18 | 2007-05-09 | S.O.I.Tec绝缘体上硅技术公司 | 再循环外延施予晶片的方法 |
Also Published As
Publication number | Publication date |
---|---|
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EP2037495B1 (en) | 2011-03-30 |
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