JP5099859B2 - 基板の再利用方法、積層化ウェーハの作製方法、及び適切な再利用を施したドナー基板 - Google Patents

基板の再利用方法、積層化ウェーハの作製方法、及び適切な再利用を施したドナー基板 Download PDF

Info

Publication number
JP5099859B2
JP5099859B2 JP2010515370A JP2010515370A JP5099859B2 JP 5099859 B2 JP5099859 B2 JP 5099859B2 JP 2010515370 A JP2010515370 A JP 2010515370A JP 2010515370 A JP2010515370 A JP 2010515370A JP 5099859 B2 JP5099859 B2 JP 5099859B2
Authority
JP
Japan
Prior art keywords
substrate
region
removal
wafer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010515370A
Other languages
English (en)
Other versions
JP2010532928A5 (ja
JP2010532928A (ja
Inventor
セシール オルネット,
ハリド ラドゥアンヌ,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Priority claimed from PCT/EP2008/005107 external-priority patent/WO2009007003A1/en
Publication of JP2010532928A publication Critical patent/JP2010532928A/ja
Publication of JP2010532928A5 publication Critical patent/JP2010532928A5/ja
Application granted granted Critical
Publication of JP5099859B2 publication Critical patent/JP5099859B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02032Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24488Differential nonuniformity at margin

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)

Description

本発明は、基板表面の第1の領域に、特に、基板の縁部に沿って、基板の残りの第2の領域に対して表面から突出する段差状の残留物がある基板の再利用方法に関する。また、本発明は、積層化されたウェーハの作製中に、再利用された基板から別の基板に層が転写される、積層化されたウェーハの作製方法に関する。更に、本発明は再利用されたドナー基板に関する。
基板の再利用、特に、半導体技術において使用される半導体基板の再利用は、作製プロセスにおいて重要な役割を担う。作製プロセス中に、層、特に、薄層は、典型的にドナー基板と呼ばれる基板から、通常、ハンドル基板と呼ばれる別の基板に転写される。ドナー基板の残りを再使用することで、ドナー基板の材料を再使用できる。このように材料を再使用することで、新しい材料のコストを低く抑えることができる。
ウェーハの再利用は、シリコン・オン・インシュレータ(SOI)タイプのウェーハの作製プロセスとして使用可能な、いわゆる、Smart−CutTMプロセスの1つの利点である。図1a〜図1fは、このようなSOIウェーハのプロセスを概略的に示すが、この方法により、シリコンゲルマニウム(SiGe)のようなシリコン以外の材料をハンドル基板に転写することもできる。
この場合、ドナー基板は、シリコンウェーハ1であり、ドナー基板1から層が転写されるハンドル基板は、第2のシリコンウェーハ3である。最終SOI構造に絶縁層を設けるために、ドナー基板1に酸化処理を施し、少なくとも、後に付着が行われるドナー基板1の主要表面上に絶縁層5を作成する(図1b)。図1cは、ドナー基板1内に所定の分割エリア7を作成するステップを示し、このステップを達成するために、Smart−CutTMプロセスにおいて、原子種9をドナー基板1に注入して、絶縁層5を有するドナー基板1の主要表面に本質的に平行である所定の分割エリア7を作成する。
次に、ドナー基板1は、絶縁層5及び所定の分割エリア7と共に、特に、接合によって、第2のシリコンウェーハ3に取り付けられる(図1d)。その後、熱処理(又は機械/化学処理又はそれらの組み合わせ)を実行することによって分離されて、絶縁層5と共にドナー基板1からハンドル基板3へ層11が転写される(図1e)。図1fに、分離ステップの結果が示されている。図の左手側は、転写層11、絶縁層5、及びドナーシリコン基板3を有するSOI基板13を示し、右手側は、ドナー基板1の残部15を示す。
ドナー基板の残部15は、典型的に、縁部に沿って段差状の残留物を与え、接合プロセス中にウェーハ1及び3の縁部で付着がなかった結果であるカラー(collar)又はコロナ(corona)状の構造17を形成する。これは、ウェーハの縁部の剥がれに起因し、これにより、2つのウェーハが互いに接触しない。このように、分離中、ハンドル基板3に付着されたドナー基板1の表面の一部が転写される一方で、縁部分17は、ドナー基板1の残り15とともに残る。
その後の連続作製においてドナー基板1の残部15を再使用する前に、段差状の残留物17を除去して、基板を平坦化する必要がある。このような平坦化を行うために、特開平11−297583号公報には、周辺の段差を除去するための残りの研磨と、その後の表面全体の仕上げ研磨とが提案されている。米国特許第7,022,586号明細書には、レーザビーム、水、空気、又は別の流体のジェット流の適用のようなさまざまな方法、ショック波の適用、又はイオンで段差状残留物に衝突を加えることによる段差の除去が提案されている。残留物を除去した後は、表面全体が研磨される。米国特許出願公開第2006/0115986号明細書には、スピンオンガラスによる円形の凹部(recess)のマスキング中、残留物をエッチャントにさらすことで残留物を選択的に除去することが開示されている。あるいは、ウェーハの中心に対してよりも、残留物が位置する円周部分に対して、より強い圧力をかける研削プロセスが提案されている。最後に、米国特許第6、596、610号明細書には、基板の縁部が面取りされている場合、イオン注入ゾーンの上方にある残留物のすべての領域が、そのあとの作製ランにおいてウェーハを再使用する前に除去されるように、ウェーハの残部をエッチング又は熱処理する方法が開示されている。
しかしながら、再使用されたドナー基板をSmart−CutTMプロセスで再使用すると、化学処理ステップ又は熱処理ステップの後、ドナー基板の表面が汚染されていることが観察された。
以上のことから、本発明の目的は、後続する層転写プロセス中に、表面が汚染される危険性を低減する基板の再利用方法を提供することである。
この目的は、請求項1に記載の方法によって達成される。改質ゾーンの高さで材料の除去が停止する先行技術の方法のすべてとは対照的に、本発明による方法は、改質ゾーンで停止せず、段差状の残留物の領域にある材料をより多く除去する。本発明の方法には、後続する熱処理又は化学処理中の制御されていない分離によって、再利用されたドナー基板の表面を汚染させ得る欠陥を示す注入ゾーン付近の汚染領域を残すことで、再利用されたドナー基板が汚染されてしまう事態が大幅に軽減されるという利点がある。
本明細書の文脈において、「少なくとも部分的」という表現は、基板の縁部において面取りされている領域の一部に、改質ゾーンが最終的に残りうることを意味する。
除去後、基板の第1の領域の表面が、除去前の改質ゾーンの高さより少なくとも1μm、好ましくは、少なくとも2μm、特に、5μm、更には、特に、10μmだけ低い位置になるように除去が行われうることが好ましい。第1の領域において、このような厚みをもつ材料ボリュームが除去されると、汚染領域のほとんどが基板の残りから除去されることになる。
あるいは、第1の領域でしか除去を行わないこともできる。この方法を段差状の残留物を有する基板の領域に制限することで、先行技術において適応されたような追加の段差研磨がないため、ドナー基板の更に貴重な材料が残る。先行技術の追加の段差研磨では、段差状の残留物を除去し、平坦で均等な表面を得るために、前面すべてを数μm分、研磨していた。
好ましい実施形態によれば、基板の再利用方法は、基板に少なくとも第1の再利用ラン(recycling run)をすでに施しており、基板の第1の領域が第2の改質ゾーン、特に、第2のイオン注入ゾーンを備える場合、追加の材料除去ステップを含みうる。この実施形態において、追加の材料除去ステップは、基板の第1の領域からの材料の除去が、除去後、第1の領域にある基板の表面は、再度、第2の改質ゾーンの高さよりも低くなるように除去されるように行われる。このようにして、再度、注入ゾーン付近の汚染領域からの汚染を防止又は少なくとも軽減することができるため、後続のプロセスステップにおける望ましくない分離の危険性を更に低減させることができる。
基板の第1の領域の表面が、除去前の第2の改質ゾーンの高さより少なくとも1μm、好ましくは、少なくとも2μm、特に、5μm、更には、特に、10μmだけ低くなっているように除去が行われうることが好ましい。上述したように、第1の領域において、対応する厚みをもつ材料ボリュームが除去されると、汚染領域のほとんどが基板の残りから除去されることになる。
上述した実施形態に関して、第2の改質ゾーンは、基板の第1の領域を越えて基板の第2の領域中まで横方向に延伸することで、基板の第3の領域を形成することができ、基板の第3の領域の表面が、除去前の少なくとも第1の領域の第2の改質ゾーンの高さより少なくとも1μm、好ましくは、少なくとも2μm、特に、5μmだけ低くなっているように除去が行われうることが有益である。第3の領域は、少なくとも100μm、特に、少なくとも150μmだけ第2の領域中へ延伸しうることが有益である。
材料を基板の厚み方向に除去するだけでなく、横方向にも除去することで、基板がすでに再利用されていると、ドナー基板とハンドル基板との間が付着しないという問題が縁部で生じるだけでなく、再利用されたドナー基板に段差が存在するため、基板の第1及び第2の領域が交差する付近での領域にも生じるといことに着目されたい。
従って、後続する作製ランにおいて制御されていない分離を防止するために、本発明に従って再度有益に除去される新しい段差状の残留物が、第3の領域に存在する。制御されていない分離に関する危険性の低減、ひいては、表面汚染の危険性の低減は、後続する作製ランにおいて、ハンドル基板との付着が生じうる場所での再利用されたドナー基板の表面積の縮小との兼ね合いによる。
除去後、第1及び第3の領域における表面の高さが同じ高さにあるように、除去が行われうることが有益である。このようにして、1回のプロセスステップで、第1及び第3の領域に対して除去が実現されうる。
好ましい実施形態によれば、各再利用ランの後、改質ゾーンが基板の第2の領域中へ横方向に更に延伸するように、この方法を少なくとも一回繰り返しうる。ランごとに、材料が転写されていないドナー基板の領域の成長に伴い、ドナー基板とハンドル基板との間の付着欠如が、基板の中心の方へ徐々に移動する。ランごとに材料が除去される領域を拡大することによって、典型的に、イオン注入によって改質された改質ゾーン全体が除去されて、後続する作製プロセスステップにおいて、制御されていない分離の危険性が低い状態が保たれる。
除去は、研削によって実行されうることが有益である。この方法は、基板の一部のみから材料を選択的に除去することができるため、本発明の方法を実行するのに適している。しかしながら、ドライエッチング、ウェットエッチング、又は研磨のような他の方法が使用されてもよい。
1つの変形例によれば、エッチングは、第2の領域の表面の上方に又は表面上に、マスク及び/又は、好ましくは、第2の領域の中心から縁部へ半径方向に流れる保護流体を供給することを備えうる。このようにして、第2の領域の表面が効率的に保護されうると同時に、第1の領域のエッチングが実行されうる。
段差状の残留物を有する側面とは反対の側面上にエッチング溶液が供給され、特に、毛管により第1の領域21に誘導されうることが有益である。背面側でのエッチング溶液の供給は実用化が容易であり、基板の縁部領域にエッチングを制限しやすくなる。これは、マスク及び/又は保護流体と組み合わせて特に有効である。
基板は、シリコン(Si)、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)、歪みシリコン、又はGaAsのようなIII−V族半導体ウェーハでありうることが好ましい。特に、シリコンゲルマニウムのような高価な基板の場合、この方法は、付着が起こるエリアから除去される材料の量を減らせるため有益である。このようにして、より多くの回数、1つのウェーハを再利用することができる。これらの材料は、歪み(引張又は圧縮)状態又は応力解放状態で使用されうる。
基板は、Siウェーハ、バッファ層、特に、勾配SiGeバッファ層、及びSiGe層を備えうる。基板は、少なくとも、突出する段差状の残留物に歪みSi層を更に備えうることが好ましい。特に、Ge含有の基板の場合、Ge原子の捕獲が可能であるため、改質ゾーンの除去は重要である。
この方法は、好ましくは、第1の領域の材料を除去するステップの後、好ましくは研磨によって表面全体を処理するステップを更に備えうる。この場合、表面に存在しうる欠陥が、再使用の準備が整った基板を得るために除去されうる。しかしながら、この追加ステップは、多くの材料を除去する必要がない。典型的に、全表面上にわたって、100nm〜300nmの材料除去で十分である。
また、本発明は、請求項17に記載の積層化ウェーハの作製方法に関する。この方法の一例を、図1a〜図1fに対して上述する。本発明によれば、積層化ウェーハの作製方法は、上述したように再利用された基板を使用する。この再利用方法により、改質ゾーンのみが縁部から除去されるのではなく、改質ゾーンの下にある材料も除去されるため、後続する作製プロセスにおいて、上記に規定した汚染領域から生じるダスト粒子による汚染の危険性が低減され、それにより、再利用ウェーハを使用する先行技術と比較すると、熱処理又は化学処理中に制御されていない分離の危険性が低減する。
各再利用ランの間に層が転写されると共に、上述した再利用方法の1つに従って各再利用ラン後に再利用された同一の基板を毎回使用して、ステップa)〜d)を少なくとも一回繰り返すことが有益である。この方法を適用することによって、より多くのプロセスランが1つの基板で実行されうるだけでなく、前述したように、同時に、各作製ランにおいて、制御されていない分離の危険性が低減される。
積層化ウェーハは、歪みシリコン・オン・インシュレータ、又はSiGeオン・インシュレータでありうることが好ましく、この場合、ドナー基板は、歪みシリコン層及び/又はシリコンゲルマニウム層を備える。高品質シリコンゲルマニウム基板は高価であるため、すでに注入されたイオンにより危険性を低減すると同時に、ドナー基板の再使用回数を最大限にできる作製プロセスを実現することが重要である。
本発明はまた、請求項20に記載の再利用されたドナー基板に関する。本願の導入部に記載したような作製プロセスにおいてすでに役割を果たしたドナー基板の場合、段差状の表面の供給は、制御されていない分離の危険性を低減して積層化ウェーハを作製できるようにする方法で、イオンがすでに注入されたすべての部分が除去されたことを示す。
第1の領域の表面は、第2の領域の表面より少なくとも2μm、特に、5μm、更には、特に、10μmだけ低く位置しうることが好ましい。典型的に、本発明の方法に関して上記に規定したような改質ゾーンは、基板の第2の領域にある表面と同じ高さにあるため、第1の領域において少なくとも2μmの厚みを有するボリュームを除去することで、第1の領域に存在する可能性のある汚染物質のほとんどが確実に除去される。
第1の領域は、基板の縁部に沿って、少なくとも300μm、特に、少なくとも500μm、更に、特に、少なくとも1000μm、更には、特に、少なくとも1500μmにわたって、表面の横方向に延伸しうることが有益である。これにより、ドナー基板が再使用される前、イオン注入が実現された領域全体が除去される。これにより、熱処理又は化学処理が行われる後続する作製プロセス中に、制御されていない分離が起こる危険性を防ぐことができる。
ドナー基板は、シリコン(Si)ウェーハ、歪みシリコンウェーハ、シリコンゲルマニウム(SiGe)ウェーハ、ゲルマニウム(Ge)ウェーハ、又はガリウムヒ素(GaAs)のようなIII−V族半導体のウェーハでありうることが好ましい。特に、これらの基板は、上述したSmart−CutTMのような層転写プロセスにおいて使用され、従って、制御されていない分離の危険性を確実に低減することが重要である。これらの材料は、歪み(引張又は圧縮)状態又は応力解放状態で使用されうる。
積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 積層化された基板を作製するための従来の層転写プロセスであるSmart−CutTMタイプのプロセスを示す。 本発明の方法の第1の実施形態を示す。 本発明の方法の第1の実施形態を示す。 本発明の方法の第1の実施形態を示す。 本発明の方法の第1の実施形態を示す。 本発明の第2の実施形態を示す。 本発明の第2の実施形態を示す。 本発明の第3の実施形態を示す。 本発明の第3の実施形態を示す。 本発明によるウェットエッチングプロセスを示す。 本発明によるウェットエッチングプロセスを示す。
以下、本願を通して、本発明により処理される基板の表面が、基板の上側にあるということが常に考慮される。このように、この構成において、別のものより高い位置にある表面とは、該当する領域における基板の厚みが、他の領域のものより大きいということを意味する。
図2a及び図2bは、基板を再利用するための本発明の方法の第1の実施形態を示す。図2aは、再利用前の基板17’を示すのに対して、図2bは、再利用後の同じ基板17’’を示す。特徴が互いに対応するものである場合、図1a〜図1fですでに使用している参照番号が再使用される。
基板17’、17’’は、図1fに関連して開示されているように、ドナー基板1の残り17に対応し、この対応する記載は、参照により本明細書に援用されたものとする。このようにして、この実施形態において、基板17’は、基板17’の縁部に向かって段差状の残留物19を有するシリコンウェーハである。段差状の残留物19が存在する領域を、第1の領域21と規定する。段差状の残留物19の間にある凹部の表面23を、第2の領域25と規定する。凹部は、図1a〜図1fと組み合わせて記載した層転写の結果である。
図2aは、基板17’の側面断面図を示す。このように、段差状の残留物19は、図の左手側と右手側に現れる。基板17’に向かって上面から見ると、段差状の残留物19は、基板17の縁部に沿って存在し、カラー又はコロナ状の構造を表すことが分かる。
基板17の第1の領域21は、本質的に、基板17’の第2の領域25の表面23の平面に対応する平面に、改質ゾーン27を更に備え、典型的に、基板の縁部の剥がれにより、基板の縁部に向かって下向きにわずかに面取りされる。
点線で示した改質ゾーン27は、基板17の第1の領域21にあるエリアであり、層転写プロセスであるSmart−CutTMプロセス中、このエリアに、イオン、特に、水素及び/又は希ガスイオン(rare gas ion)が注入される。このように、改質ゾーンは、本質的に、上述した所定の分割エリア7に対応する。実際、すでに上述したように、この領域において、ハンドル基板3とドナー基板1との間で付着起こらなかった理由であった段差状の残留物19は、縁部に向かってわずかに面取りされることで、イオン注入(図1c)中、改質ゾーン27も縁部に向かってわずかに面取りされた状態になる。
ウェーハの縁部の図2bに、この状況を拡大図で示す。縁部の剥がれは、典型的に、数百μmの高さを有するものであってもよく、更に、ウェーハの厚みの半分程度のものであってもよい。
段差状の残留物19は、実際に、図1a及び図1fに関して上述したような転写層11及び絶縁層5に対応する2つの層、すなわち、シリコン層19a及び二酸化シリコン層19bを備える。従って、第1の領域21と第2の領域25との間の交差する点での段差状の残留物19の高さは、典型的に、基板17からハンドル基板3に転写された転写層11及び絶縁層5の厚みに対応する。
典型的に、段差状の残留物は、積層化ウェーハの作製プロセス及び所望の最終構造に応じて、約200nmの厚みを有するが、この厚みは変動してもよいが、典型的に50nm〜1800nmの範囲内に留まる。表面の横方向において、第1の領域21は、少なくとも300μm、特に、少なくとも500μm、更に、特に、少なくとも1000μm、更には、特に、少なくとも1500μmの幅wを有する。
段差状の残留物19があるため、基板17’は、図1a〜図1fに関して上述したような積層化ウェーハの作製プロセスにおいて直接再使用できない。本発明によれば、段差状の残留物19を除去するために、再利用プロセスが実現される。再利用プロセス中に、材料除去プロセスステップが実行される。材料除去プロセスは、研削する材料とは関係なく、研削が効率的かつ高速であるという利点を有する研削プロセスであり、ドナーの前面の保護を必要としないが、ウェット及びドライエッチングのような他の材料除去プロセスが適用されてもことができる。エッチングプロセスには、ドナーの横方向の最外縁部にある注入ゾーンの残留物が簡単に除去されるという利点がある。更に、ドライエッチングは非常に精度が高い。
段差状の残留物19を除去するためにウェッチエッチングが適用される場合、本発明の変形例に従って、以下の有益なウェットエッチング手順が適用される。このプロセスを図5aに示す。基板17’の縁部領域のみに作用を及ぼすようにエッチャント溶液61を制限するために、基板17’の正面側65付近にマスク63を設ける。その結果、エッチャント溶液61は、本質的に、基板17’の縁部領域21に作用を及ぼす。ここで、基板17’の特性及び特徴を詳細に説明するために、図2aの記載は、本明細書に参照により援用されたものとする。
この実施形態において、エッチャント溶液61は、背面側67を介して適用される。基板17’の縁部とマスク63の横方向拡張部69との間の毛管作用を利用して、エッチング溶液61は領域21に達し、この領域に制限されていた材料の除去が達成されうる。
マスク63は、領域25及び21の間の移行付近、特に、領域25及び21の間の移行に多くとも1〜2μm内で、マスク63は、第2の領域の表面23と接触状態になりうるように構成される。このようにして、エッチング溶液によって第2の領域25の表面23への作用が効率的に防止されうる。
マスク63を使用する代わりに、又はこれに追加して、エッチング溶液61から保護するために、表面23上にわたって広く及ぶ保護流体71が供給される。流体71は、典型的に、中心領域に供給され、基板17’の縁部に向かって流れる。流体71は、領域25及び21の間の移行付近にあるボア73(点線)を介して表面23から除去されうる。このようにして、表面側65で、2つの流れ61及び71は、反対方向に流れることで、エッチング溶液61の作用が及ばないように領域25が更に保護される。
さまざまな可能なプロセスパラメータを制御することによって、エッチングの深さに対する最適化された結果が達成されうる。特に、流体71の選定は重要である。流体71は、例えば、希釈水(DIW)などの液体、又は窒素、アルゴンなどの気体、イソプロピルアルコール、IPA、又はそれらの任意の混合物でありうる。流体61及び71の流れは、約100から最大5000sccmの範囲のものになるように選択される。また、基板17’の回転速度は、ある役割を担いうるものであり、100から最大3000rpmの間で選択される。最後に、プロセス時間そのものも重要な役割を担い、プロセスを制御するために使用されうる。
図5bは、図5aに示すウェットエッチングプロセスの結果を示す。点線は、エッチング前の状況を示すのに対して(例えば、図5a)、実線は、エッチング後の基板17’’を示す。領域21に対応する領域21’において材料が除去されており、又は領域21よりもわずかに、特に、1μmから最大でも2μmだけ(図示したように)領域21’より大きい。横方向の広がり「I」は、マスク63が表面23とどこで接触状態にあるかということだけでなく、使用される流体にも依存する。ガス状流体の場合、領域21’の横方向の広がりIは、本質的に、マスクによって決定されるが、横方向の広がりは、液体流体を使用することで変化させることもできる。エッチャント溶液61との希釈効果により、横方向の広がり「I」は、ガス状流体の場合より短い。更に、除去された材料の高さ「h」を制御するために、典型的に、5〜15分のプロセス時間が使用されうる。
図2cに、この材料除去ステップの結果を示す。先行技術とは異なり、材料の除去は、改質ゾーン27の高さでは停止せず、より多くの材料を除去し続けることで、除去後、第1の領域21にある基板17’’の表面31は、基板17’において材料を除去する前の改質ゾーン27の高さよりも低くなる。このようにして、基板17’’は、依然として段差状の表面構造を有するが、今度は、第2の領域25の表面23が、第1の領域21の表面31より上方にある逆の状況である。
本発明によれば、基板17’’の第1の領域21の表面31が、除去前に改質ゾーン27の高さより、少なくとも1μm、好ましくは、少なくとも2μm、特に、10μm低くなるように除去が実行される。
図2cから分かるように、材料の除去は、第1の領域21でしか実行されないため、第2の領域25での基板17’’の厚みが低減せず、ひいては、ドナー基板17’’の再使用回数を最適化できるという利点が得られる。
最終的に、特に、研削のような材料除去後、改質ゾーン27の一部が、縁部の剥がれ(図2dを参照)により、ドナー基板17’’の縁部にとどまるか、又は研削表面にある欠陥が多すぎれば、エッチング(ドライ又はウェット)及び/又は縁部の研磨及び/又は熱処理のような追加のプロセスステップが実行されうる。
第1の実施形態による方法には、図1a〜図1fに対して上述したような積層化ウェーハの作製プロセスにおいて引き続き基板を使用している間、熱処理又は化学処理中に制御されていない分離の危険性が低減されうるという利点がある。これは、先行技術と比較して、第1の領域からより多くの材料を除去することで、改質ゾーン付近に欠陥がある領域に起因し、且つ後続する熱処理及び/又は化学処理中にドナー基板を汚染してしまう可能性のある第1の領域の汚染領域からの汚染の危険性が低減されうる。
図3a及び図3bは、基板を再利用するための本発明の方法の第2の実施形態を示す。図3aは、図1a〜図1fに関して記載したような積層化ウェーハの作製プロセスにおいて、ドナー基板1として図2bに示す基板17’’を使用することで達成された基板17’’’を示す。特徴が互いに対応する場合、図1a〜図1fにおいてすでに使用した参照番号を再度使用する。
基板17’’’は、低位置にある表面31を有する第1の領域21を備える。表面31が低位置にあることで第1の領域21に材料転写が生じないため、第1の領域21において、基板17’’’の厚みdは、本質的に、図2bに示す基板17’’の第1の領域21の厚みdに相当する。実際、ハンドル基板3との付着は起こらない(図1dに示すステップ)。第1の領域21にすぐ隣接して、基板17’’’は、基板17’’の縁部領域に対応する第2の段差状の残留物35を有する第3の領域33を備え、第3の領域33も、第1の領域21に加えて、図1dに示すプロセスステップ中にハンドル基板3に付着しない。このように付着しないのは、典型的に、前の表面処理ステップの結果である縁部の剥がれに起因する。
基板17’’’の中心に向かって第3の領域33の次に、層(図1fの層11を参照)が転写され、図2a及び図2bに示す第2の領域25よりも広くない改質された第2の領域25’に対応する領域が位置する。
第1及び第3の領域21、33にある点線は、図1bに示す積層化ウェーハの作製プロセスの所定の分割エリア形成ステップ中にすでに注入された注入イオンを有する領域に、本質的に対応する第2の改質ゾーン37を示す。第1及び第3の領域21及び33では、ハンドル基板3への付着が起こらないため、分離も生じず、従って、改質ゾーン37は、図2aに示す基板17’に残った改質ゾーン27のように、基板17’’’に残る。
典型的に、第2の段差状の残留物35は、少なくとも100μm、特に、約150μmの幅w2を有し、転写層11及び絶縁層5の厚みに相当し、ひいては、約200nmの高さを有する。その結果、段差状の残留物35も、第1の実施形態に関して図2aに示したように、2つの層であるシリコン層35aと、絶縁層、ここでは二酸化シリコン35bとを備える。
以下、図3bは、第1のものに類似した第2の補助材料除去プロセスステップの結果を示し、このステップの間、第1及び第3の領域21、33から材料が除去されることで、除去後、第1及び第3の領域21、33のそれぞれの表面39及び41は、材料除去前の第2の改質ゾーン37の高さより低い。
この実施形態において、表面39及び41は同じ高さにあるが、これらの高さが、第2の改質ゾーン37の高さより下方であれば、異なる高さのものであってもよく、第1の実施形態の場合のように、後続する積層化ウェーハの作製ランにおいて、第2の改質ゾーン37にある注入ゾーン付近の領域の欠陥に結合された汚染領域が本質的に除去されるので、第1及び第3の領域39、41にある十分な材料が除去され、制御されていない分離の危険性が低減される。典型的に、基板17’’’’の第1及び/又は第3の領域の表面が、材料の除去前の第2の改質ゾーン37の高さより、少なくとも1μm、好ましくは、少なくとも2μm、特に、5μmだけ低くなるように、材料除去が実行される。
また、この実施形態において、材料の除去は、第1及び第3の領域に制約されるため、中心ゾーン25’において材料が除去されず、再使用の回数が最適化されたままである。
追加の材料除去を伴う第2の実施形態において、第1の実施形態と同じ有益な効果が達成されうる。第1及び第2の実施形態は、組み合わせ可能であることが好ましい。
第1の実施形態の変形例によれば、段差状の残留物19は、2つの層、すなわち、シリコン層19a及び二酸化シリコン層19bではなく、シリコン層19aのみしか備えていない。この状況は、絶縁層5がドナー基板1上に与えられず(図1bを参照)、ハンドル基板3上に与えられる場合に生じうる。また、第2の実施形態の変形例によれば、第2の段差状の残留物35は、例えば、絶縁層がハンドル基板上に設けられる場合、2つの層であるシリコン層35a及び絶縁層35bではなく、この場合も、シリコン層35aしか備えていない。
第1及び第2の実施形態のさらなる変形例によれば、再利用方法の間に、追加のプロセスステップが実行されてもよい。これらの追加のプロセスステップは、基板の表面から欠陥を除去するための研磨ステップ、及び/又は追加の熱処理を備えうる。この場合、100nm〜300nmを研磨することが好ましいが、先行技術から既知のプロセスにあるように、数μmを研磨することは不要である。
図2c、図2d、図3a、及び図3bは、本質的に平行である表面23及び31を示す。しかしながら、材料除去プロセスは、表面23及び31間の角度がゼロとは異なるように実行されうることで、表面が互いに対して面取りされる。表面31及び23間の角度は、例えば、最大45°になりうる。この場合、縁部にある改質ゾーンの除去が確保される。
第1及び第2の実施形態に対してすでに上述したように、再利用された基板17’’及び17’’’’は、図1a〜図1fに対して記載したもののような積層化ウェーハの作製方法において、本発明に従って使用される。これにより、積層化ウェーハの作製プロセス中に、注入領域付近の汚染領域を本質的に除去することによって、制御されていない分離の危険性が低減するという利点が得られる。このような危険性の低減は、ドナー基板の再利用ランごとに横方向に成長する材料が除去されることによる転写可能な材料の損失と相殺する関係にある。実際、再利用ランごとに、材料が除去される領域の幅は、約150μmだけ成長する。
図4a及び図4bは、本発明の第3の実施形態を表し、Smart−CutTMタイプの積層化ウェーハの作製プロセスにおいて使用されたドナー基板41、41’を示し、従って、図2aに示すドナー基板17’のように、基板41の縁部で第1の領域45の段差状の残留物43を表す。
第1及び第2の実施形態とは異なり、この実施形態において、シリコンウェーハが、ドナー基板としてではなく、歪みSOIウェーハを得るために使用される構造として作用する。基板41は、シリコンバルクウェーハ47を備え、その上に、勾配シリコンゲルマニウムバッファ49が設けられ、ゲルマニウムの濃度は、層の厚みとともに成長して、バッファ層49の格子定数を継続的に変化させる。約20%のゲルマニウムの濃度を有するシリコンゲルマニウム層51が、バッファ層49上に設けられ、このシリコンゲルマニウム層51上にわたって、歪みシリコン層53が設けられる。このシリコン層53は、異なる格子定数を有する層上に成長されるため歪みが生じる。
このような構造において、図1bに示すような熱絶縁層の代わりに、絶縁層3としてTEOS層55が使用される。層転写後、基板41’は、図4bに示すような構造を有し、ハンドル基板に転写されていない基板41の部分に対応する段差状の残留物43は、TEOS絶縁層55からの残留部分、歪みシリコン層53からの一部分、及びシリコンゲルマニウム20%層51の残りの小さな部分を備える。注入イオンを含む改質ゾーン57が、凹部59に対応する高さに与えられる。次に、この基板は、図2a及び図2bに対して記載したように再利用されることで、このような基板も本発明の方法を利用でき、すなわち、改質ゾーン57に存在する汚染物質により制御されていない分離が起きる危険性を低減させることができる。加えて、本発明により、改質ゾーンを除去することで、1つ以上の層がGeを含む場合、Ge原子を捕獲する可能性のある欠陥が除去されるという利点が得られる。更に、イオン注入ステップを含む歪みSOI作製プロセスにおいて再利用及び再使用されると、得られた構造は、図3a及び図3bに示すように、補助材料除去ステップとともにさらなる再利用処理を受けることは言うまでもない。
歪みSOIタイプの基板の代わりに、本発明は、シリコンゲルマニウム20%層で終わり、その上に絶縁層5を直接設けることができる基板に適用されてもよい(図1bを参照)。
第1及び第2の実施形態の場合のように、第3の実施形態においても、絶縁層55は、歪みシリコン層53そのものの代わりに、ハンドル基板3に設けられてもよい。
更に、SiGe層51は、歪みシリコン層53の分離後、SiGe層を初期の厚みまで再び成長させる必要はないが、ドナー基板を再使用できるように、残りのSiGe層51上に新しい歪みSi層を成長されるのには十分な厚みであることが好ましい。

Claims (15)

  1. 基板の表面の第1の領域(21)に、特に、前記基板の縁部に沿って、前記基板の残りの第2の領域(25)の表面(23)に対して突出する段差状の残留物(19)を有する基板の再利用方法であって、前記第1の領域(21)が、前記基板の残りの第2の領域(25)の表面(23)の平面に対応する平面内にあり、及び/又は、前記基板の前記縁部に向かって面取りされた、改質ゾーン(27)、特に、イオン注入ゾーンを備え、
    前記第1の領域(21)において材料の除去が実行され、前記材料の除去後、前記第1の領域(21)にある前記基板の表面(31)が、前記材料の除去前の前記改質ゾーン(27)の高さより少なくとも1μmだけ低い位置にあり、
    前記材料の除去が、前記第1の領域(21)においてのみ実行され、
    前記基板の前記第1の領域(21)が、第2の改質ゾーン(37)、特に、第2のイオン注入ゾーンを備え、前記基板の前記第1の領域(21)から再度材料を除去するステップを備え、再度の前記材料の除去後、前記第1の領域(21)にある前記基板の表面(39)が、再度の前記材料の除去前の前記第2の改質ゾーン(37)の高さより少なくとも1μmだけ低い位置になるように、再度の前記材料の除去が実行され、
    前記第2の改質ゾーン(37)が、前記基板の前記第1の領域(21)を越えて前記基板の前記第2の領域(25)中まで横方向に延伸することで、前記基板の第3の領域(33)を形成し、前記基板の前記第3の領域の表面が、再度の前記材料の除去前の少なくとも前記第1の領域(21)にある前記第2の改質ゾーンの高さより、少なくとも1μmだけ低い位置にあるように、再度の前記材料の除去が実行される、基板の再利用方法。
  2. 前記材料の除去後、前記第1の領域(21)にある前記基板の表面(31)が、前記材料の除去前の前記改質ゾーン(27)の高さより、少なくとも2μmだけ低い位置にあるように、前記材料の除去が実行される、請求項1に記載の基板の再利用方法。
  3. 前記第3の領域(33)が、前記第2の領域(25)中へ、少なくとも100μmだけ延伸する、請求項に記載の基板の再利用方法。
  4. 再度の前記材料の除去後、前記第1の領域(21)の表面の高さと前記第3の領域(21、33)の表面の高さとが同一の高さにあるように、再度の前記材料の除去が実行される、請求項のいずれか一項に記載の基板の再利用方法。
  5. 請求項のいずれか一項に記載の方法が少なくとも一回繰り返され、各再利用ラン後、前記第2の改質ゾーン(37)が、更に前記基板の前記第2の領域(25)中へ横方向に延伸する、基板の再利用方法。
  6. 前記材料の除去が、研削によって、及び/又は、ドライエッチング又はウェットエッチング、及び/又は研磨、特に、前記縁部の研磨によって実行される、請求項1〜のいずれか一項に記載の基板の再利用方法。
  7. 前記ドライエッチング又は前記ウェットエッチングが、前記第2の領域(25)の表面の上方に又は表面上に、マスク(63)及び/又は、好ましくは、前記第2の領域(25)の中心から前記縁部へ半径方向に流れる保護流体(71)を供給する工程を含む、請求項に記載の基板の再利用方法。
  8. 前記段差状の残留物(19)を有する側面と反対の側面(67)上にエッチング溶液(61)が供給され、特に、毛管により、前記第1の領域(21)に誘導される、請求項又はに記載の基板の再利用方法。
  9. 前記基板が、Siウェーハ、SiGeウェーハ、Geウェーハ、GaAsウェーハ、歪みシリコンウェーハ、又はIII−V族半導体ウェーハである、請求項1〜のいずれか一項に記載の基板の再利用方法。
  10. 前記基板が、Siウェーハ、バッファ層、特に、勾配SiGeバッファ層、及びSiGe層を備える、請求項1〜のいずれか一項に記載の基板の再利用方法。
  11. 少なくとも突出する前記段差状の残留物(19)に、歪みSi層を更に備える、請求項10に記載の基板の再利用方法。
  12. 前記第1の領域(21)の前記材料の除去のステップの後、好ましくは、研磨によって、前記表面の全体を処理するステップを更に含む、請求項1〜11のいずれか一項に記載の基板の再利用方法。
  13. 積層化ウェーハの作製方法であって、
    a)ドナー基板(1)として請求項1〜12のいずれか一項に従って再利用された前記基板を使用するステップと、
    b)前記ドナー基板(1)内に所定の分割エリア(7)を形成するステップと、
    c)前記ドナー基板(1)をハンドル基板(3)に、特に、接合によって取り付けるステップと、
    d)前記ドナー基板(1)から前記ハンドル基板(3)へ層(11)を転写させて前記積層化ウェーハ(13)を形成するために、前記所定の分割エリア(7)で前記ドナー基板(1)を分離するステップと、
    を備える、積層化ウェーハの作製方法。
  14. 各再利用ラン中に層が転写されると共に、請求項のいずれか一項に従って再利用された同一の基板を毎回使用して、ステップa)〜d)が少なくとも一回繰り返される、請求項13に記載の方法。
  15. 前記積層化ウェーハ(13)が、歪みシリコン・オン・インシュレータ、又はSiGe1−x・オン・インシュレータであり、前記ドナー基板(1)が、歪みシリコン層及び/又はSiGe1−x層を備え、ここでxが0%〜100%である、請求項13又は14に記載の積層化ウェーハの作製方法。
JP2010515370A 2007-07-11 2008-06-24 基板の再利用方法、積層化ウェーハの作製方法、及び適切な再利用を施したドナー基板 Active JP5099859B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
EP07290869.2 2007-07-11
EP07290869A EP2015354A1 (en) 2007-07-11 2007-07-11 Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
EP08290490.5 2008-05-28
EP08290490A EP2037495B1 (en) 2007-07-11 2008-05-28 Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
PCT/EP2008/005107 WO2009007003A1 (en) 2007-07-11 2008-06-24 Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate

Publications (3)

Publication Number Publication Date
JP2010532928A JP2010532928A (ja) 2010-10-14
JP2010532928A5 JP2010532928A5 (ja) 2012-05-31
JP5099859B2 true JP5099859B2 (ja) 2012-12-19

Family

ID=38896813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010515370A Active JP5099859B2 (ja) 2007-07-11 2008-06-24 基板の再利用方法、積層化ウェーハの作製方法、及び適切な再利用を施したドナー基板

Country Status (7)

Country Link
US (1) US8324075B2 (ja)
EP (2) EP2015354A1 (ja)
JP (1) JP5099859B2 (ja)
KR (1) KR101487371B1 (ja)
CN (1) CN101689530B (ja)
AT (1) ATE504083T1 (ja)
DE (1) DE602008005817D1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871109B2 (en) 2009-04-28 2014-10-28 Gtat Corporation Method for preparing a donor surface for reuse
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
US20140268273A1 (en) * 2013-03-15 2014-09-18 Pixtronix, Inc. Integrated elevated aperture layer and display apparatus
US8946054B2 (en) 2013-04-19 2015-02-03 International Business Machines Corporation Crack control for substrate separation
WO2015084868A1 (en) 2013-12-02 2015-06-11 The Regents Of The University Of Michigan Fabrication of thin-film electronic devices with non-destructive wafer reuse
CN104119815B (zh) * 2014-08-04 2015-08-19 博洛尼家居用品(北京)股份有限公司 一种双面胶带
FR3048548B1 (fr) * 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
FR3074608B1 (fr) * 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat
KR102287395B1 (ko) * 2019-02-28 2021-08-06 김용석 플렉시블 전자 소자의 제조방법 및 그로부터 제조된 플렉시블 전자 소자
KR102523640B1 (ko) 2022-01-28 2023-04-19 주식회사 이노와이어리스 이동통신 단말 시험용 실드 박스

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3472197B2 (ja) * 1999-06-08 2003-12-02 キヤノン株式会社 半導体基材及び太陽電池の製造方法
US6664169B1 (en) * 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
FR2852445B1 (fr) 2003-03-14 2005-05-20 Soitec Silicon On Insulator Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
EP1777735A3 (fr) * 2005-10-18 2009-08-19 S.O.I.Tec Silicon on Insulator Technologies Procédé de recyclage d'une plaquette donneuse épitaxiée
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Sumco 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ

Also Published As

Publication number Publication date
US8324075B2 (en) 2012-12-04
ATE504083T1 (de) 2011-04-15
KR101487371B1 (ko) 2015-01-29
DE602008005817D1 (de) 2011-05-12
EP2015354A1 (en) 2009-01-14
EP2037495A1 (en) 2009-03-18
CN101689530A (zh) 2010-03-31
EP2037495B1 (en) 2011-03-30
US20100181653A1 (en) 2010-07-22
CN101689530B (zh) 2013-05-22
KR20100044142A (ko) 2010-04-29
JP2010532928A (ja) 2010-10-14

Similar Documents

Publication Publication Date Title
JP5099859B2 (ja) 基板の再利用方法、積層化ウェーハの作製方法、及び適切な再利用を施したドナー基板
US6146979A (en) Pressurized microbubble thin film separation process using a reusable substrate
US7781309B2 (en) Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
KR101151458B1 (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
JP4926077B2 (ja) 溶融層を用いた歪み層の歪み緩和
US7018909B2 (en) Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
KR100712042B1 (ko) 웨이퍼의 제조 방법
JP4943426B2 (ja) 被膜の生成方法
US6291314B1 (en) Controlled cleavage process and device for patterned films using a release layer
KR101364008B1 (ko) 박리 웨이퍼를 재이용하는 방법
EP0995227A1 (en) A controlled cleavage process
KR20160002814A (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
US20070122997A1 (en) Controlled process and resulting device
EP1667214B1 (en) Method for cleaning a multilayer substrate and method for bonding substrates and method for producing bonded wafer
JP2005082870A (ja) 積層基板の洗浄方法および基板の貼り合わせ方法
WO2009007003A1 (en) Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate
US9159605B2 (en) Controlled process and resulting device
JP4581349B2 (ja) 貼合せsoiウェーハの製造方法
WO2011018780A1 (en) A process for manufacturing a hybrid substrate
TW202347607A (zh) 用於製作雙重絕緣體上半導體結構之方法
KR980011747A (ko) 다층구조 웨이퍼 가장자리의 가공방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120404

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20120404

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20120419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120921

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5099859

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250