DE3913221C2 - Halbleiteranordnung mit Leiterrahmen und Formharzgehäuse - Google Patents

Halbleiteranordnung mit Leiterrahmen und Formharzgehäuse

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Description

Die Erfindung betrifft eine Halbleiteranordnung, umfassend:
einen Halbleiterchip mit einander gegenüberliegenden ersten und zweiten Oberflächen, wobei Anschlüsse auf der ersten Oberfläche des Halbleiterchips ausgebildet sind und der Halb­ leiterchip von einem Formharz eingeschlossen ist; Leitungen, die innere Leitungsbereiche innerhalb des Formharzes und äu­ ßere Leitungsbereiche außerhalb des Formharzes aufweisen und an der zweiten Oberfläche des Halbleiterchips ausgebildet sind, wobei die Leitungen sich von ihren innen gelegenen En­ den in der Nähe einer Seite des Halbleiterchips aus mit ihren äußeren Leitungsbereichen nach außen erstrecken und wobei in­ nen gelegene Enden von Leitungen über eine Seite des Halblei­ terchips hinausragen; wobei die Leitungen eine Vielzahl von ersten Leitungen aufweisen, die von zwei gegenüberliegenden Seiten des Halbleiterchips aus parallel zueinander in entge­ gengesetzten Richtungen verlaufen; dünne Metalldrähte, mit denen jeweils eines der innen gelegenen Enden der Leitungen und einer der Anschlüsse des Halbleiterchips elektrisch ver­ bunden sind; wobei das Formharz den Halbleiterchip und die innen gelegenen Enden der Leitungen und die dünnen Metall­ drähte in einem Gehäuse einschließt.
Eine derartige Halbleiteranordnung ist aus der JP 63-108 761 (A) bekannt. Dort geht es um die Zielsetzung, das Eindringen von Feuchtigkeit und Verunreinigungen aus der Atmosphäre in den Innenraum der Halbleiteranordnung und zu dem Halbleiterchip selbst sowie seinen Anschlußleitungen zu vermeiden. Zu diesem Zweck wird dort eine Anordnung verwen­ det, bei der die Leitungen sich quer zu den beiden Langseiten des rechteckigen Halbleiterchips erstrecken und unter der un­ teren Oberfläche des Halbleiterchips hindurchlaufen, derart, daß sie über die eine Langseite des Halbleiterchips etwas hinausragen. Diese innen gelegenen Enden der Leitungen sind dann mit entsprechenden Anschlüssen des Halbleiterchips über dünne Metalldrähte elektrisch verbunden. Die gesamte Anord­ nung des Halbleiterchips und des ihn einschließenden Form­ harzes ist dabei symmetrisch getroffen, derart, daß die Längsachse des Halbleiterchips mit der Längsachse des aus Formharz bestehenden Gehäuses zusammenfällt.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteran­ ordnung der eingangs genannten Art anzugeben, die eine beson­ ders gute mechanische Festigkeit gewährleistet, auch wenn der Halbleiterchip selbst bei unveränderten Außenabmessungen des Gehäuses eine große Fläche einnimmt, ohne daß die Gefahr der Beschädigung der Leitungen und der Verbindungsdrähte im Inne­ ren des Gehäuses durch eindringende Verunreinigungen oder Feuchtigkeit aus der Atmosphäre besteht.
Die erfindungsgemäße Lösung besteht darin, eine Halbleiteran­ ordnung der gattungsgemäßen Art so auszubilden, daß der Halb­ leiterchip mit einer längeren ersten Seite seitlich zu der einen Außenseite des aus Formharz bestehenden Gehäuses hin verschoben ist und daß die Anschlüsse des Halbleiterchips im wesentlichen in der Nähe der der ersten Seite gegenüberlie­ genden zweiten Seite vorgesehen und mit den benachbarten in­ neren Enden der ersten Leitungen verbunden sind.
Mit der erfindungsgemäßen Halbleiteranordnung wird die Auf­ gabe in zufriedenstellender Weise gelöst. Durch die exzentri­ sche Anordnung der Längsachse des aus Formharz bestehenden Gehäuses gegenüber der Längsachse des Halbleiterchips wird in vorteilhafter Weise erreicht, daß sämtliche Anschlüsse des Halbleiterchips und die dazugehörigen innen gelegenen Enden der Leitungen ausreichend weit von der Außenseite des Gehäu­ ses entfernt sind, so daß sie nicht durch Feuchtigkeit oder sonstige Verunreinigungen beeinträchtigt werden, die von der Atmosphäre aus versuchen, in den Innenraum des Gehäuses ein­ zudringen.
In Weiterbildung der erfindungsgemäßen Halbleiteranordnung ist vorgesehen, daß eine erste Gruppe von ersten Leitungen sich längs der zweiten Oberfläche des Halbleiterchips er­ streckt und ihn trägt und mit ihren innen gelegenen Enden in der Nähe der zweiten Seite angeordnet ist, während sich eine zweite Gruppe von ersten Leitungen mit ihren innen gelegenen Enden von der gegenüberliegenden Seite bis in die Nähe der zweiten Seite erstreckt.
Bei einer speziellen Variante dieser Ausführungsform ist vor­ gesehen, daß die gegenüberliegenden innen gelegenen Enden der ersten Leitungen spitzbogenförmig ausgebildet sind, wobei die Spitzen voneinander weg weisen. Dadurch kann auf engem Raum eine Vielzahl von innen gelegenen Enden der Leitungen in un­ mittelbarer Nähe der entsprechenden längeren Seite des Halb­ leiterchips positioniert werden.
Bei einer anderen speziellen Ausführungsform der erfindungs­ gemäßen Halbleiteranordnung ist vorgesehen, daß sämtliche er­ sten Leitungen sich von den gegenüberliegenden Seiten abwech­ selnd und parallel zueinander längs der zweiten Oberfläche des Halbleiterchips erstrecken und ihn tragen.
In Weiterbildung der erfindungsgemäßen Halbleiteranordnung ist vorgesehen, daß zweite Leitungen vorgesehen sind, die parallel zu den ersten Leitungen verlaufen und ohne Überlap­ pung mit dem Halbleiterchip angeordnet sind, wobei ihre innen gelegenen Enden sich in der Nähe der kürzeren Seiten des Halbleiterchips befinden. Auf diese Weise werden zusätzliche Anschlußmöglichkeiten für den Halbleiterchip geschaffen, die sich ausreichend weit von der Außenseite des Gehäuses befin­ den und somit keinen äußeren Einflüssen durch Feuchtigkeit oder Verunreinigungen ausgesetzt sind.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegen­ den Zeichnungen näher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine schematische Draufsicht auf eine erste Ausfüh­ rungsform der Halbleiteranordnung;
Fig. 2 eine schematische Draufsicht auf einen Leiterrahmen für eine zweite Ausführungsform der Halbleiteranord­ nung; und in
Fig. 3 eine schematische Draufsicht auf eine zweite Ausfüh­ rungsform der Halbleiteranordnung.
Wie in Fig. 1 schematisch dargestellt, ist ein Halbleiterchip 1 vorgesehen, der in einem Gehäuse aus Formharz 4 einge­ schlossen ist. Der Halbleiterchip 1 hat eine erste Oberfläche 12, auf der eine Vielzahl von Anschlüssen 11 ausgebildet ist, sowie eine zweite Oberfläche 13 an seiner Unterseite, die auf einer Vielzahl von ersten Leitungen 22c aufliegt.
Wie in Fig. 1 dargestellt, verlaufen die Leitungen 22c paral­ lel zueinander und quer zu den längeren Seiten 1c und 1d des Halbleiterchips 1 sowie der Außenseite 4c des aus Formharz 4 bestehenden Gehäuses. Die Leitungen 22c haben dabei äußere Leitungsbereiche 26c, welche sich von der längeren ersten Seite 1c des Halbleiterchips 1 weg nach außen erstrecken.
Ferner haben die Leitungen 22c innen gelegene Enden 23c, die über die gegenüberliegende zweite längere Seite 1d des Halb­ leiterchips 1 hinaus vorstehen und Kontaktbereiche bilden, von denen dünne Metalldrähte 3 ausgehen, welche zu den An­ schlüssen 11 auf der ersten Oberfläche 12 des Halbleiterchips 1 führen.
Ferner ist eine Vielzahl von ersten Leitungen 22d vorgesehen, die parallel zueinander verlaufen und sich entgegengesetzt zu den ersten Leitungen 22c erstrecken. Diese Leitungen 22d ver­ laufen von der Außenseite des aus Formharz 4 bestehenden Ge­ häuses zu der zweiten längeren Seite 1d des Halbleiterchips, wobei sie äußere Leitungsbereiche 26d außerhalb des Gehäuses aus Formharz 4 sowie innere Leitungsbereiche 25d innerhalb des Gehäuses aus Formharz 4 aufweisen, wobei diese inneren Leitungsbereiche 25d innen gelegene Enden 23d besitzen, die Anschlüsse für dünne Metalldrähte 3 bilden, welche zu ent­ sprechenden Anschlüssen 11 auf der ersten Oberfläche 12 des Halbleiterchips 1 führen.
Wie aus Fig. 1 ersichtlich, ist der Halbleiterchip 1 mit sei­ ner längeren ersten Seite 1c seitlich zu der einen Außenseite 4c des aus Formharz bestehenden Gehäuses hin verschoben. Im Bereich dieser längeren ersten Seite 1c des Halbleiterchips sind keine Anschlüsse zur Verbindung mit den Leitungen 22c vorgesehen; vielmehr sind die Anschlüsse 11 des Halbleiter­ chips 1 im wesentlichen in der Nähe der der ersten Seite 1c gegenüberliegenden zweiten Seite 1d vorgesehen und mit den benachbarten innen gelegenen Enden 23c und 23d der ersten Leitungen 22c und 22d verbunden.
Weiterhin sind zweite Leitungen 22a vorgesehen, die parallel zu den ersten Leitungen 22c und 22d verlaufen und ohne Über­ lappung mit dem Halbleiterchip 1 angeordnet sind, wobei ihre innen gelegenen Enden sich in der Nähe der kürzeren Seiten des Halbleiterchips 1 befinden.
Bei der Ausführungsform gemäß Fig. 1 ist die Anordnung so ge­ troffen, daß die einander gegenüberliegenden innen gelegenen Enden 23c und 23d der ersten Leitungen 22c und 22d spitzbo­ genförmig ausgebildet sind, wobei ihre Spitzen voneinander weg weisen. Damit wird die Unterbringung der jeweiligen Lei­ tungen in diesem Bereich der Halbleiteranordnung erleichtert.
Sämtliche innen gelegenen Enden 23c und 23d der Leitungen 22c und 22d sind aufgrund der exzentrischen Anordnung des aus Formharz 4 bestehenden Gehäuses gegenüber dem Halbleiterchip 1 ausreichend weit von der Außenseite des Gehäuses entfernt und damit geschützt angeordnet. Dies gilt auch für die innen gelegenen Enden 23d, deren Leitungen 22d nicht unter dem Halbleiterchip 1 hindurch verlaufen.
Eine zweite Ausführungsform ist in Fig. 3 dargestellt, wäh­ rend der dazugehörige Leiterrahmen 2 zur Verdeutlichung in Fig. 2 unter Weglassung des Halbleiterchips sowie des Gehäu­ ses gezeigt ist. Der in der Fig. 2 dargestellte Leiterrahmen entspricht in der Draufsicht im wesentlichen dem aus der JP 63-108 761 (A) bekannten Leiterrahmen. Dabei sind in Fig. 2 und 3 gleiche Bezugs­ zeichen für gleiche bzw. entsprechende Komponenten verwendet. In diesem Falle sind die inneren Leitungsbereiche 25d gegen­ über den äußeren Leitungsbereichen 26d etwas versetzt ange­ ordnet, so daß sich eine etwa Z-förmige Anordnung bei den Leitern 22d ergibt. Entsprechendes gilt für die Leiter 22c.
Bei der Ausführungsform gemäß Fig. 3 erstrecken sich diese ersten Leitungen 22c und 22d von zwei gegenüberliegenden Sei­ ten 1c und 1d des Halbleiterchips 1 in entgegengesetzte Rich­ tungen parallel zueinander, wobei die inneren Leitungsberei­ che von beiden Gruppen von ersten Leitungen 22c und 22d sich längs der zweiten Oberfläche 13 des Halbleiterchips 1 er­ strecken und diesen tragen.
Auch in diesem Falle ist der Halbleiterchip 1 mit seiner län­ geren ersten Seite 1c seitlich zu der einen Außenseite 4c des aus Formharz 4 bestehenden Gehäuses hin verschoben, wobei die Anschlüsse 11 des Halbleiterchips 1 im wesentlichen in der Nähe der der ersten Seite 1c gegenüberliegenden zweiten Seite 1d vorgesehen und mit den benachbarten innen gelegenen Enden 23c und 23d der ersten Leitungen 22c und 22d verbunden sind.
Zur Herstellung der vorstehend beschriebenen Halbleiteranord­ nung wird der Halbleiterchip 1 an seiner zweiten Oberfläche 13 mit einem isolierenden Klebstoff auf den inneren Leitungs­ bereichen 25c bei der Anordnung gemäß Fig. 1 bzw. 25d bei der Anordnung gemäß Fig. 3 befestigt. Anschließend werden die An­ schlüsse 11 des Halbleiterchips 1 mit den entsprechenden in­ nen gelegenen Enden 23c und 23d der Leitungen 22c und 22d durch dünne Metalldrähte 3 verbunden, wie in der üblichen Bonding-Technik aufgebracht werden. Entsprechendes gilt für die innen gelegenen Enden der zweiten Leitungen 22a und ihre dazugehörigen Anschlüsse 11 auf dem Halbleiterchip 1. Danach werden der Halbleiterchip 1, die inneren Leitungsbereiche 25c und 25d sowie die dünnen Metalldrähte 3 in das Formharz 4 un­ ter Bildung eines Gehäuses eingeformt, so daß diese Komponen­ ten gegenüber der äußeren Atmosphäre geschützt sind. Nach der Aushärtung des Formharzes werden die äußeren Leitungsbereiche 26c und 26d, die sich außerhalb des Formharzes 4 befinden, in üblicher Weise gebogen, um geeignete Profile zu bilden.

Claims (6)

1. Halbleiteranordnung, umfassend
  • - einen Halbleiterchip (1) mit einander gegenüberliegen­ den ersten und zweiten Oberflächen (12, 13), wobei An­ schlüsse (11) auf der ersten Oberfläche (12) des Halb­ leiterchips (1) ausgebildet sind und der Halbleiter­ chip (1) von einem Formharz (4) eingeschlossen ist;
  • - Leitungen (22c, 22d), die innere Leitungsbereiche (25d) innerhalb des Formharzes (4) und äußere Lei­ tungsbereiche (26c) außerhalb des Formharzes (4) auf­ weisen und an der zweiten Oberfläche (13) des Halblei­ terchips (1) ausgebildet sind, wobei die Leitungen (22c, 22d) sich von ihren innen gelegenen Enden (23c, 23d) in der Nähe einer Seite des Halbleiterchips (1) aus mit ihren äußeren Leitungsbereichen (26c) nach au­ ßen erstrecken und wobei innen gelegene Enden (23c) von Leitungen (22c) über eine Seite des Halbleiter­ chips (1) hinausragen;
  • - wobei die Leitungen eine Vielzahl von ersten Leitungen (22c, 22d) aufweisen, die von zwei gegenüberliegenden Seiten (1c, 1d) des Halbleiterchips (1) aus parallel zueinander in entgegengesetzten Richtungen verlaufen;
  • - dünne Metalldrähte (3), mit denen jeweils eines der innen gelegenen Enden (23c, 23d) der Leitungen (22c, 22d) und einer der Anschlüsse (11) des Halblei­ terchips (1) elektrisch verbunden sind;
  • - wobei das Formharz (4) den Halbleiterchip (1) und die innen gelegenen Enden (23c, 23d) der Leitungen (22c, 22d) und die dünnen Metalldrähte (3) in einem Gehäuse einschließt, dadurch gekennzeichnet,
daß der Halbleiterchip (1) mit einer längeren ersten Seite (1c) seitlich zu der einen Außenseite (4c) des aus Formharz (4) bestehenden Gehäuses hin verschoben ist und daß die Anschlüsse (11) des Halbleiterchips (1) im wesentlichen in der Nähe der der ersten Seite (1c) gegen­ überliegenden zweiten Seite (1d) vorgesehen und mit den benachbarten innen gelegenen Enden (23c, 23d) der ersten Leitungen (22c, 22d) verbunden sind.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß eine erste Gruppe von ersten Leitungen (22c) sich längs der zweiten Oberfläche (13) des Halbleiterchips (1) erstreckt und ihn trägt und mit ihren innen gelegenen En­ den (23c) in der Nähe der zweiten Seite (1d) angeordnet ist,
während sich eine zweite Gruppe von ersten Leitungen (22d) mit ihren innen gelegenen Enden (23d) von der ge­ genüberliegenden Seite bis in die Nähe der zweiten Seite (1d) erstreckt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die gegenüberliegenden innen gelegenen Enden (23c, 23d) der ersten Leitungen (22c, 22d) spitzbogenför­ mig ausgebildet sind, wobei die Spitzen voneinander weg weisen.
4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß sämtliche ersten Leitungen (22c, 22d) sich von den gegenüberliegenden. Seiten (1c, 1d) abwechselnd und paral­ lel zueinander längs der zweiten Oberfläche (13) des Halbleiterchips (1) erstrecken und ihn tragen.
5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zweite Leitungen (22a) vorgesehen sind, die parallel zu den ersten Leitungen (22c, 22d) verlaufen und ohne Überlappung mit dem Halbleiterchip (1) angeordnet sind, wobei ihre innen gelegenen Enden sich in der Nähe der kürzeren Seiten des Halbleiterchips (1) befinden.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234866A (en) * 1985-03-25 1993-08-10 Hitachi, Ltd. Semiconductor device and process for producing the same, and lead frame used in said process
JPH06105721B2 (ja) * 1985-03-25 1994-12-21 日立超エル・エス・アイエンジニアリング株式会社 半導体装置
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US5311056A (en) * 1988-10-21 1994-05-10 Shinko Electric Industries Co., Ltd. Semiconductor device having a bi-level leadframe
US5313102A (en) * 1989-12-22 1994-05-17 Texas Instruments Incorporated Integrated circuit device having a polyimide moisture barrier coating
JP2538717B2 (ja) * 1990-04-27 1996-10-02 株式会社東芝 樹脂封止型半導体装置
US5060052A (en) * 1990-09-04 1991-10-22 Motorola, Inc. TAB bonded semiconductor device having off-chip power and ground distribution
US5140404A (en) * 1990-10-24 1992-08-18 Micron Technology, Inc. Semiconductor device manufactured by a method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
US5177032A (en) * 1990-10-24 1993-01-05 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
KR920018907A (ko) * 1991-03-23 1992-10-22 김광호 반도체 리드 프레임
JPH0582696A (ja) * 1991-09-19 1993-04-02 Mitsubishi Electric Corp 半導体装置のリードフレーム
JP2634516B2 (ja) * 1991-10-15 1997-07-30 三菱電機株式会社 反転型ｉｃの製造方法、反転型ｉｃ、ｉｃモジュール
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
KR930014916A (ko) * 1991-12-24 1993-07-23 김광호 반도체 패키지
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
KR100552353B1 (ko) 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JP2677737B2 (ja) * 1992-06-24 1997-11-17 株式会社東芝 半導体装置
EP0595021A1 (de) * 1992-10-28 1994-05-04 International Business Machines Corporation Verbesserte Leiterrahmenpackung für elektronische Schaltungen
JPH06151685A (ja) * 1992-11-04 1994-05-31 Mitsubishi Electric Corp Ｍｃｐ半導体装置
CH686325A5 (de) * 1992-11-27 1996-02-29 Esec Sempac Sa Elektronikmodul und Chip-Karte.
KR100292036B1 (ko) * 1993-08-27 2001-09-17 윤종용 반도체패키지의제조방법및그에 따른반도체패키지
JP2735509B2 (ja) * 1994-08-29 1998-04-02 アナログ デバイセス インコーポレーテッド 改善された熱放散を備えたｉｃパッケージ
JPH08148603A (ja) * 1994-11-22 1996-06-07 Nec Kyushu Ltd ボールグリッドアレイ型半導体装置およびその製造方法
KR0177744B1 (ko) * 1995-08-14 1999-03-20 김광호 전기적 특성이 향상된 반도체 장치
JPH09260575A (ja) * 1996-03-22 1997-10-03 Mitsubishi Electric Corp 半導体装置及びリードフレーム
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6008996A (en) * 1997-04-07 1999-12-28 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6159764A (en) 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
US5840598A (en) 1997-08-14 1998-11-24 Micron Technology, Inc. LOC semiconductor assembled with room temperature adhesive
DE19747578A1 (de) * 1997-10-28 1998-11-19 Siemens Ag Halbleiterbauelement mit einer Tragevorrichtung und einem Zuleitungsrahmen und einem damit verbundenen Halbleiterchip
US6144089A (en) * 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
US6124150A (en) * 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
DE19900803A1 (de) * 1999-01-12 2000-07-20 Siemens Ag Integrierter Schaltkreis
JP2003204009A (ja) * 2001-11-01 2003-07-18 Sanyo Electric Co Ltd 半導体装置
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
JP2004063565A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
JP4372022B2 (ja) * 2004-04-27 2009-11-25 株式会社東芝 半導体装置
CN101203627B (zh) * 2005-06-17 2010-09-08 富士通株式会社 形成有以锡作为主成分的被膜的构件、被膜形成方法以及锡焊处理方法
US8269324B2 (en) * 2008-07-11 2012-09-18 Stats Chippac Ltd. Integrated circuit package system with chip on lead
KR20120090622A (ko) * 2011-02-08 2012-08-17 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지
CN102915988A (zh) * 2012-10-31 2013-02-06 矽力杰半导体技术(杭州)有限公司 一种引线框架以及应用其的倒装封装装置
US20150268261A1 (en) * 2014-03-18 2015-09-24 Trw Automotive U.S. Llc Circuit mounting apparatus and method using a segmented lead-frame
WO2016120268A1 (de) * 2015-01-28 2016-08-04 Continental Teves Ag & Co. Ohg Adapter mit eingebetteten filterbauelementen für sensoren
WO2016120272A1 (de) 2015-01-28 2016-08-04 Continental Teves Ag & Co. Ohg Sensor mit symmetrisch eingebetteten sensorelementen
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
US11081429B2 (en) * 2019-10-14 2021-08-03 Texas Instruments Incorporated Finger pad leadframe

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1372216A (en) * 1919-03-12 1921-03-22 James O Casaday Internal-combustion engine
JPS5363979A (en) * 1976-11-19 1978-06-07 Hitachi Ltd Sealing method of semiconductor element and lead frame used for the same
US4549247A (en) * 1980-11-21 1985-10-22 Gao Gesellschaft Fur Automation Und Organisation Mbh Carrier element for IC-modules
US4595945A (en) * 1983-10-21 1986-06-17 At&T Bell Laboratories Plastic package with lead frame crossunder
US4612564A (en) * 1984-06-04 1986-09-16 At&T Bell Laboratories Plastic integrated circuit package
JPS617746A (ja) * 1984-06-22 1986-01-14 Mitaka Kogyo Kk コンピユ−タ用双方向デ−タ通信装置
JPH06105721B2 (ja) * 1985-03-25 1994-12-21 日立超エル・エス・アイエンジニアリング株式会社 半導体装置
CA1238119A (en) * 1985-04-18 1988-06-14 Douglas W. Phelps, Jr. Packaged semiconductor chip
JPS61258458A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 樹脂封止ｉｃ
JPS62134944A (ja) * 1985-12-06 1987-06-18 Nec Corp 半導体装置
JPS63108761A (ja) * 1986-10-27 1988-05-13 Nec Corp 樹脂封止型半導体装置

Also Published As

Publication number Publication date
DE3913221A1 (de) 1989-11-02
US4937656A (en) 1990-06-26

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