JPH09260575A - 半導体装置及びリードフレーム - Google Patents

半導体装置及びリードフレーム

Info

Publication number
JPH09260575A
JPH09260575A JP6622096A JP6622096A JPH09260575A JP H09260575 A JPH09260575 A JP H09260575A JP 6622096 A JP6622096 A JP 6622096A JP 6622096 A JP6622096 A JP 6622096A JP H09260575 A JPH09260575 A JP H09260575A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
inner leads
lead
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6622096A
Other languages
English (en)
Inventor
Kenichi Kusaka
健一 日下
Ryoji Takahashi
良治 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6622096A priority Critical patent/JPH09260575A/ja
Priority to US08/768,909 priority patent/US5753977A/en
Priority to TW085115659A priority patent/TW362267B/zh
Priority to DE1997108002 priority patent/DE19708002B4/de
Priority to KR19970009028A priority patent/KR970067820A/ko
Priority to CNB971034915A priority patent/CN1154184C/zh
Publication of JPH09260575A publication Critical patent/JPH09260575A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 １種類のリードフレームで多種類のサイズの
半導体チップを搭載することを可能にしてリードフレー
ムの共用化を図ることができ、更に放熱性を向上させる
ことができる、半導体装置を提供する。また、この半導
体装置に使用するのに適したリードフレームであって、
高価なエッチング法ではなくパンチング加工で安価に製
造できるリードフレームを提供する。 【解決手段】 上記のような課題を解決するための本発
明による半導体装置は、インナーリードが１ピッチ又は
複数ピッチおきに互いに異なる複数種類の長さを有する
ように形成されており、この複数種類のインナーリード
の少なくとも１種類のものは、半導体チップの周辺部ま
で延びている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂封止される半
導体装置に関するものであり、アセンブリ技術的に大幅
な変更をすることなく、１種類のリードフレームで多種
類のサイズの半導体チップを搭載することを可能にし、
更に放熱性を向上させることもできる、半導体装置及び
これに使用するのに適したリードフレームに関する。
【０００２】
【従来の技術】図１５（ａ）は従来の半導体装置を示す
平面透視図、図１５（ｂ）は図１５（ａ）のＡ−Ａ’線
断面図、図１６は従来の半導体装置に用いられる１００
ピンフレームの平面図、図１７は図１６の四分割図であ
る。これらの図１５〜１７において、１は半導体チッ
プ、２はダイパット、３は接着剤、４はインナーリー
ド、５は金属細線、６はモールド樹脂である。これらの
図に示すように、従来の半導体装置及びこれに使用され
るリードフレームでは、ダイパット２のサイズが半導体
チップ１のサイズとほぼ１対１に対応するため、リード
フレームも半導体チップ毎にほぼ専用に作成する必要が
あった。すなわち、従来の樹脂封止型半導体装置では、
１種類のサイズの半導体チップにほぼ１対１に対応して
リードフレームを準備する必要があった。
【０００３】
【発明が解決しようとする課題】このように、従来は、
半導体装置の製造のために準備すべきリードフレームの
種類の数は、半導体チップの種類の数だけ必要とされて
いた。そのため、リードフレームの製造も高価なエッチ
ング法によるしかなく、パンチングにより安価に製作す
ることができず、製造コストの増大を招いていた。
【０００４】また、リードフレームの複数サイズの半導
体チップへの共用化のために、リードフレームの長ルー
プ化の方法もあるが、ワイヤボンド技術及びモールド技
術の点で現状では困難である。更に、従来の構造では放
熱性の向上を計る為に、ヒートスプレッダー等を内蔵す
る必要があったが、これもコストを増大させる原因とな
っている。
【０００５】このように、従来は、一つのリードフレー
ムには一つのサイズの半導体チップしか搭載出来なかっ
た。そのため、半導体の機能別に設計される半導体チッ
プサイズは半導体の機能毎に異なるため、リードフレー
ムの種類は半導体チップサイズ毎に設計され、その半導
体チップのためにほぼ専用に作られていた。その為、リ
ードフレームは高価なエッチング法でしか作れず、半導
体装置の価格を安く提供出来なかった。
【０００６】またリードフレーム共用化に関連する従来
例として、特開平２−２８９６６号公報は、１種類のリ
ードフレームで多種類の半導体チップに対応する目的
で、従来のダイパットを省略し、半導体チップをリード
フレームのインナーリードに直接に間隙を保った状態で
接着剤を用いて取り付ける技術を開示している。しかし
ながら、この開示された技術では、パンチング加工に依
るリードフレーム製造上の制限の考慮がされていないた
めにリードフレーム共用化範囲が狭く、また実現の範囲
が狭いと言う避けられない制約を有している。つまり、
この特開平２−２８９６６号公報の開示技術では、半導
体チップ上のワイヤボンドが多ピンになり１５０μｍ〜
１００μｍと小さくなると、半導体チップの内側までリ
ード先端を配置することができなくなってしまうという
問題がある。
【０００７】本発明はこのような従来技術の問題点に着
目してなされたもので、１ピッチおき又は複数ピッチお
きにリード先端の長さを変えてチップの中央部までイン
ナーリードを配置できるようにし、アセンブリ技術的に
大幅な変更をすることなく、１種類のリードフレームで
多種類のサイズの半導体チップを搭載することを可能に
してリードフレームの共用化を図ることができ、更に放
熱性を向上させることができる、半導体装置を提供する
こと、及び、この半導体装置に使用するのに適したリー
ドフレームであって、高価なエッチング法ではなくパン
チング加工で安価に製造できるリードフレームを提供す
ること、を目的としている。
【０００８】
【課題を解決するための手段】上記のような課題を解決
するための本発明による半導体装置は、インナーリード
が１ピッチ又は複数ピッチおきに互いに異なる複数種類
の長さを有するように形成されており、この複数種類の
インナーリードの少なくとも１種類のものは、半導体チ
ップの周辺部まで延びている、ことを特徴としている。
【０００９】また、本発明の半導体装置に使用されるリ
ードフレームは、１ピッチ又は複数ピッチおきに互いに
異なる複数種類の長さを有するインナーリードを備え、
この複数種類のインナーリードの少なくとも１種類のも
のは半導体チップの周辺部まで延びるものである、こと
を特徴としている。
【００１０】また、本発明による半導体装置は、インナ
ーリードが、１ピッチ又は複数ピッチおきに互いに長さ
の異なる複数種類からなるように形成されており、この
複数種類のインナーリードの少なくとも１種類のもの
は、半導体チップの中心部又はその近傍まで延びてい
る、ことを特徴としている。
【００１１】また、本発明の半導体装置に使用されるリ
ードフレームは、１ピッチ又は複数ピッチおきにその長
さが互いに異なる複数種類のインナーリードを備え、こ
の複数種類のインナーリードの少なくとも１種類のもの
は半導体チップの中心部又はその近傍まで延びるもので
ある、ことを特徴としている。
【００１２】また、本発明による半導体装置は、ダイパ
ットがなく、半導体チップを支持するインナーリードを
備えている、ことを特徴としている。
【００１３】また、本発明の半導体装置に使用されるリ
ードフレームは、ダイパットがなく、半導体チップは前
記インナーリードの全部又は一部により支持されるもの
である、ことを特徴としている。
【００１４】また、本発明による半導体装置は、半導体
チップ下面とインナーリードとの間に、絶縁性のフィル
ム又はシートが介設されていることを特徴としている。
【００１５】また、本発明による半導体装置は、半導体
チップとダイパットとの間に、セラミックスなどの素材
から成る絶縁性及び高熱伝導性を有する部材を介在させ
た、ことを特徴としている。
【００１６】また、本発明による半導体装置は、前記イ
ンナーリードの先端部が、半導体チップ中心を中心とす
る同心円状に沿って折り曲げ形成されている、ことを特
徴としている。
【００１７】また、本発明による半導体装置に使用され
るリードフレームは、前記インナーリードの先端部が、
半導体チップ中心を中心とする同心円状に沿って折り曲
げ形成されている、ことを特徴としている。
【００１８】また、本発明による半導体装置は、前記部
材が、少なくともその一部が封止樹脂の外部に露出され
ている、ことを特徴としている。
【００１９】
【発明の実施の形態】以上のように、本発明による半導
体装置では、１ピッチ又は複数ピッチおきに互いに長さ
の異なる複数種類のインナーリードの少なくとも１種類
のものが半導体チップの周辺部まで延びているので、こ
の半導体チップの周辺部まで延びているインナーリード
で半導体チップを支持することができるようになる。よ
って、本発明によれば、半導体チップのサイズが異なっ
ても、前記の互いに長さの異なる複数種類のインナーリ
ードの中のいずれかの種類のインナーリードで半導体チ
ップを支持することが可能になるので、リードフレーム
の共用化が可能になる。特に、本発明では、半導体チッ
プサイズが小さいときは、１つ又は少数の種類のインナ
ーリードで半導体チップを支持し、半導体チップサイズ
が大きいときは、２つ以上又は多数の種類のインナーリ
ードで半導体チップを支持できるので、合理的である。
また、本発明では、多数のインナーリードが半導体チッ
プに接触して半導体チップからの熱を外部に放出できる
ので、放熱性が大幅に向上されるようになる。
【００２０】また、本発明の半導体装置に使用されるリ
ードフレームでは、１ピッチ又は複数ピッチおきに互い
に長さの異なる複数種類のインナーリードの少なくとも
１種類のものが半導体チップの周辺部まで延びているの
で、この半導体チップの周辺部まで延びているインナー
リードで半導体チップを支持することができるようにな
る。また、本発明によれば、リードフレームの共用化が
可能になることから、高価なエッチング法ではなく、安
価なパンチング加工での製造が可能になる。
【００２１】また、本発明による半導体装置では、互い
に長さの異なる複数種類のインナーリードの少なくとも
１種類のものが半導体チップの中心部又はその近傍まで
延びているので、この半導体チップの中心部又はその近
傍まで延びているインナーリードで半導体チップを支持
することができるようになる。その結果、半導体チップ
の発熱中心（温度が最も高い部分）の熱を前記インナー
リードにより半導体装置外部まで容易に放熱できるの
で、半導体装置の放熱性を大幅に向上させられるように
なる。また、本発明によれば、半導体チップのサイズが
異なっても、前記の互いに長さの異なる複数種類のイン
ナーリードの中のいずれかの種類のインナーリードで半
導体チップを支持することが可能になるので、リードフ
レームの共用化が可能になる。特に、本発明では、半導
体チップサイズが小さいときは、１つ又は少数の種類の
インナーリードで半導体チップを支持し、半導体チップ
サイズが大きいときは、２つ以上又は多数の種類のイン
ナーリードで半導体チップを支持できるので、合理的で
ある。
【００２２】また、本発明による半導体装置に使用され
るリードフレームでは、１ピッチ又は複数ピッチおきに
互いに長さの異なる複数種類のインナーリードの少なく
とも１種類のものが半導体チップの中心部又はその近傍
まで延びているので、この半導体チップの中心部又はそ
の近傍まで延びているインナーリードで半導体チップを
支持することができるようになる。その結果、半導体チ
ップの発熱中心（温度が最も高い部分）から半導体装置
の外部まで発生熱を前記インナーリードにより容易に放
熱できるので、半導体装置の放熱性を大幅に向上させら
れるようになる。また、本発明によれば、半導体チップ
のサイズが異なっても、前記の互いに長さの異なる複数
種類のインナーリードの中のいずれかの種類のインナー
リードで半導体チップを支持することが可能になるの
で、リードフレームの共用化が可能になる。特に、本発
明では、半導体チップサイズが小さいときは、１つ又は
少数の種類のインナーリードで半導体チップを支持し、
半導体チップサイズが大きいときは、２つ以上又は多数
の種類のインナーリードで半導体チップを支持できるの
で、合理的である。また、本発明によれば、リードフレ
ームの共用化が可能になることから、高価なエッチング
法ではなく、安価なパンチング加工での製造が可能にな
る。
【００２３】また、本発明による半導体装置では、ダイ
パットがなく、半導体チップを前記インナーリードの全
部又は一部により支持するようにすることにより、従来
のようにダイパットが封止樹脂のキャビティへの流入の
邪魔になるということがなくなり、キャビティへの封止
樹脂の流入がよりスムーズに行えるようになり、従来の
キャビティ内の封止樹脂の不均衡によるダイパットの変
位などの問題も解消されるようになる。
【００２４】また、本発明による半導体装置に使用され
るリードフレームでは、ダイパットがなく、半導体チッ
プを前記インナーリードの全部又は一部により支持する
ようにすることにより、従来のようにダイパット吊りリ
ードにより封止樹脂のキャビティへのスムーズな流入が
妨げられるということがなくなり、キャビティへの封止
樹脂の流入がよりスムーズに行えるようになる。よっ
て、従来のキャビティ内の封止樹脂の不均衡によるダイ
パットの変位などの問題も解消されるようになる。
【００２５】また、本発明による半導体装置では、半導
体チップ下面とインナーリードとの間に、絶縁性のフィ
ルム又はシートを介設するようにしているので、半導体
チップとインナーリードとの間の絶縁性が大幅に向上す
るようになる。
【００２６】また、本発明による半導体装置では、半導
体チップとダイパットとの間に、セラミックスなどの素
材から成る絶縁性及び高熱伝導性を有する部材を介在さ
せることにより、半導体チップとダイパットとの間の絶
縁性及び半導体装置の放熱性が、大幅に向上するように
なる。
【００２７】また、本発明による半導体装置は、前記イ
ンナーリードの先端部を、半導体チップ中心を中心とす
る同心円状に沿って折り曲げ形成することにより、半導
体チップを封止樹脂の上下方向のほぼ中央に位置させ
て、半導体チップの周囲をほぼ均等に樹脂封止できるよ
うになる。
【００２８】また、本発明による半導体装置に使用され
るリードフレームは、前記インナーリードの先端部を、
半導体チップ中心を中心とする同心円状に沿って折り曲
げ形成することにより、半導体チップを封止樹脂の上下
方向のほぼ中央に位置させて、半導体チップの周囲をほ
ぼ均等に樹脂封止できるようになる。
【００２９】また、本発明による半導体装置では、前記
部材の少なくともその一部を封止樹脂の外部に露出させ
ることにより、半導体チップからの発熱をより効率的に
半導体装置外部に放熱させられるようになる。
【００３０】実施の形態１．以下、本発明の実施の形態
１を説明する。図１（ａ）は本発明の実施の形態１によ
る半導体装置を示す平面透視図、図１（ｂ）はそのＡ−
Ａ’線断面図、図２（ａ）（ｂ）及び（ｃ）は図１の半
導体装置を具体的に示す平面透視図、図２（ｄ）（ｅ）
及び（ｆ）は、図２（ａ）〜（ｃ）のそれぞれのＡ−
Ａ’線断面図である。
【００３１】図１（ａ）（ｂ）に示すように、半導体チ
ップ１を接着剤３でダイパット２に搭載するが、このダ
イパット２は可能な限り小さなサイズ、すなわち各辺が
２〜３ｍｍ程度とし、インナーリード４が半導体チップ
１の下に来るようにする。尚、ダイパット２はインナー
リード４と同一平面にならないよう、１００μｍ程度上
方に設けるようにする。次に、従来と同様に、半導体チ
ップ１とインナーリード４の間を金属細線５で電気的に
接続し、そしてモールド樹脂６で封止する。
【００３２】このように、この実施の形態１では、イン
ナーリード４が半導体チップ１の直下にあるため、半導
体チップ１で発生した熱は極めて薄い樹脂を通ってイン
ナーリード４へ伝わり、そして直接アウターリード９へ
伝わって外部に放出させる為、より効果的に放熱性を向
上させる事が可能となる。
【００３３】更に、この実施の形態１によれば、図１
（ｂ）及び図２（ｄ）〜（ｆ）に示すように、金属細線
５を長ループ化する事なく各種サイズの半導体チップ１
を搭載する事が可能となる。
【００３４】実施の形態２．次に本発明の実施の形態２
を説明する。図３（ａ）は、この発明の実施の形態２に
よる半導体装置を示す平面透視図であり、図３（ｂ）は
図３（ａ）のＡ−Ａ’線断面図である。
【００３５】この実施の形態２では、図に示すように、
半導体チップ１下面の周辺部近傍のインナーリード４上
に絶縁性のフィルム７を貼り付ける事により、半導体チ
ップ１の裏面とインナーリード４の間の電気的絶縁性を
確実なものとするようにしている。
【００３６】実施の形態３．次に本発明の実施の形態３
を説明する。図４（ａ）は、この発明の実施の形態３に
よる半導体装置を示す平面透視図であり、図４（ｂ）は
図４（ａ）のＡ−Ａ’線断面図である。
【００３７】この実施の形態３では、図４に示すよう
に、半導体チップ１とダイパット２の間に、セラミック
など素材から成り、絶縁性及び緩衝性があり且つ高熱伝
導性の高い板８を、接着剤３により介設している。これ
により、この実施の形態３では、半導体チップ１とダイ
パット２との間の絶縁性、緩衝性、及び熱伝導性が大幅
に向上するようになっている。
【００３８】実施の形態４．次に本発明の実施の形態４
を説明する。図５は本発明の実施の形態４による半導体
装置を示す部分平面図である。この実施の形態４では、
図５に示すように、ダイパット吊りリード１１と、１ピ
ッチ又は複数ピッチおきに互いに長さの異なる３つの種
類のインナーリード１２，１３，１４が、備えられてい
る。よって、この実施の形態４によれば、少なくとも３
つのサイズの半導体チップに対応できるようになってい
る。
【００３９】すなわち、この実施の形態４によれば、最
も小さいサイズの半導体チップは、前記インナーリード
１２により支持される。また、それよりも大きいサイズ
の半導体チップは、前記インナーリード１２と前記イン
ナーリード１３とにより、支持される。さらに、最も大
きいサイズの半導体チップは、前記インナーリード１
２，１３と前記インナーリード１４とにより、支持され
る。このように、この実施の形態４では、サイズの小さ
い半導体チップは、前記インナーリード１２のみで支持
され、大きくなるに従って、前記インナーリード１３や
前記インナーリード１４でも支持されるようになってい
る。つまり、この実施の形態４では、半導体チップのサ
イズが大きくなるに従って、それを支持するインナーリ
ードの数も増えるようになっており、極めて合理的にな
っている。
【００４０】実施の形態５．次に実施の形態５を説明す
る。図６は本発明の実施の形態５による半導体装置を示
す部分平面図である。この実施の形態５では、図６に示
すように、ダイパット吊りリード２１と、１ピッチ又は
複数ピッチおきに互いに長さの異なる３つの種類のイン
ナーリード２２，２３，２４が、備えられている。よっ
て、この実施の形態５によれば、少なくとも３つのサイ
ズの半導体チップに対応できるようになっている。
【００４１】すなわち、この実施の形態５によれば、最
も小さいサイズの半導体チップは、前記インナーリード
２２により支持される。また、それよりも大きいサイズ
の半導体チップは、前記インナーリード２２と前記イン
ナーリード２３とにより、支持される。さらに、最も大
きいサイズの半導体チップは、前記インナーリード２
２，２３と前記インナーリード２４とにより、支持され
る。このように、この実施の形態５では、サイズの小さ
い半導体チップは、前記インナーリード２２のみで支持
され、大きくなるに従って、前記インナーリード２３や
前記インナーリード２４でも支持されるようになってい
る。つまり、この実施の形態５では、半導体チップのサ
イズが大きくなるに従って、それを支持するインナーリ
ードの数も増えるようになっており、極めて合理的にな
っている。
【００４２】また、この実施の形態５では、上記の実施
の形態４と比較したとき、各インナーリード２２，２
３，２４の先端部の半導体チップと接する部分の面積
を、上記の実施の形態４よりも大きく形成している。そ
のため、この実施の形態５では、インナーリード２２，
２３，２４を通じて、半導体チップからの熱をより多く
外部に伝達させることができ、半導体装置の放熱性を一
層向上させられるようになる。
【００４３】実施の形態６．次に本発明の実施の形態６
を説明する。この実施の形態６では、図７に示すよう
に、ダイパットを省略し、ダイパット吊りリードも省略
し、その代わりに、従来のダイパット吊りリードのあっ
た位置に外部リードを設けるようにしている。なお、こ
の図７は、１０４ピンのリードフレームである。
【００４４】また、この実施の形態６では、上記の実施
の形態５と同様に、１ピッチ又は複数ピッチおきに互い
に長さの異なる３つの種類のインナーリード３２，３
３，３４が、備えられている。よって、この実施の形態
６によれば、少なくとも３つのサイズの半導体チップに
対応できるようになっている。
【００４５】すなわち、この実施の形態６によれば、最
も小さいサイズの半導体チップは、前記インナーリード
３２により支持される。また、それよりも大きいサイズ
の半導体チップは、前記インナーリード３２と前記イン
ナーリード３３とにより、支持される。さらに、最も大
きいサイズの半導体チップは、前記インナーリード３
２，３３と前記インナーリード３４とにより、支持され
る。このように、この実施の形態６では、サイズの小さ
い半導体チップは、前記インナーリード３２のみで支持
され、大きくなるに従って、前記インナーリード３３や
前記インナーリード３４でも支持されるようになってい
る。つまり、この実施の形態６では、半導体チップのサ
イズが大きくなるに従って、それを支持するインナーリ
ードの数も増えるようになっており、極めて合理的にな
っている。
【００４６】実施の形態７．次に本発明の実施の形態７
を説明する。この実施の形態７では、図８に示すよう
に、ダイパットを省略し、ダイパット吊りリードも省略
している。そして、ダイパット吊りリードを省略してい
る代わりに、従来はダイパット吊りリードのあった位置
に、従来よりも大きなモールド樹脂注入口４０を設けて
いる。つまり、この実施の形態７では、モールド樹脂注
入口４０を、ダイパット吊りリードがあった従来の場合
に比べてより大きくし、モールド樹脂注入をより容易に
している。なお、この図８は、１００ピンフレームに本
発明によるリードフレームの考え方を適用した例であ
る。
【００４７】また、この実施の形態７では、上記の実施
の形態５又は６と同様に、１ピッチ又は複数ピッチ大き
な互いに長さの異なる３つの種類のインナーリード４
２，４３，４４が、備えられている。よって、この実施
の形態７によれば、少なくとも３つのサイズの半導体チ
ップに対応できるようになっている。
【００４８】すなわち、この実施の形態７によれば、最
も小さいサイズの半導体チップは、前記インナーリード
４２により支持される。また、それよりも大きいサイズ
の半導体チップは、前記インナーリード４２と前記イン
ナーリード４３とにより、支持される。さらに、最も大
きいサイズの半導体チップは、前記インナーリード４
２，４３と前記インナーリード４４とにより、支持され
る。このように、この実施の形態７では、サイズの小さ
い半導体チップは、前記インナーリード４２のみで支持
され、大きくなるに従って、前記インナーリード４３や
前記インナーリード４４でも支持されるようになってい
る。つまり、この実施の形態７では、半導体チップのサ
イズが大きくなるに従って、それを支持するインナーリ
ードの数も増えるようになっており、極めて合理的であ
る。
【００４９】実施の形態８．次に本発明の実施の形態８
を説明する。図９（ａ）にダイパッド吊りリード（図９
（ａ）に符号１５０で示す）が有る場合の半導体装置を
示し、図９（ｂ）にダイパッド吊りリードが無い場合の
半導体装置を示している。図１０（ｂ）では、ダイパッ
ド吊りリードが無い場合のモールド樹脂を注入する時の
樹脂の流れを矢印で示している。同図に於いて、樹脂注
入口であるゲート５０から注入されたモールド樹脂は、
ダイパット吊りリードが無いので、図の矢印で示すよう
に、空隙部に沿って、下キャビティの方だけでなく、上
キャビティーの方にも容易に流れ込むようになってい
る。
【００５０】他方、図１０（ａ）には、ダイパッド吊り
リード１５０が有る場合の、モールド樹脂を注入する時
の樹脂の流れを矢印で示している。この場合は、同図に
示すように、ゲート５０ａから注入された樹脂は、ダイ
パット吊りリードが有るため、矢印で示すように、空隙
部に沿って下キャビティーの方にはその多くが流れる
が、上キャビティーの方には、図の点線矢印で示すよう
に、樹脂はリード間の狭い隙間を通って流れるしかない
ため、その樹脂流入量は少ない。このことから、ダイパ
ット吊りリードが有ると、下キャビティーの方により多
くの樹脂が流れ、上キャビティーには樹脂の流れがより
少なく成り、その結果、上下キャビティーにアンバラン
スを生じてしまう。このアンバランスは、ダイパッドの
下に圧力の高い樹脂が多く存在する為にダイパッドを上
方向に押し上げる原因となる。特に最近の多ピンパッケ
ージにおいては、上下キャビティーの寸法が小さくなっ
ているため、前記の樹脂による上方向への押し上げによ
るダイパッドの上方向への変位によって、金線がモール
ド樹脂の表面に露出してしまうなどの不良品を作る原因
となることが多い。
【００５１】この実施の形態８では、前述のように、樹
脂注入部の位置にある（図９（ａ）参照）ダイパット吊
りリードを省略して無くすようにして、半導体装置を図
９（ａ）に示すように構成している。そのため、この実
施の形態８では、モールド樹脂の通過路を十分に確保す
ることができるので、従来のような上記ダイパッドの樹
脂による変位により金線がモールド樹脂の表面に露出し
てしまうなどの不良品を作る原因を、除去出来るように
なる。
【００５２】実施の形態９．次に本発明の実施の形態９
を説明する。図１１（ａ）に実施の形態９によるリード
フレームのダイパッド沈めを示している。また、図１１
（ｂ）は図１１（ａ）のリード１０６の側面図を示して
いる。図１１（ｃ）は図１１（ａ）のリード１０５の側
面図を示している。図１１（ｄ）は図１１（ａ）のリー
ド１０４の側面図を示している。
【００５３】図１１（ａ）に示すように、ダイパッド沈
めは、同図の場合ダイパッド中心点Ｏを中心点とする同
心円状に、形成されている。これによりインナーリード
先端の位置は、半径が変位量だけ大きくなった状態とな
り、隣り合うインナーリードピッチは、ダイパッド沈め
を行う前に比べて、当分に大きくなる。よって、この実
施の形態９では、図１１（ａ）に一点鎖線で示すチップ
寸法の収納が可能となっている。
【００５４】実施の形態１０．次に本発明の実施の形態
１０を説明する。図１２は、本発明の実施の形態１０に
よるＱＦＰタイプの半導体装置を示している。図１２に
おいて、６１は半導体チップ、６２はリードフレーム
（４２Ａｌｌｏｙ）、６３はＣｕ製のヒートスプレッ
ダ、６４はモールド樹脂である。この実施の形態１０で
は、図１２に示すように、半導体チップ６１がリードフ
レーム６２のインナーリードの先端部分で支持されるよ
うになってるので、上記実施の形態５〜７などとほぼ同
様な効果を奏するようになっている。
【００５５】実施の形態１１．次に本発明の実施の形態
１１を説明する。図１３は、本発明の実施の形態１１に
よるＱＦＰタイプの半導体装置を示している。図１３に
おいて、７１は半導体チップ、７２はリードフレーム
（４２Ａｌｌｏｙ）、７２ａはリードフレームの沈め部
（半導体チップ７１を載置するとき、半導体チップ７１
がモールド樹脂のほぼ中央に位置するように図示下方に
折り曲げ形成された部分）、７３はＣｕ製のヒートスプ
レッダ、７４はモールド樹脂である。この実施の形態１
１では、図１３に示すように、半導体チップ７１が図示
の沈め部７２ａを有するリードフレーム７２のインナー
リードの先端部分で支持されるようになってるので、上
記実施の形態５〜７などとほぼ同様な効果を奏するよう
になっている。
【００５６】実施の形態１２．次に本発明の実施の形態
１２を説明する。図１４は、本発明の実施の形態１２に
よるＱＦＰタイプの半導体装置を示している。図１４に
おいて、８１は半導体チップ、８２はリードフレーム
（４２Ａｌｌｏｙ）、８２ａはリードフレームの沈め部
（半導体チップ８１を載置するとき、半導体チップ８１
がモールド樹脂のほぼ中央に位置するように図示下方に
折り曲げ形成された部分）、８３はＣｕ製のヒートスプ
レッダ、８３ａはヒートスプレッダ８３の一部がモール
ド樹脂８４の下面の一部から露出するように形成された
露出部である。この実施の形態１２では、図１４に示す
ように、半導体チップ８１が図示の沈め部８２ａを有す
るリードフレーム８２のインナーリードの先端部分で支
持されるようになってるので、上記実施の形態５〜７な
どとほぼ同様な効果を奏するようになっている。また、
この実施の形態１２では、ヒートスプレッダ８３の一部
８３ａがモールド樹脂８４から露出しているので、半導
体装置の放熱性が大幅に向上するようになっている。
【００５７】
【発明の効果】以上説明したように、本発明による半導
体装置では、１ピッチ又は複数ピッチおきに互いに長さ
の異なる複数種類のインナーリードの少なくとも１種類
のものが半導体チップの周辺部まで延びているので、こ
の半導体チップの周辺部まで延びているインナーリード
で半導体チップを支持することができるようになる。よ
って、本発明によれば、半導体チップのサイズが異なっ
ても、前記の互いに長さの異なる複数種類のインナーリ
ードの中のいずれかの種類のインナーリードで半導体チ
ップを支持することが可能になるので、リードフレーム
の共用化が可能になる。特に、本発明では、半導体チッ
プサイズが小さいときは、１つ又は少数の種類のインナ
ーリードで半導体チップを支持し、半導体チップサイズ
が大きいときは、２つ以上又は多数の種類のインナーリ
ードで半導体チップを支持できるので、合理的である。
また、本発明では、多数のインナーリードが半導体チッ
プに接触して半導体チップからの熱を外部に放出できる
ので、放熱性が大幅に向上されるようになる。
【００５８】また、本発明の半導体装置に使用されるリ
ードフレームでは、１ピッチ又は複数ピッチおきに互い
に長さの異なる複数種類のインナーリードの少なくとも
１種類のものが半導体チップの周辺部まで延びているの
で、この半導体チップの周辺部まで延びているインナー
リードで半導体チップを支持することができるようにな
る。また、本発明によれば、リードフレームの共用化が
可能になることから、高価なエッチング法ではなく、安
価なパンチング加工での製造が可能になる。
【００５９】また、本発明による半導体装置では、１ピ
ッチ又は複数ピッチおきに互いに長さの異なる複数種類
のインナーリードの少なくとも１種類のものが半導体チ
ップの中心部又はその近傍まで延びているので、この半
導体チップの中心部又はその近傍まで延びているインナ
ーリードで半導体チップを支持することができるように
なる。その結果、半導体チップの発熱中心（温度が最も
高い部分）から半導体装置の外部まで発生熱を前記イン
ナーリードにより容易に放熱できるので、半導体装置の
放熱性を大幅に向上させられるようになる。また、本発
明によれば、半導体チップのサイズが異なっても、前記
の互いに長さの異なる複数種類のインナーリードの中の
いずれかの種類のインナーリードで半導体チップを支持
することが可能になるので、リードフレームの共用化が
可能になる。特に、本発明では、半導体チップサイズが
小さいときは、１つ又は少数の種類のインナーリードで
半導体チップを支持し、半導体チップサイズが大きいと
きは、２つ以上又は多数の種類のインナーリードで半導
体チップを支持できるので、合理的である。
【００６０】また、本発明による半導体装置に使用され
るリードフレームでは、１ピッチ又は複数ピッチおきに
互いに長さの異なる複数種類のインナーリードの少なく
とも１種類のものが半導体チップの中心部又はその近傍
まで延びているので、この半導体チップの中心部又はそ
の近傍まで延びているインナーリードで半導体チップを
支持することができるようになる。その結果、半導体チ
ップの発熱中心（温度が最も高い部分）から半導体装置
の外部まで発生熱を前記インナーリードにより放熱でき
るので、半導体装置の放熱性を大幅に向上させられるよ
うになる。また、本発明によれば、半導体チップのサイ
ズが異なっても、前記の互いに長さの異なる複数種類の
インナーリードの中のいずれかの種類のインナーリード
で半導体チップを支持することが可能になるので、リー
ドフレームの共用化が可能になる。特に、本発明では、
半導体チップサイズが小さいときは、１つ又は少数の種
類のインナーリードで半導体チップを支持し、半導体チ
ップサイズが大きいときは、２つ以上又は多数の種類の
インナーリードで半導体チップを支持できるので、合理
的である。また、本発明によれば、リードフレームの共
用化が可能になることから、高価なエッチング法ではな
く、安価なパンチング加工での製造が可能になる。
【００６１】また、本発明による半導体装置では、ダイ
パットがなく、半導体チップを前記インナーリードの全
部又は一部により支持するようにすることにより、従来
のようにダイパット吊りリードの存在が封止樹脂のキャ
ビティへのスムーズな流入を妨げるということがなくな
り、キャビティへの封止樹脂の流入がよりスムーズに行
えるようになる。よって、従来見られた、キャビティ内
の封止樹脂の不均衡によるダイパットの変位などの問題
も、解消されるようになる。
【００６２】また、本発明による半導体装置に使用され
るリードフレームでは、ダイパットがなく、半導体チッ
プを前記インナーリードの全部又は一部により支持する
ようにすることにより、従来のようにダイパット吊りリ
ードの存在が封止樹脂のキャビティへのスムーズな流入
を妨げるということがなくなり、キャビティへの封止樹
脂の流入がよりスムーズに行えるようになる。よって、
これにより、従来のキャビティ内の封止樹脂の不均衡に
よるダイパットの変位などの問題も解消されるようにな
る。
【００６３】また、本発明による半導体装置では、半導
体チップ下面とインナーリードとの間に、絶縁性のフィ
ルム又はシートを介設するようにしているので、半導体
チップとインナーリードとの間の絶縁性が大幅に向上す
るようになる。
【００６４】また、本発明による半導体装置では、半導
体チップとダイパットとの間に、セラミックスなどの素
材から成る絶縁性及び高熱伝導性を有する部材を介在さ
せることにより、半導体チップとダイパットとの間の絶
縁性及び半導体装置の放熱性が、大幅に向上するように
なる。
【００６５】また、本発明による半導体装置は、前記イ
ンナーリードの先端部を、半導体チップ中心を中心とす
る同心円状に沿って折り曲げ形成することにより、半導
体チップを封止樹脂の上下方向のほぼ中央に位置させ
て、半導体チップの周囲をほぼ均等に樹脂封止できるよ
うになる。
【００６６】また、本発明による半導体装置に使用され
るリードフレームは、前記インナーリードの先端部を、
半導体チップ中心を中心とする同心円状に沿って折り曲
げ形成することにより、半導体チップを封止樹脂の上下
方向のほぼ中央に位置させて、半導体チップの周囲をほ
ぼ均等に樹脂封止できるようになる。
【００６７】また、本発明による半導体装置では、前記
部材の少なくともその一部を封止樹脂の外部に露出させ
ることにより、半導体チップからの発熱をより効率的に
放熱させられるようになる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の実施の形態１による半導体
装置を示す平面透視図、（ｂ）はそのＡ−Ａ’線断面図
である。
【図２】 （ａ）（ｂ）及び（ｃ）は図１を具体的に説
明する為の平面透視図、（ｄ）（ｅ）及び（ｆ）はこれ
ら（ａ）（ｂ）及び（ｃ）の各Ａ−Ａ’線断面図であ
る。
【図３】 （ａ）は本発明の実施の形態２による半導体
装置を示す平面透視図、（ｂ）はそのＡ−Ａ’線断面図
である。
【図４】 （ａ）は本発明の実施の形態３による半導体
装置を示す平面透視図、（ｂ）はそのＡ−Ａ’線断面図
である。
【図５】 本発明の実施の形態４による半導体装置を示
す平面図である。
【図６】 本発明の実施の形態５による半導体装置を示
す平面図で、リード先端部のチップと接する部分の接合
面積を増加させてリードを通じてチップからの放熱を増
やすことが出来るようにした構成を示す平面図である。
【図７】 本発明の実施の形態６による半導体装置を示
す平面図で、ダイパットを省略しダイパット吊りリード
も外部リードとした１０４ピンフレームの構成を示す平
面図である。
【図８】 本発明の実施の形態７による半導体装置を示
す平面図で、ダイパットを省略しダイパット吊りリード
も省略してモールド樹脂注入を容易にする１００ピンフ
レームのリードフレームの構成を示す平面図である。
【図９】 （ａ）及び（ｂ）は、本発明の実施の形態８
による半導体装置を説明するための平面図で、（ａ）は
ダイパット吊りリードがある場合を示し、（ｂ）はダイ
パット吊りリードがない場合を示している。
【図１０】 （ａ）及び（ｂ）は、本発明の実施の形態
８による半導体装置を説明するための平面図で、（ａ）
はダイパット吊りリードがある場合のモールド樹脂の注
入経路を示し、（ｂ）はダイパット吊りリードがない場
合のモールド樹脂の注入経路を示している。
【図１１】 （ａ）は本発明の実施の形態９による半導
体装置を示す平面図、（ｂ）（ｃ）及び（ｄ）は、
（ａ）に示すインナーリード１０６，１０５，及び１０
４のそれぞれの側面図である。
【図１２】 本発明の実施の形態１０による半導体装置
を示す平面図である。
【図１３】 本発明の実施の形態１１による半導体装置
を示す平面図である。
【図１４】 本発明の実施の形態１２による半導体装置
を示す平面図である。
【図１５】 （ａ）は従来の半導体装置を示す平面透視
図、（ｂ）はそのＡ−Ａ’線断面図である。
【図１６】 従来の半導体装置に用いられる１００ピン
フレームの平面図である。
【図１７】 図１６の四分割部を示す平面図である。
【符号の説明】
１，６１，７１，８１ 半導体チップ． ２ ダイパッ
ト． ３ 接着剤．４，１２，１３，１４，２２，２
３，２４，３２，３３，３４，４２，４３，４４，１０
６，１０５，１０４ インナーリード． ５ 金属細
線．６，６４，７４，８４ モールド樹脂． ７ フィ
ルム． ８ 板．９ アウターリード． １１，２１，
１５０ ダイパット吊りリード．４０，５０，５０ａ
樹脂注入口（ゲート）．６２，７２，８２ リードフレ
ーム． ７２ａ，８２ａ 沈め部．６３，７３，８３
ヒートスプレッダ． ８３ａ 露出部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 インナーリードが１ピッチ又は複数ピッ
    チおきに互いに異なる複数種類の長さを有するように形
    成されており、 この複数種類の長さを有するインナーリードの少なくと
    も１つの種類のものは、半導体チップの周辺部まで延び
    ている、ことを特徴とする半導体装置。
  2. 【請求項２】 １ピッチ又は複数ピッチおきに互いに異
    なる複数種類の長さを有するインナーリードを備え、こ
    の複数種類の長さを有するインナーリードの少なくとも
    １つの種類のものは半導体チップの周辺部まで延びるも
    のである、ことを特徴とするリードフレーム。
  3. 【請求項３】 インナーリードが１ピッチ又は複数ピッ
    チおきに互いに異なる複数種類の長さを有するように形
    成されており、 この複数種類の長さを有するインナーリードの少なくと
    も１つの種類のものは、半導体チップの中心部又はその
    近傍まで延びている、ことを特徴とする半導体装置。
  4. 【請求項４】 １ピッチ又は複数ピッチおきに互いに異
    なる複数種類の長さを有するインナーリードを備え、こ
    の複数種類の長さを有するインナーリードの少なくとも
    １つの種類のものは半導体チップの中心部又はその近傍
    まで延びるものである、ことを特徴とするリードフレー
    ム。
  5. 【請求項５】 請求項１又は３に記載の半導体装置にお
    いて、ダイパットがなく、半導体チップは前記インナー
    リードの全部又は一部により支持されている、ことを特
    徴とする半導体装置。
  6. 【請求項６】 請求項２又は４に記載のリードフレーム
    において、ダイパットがなく、半導体チップを支持する
    インナーリードを備えている、ことを特徴とするリード
    フレーム。
  7. 【請求項７】 請求項１，３又は５に記載の半導体装置
    において、半導体チップ下面とインナーリードとの間
    に、絶縁性のフィルム又はシートが介設されていること
    を特徴とする、半導体装置。
  8. 【請求項８】 請求項１，３，５又は７に記載の半導体
    装置において、半導体チップとダイパットとの間に、セ
    ラミックスなどの素材から成る絶縁性及び高熱伝導性を
    有する部材を介在させた、ことを特徴とする半導体装
    置。
  9. 【請求項９】 請求項１，３，５，７又は８に記載の半
    導体装置において、前記インナーリードの先端部は、半
    導体チップ中心を中心とする同心円状に沿って折り曲げ
    形成されている、ことを特徴とする半導体装置。
  10. 【請求項１０】 請求項２，４又は６に記載のリードフ
    レームにおいて、前記インナーリードの先端部は、半導
    体チップ中心を中心とする同心円状に沿って折り曲げ形
    成されている、ことを特徴とするリードフレーム。
  11. 【請求項１１】 請求項８に記載の半導体装置におい
    て、前記部材は、少なくともその一部が封止樹脂の外部
    に露出されている、ことを特徴とする半導体装置。
JP6622096A 1996-03-22 1996-03-22 半導体装置及びリードフレーム Pending JPH09260575A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP6622096A JPH09260575A (ja) 1996-03-22 1996-03-22 半導体装置及びリードフレーム
US08/768,909 US5753977A (en) 1996-03-22 1996-12-18 Semiconductor device and lead frame therefor
TW085115659A TW362267B (en) 1996-03-22 1996-12-19 Semiconductor device and lead frame therefor
DE1997108002 DE19708002B4 (de) 1996-03-22 1997-02-27 Anschlußrahmen für Halbleiterbauelement
KR19970009028A KR970067820A (ja) 1996-03-22 1997-03-17
CNB971034915A CN1154184C (zh) 1996-03-22 1997-03-18 树脂封包型半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6622096A JPH09260575A (ja) 1996-03-22 1996-03-22 半導体装置及びリードフレーム

Publications (1)

Publication Number Publication Date
JPH09260575A true JPH09260575A (ja) 1997-10-03

Family

ID=13309542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6622096A Pending JPH09260575A (ja) 1996-03-22 1996-03-22 半導体装置及びリードフレーム

Country Status (6)

Country Link
US (1) US5753977A (ja)
JP (1) JPH09260575A (ja)
KR (1) KR970067820A (ja)
CN (1) CN1154184C (ja)
DE (1) DE19708002B4 (ja)
TW (1) TW362267B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114374A1 (ja) * 2007-03-19 2008-09-25 Renesas Technology Corp. 半導体装置及びその製造方法
JP2009290182A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc リードフレームパッケージ構造とその製造方法

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
KR100703830B1 (ko) 1996-12-26 2007-04-05 가부시키가이샤 히타치세이사쿠쇼 수지밀봉형 반도체장치의 제조방법
US6692989B2 (en) 1999-10-20 2004-02-17 Renesas Technology Corporation Plastic molded type semiconductor device and fabrication process thereof
US6861735B2 (en) * 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP2000058735A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd リードフレーム、半導体装置及び半導体装置の製造方法
US6211565B1 (en) * 1999-04-29 2001-04-03 Winbond Electronics Corporation Apparatus for preventing electrostatic discharge in an integrated circuit
KR100379089B1 (ko) 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6639308B1 (en) 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
US6278175B1 (en) 2000-01-21 2001-08-21 Micron Technology, Inc. Leadframe alteration to direct compound flow into package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
IT1317559B1 (it) * 2000-05-23 2003-07-09 St Microelectronics Srl Telaio di supporto per chip avente interconnessioni a bassa resistenza.
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
DE10146306A1 (de) * 2001-09-19 2003-01-02 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
JP2006066008A (ja) * 2004-08-30 2006-03-09 Hitachi Global Storage Technologies Netherlands Bv 磁気ディスクおよび磁気ディスクの製造方法
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US7839004B2 (en) * 2008-07-30 2010-11-23 Sanyo Electric Co., Ltd. Semiconductor device, semiconductor module, method for manufacturing semiconductor device, and lead frame
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8450841B2 (en) * 2011-08-01 2013-05-28 Freescale Semiconductor, Inc. Bonded wire semiconductor device
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5524479A (en) * 1978-08-09 1980-02-21 Nec Corp Semiconductor
JPS63306648A (ja) * 1987-06-08 1988-12-14 Shinko Electric Ind Co Ltd 半導体装置用リ−ドフレ−ムとその製造方法
JPS6414942A (en) * 1987-07-08 1989-01-19 Mitsubishi Electric Corp Resin sealed semiconductor integrated circuit device
JPH01161743A (ja) * 1987-12-17 1989-06-26 Toshiba Corp 半導体装置
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2629853B2 (ja) * 1988-07-19 1997-07-16 セイコーエプソン株式会社 半導体装置
JP2602076B2 (ja) * 1988-09-08 1997-04-23 三菱電機株式会社 半導体装置用リードフレーム
JPH03280560A (ja) * 1990-03-29 1991-12-11 Nec Ic Microcomput Syst Ltd 半導体装置
JPH03283648A (ja) * 1990-03-30 1991-12-13 Nec Corp 樹脂封止型半導体装置
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114374A1 (ja) * 2007-03-19 2008-09-25 Renesas Technology Corp. 半導体装置及びその製造方法
JP2009290182A (ja) * 2008-05-30 2009-12-10 Powertech Technology Inc リードフレームパッケージ構造とその製造方法

Also Published As

Publication number Publication date
DE19708002A1 (de) 1997-09-25
DE19708002B4 (de) 2004-09-16
CN1154184C (zh) 2004-06-16
US5753977A (en) 1998-05-19
TW362267B (en) 1999-06-21
CN1162193A (zh) 1997-10-15
KR970067820A (ja) 1997-10-13

Similar Documents

Publication Publication Date Title
JPH09260575A (ja) 半導体装置及びリードフレーム
US6258630B1 (en) Resin-sealed semiconductor device having island for mounting semiconductor element coupled to heat spreader
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
JPH0878605A (ja) リードフレームおよびそれを用いた半導体集積回路装置
JPH1131776A (ja) 半導体チップパッケージ
JP2004179253A (ja) 半導体装置およびその製造方法
JP4571320B2 (ja) 半導体チップパッケージ
KR100428271B1 (ko) 집적회로패키지와그제조방법
JPH03177060A (ja) 半導体装置用リードフレーム
JP2009071154A (ja) 半導体装置
JPH07161876A (ja) 半導体集積回路装置およびその製造方法ならびにその製造に用いるモールド金型
US7368320B2 (en) Method of fabricating a two die semiconductor assembly
JP2007134585A (ja) 半導体装置及びその製造方法
JP3702655B2 (ja) 樹脂封止型半導体装置の製造方法
JP2001156235A (ja) 樹脂封止型半導体装置およびその製造方法
JP3565114B2 (ja) 樹脂封止型半導体装置
JP2001177007A (ja) 半導体装置及びその製造方法
JPH11354673A (ja) 半導体装置
JP3541751B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
KR100481927B1 (ko) 반도체패키지및그제조방법
JPS61194861A (ja) 樹脂封止型半導体装置
JPH02202042A (ja) 樹脂封止型半導体装置
JPH06244312A (ja) 半導体装置及びその製造方法
CN113097076A (zh) Qfn框架结构、qfn封装结构及制作方法
KR100426499B1 (ko) 반도체패키지의구조