DE19819438A1 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung

Info

Publication number
DE19819438A1
DE19819438A1 DE19819438A DE19819438A DE19819438A1 DE 19819438 A1 DE19819438 A1 DE 19819438A1 DE 19819438 A DE19819438 A DE 19819438A DE 19819438 A DE19819438 A DE 19819438A DE 19819438 A1 DE19819438 A1 DE 19819438A1
Authority
DE
Germany
Prior art keywords
oxide layer
layer
gate
silicide
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19819438A
Other languages
English (en)
Other versions
DE19819438C2 (de
Inventor
Shigenobu Maeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19819438A1 publication Critical patent/DE19819438A1/de
Application granted granted Critical
Publication of DE19819438C2 publication Critical patent/DE19819438C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung und genauer gesagt auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Silizid-Schutzschicht aufweist.
Bei Transistoren, die für logische hochintegrierte Schaltungen (sogenannte Large-Scale Integrated Circuits oder LSIs) verwen­ det werden, wird eine sogenannte "Salizid"- (für selbstaus­ fluchtendes Silizid) Technologie verwendet, bei der eine Sili­ zidschicht in selektiver und selbstausfluchtender Weise auf der Oberfläche eines Source-/Drainbereichs und einer Polysiliz­ ium-Gateelektrode gebildet wird, um gleichzeitig den parasitären Widerstand des Source-/Drainbereichs und den Verbindungswider­ stand der Polysilizium-Gateelektrode zu reduzieren.
Diese "Salizid"-Technologie wird nun unter Bezugnahme auf die Fig. 16 und 17 erläutert.
Wie in Fig. 16 gezeigt ist, wird nach der Bildung eines MOS-Transistors M1 (im vorliegenden Fall vom N-Kanal-Typ) auf einem Siliziumsubstrat SB eine Metallschicht ML, z. B. aus Kobalt (Co), durch Aufsputtern mit einer Dicke von ca. 10 nm (100 Å) auf der Oberfläche des Source-/Drainbereichs SD, auf der frei­ liegenden Oberfläche der Polysilizium-Gateelektrode GE und auf der Oberfläche der Seitenwand-Oxidschicht SW gebildet.
Als nächstes erfolgt eine Wärmebehandlung bei einer Temperatur von 400 bis 500°C für 30 bis 120 s, um den Bereich, in dem sich die Metallschicht ML und die Silizidschicht berühren, zum Reagieren zu bringen und auf diese Weise eine Silizidschicht zu bilden. Danach wird der unreagiert gebliebene Bereich durch einen Naßätzvorgang entfernt, und anschließend erfolgt eine Wärmebehandlung bei 800 bis 900°C für 30 bis 120 s, so daß eine Silizidschicht SF nur auf der Oberfläche des Source-/Drainbereichs SD und auf der freiliegenden Oberfläche der Polysilizium-Gateelektrode GE gebildet wird, wie dies in Fig. 17 gezeigt ist.
Die Silizidschicht besitzt zwar den Vorteil, daß sie den para­ sitären Widerstand und den Verbindungswiderstand reduziert, wie dies vorstehend erwähnt wurde, jedoch kann die Bildung der Silizidschicht zur Entstehung unerwünschter Erscheinungen füh­ ren. In diesem Fall wird als Gegenmaßnahme eine Silizid-Schutz­ schicht zur Verhinderung der Bildung der Silizidschicht in dem­ jenigen Bereich gebildet, in dem die Entstehung der Silizid­ schicht unerwünscht ist.
Als nächstes wird ein Problem beschrieben, das sich durch die Bildung der Silizidschicht und der Silizid-Schutzschicht er­ gibt. Als erstes zeigt Fig. 18 als Beispiel für eine inte­ grierte Halbleiterschaltung eine Inverterschaltung C2 und eine Schutzschaltung C1 zum Schutz derselben.
Die Schutzschaltung C1 weist einen P-Kanal-MOS-Transistor P1 und einen N-Kanal-MOS-Transistor N1 in Reihenschaltung auf, wobei ein Eingangsanschluß PD mit dem die beiden Transistoren verbindenden Knotenpunkt ND1 verbunden ist. Der P-Kanal-MOS-Transistor P1 ist mit seiner Gateelektrode mit dem Stromversor­ gungspotential Vcc verbunden und ist stets in einem AUS-Zustand gehalten. Der N-Kanal-MOS-Transistor N1 ist mit seiner Gate­ elektrode mit Massepotential verbunden und stets in einem AUS-Zustand gehalten.
Die Inverterschaltung C2 weist einen P-Kanal-MOS-Transistor P2 und einen N-Kanal-MOS-Transistor N2 in Reihenschaltung auf, wo­ bei der Verbindungspunkt ND2 zwischen den beiden Transistoren mit einer nicht gezeigten, weiteren Schaltung verbunden ist. Die Gateelektroden des P-Kanal-MOS-Transistors P2 und des N-Ka­ nal-MOS-Transistors N2 sind mit dem Verbindungspunkt ND1 der Schutzschaltung C1 verbunden.
Es sei nun angenommen, daß eine Stoßspannung durch den Ein­ gangsanschluß PD zugeführt wird, das heißt, daß eine elektro­ statische Entladung stattfindet. Die Stoßspannung ist viel hö­ her als die Betriebsspannung eines üblichen MOS-Transistors. Bei Nichtvorhandensein der Schutzschaltung C1 wird die Stoß­ spannung an die Gateelektroden des P-Kanal-MOS-Transistors P2 und des N-Kanal-MOS-Transistors N2 der Inverterschaltung C2 an­ gelegt, so daß es möglicherweise zu einem dielektrischen Durch­ bruch der Gateisolierung von beiden kommt. Bei Vorhandensein der Schutzschaltung C1, führt das Anlegen der Stoßspannung je­ doch zu einem Durchbrechen des Source-/Drainbereichs des P-Ka­ nal-MOS-Transistors P1 und des N-Kanal-MOS-Transistors N1, so daß ein Strom fließen kann, so daß die Beaufschlagung der In­ verterschaltung C2 mit der Stoßspannung verhindert wird.
Wenn jedoch eine extrem hohe Stoßspannung zwischen Source und Drain angelegt wird, kommt es in der Schutzschaltung C1 zu einer Zerstörung des P-Kanal-MOS-Transistors P1 oder des N-Ka­ nal-MOS-Transistors N1. Die Stoßspannung zum Zeitpunkt der Zer­ störung wird als elektrostatischer Entlade-Widerstand bezeich­ net, wobei dieser wünschenswerterweise auf einen möglichst ho­ hen Wert gesetzt wird. Wenn jedoch eine Silizidschicht auf der Oberfläche des Source-/Drainbereichs ausgebildet ist, kann der elektrostatische Entlade-Widerstand geringer werden.
Fig. 19 zeigt die Struktur des MOS-Transistors M1 in einer Draufsicht. Der MOS-Transistor M1 ist aus einer länglichen Gateelektrode GE, die in der Mitte vorgesehen ist, sowie aus einem Source-/Drainbereich SD an seinen beiden Seiten in Rich­ tung seiner kürzeren Dimension bzw. in Richtung seiner Dicke gebildet, wobei eine Silizidschicht SF auf der Oberfläche des Source-/Drainbereichs SD gebildet ist.
Fig. 20 zeigt eine vergrößerte Ansicht des in Fig. 19 darge­ stellten Bereichs A. Die Silizidschicht SF besitzt im allgemei­ nen eine polykristalline Struktur, die aus Silizid-Kristallkör­ nern unterschiedlicher Größe gebildet ist, wie dies in Fig. 20 dargestellt ist. An den Korn-Grenzflächen stellen sich die For­ men der einzelnen Körner in Form von Wellungen dar. Das gleiche gilt an dem Randbereich der Silizidschicht SF entlang des Rand­ bereichs der Gateelektrode GE, wobei die Kristallkörner GR ein­ ander unter Zwischenschaltung der Gateelektrode GE gegenüber­ liegen, wie dies in Fig. 20 gezeigt ist. Wenn ein Spannungsstoß an diese Struktur angelegt wird, konzentriert sich der Strom­ stoß auf den Bereich zwischen den Erhebungen der Kristallkörner GR auf beiden Seiten der Gateelektrode GE (den durch den Pfeil angedeuteten Bereich), so daß dieser Bereich intensiv durchbro­ chen wird und dadurch der Betrieb des MOS-Transistors beein­ trächtigt und dessen Funktion als Schutzschaltung zerstört wird. Aus diesem Grund wird auf der Oberfläche des Source- /Drainbereichs in der Schutzschaltung keine Silizidschicht aus­ gebildet, und statt dessen wird dort eine Silizid-Schutzschicht ausgebildet.
Unter Bezugnahme auf die Fig. 21 und 22 wird nun die Struktur eines MOS-Transistors M2 beschrieben, der eine Silizid-Schutz­ schicht aufweist.
Wie in Fig. 21 gezeigt, ist eine Silizid-Schutzschicht SP, die aus einer Siliziumoxidschicht (SiO2) besteht, auf der Oberflä­ che der Gateelektrode GE und auf der Oberfläche des Source- /Drainbereichs SD in der Nähe der Gateelektrode GE gebildet. Fig. 22 zeigt eine Querschnittsansicht entlang der Linie A-A in Fig. 21.
Wie in Fig. 22 gezeigt ist, ist die Silizid-Schutzschicht SP auf der Oberfläche der Gateelektrode GE und der Seitenwand-Oxid­ schicht SW sowie auf der Oberfläche des Source- /Drainbereichs SD in der Nähe der Gateelektrode GE gebildet, während keine Silizidschicht SF oben auf der Silizid-Schutz­ schicht SP gebildet ist. Diese Struktur vergrößert die Distanz zwischen den Randbereichen der Silizidschicht SF und den Rand­ bereichen der Gateelektrode GE. Selbst wenn die Randbereiche der Silizidschicht SF in Form von kontinuierlichen Unregelmä­ ßigkeiten ausgebildet sind und der Stromstoß sich auf die vor­ springenden Bereiche konzentriert, gelangt der Stromstoß somit durch den einen hohen Widerstand aufweisenden Source- /Drainbereich SD sowie den schwach dotierten Drainbereich LD, so daß die Spannung geringer wird. Außerdem diffundiert der Strom, da er über eine lange Distanz in den Source- /Drainbereich SD und den schwach dotierten Drainbereich LD fließt, so daß eine Zerstörung des MOS-Transistors verhindert wird.
Wie vorstehend beschrieben, wird bei MOS-Transistoren, bei de­ nen die Bildung einer Silizidschicht SF Probleme hervorruft, eine Silizid-Schutzschicht SP gebildet, um die Bildung der Silizidschicht SF zu verhindern.
Bei der Bildung der Silizid-Schutzschicht SP wird eine Sili­ ziumoxidschicht über der gesamten Oberfläche des Silizium­ substrats SB gebildet, und danach wird die Siliziumoxidschicht durch einen Trockenätzvorgang selektiv entfernt, um die Sili­ zid-Schutzschicht SP nur auf der Oberfläche der Gateelektrode GE und des Source-/Drainbereichs SD in der Nähe der Gateelek­ trode GE zu bilden.
Daher wird die Oberfläche des Siliziumsubstrats SB nicht nur dem Ätzvorgang zur Bildung der Seitenwand-Oxidschicht SW des MOS-Transistors ausgesetzt, sondern auch dem Ätzvorgang zur Bildung der Silizid-Schutzschicht SP. Wenn ein MOS-Transistor auf einem massiven Siliziumsubstrat gebildet wird, führt ein Entfernen der Substratoberfläche bis zu einem gewissen Ausmaß unter Verwendung von mehreren Ätzvorgängen zu keinem ernsthaf­ ten Problem. Wenn jedoch ein MOS-Transistor auf einem SOI-Substrat (d. h. einem Silizium- oder Halbleiter-auf-Isolator-Sub­ strat) gebildet wird, das eine Halbleiterschicht aufweist, die in Form einer Schicht auf einem isolierenden Substrat, ins­ besondere eine SOI-Schicht, ausgebildet ist, führt die größere Anzahl von Ätzvorgängen zu einem ernsthaften Problem.
Fig. 23 zeigt eine Struktur, bei der eine Silizid-Schutzschicht auf einem MOS-Transistor M3 gebildet ist, der auf einem SOI-Substrat gebildet ist.
In Fig. 23 weist das SOI-Substrat S1 eine vergrabene Isolier­ schicht BO, die auf einem Siliziumsubstrat SB gebildet ist, so­ wie eine SOI-Schicht SL auf, die auf der vergrabenen Isolier­ schicht BO ausgebildet ist. Der MOS-Transistor M3 ist auf der SOI-Schicht SL ausgebildet. Im allgemeinen ist die SOI-Schicht LS so dünn, daß der Einfluß eines Überätzens nicht zu vernach­ lässigen ist.
Zum Beispiel zeigt Fig. 23 eine Stufe D1 an dem Randbereich der Seitenwand-Oxidschicht SW, die durch Überätzen entsteht, wenn die Seitenwand-Oxidschicht SW gebildet wird. Die Dicke der SOI-Schicht SL ist um die Höhe der Stufe D1 reduziert. An dem Rand­ bereich der Silizid-Schutzschicht SP entsteht bei der Bildung der Silizid-Schutzschicht SP durch Überätzen eine Stufe D2, so daß die Dicke der SOI-Schicht SL um die Höhe dieser Stufe ver­ mindert wird. Die zweimalige Überätzung führt somit zu einer starken Reduzierung der Dicke der SOI-Schicht SL in dem von der Silizid-Schutzschicht SP nicht bedeckten Bereich. Wenn in die­ sem Bereich eine Silizidschicht SF gebildet wird, kann die ver­ bliebene SOI-Schicht SL insgesamt zu der Silizidschicht SF wer­ den. In einem Bereich, in dem die SOI-Schicht SL vollständig aus der Silizidschicht SF gebildet ist, führt die schlechtere Haftung zwischen der vergrabenen Isolierschicht BO (SiO2- Schicht) und der Silizidschicht SF zu einem Abschälen der Sili­ zidschicht SF, so daß leitfähiger Staub entsteht. Verbleibt der leitfähige Staub auf der Halbleitervorrichtung, hat er einen nachteiligen Einfluß auf die Betriebseigenschaften der Halblei­ tervorrichtung. Wenn der Bereich, aus dem ein Source- /Drainbereich gebildet werden soll, zu der Silizidschicht SF wird und sich abschält, lassen sich die ursprünglichen Funktio­ nen der Halbleitervorrichtung nicht mehr erzielen.
Die Aufgabe der vorliegenden Erfindung besteht daher in der Schaffung eines Verfahrens zum Herstellen einer Halbleitervor­ richtung, die eine Silizid-Schutzschicht aufweist, wobei die genannten Probleme, die durch Überätzen bei der Bildung der Silizid-Schutzschicht bedingt sind, eliminiert sind.
Gemäß einem ersten Gesichtspunkt schafft die vorliegende Erfin­ dung ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen ersten und einen zweiten MOS-Transistor aufweist, die auf einem Halbleitersubstrat gebildet werden, wobei eine Sili­ zid-Schutzschicht in einem Bereich gebildet wird, in dem die Bildung einer Silizidschicht bei dem ersten MOS-Transistor nicht erwünscht ist.
Gemäß der vorliegenden Erfindung weist das Verfahren zum Her­ stellen einer Halbleitervorrichtung folgende Schritte auf:
  • (a) Bilden einer ersten Gateoxidschicht und einer ersten Gate­ elektrode in dieser Reihenfolge aufeinander in einem Bereich, in dem der erste MOS-Transistor auf einer Hauptfläche des Halb­ leitersubstrats gebildet wird, sowie einer zweiten Gateoxid­ schicht und einer zweiten Gateelektrode in dieser Reihenfolge aufeinander in einem Bereich, in dem der zweite MOS-Transistor gebildet wird;
  • (b) Implantieren von Dotierstoffionen eines ersten Leitfähig­ keitstyps in das Halbleitersubstrat unter Verwendung der ersten und der zweiten Gateelektrode als Masken zur Bildung eines er­ sten Halbleiterbereichs des ersten Leitfähigkeitstyps mit einer relativ niedrigen Konzentration in selbstausfluchtender Weise in der Oberfläche des Halbleitersubstrats außen an den Seiten­ flächen der ersten und der zweiten Gateelektrode;
  • (c) Bilden einer Oxidschicht derart, daß diese die erste und die zweite Gateelektrode und die Oberfläche des Halbleiter­ substrats bedeckt;
  • (d) Implantieren von Dotierstoffionen des ersten Leitfähig­ keitstyps von oberhalb der Oxidschicht her unter Verwendung der ersten und der zweiten Gateelektrode und der Oxidschicht, die an den Seitenflächen der ersten und der zweiten Gateelektrode ausgebildet ist, als Masken zur Bildung eines zweiten Halblei­ terbereichs des ersten Leitfähigkeitstyps mit einer relativ hohen Konzentration in selbstausfluchtender Weise an der Ober­ fläche des Halbleitersubstrats, das den ersten Halbleiterbe­ reich beinhaltet;
  • (e) selektives Bilden einer Resistmaske, die sich von der Ober­ seite der ersten Gateelektrode bis über die Oxidschicht im äußeren Umkreis der Seitenflächen der ersten Gateelektrode erstreckt; und
  • (f) Ätzen der Oxidschicht in dem von der Resistmaske nicht bedeckten Bereich derart, daß die unter der Resistmaske vorhan­ dene Oxidschicht als Silizid-Schutzschicht bestehen bleibt und die Oxidschicht an den Seitenflächen der zweiten Gateelektrode und der zweiten Gateoxidschicht als Seitenwand-Oxidschicht be­ stehen bleibt.
Gemäß einem zweiten Gesichtspunkt weist der Schritt (f) vor­ zugsweise folgende weitere Schritte auf: (f-1) Reduzieren der Dicke der nicht von der Resistmaske bedeckten Oxidschicht durch anisotropes Trockenätzen; und (f-2) Entfernen der eine redu­ zierte Dicke aufweisenden Oxidschicht durch Naßätzen.
Gemäß einem dritten Gesichtspunkt schafft die vorliegende Er­ findung ein Verfahren zum Herstellen einer Halbleitervorrich­ tung, die einen ersten und einen zweiten MOS-Transistor auf­ weist, die auf einem Halbleitersubstrat gebildet werden, wobei eine Silizid-Schutzschicht in einem Bereich gebildet wird, in dem die Bildung einer Silizidschicht bei dem ersten MOS-Transi­ stor nicht erwünscht ist.
Dieses Verfahren zum Herstellen einer Halbleitervorrichtung weist folgende Schritte auf:
  • (a) Bilden einer ersten Gateoxidschicht und einer ersten Gate­ elektrode in dieser Reihenfolge aufeinander in einem Bereich, in dem der erste MOS-Transistor auf einer Hauptfläche des Halb­ leitersubstrats gebildet wird, sowie einer zweiten Gateoxid­ schicht und einer zweiten Gateelektrode in dieser Reihenfolge aufeinander in einem Bereich, in dem der zweite MOS-Transistor gebildet wird;
  • (b) Implantieren von Dotierstoffionen eines ersten Leitfähig­ keitstyps in das Halbleitersubstrat unter Verwendung der ersten und der zweiten Gateelektrode als Masken zur Bildung eines er­ sten Halbleiterbereichs des ersten Leitfähigkeitstyps mit einer relativ niedrigen Konzentration in selbstausfluchtender Weise an der Oberfläche des Substrats außen an den Seitenflächen der ersten und der zweiten Gateelektrode;
  • (c) Bilden einer ersten Oxidschicht derart, daß diese die erste und die zweite Gateelektrode und die Oberfläche des Halbleiter­ substrats bedeckt;
  • (d) Reduzieren der Dicke der ersten Oxidschicht durch anisotro­ pes Trockenätzen zur Bildung einer ersten Seitenwand-Oxid­ schicht an den Seitenflächen der ersten Gateelektrode und der ersten Gateoxidschicht sowie zur Bildung einer zweiten Seiten­ wand-Oxidschicht an den Seitenflächen der zweiten Gateelek­ trode und der zweiten Gateoxidschicht;
  • (e) vor oder nach Schritt (d) erfolgendes Implantieren von Do­ tierstoffionen des ersten Leitfähigkeitstyps von oberhalb der ersten Oxidschicht her zur Bildung eines zweiten Halbleiterbe­ reichs des ersten Leitfähigkeitstyps mit einer relativ hohen Konzentration in selbstausfluchtender Weise an der Oberfläche des Halbleitersubstrats, die den ersten Halbleiterbereich bein­ haltet;
  • (f) Bilden einer zweiten Oxidschicht auf der eine reduzierte Dicke aufweisenden ersten Oxidschicht;
  • (g) selektives Bilden einer Resistmaske, die sich von der Ober­ seite der ersten Gateelektrode bis über die zweite Oxidschicht im äußeren Umkreis der Seitenflächen der ersten Gateelektrode erstreckt; und
  • (h) Entfernen der zweiten Oxidschicht in dem von der Re­ sistmaske nicht bedeckten Bereich und der eine reduzierte Dicke aufweisenden ersten Oxidschicht unter der zweiten Oxidschicht durch Ätzen, so daß die unter der Resistmaske vorhandene zweite Oxidschicht zu der Silizid-Schutzschicht wird.
Vorzugsweise wird gemäß einem vierten Gesichtspunkt der Erfin­ dung der Schritt (e) vor dem Schritt (d) durchgeführt und bein­ haltet der Schritt (e) ein Implantieren von Dotierstoffionen des ersten Leitfähigkeitstyps, wobei die erste und die zweite Gateelektrode und die auf den Seitenflächen der ersten und der zweiten Gateelektrode ausgebildete erste Oxidschicht als Masken verwendet werden.
Vorzugsweise wird gemäß einem fünften Gesichtspunkt der Erfin­ dung der Schritt (e) nach dem Schritt (d) durchgeführt und be­ inhaltet der Schritt (e) ein Implantieren von Dotierstoffionen des ersten Leitfähigkeitstyps, wobei die erste und die zweite Gateelektrode und die erste und die zweite Seitenwand-Oxid­ schicht als Masken verwendet werden.
Vorzugsweise weist gemäß einem sechsten Gesichtspunkt der Er­ findung der Schritt (h) folgende weitere Schritte auf: (h-1) Reduzieren der Dicke der zweiten Oxidschicht wenigstens in dem nicht von der Resistmaske bedeckten Bereich durch anisotropes Trockenätzen; und (h-2) Entfernen der eine reduzierte Dicke aufweisenden zweiten Oxidschicht und der eine reduzierte Dicke aufweisenden ersten Oxidschicht unter der zweiten Oxidschicht durch Naßätzen.
Gemäß einem siebten Gesichtspunkt der vorliegenden Erfindung wird als Halbleitersubstrat vorzugsweise ein SOI-(Halbleiter- auf-Isolator-) Substrat verwendet wird, das eine auf einem iso­ lierenden Substrat gebildete SOI-(Halbleiter-auf-Isolator-) Schicht aufweist.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung wer­ den eine Silizid-Schutzschicht und eine Oxidschicht, um es zu ermöglichen, daß ein erster Halbleiterbereich als schwach do­ tierter Drainbereich bestehen bleibt, durch Ausführung eines einzigen Ätzvorgangs an einer gemeinschaftlich ausgebildeten Oxidschicht gebildet, und ein zweiter Halbleiterbereich, der einen Source-/Drainbereich bildet, wird durch Ionenimplantation durch die Oxidschicht hindurch gebildet. Dies vereinfacht den Herstellungsvorgang und reduziert die Herstellungskosten, und ferner reduziert es die Anzahl von Malen, die die Oberfläche des Halbleitersubstrats durch Überätzen entfernt wird. Dadurch wird verhindert, daß die Dicke des zweiten Halbleiterbereichs, der in der Oberfläche des Halbleitersubstrats in der Nähe der Randbereiche der Silizid-Schutzschicht und der Seitenwand-Oxid­ schicht vorhanden ist, übermäßig reduziert wird, so daß eine Halbleitervorrichtung geschaffen wird, bei der das Auftreten von Problemen aufgrund der Reduzierung der Dicke bei dem zwei­ ten Halbleiterbereich verhindert wird. Ferner wird durch die Ausführung der Dotierstoff-Implantation durch die Oxidschicht hindurch verhindert, daß die Oberfläche des Halbleitersubstrats durch die Implantation beschädigt wird.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Gesichtspunkt der vorliegenden Erfindung wird die eine reduzierte Dicke aufweisende Oxidschicht durch Naß­ ätzen entfernt, das ein hohes Selektivitätsverhältnis in bezug auf das Halbleitersubstratmaterial besitzt, so daß die Rate der Überätzung an der Oberfläche des Halbleitersubstrats gering ist. Dies verhindert ferner eine übermäßige Reduzierung der Dicke des zweiten Halbleiterbereichs in der Oberfläche des Halbleitersubstrats in der Nähe der Randbereich der Silizid-Schutz­ schicht und der Seitenwand-Oxidschicht.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Gesichtspunkt der vorliegenden Erfindung wer­ den zwar die erste Oxidschicht, um es zu ermöglichen, daß der erste Halbleiterbereich als schwach dotierter Drainbereich be­ stehen bleibt, und die Silizid-Schutzschicht in separaten Ver­ fahrensschritten gebildet, jedoch wird die Oberfläche des Halb­ leitersubstrats nur ein Mal einem Ätzvorgang unterzogen. Da­ durch reduziert sich die Anzahl von Malen, die die Oberfläche des Halbleitersubstrats durch Überätzung entfernt wird, so daß eine übermäßige Reduzierung der Dicke des Halbleitersubstrats verhindert wird. Dies verhindert wiederum eine übermäßige Re­ duzierung der Dicke des zweiten Halbleiterbereichs, der in der Oberfläche des Halbleitersubstrats in der Nähe der Randbereiche der Silizid-Schutzschicht sowie der ersten und der zweiten Sei­ tenwand-Oxidschicht vorhanden ist, so daß eine Halbleitervor­ richtung geschaffen wird, bei der das Auftreten von Problemen aufgrund einer Reduzierung der Dicke des zweiten Halbleiterbe­ reichs verhindert ist. Außerdem wird durch eine Ausführung der Dotierstoffimplantation durch die erste Oxidschicht hindurch eine Beschädigung der Oberfläche des Halbleitersubstrats auf­ grund des Implantationsvorgangs verhindert. Die Ausbildung der ersten Oxidschicht, um es zu ermöglichen, daß der erste Halb­ leiterbereich als schwach dotierter Bereich besteben bleibt, sowie der Silizid-Schutzschicht in getrennten Verfahrensschrit­ ten schafft ferner ein Herstellungsverfahren, das für eine Halbleitervorrichtung geeignet ist, bei der die beiden Schich­ ten unterschiedliche Dicken aufweisen.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Gesichtspunkt der vorliegenden Erfindung bil­ det aufgrund der Tatsache, daß keine Dotierstoffionen des er­ sten Leitfähigkeitstyps in den unter der ersten Oxidschicht an den Seiten der ersten und der zweiten Gateelektrode befindli­ chen ersten Halbleiterbereich implantiert werden, dieser Be­ reich einen schwach dotierten Drainbereich. Die Dotierstoffio­ nen des ersten Leitfähigkeitstyps werden zusätzlich in den üb­ rigen Teil des ersten Halbleiterbereichs implantiert, um einen Source-/Drainbereich zu bilden.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem fünften Gesichtspunkt der vorliegenden Erfindung wer­ den keine Dotierstoffionen des ersten Leitfähigkeitstyps in den ersten Halbleiterbereich implantiert, der sich unter der ersten und der zweiten Seitenwand-Oxidschicht befindet, so daß dieser Bereich einen schwach dotierten Drainbereich bilden. Die Do­ tierstoffionen des ersten Leitfähigkeitstyps werden zusätzlich in den übrigen Teil des ersten Halbleiterbereichs implantiert, um einen Source-/Drainbereich zu bilden. Das Implantieren der Dotierstoffionen des ersten Leitfähigkeitstyps in den ersten Halbleiterbereich durch die eine reduzierte Dicke aufweisende erste Oxidschicht hindurch ermöglicht ferner die Verwendung einer niedrigeren Implantationsenergie.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem sechsten Gesichtspunkt der vorliegenden Erfindung werden die eine reduzierte Dicke aufweisende zweite Oxidschicht und die darunter befindliche, ebenfalls eine reduzierte Dicke aufweisende erste Oxidschicht durch Naßätzen entfernt, das ein hohes Selektivitätsverhältnis in bezug auf das Halbleiter­ substratmaterial besitzt, so daß die Pate der Überätzung an der Oberfläche des Halbleitersubstrats gering ist. Dies verhindert außerdem die übermäßige Reduzierung der Dicke des zweiten Halb­ leiterbereichs in der Oberfläche des Halbleitersubstrats in der Nähe der Randbereiche der Silizid-Schutzschicht und der Seiten­ wand-Oxidschicht.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem siebten Gesichtspunkt der vorliegenden Erfindung wird eine übermäßige Reduzierung der Dicke der SOI-Schicht bei einer Halbleitervorrichtung verhindert, bei der ein erster und ein zweiter MOS-Transistor auf einem SOI-Substrat gebildet werden. Die Möglichkeit, daß die SOI-Schicht bei der Silizidbildung insgesamt zu einer Silizidschicht wird, wird somit reduziert. Dadurch wird das Phänomen vermieden, daß sich die Silizid­ schicht abschält und dadurch leitfähigen Staub bildet, so daß eine Verschlechterung der Betriebseigenschaften der Halbleiter­ vorrichtung durch das Vorhandensein von solchem leitfähigen Staub verhindert wird und daß weiterhin eine Beeinträchtigung von Funktionen der Halbleitervorrichtung aufgrund eines Ablö­ sens der Silizidschicht verhindert wird.
Die Erfindung und Weiterbildungen der Erfindung werden im fol­ genden anhand der ausführlichen Beschreibung bevorzugter Aus­ führungsbeispiele unter Bezugnahme auf die Begleitzeichnungen ausführlicher beschrieben. In den Zeichnungen zeigen:
Fig. 1 bis 5 schematische Darstellungen zur Erläuterung eines Verfahrens zum Herstellen einer Halbleitervor­ richtung gemäß einem ersten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 6 und 7 schematische Darstellungen zur Erläuterung einer Modifizierung des Herstellungsverfahrens des er­ sten bevorzugten Ausführungsbeispiels der vor­ liegenden Erfindung;
Fig. 8 bis 13 schematische Darstellungen zur Erläuterung eines Verfahrens zum Herstellen einer Halbleitervor­ richtung gemäß einem zweiten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 14 u. 15 schematische Darstellungen zur Erläuterung einer Modifizierung des Herstellungsverfahrens gemäß dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 16 u. 17 schematische Darstellungen zur Erläuterung des "Salizid"-Prozesses bei der Herstellung eines MOS-Transistors gemäß dem Stand der Technik;
Fig. 18 eine schematische Darstellung zur Erläuterung der Verwendung einer Silizid-Schutzschicht beim Stand der Technik;
Fig. 19 u. 20 schematische Darstellungen zur Erläuterung eines Problems bei der Silizidschicht;
Fig. 21 u. 22 schematische Darstellungen zur Erläuterung der Funktionsweise der Silizid-Schutzschicht; und
Fig. 23 eine schematische Darstellung zur Erläuterung eines Problems bei der Silizid-Schutzschicht.
Im folgenden werden bevorzugte Ausführungsbeispiele der vorlie­ genden Erfindung beschrieben.
A. Erstes bevorzugtes Ausführungsbeispiel A-1. Herstellungsverfahren
Für ein erstes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Bezugnahme auf die Fig. 1 bis 5, die den Herstellungsvorgang nacheinander darstellen, ein Verfahren zum Herstellen einer Halbleitervorrichtung 100 erläutert, die einen MOS-Transistor aufweist, der eine Silizid-Schutzschicht benötigt.
In dem in Fig. 1 gezeigten ersten Verfahrensschritt wird ein SOI-Substrat 10 vorbereitet, in dem eine vergrabene Isolier­ schicht 2 und eine SOI-Schicht 3 nacheinander auf einem Silizi­ umsubstrat 1 gebildet werden. Als nächstes werden Gateoxid­ schichten 5 und 5A und Gateelektroden 6 und 6A selektiv in einem Schutzbereich PR, in dem ein eine Silizid-Schutzschicht benötigender MOS-Transistor gebildet wird, bzw. in einem norma­ len Bereich OR gebildet, in dem ein MOS-Transistor gebildet wird, der keine Silizid-Schutzschicht benötigt. Anschließend werden zu N-Leitfähigkeit führende Dotierstoffe (z. B. As) durch Ionenimplantation unter Verwendung der Gateelektroden 6 und 6A als Masken in die SOI-Schicht 3 eingebracht, um einen schwach dotierten Drainbereich 4 (einen ersten Halbleiterbereich) in selbstausfluchtender Weise in der Oberfläche der SOI-Schicht 3 zu bilden. Die SOI-Schicht 3 enthält zu P-Leitfähigkeit füh­ rende Dotierstoffe, die zuvor mit einer relativ geringen Kon­ zentration eingebracht worden sind.
In dem in Fig. 2 gezeigten Verfahrensschritt wird dann eine Siliziumoxidschicht 8 voll flächig über dem Schutzbereich PR und dem normalen Bereich OP ausgebildet. Anschließend werden zu N-Leitfähigkeit führende Dotierstoffe (z. B. As) durch Ionen­ implantation von oberhalb der Siliziumoxidschicht 8 und durch die Siliziumoxidschicht 8 hindurch eingebracht, um einen Source-/Drainbereich 7 (einen zweiten Halbleiterbereich) in selbstausfluchtender Weise in der Oberfläche der SOI-Schicht 3 zu bilden.
Dabei ist die Dicke der Gateelektroden 6 und 6A sowie die Dicke der Siliziumoxidschicht 8 zu berücksichtigen, so daß die Do­ tierstoffe nicht in die SOI-Schicht 3 unter den Gateelektroden 6 und 6A sowie in den Bereich implantiert werden, in dem der schwach dotierte Drainbereich 4 bestehen bleiben sollte. Bei Verwendung beispielsweise von Arsen (As) als Dotierstoff und einer Implantationsenergie von 80 keV, wird die Dicke der Gate­ elektroden 6 und 6A mit etwa 200 nm (2000 Å) gewählt und die Dicke der Siliziumschicht 8 wird mit etwa 50 nm (500 Å) ge­ wählt.
Wenn bei diesen Dicken Borfluorid (BF2) als Dotierstoff verwen­ det wird (wenn ein P-leitender MOS-Transistor gebildet wird), beträgt die Implantationsenergie ca. 60 keV.
Durch Ausführen einer Ionenimplantation durch die Siliziumoxid­ schicht 8 hindurch wird somit eine Beschädigung der Oberfläche der SOI-Schicht 3 aufgrund der Implantation verhindert.
In dem in Fig. 3 gezeigten Verfahrensschritt wird als nächstes eine Resistmaske R1 selektiv auf einem vorbestimmten Bereich der Siliziumoxidschicht 8 in dem Schutzbereich PR gebildet. Die Resistmaske R1 wird derart gebildet, daß sie denjenigen Bereich bedeckt, in dem die Siliziumoxidschicht 8 als Silizid-Schutz­ schicht verbleiben sollte. In Fig. 3 ist die Resistmaske R1 über der Gateelektrode 6 und einem Teil des Source- /Drainbereichs 7 in der Nähe der Gateelektrode 6 gebildet.
Als nächstes wird in dem in Fig. 4 gezeigten Verfahrensschritt die Siliziumoxidschicht 8 durch einen Trockenätzvorgang mit Ausnahme in dem von der Resistmaske R1 bedeckten Teil entfernt. Bei diesem Verfahrens schritt wird eine Silizid-Schutzschicht 9 über der Gateelektrode 6 und dem in der Nähe der Gateelektrode 6 befindlichen Source-/Drainbereich 7 gebildet, und eine Sei­ tenwand-Oxidschicht 11A wird an beiden Seiten der Gateelektrode 6A und der Gateoxidschicht 5A gebildet.
Nach dem Entfernen der Resistmaske R1 wird eine Metallschicht, z. B. aus Kobalt (Co), auf der gesamten Oberfläche durch Auf­ sputtern mit einer Dicke von ca. 10 nm (100 Å) gebildet. Danach erfolgt eine Wärmebehandlung bei einer Temperatur von 400 bis 500°C für eine Zeitdauer von 30 bis 120 s, um den Bereich, in dem die Metallschicht und die Siliziumschicht miteinander in Berührung stehen, zum Reagieren zu bringen und auf diese Weise eine Silizidschicht zu bilden. Anschließend wird der unreagiert verbliebene Bereich durch einen Naßätzvorgang entfernt, und es erfolgt eine Wärmebehandlung bei einer Temperatur von 800 bis 900°C für eine Zeitdauer von 30 bis 120 s, um auf diese Weise die Halbleitervorrichtung 100 zu erzielen, die eine Silizid­ schicht aufweist, die in selbstausgefluchteter Weise nur auf der freiliegenden Oberfläche des Source-/Drainbereichs 7 und auf der freiliegenden Oberfläche der Gateelektrode 6A gebildet ist, wie dies in Fig. 5 gezeigt ist.
Die Silizidschicht 12 kann aus einem beliebigen Silizid, wie zum Beispiel Titansilizid (TiSi2) , Nickelsilizid (NiSi2) , Wolf­ ramsilizid (WSi2), usw., gebildet werden.
A-2. Charakteristische Funktionen und Wirkungen
Gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegen­ den Erfindung, wie es vorstehend erläutert wurde, werden die Silizid-Schutzschicht 9 in dem Schutzbereich PR und die Seiten­ wand-Oxidschicht 11A in dem normalen Bereich dadurch gebildet, daß ein einziger Ätzvorgang an der ihnen gemeinsamen Silizium­ oxidsicht 8 ausgeführt wird. Dies reduziert die Anzahl der Male, die die Oberfläche der SOI-Schicht 3 durch Überätzen ent­ fernt wird, so daß eine übermäßige Reduzierung der Dicke der SOI-Schicht 3 verhindert wird und dadurch die Möglichkeit redu­ ziert wird, daß die SOI-Schicht 3 als Ganzes bei der Silizid­ bildung zu einer Silizidschicht wird. Dadurch wird das Phänomen umgangen, daß die Silizidschicht 12 sich abschält und dadurch leitfähigen Staub bildet, so daß eine Verschlechterung der Be­ triebseigenschaften der Halbleitervorrichtung durch das Vorhan­ densein von leitfähigem Staub verhindert wird und daß auch eine Beeinträchtigung der Funktionen der Halbleitervorrichtung auf­ grund des Abschälens der Silizidschicht 12 verhindert wird. Da ferner die Source-/Drain-Implantation durch die Siliziumoxid­ schicht 8 hindurch ausgeführt wird, ist die Oberfläche der SOI-Schicht 3 vor einer durch die Implantation verursachten Beschä­ digung geschützt.
Die Bildung der Silizid-Schutzschicht 9 und der Seitenwand-Oxid­ schicht 11A aus der ihnen gemeinsamen Siliziumoxidschicht 8 sowie die Ausführung der Source-/Drain-Implantation durch die Siliziumoxidschicht 8 hindurch haben zusätzlich zu den vorste­ hend beschriebenen Funktionen und Wirkungen ferner den Effekt einer Vereinfachung des Herstellungsvorgangs.
Die US-PS 5 585 299 zeigt zum Beispiel eine Struktur, bei der eine Silizid-Schutzschicht und eine Seitenwand-Oxidschicht aus einer ihnen gemeinsamen Siliziumoxidschicht gebildet werden.
Bei dieser Schrift erfolgt jedoch eine Source-/Drain-Implanta­ tion in den Schutzbereich, nachdem die Silizid-Schutzschicht nach Abschluß des "Salizid"-Prozesses vollständig von der Ober­ seite des MOS-Transistors in dem Schutzbereich entfernt ist. Dies macht den technisch schwierigen Vorgang einer vollständi­ gen Entfernung der Silizid-Schutzschicht erforderlich. Dadurch wird der Herstellungsvorgang komplizierter, und die Oberfläche des Source-/Drainbereichs wird durch Überätzen beschädigt. Im Gegensatz dazu treten bei der vorliegenden Erfindung keine sol­ chen Probleme auf, da es nicht notwendig ist, die Silizid-Schutz­ schicht von der Oberseite des MOS-Transistors in dem Schutzbereich zu entfernen.
Es reicht nämlich nicht aus, nur einen Trockenätzvorgang zum vollständigen Entfernen der Silizid-Schutzschicht einschließ­ lich der Silizid-Schutzschicht an den Seiten der Gateelektrode durchzuführen. Dies erfordert einen Naßätzvorgang, und zwar einen Naßätzvorgang über eine relativ lange Zeitdauer. Die Aus­ führung eines Naßätzvorgangs für eine lange Zeitdauer kann je­ doch auch zu einem Entfernen der Gateoxidschicht des MOS-Tran­ sistors und somit zu einem Durchbruch des MOS-Transistors füh­ ren. Bei der vorliegenden Erfindung treten solche Probleme nicht auf.
Die US-PS 5 262 344 und die US-PS 5 021 853 zeigen eine Struk­ tur, bei der eine Silizid-Schutzschicht und eine Seitenwand-Oxid­ schicht aus einer gemeinsamen Siliziumoxidschicht gebildet werden. Die Source-/Drain-Implantation erfolgt jedoch durch eine Ionenimplantation unter Verwendung der Gateelektrode als Maske vor der Bildung der Siliziumoxidschicht. Dadurch kann aber eine Beschädigung nicht verhindert werden, die durch die Implantation in die Substratoberfläche hinein hervorgerufen wird. Im Gegensatz zu der vorliegenden Erfindung wird ferner der Source-/Drainbereich unter Verwendung der Gateelektrode als Maske gebildet, ohne daß dabei ein schwach dotierter Drainbe­ reich gebildet wird.
A-3. Modifizierung
Das erste bevorzugte Ausführungsbeispiel der vorliegenden Er­ findung, wie es vorstehend erläutert wurde, ist anhand eines Beispiels erläutert worden, bei dem die Resistmaske R1 auf einem bestimmten Bereich der Siliziumoxidschicht 8 in dem Schutzbereich PR in dem in Fig. 3 gezeigten Verfahrensschritt selektiv gebildet wird und danach die Siliziumoxidschicht 8 mit Ausnahme in dem von der Resistmaske R1 bedeckten Teil durch einen Trockenätzvorgang in dem in Fig. 4 gezeigten Verfahrens­ schritt angewendet wird. Im Hinblick auf ein Verhindern einer Überätzung der Oberfläche der SOI-Schicht 3 kann jedoch auch die nachfolgend beschriebene Verfahrensweise angewendet werden.
Dabei wird anschließend an den in Fig. 3 gezeigten Verfahrens­ schritt die Siliziumoxidschicht 8 mit Ausnahme in dem von der Resistmaske R1 bedeckten Bereich durch einen Trockenätzvorgang auf eine bestimmte Dicke entfernt, wie dies in Fig. 6 gezeigt ist. Dabei wird die Dicke der Siliziumoxidschicht 8 auf der SOI-Schicht 3 so gewählt, daß sie in etwa 20 nm (200 Å) be­ trägt.
In dem in Fig. 7 gezeigten Verfahrensschritt wird dann die ver­ bliebene Siliziumoxidschicht 8 durch einen Naßätzvorgang voll­ ständig entfernt. Da das Naßätzen ein hohes Selektivitätsver­ hältnis in bezug auf Silizium besitzt ist die Überätzungsrate auf der Oberfläche der SOI-Schicht 3 gering, wobei dies wie­ derum die genannte übermäßige Reduzierung der Dicke der SOI-Schicht 3 verhindert. Weiterhin reduziert dies die Möglichkeit, daß die SOI-Schicht 3 insgesamt bei dem Vorgang der Silizidbil­ dung zu einer Silizidschicht wird.
Da das Naßätzen isotroper Natur ist, wird die Silizid-Schutz­ schicht 9 in dem von der Resistmaske R1 nicht bedeckten Be­ reich, d. h. dem Randbereich 91, etwas entfernt, und somit ver­ läuft die Oberfläche des Randbereichs 91 in der vertikalen Schnittrichtung in einer sich allmählich neigenden Weise. Das gleiche gilt für die Oberflächenform der Seitenwand-Oxidschicht 11A in dem MOS-Transistor in dem normalen Bereich OR. Man kann sagen, daß es sich hierbei um ein Merkmal bei der Anwendung dieser Modifizierung handelt.
B. Zweites Bevorzugtes Ausführungsbeispiel B-1. Herstellungsverfahren
Das unter Bezugnahme auf die Fig. 1 bis 5 beschriebene erste bevorzugte Ausführungsbeispiel hat ein Beispiel veranschau­ licht, bei dem die Silizid-Schutzschicht 9 und die Seitenwand-Oxid­ schicht 11A aus der ihnen gemeinsamen Siliziumoxidschicht 8 gebildet werden und eine Source-/Drain-Implantation durch die Siliziumoxidschicht 8 hindurch erfolgt. Im Hinblick auf eine Reduzierung der Anzahl von Überätzungen kann auch das nachfol­ gend unter Bezugnahme auf die Fig. 8 bis 13 beschriebene Her­ stellungsverfahren zur Anwendung kommen.
Als erstes wird in dem in Fig. 8 gezeigten Verfahrensschritt das SOI-Substrat 10 vorbereitet, indem die vergrabene Isolier­ schicht 2 und die SOI-Schicht 3 nacheinander auf dem Silizium­ substrat 1 gebildet werden. Als nächstes werden die Gateoxid­ schichten 5 und 5A und Gateelektroden 6 und 6A selektiv in dem Schutzbereich PR, in dem ein eine Silizid-Schutzschicht benöti­ gender MOS-Transistor gebildet wird, bzw. in dem normalen Be­ reich OR gebildet, in dem ein MOS-Transistor gebildet wird, der keine Silizid-Schutzschicht benötigt, und zu N-Leitfähigkeit führende Dotierstoffe (z. B. As) werden durch Ionenimplantation unter Verwendung der Gateelektroden 6 und 6A als Masken in die SOI-Schicht 3 eingebracht, um den schwach dotierten Drainbe­ reich 4 (den ersten Halbleiterbereich) in selbstausfluchtender Weise in der Oberfläche der SOI-Schicht 3 zu bilden. Die SOI-Schicht 3 enthält zu P-Leitfähigkeit führende Dotierstoffe, die mit einer relativ geringen Konzentration eingebracht worden sind.
In dem in Fig. 9 gezeigten Verfahrensschritt wird dann eine Siliziumoxidschicht 15 (eine erste Siliziumoxidschicht) voll­ flächig über dem Schutzbereich PR und dem normalen Bereich OP ausgebildet. Anschließend werden zu N-Leitfähigkeit führende Dotierstoffe (z. B. As) durch Ionenimplantation von oberhalb der Siliziumoxidschicht 15 und durch die Siliziumoxidschicht 15 hindurch eingebracht, um den Source-/Drainbereich 7 (den zwei­ ten Halbleiterbereich) in selbstausfluchtender Weise an der Oberfläche der SOI-Schicht 3 zu bilden.
Dabei ist die Dicke der Gateelektroden 6 und 6A sowie die Dicke der Siliziumoxidschicht 15 zu berücksichtigen, so daß die Do­ tierstoffe nicht in die SOI-Schicht 3 unter den Gateelektroden 6 und 6A sowie in den Bereich implantiert werden, in dem der schwach dotierte Drainbereich 4 bestehen bleiben sollte. Bei Verwendung beispielsweise von Arsen (As) als Dotierstoff und einer Implantationsenergie von 80 keV, wird die Dicke der Gate­ elektroden 6 und 6A mit etwa 200 nm (2000 Å) gewählt, und die Dicke der Siliziumschicht 8 wird mit etwa 50 nm (500 Å) ge­ wählt.
Wenn bei diesen Dicken Borfluorid (BF2) als Dotierstoff verwen­ det wird (wenn ein P-leitender MOS-Transistor gebildet wird), beträgt die Implantationsenergie ca. 60 keV.
Durch Ausführen einer Ionenimplantation durch die Siliziumoxid­ schicht 15 hindurch wird somit eine Beschädigung der Oberfläche der SOI-Schicht 3 aufgrund der Implantation verhindert.
In dem in Fig. 10 gezeigten Verfahrensschritt wird als nächstes die Siliziumoxidschicht 15 durch einen Trockenätzvorgang auf eine bestimmte Dicke entfernt. Im vorliegenden Fall wird die Dicke der Siliziumdioxidschicht 15 derart gewählt, daß sie ca. 20 nm (200 Å) auf der SOI-Schicht 3 beträgt. Bei diesem Verfah­ rensschritt wird eine Seitenwand-Oxidschicht 21A auf beiden Seiten der Gateelektrode 6A und der Gateoxidschicht 5A gebil­ det, und eine Seitenwand-Oxidschicht 21 wird auf beiden Seiten der Gateelektrode 6 und der Gateoxidschicht 5 gebildet. Die Siliziumoxidschicht 15 verbleibt mit einer Dicke von ca. 20 nm (200 Å) auf den oberen Oberflächen der Gateelektroden 6 und 6A.
In dem in Fig. 11 gezeigten Verfahrensschritt wird dann eine Siliziumoxidschicht 16 (eine zweite Siliziumoxidschicht) über der gesamten Oberfläche ausgebildet, und eine Resistmaske R2 wird selektiv auf einem bestimmten Bereich der Siliziumoxid­ schicht 16 in dem Schutzbereich PR gebildet. Die Dicke der Siliziumoxidschicht 15 beträgt z. B. 100 nm (1000 Å).
Die Resistmaske R2 wird derart ausgebildet, daß sie die Silizi­ umoxidschicht 16 in dem Bereich bedeckt, wo sie als Silizid­ schutzschicht übrigbleiben sollte. In Fig. 11 ist sie über der Gateelektrode 6 und dem Source-/Drainbereich 7 in der Nähe der Gateelektrode 6 ausgebildet.
In dem anschließenden, in Fig. 12 gezeigten Verfahrensschritt werden die Siliziumoxidschicht 16 und die darunter befindliche Siliziumoxidschicht 15 durch einen Trockenätzvorgang mit Aus­ nahme in dem von der Resistmaske R2 bedeckten Bereich entfernt. Durch diesen Prozeß wird eine Silizid-Schutzschicht 17 über der Gateelektrode 6 und dem in der Nähe der Gateelektrode 6 befind­ lichen Source-/Drainbereich 7 gebildet, und eine Seitenwand-Oxid­ schicht 22 wird an beiden Seiten der Gateelektrode 6A und der Gateoxidschicht 5A gebildet.
Nach dem Entfernen der Resistmaske R2 wird in dem in Fig. 13 gezeigten Verfahrensschritt eine Silizidschicht 12, z. B. aus Kobaltsilizid, durch die "Salizid"-Technologie in selbstaus­ fluchtender Weise nur auf der freiliegenden Oberfläche des Source-/Drainbereichs 7 und auf der freiliegenden Oberfläche der Gateelektrode 6A gebildet, um dadurch eine Halbleitervor­ richtung 200 zu schaffen. Die Silizidschicht 12 wird durch das gleiche Verfahren wie bei dem ersten Ausführungsbeispiel gebil­ det, so daß auf eine Wiederholung der diesbezüglichen Beschrei­ bung verzichtet wird.
Die vorstehende Beschreibung ist zwar unter Darstellung eines Beispiels erfolgt, bei dem in dem in Fig. 9 gezeigten Verfah­ rensschritt eine Ionenimplantation von oberhalb der Silizi­ umoxidschicht 15 her erfolgt, um den Source-/Drainbereich 7 zu bilden, jedoch kann die Source-/Drain-Implantation auch in dem in Fig. 10 gezeigten Verfahrensschritt erfolgen.
Das heißt, nachdem die Siliziumoxidschicht 15 durch einen Trockenätzvorgang auf eine bestimmte Dicke entfernt worden ist, kann die Source-/Drain-Implantation durch die dünnere Silizi­ umoxidschicht 15 hindurch aufgebracht werden. Da die Seiten­ wand-Oxidschicht 21A an beiden Seiten der Gateelektrode 6A und der Gateoxidschicht 5A ausgebildet ist und die Seitenwand-Oxid­ schicht 21 an beiden Seiten der Gateelektrode 6 und der Gate­ oxidschicht 5 ausgebildet ist, werden in diesem Fall keine zu N-Leitfähigkeit führenden Dotierstoffe zusätzlich unter die Seitenwand-Oxidschichten 21 und 21A implantiert, so daß der schwach dotierte Drainbereich 4 bestehen bleiben kann.
Da die Siliziumoxidschicht 15 eine Dicke von etwa 20 nm (200 Å) besitzt, kann die Implantationsenergie etwa 40 bis 50 keV be­ tragen, wenn Arsen (As) als Dotierstoff verwendet wird. Selbst wenn die Siliziumoxidschicht 15 wie im vorliegenden Fall dünn ist, hat sie dennoch die Wirkung, eine Beschädigung der Ober­ fläche der SOI-Schicht 3 aufgrund der Implantation zu verhin­ dern.
D-2. Charakteristische Funktionen und Wirkungen
Wie bisher beschrieben worden ist, werden die Siliziumoxid­ schicht 15 zum Bestehenlassen des schwach dotierten Drain­ bereichs 4 sowie die Silizid-Schutzschicht 17 bei dem zweiten bevorzugten Ausführungsbeispiel der Erfindung in separaten Ver­ fahrensschritten gebildet. Da jedoch die Oberfläche der SOI-Schicht 3 nur ein Mal einem Ätzvorgang unterzogen wird, wird die Oberfläche der SOI-Schicht 3 in verminderter Weise durch Überätzen entfernt. Dies verhindert eine übermäßige Reduzierung der Dicke der SOI-Schicht 3, wodurch sich wieder um die Möglich­ keit reduziert, daß die SOI-Schicht 3 bei der Silizidbildung insgesamt zu einer Silizidschicht wird. Somit ist verhindert, daß sich die Silizidschicht 12 abschält und dadurch leitfähigen Staub bildet, wodurch wiederum verhindert ist, daß sich die Be­ triebseigenschaften der Halbleitervorrichtung aufgrund des Vor­ handenseins von leitfähigem Staub verschlechtern, und weiterhin auch verhindert ist, daß sich Funktionen der Halbleitervorrich­ tung aufgrund eines Abschälens der Silizidschicht 12 ver­ schlechtern. Die Aufbringung der Source-/Drain-Implantation durch die Siliziumoxidschicht 15 hindurch verhindert, daß die Oberfläche der SOI-Schicht 3 durch die Implantation beschädigt wird.
Da die Siliziumoxidschicht 15 zum Bestehenlassen des schwach dotierten Drainbereichs 4 und die Silizid-Schutzschicht 17 in getrennten Verfahrensschritten gebildet werden, ist dieses Ver­ fahren geeignet für Prozesse, bei denen die beiden Schichten unterschiedliche Dicken aufweisen müssen. Zum Beispiel ist es erforderlich, die Länge des schwach dotierten Drainbereichs 4 in Richtung der Papierblattebene zum Zweck der Einstellung von elektrischen Eigenschaften des MOS-Transistors, wie z. B. der Source-/Drain-Durchbruchspannung, einzustellen. Die Erzielung einer erwünschten Länge macht es erforderlich, daß die Silizi­ umoxidschicht 15 eine geringere Dicke als die für die Silizid-Schutz­ schicht 17 erforderliche Dicke aufweist. Die vorliegende Erfindung ist für einen solchen Fall geeignet.
In dem Fall, in dem die Source-/Drain-Implantation nach der Bildung der Seitenwand-Oxidschichten 21 und 21A durchgeführt wird, kann die Länge des schwach dotierten Drainbereichs 4 in Richtung der Papierebene durch Einstellen der Dicke der Seiten­ wand-Oxidschichten 21 und 21A eingestellt werden.
B-3. Modifizierung
Das zweite bevorzugte Ausführungsbeispiel der vorliegenden Er­ findung, wie es vorstehend beschrieben wurde, ist anhand eines Beispiels erläutert worden, bei dem die Resistmaske R2 in dem in Fig. 11 gezeigten Verfahrensschritt auf einem bestimmten Be­ reich der Siliziumoxidschicht 16 in dem Schutzbereich PR selek­ tiv gebildet wird und danach die Siliziumoxidschicht 16 mit Ausnahme in dem von der Resistmaske R2 bedeckten Teil durch einen Trockenätzvorgang in dem in Fig. 4 gezeigten Verfahrens­ schritt entfernt wird. Im Hinblick auf ein Verhindern einer Überätzung der Oberfläche der SOI-Schicht 3 kann jedoch auch die im folgenden beschriebene Verfahrensweise verwendet werden.
Dabei wird anschließend an den in Fig. 11 gezeigten Verfahrens­ schritt die Siliziumoxidschicht 16 mit Ausnahme in dem von der Resistmaske R2 bedeckten Bereich durch einen Trockenätzvorgang auf eine bestimmte Dicke entfernt, wie dies in Fig. 14 gezeigt ist. Dabei wird die Dicke der Siliziumoxidschicht 16 auf der Siliziumoxidschicht 15 so gewählt, daß sie in etwa 20 nm (200 Å) beträgt.
In dem in Fig. 15 gezeigten Verfahrensschritt werden dann die Siliziumoxidschichten 16 und 15 durch einen Naßätzvorgang voll­ ständig entfernt. Da das Naßätzen ein hohes Selektivitätsver­ hältnis in bezug auf Silizium besitzt, ist die Überätzungsrate auf der Oberfläche der SOI-Schicht 3 gering, wobei dies wie­ derum die genannte übermäßige Reduzierung der Dicke der SOI-Schicht 3 verhindert. Weiterhin reduziert dies die Möglichkeit, daß die SOI-Schicht 3 insgesamt bei dem Vorgang der Silizidbil­ dung zu einer Silizidschicht wird.
Da das Naßätzen isotroper Natur ist, werden der von der Re­ sistmaske R2 nicht bedeckte Bereich oder der Randbereich 171 der Silizid-Schutzschicht 17 und der Randbereich 151 der Sili­ ziumoxidschicht 15 etwas entfernt, und somit verlaufen die Oberflächen der Randbereiche 171 und 151 in der vertikalen Schnittrichtung in einer sich allmählich neigenden Weise. Das gleiche gilt für die Oberflächenform der Seitenwand-Oxidschicht 122 in dem MOS-Transistor in dem normalen Bereich OR. Man kann sagen, daß es sich hierbei um ein Merkmal bei der Anwendung dieser Modifizierung handelt.
Das vorstehend beschriebene erste und zweite Ausführungsbei­ spiel der vorliegenden Erfindung veranschaulichen lediglich Beispiele für die Bildung von MOS-Transistoren auf einem SOI-Substrat. Es versteht sich von selbst, daß die vorliegende Er­ findung auch bei der Bildung von MOS-Transistoren auf einem massiven Siliziumsubstrat Anwendung finden kann.

Claims (7)

1. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen ersten und einen zweiten MOS-Transistor aufweist, die auf einem Halbleitersubstrat gebildet werden, wobei eine Silizid-Schutzschicht (9) in einem Bereich gebildet wird, in dem die Bildung einer Silizidschicht (12) bei dem ersten MOS-Transistor nicht erwünscht ist, wobei das Verfahren folgende Schritte aufweist:
  • (a) Bilden einer ersten Gateoxidschicht (5) und einer er­ sten Gateelektrode (6) in dieser Reihenfolge aufein­ ander in einem Bereich (PR), in dem der erste MOS-Transistor auf einer Hauptfläche des Halbleiter­ substrats gebildet wird, sowie einer zweiten Gate­ oxidschicht (5A) und einer zweiten Gateelektrode (6A) in dieser Reihenfolge aufeinander in einem Bereich (OR), in dem der zweite MOS-Transistor gebildet wird;
  • (b) Implantieren von Dotierstoffionen eines ersten Leit­ fähigkeitstyps in das Halbleitersubstrat unter Ver­ wendung der ersten und der zweiten Gateelektrode als Masken zur Bildung eines ersten Halbleiterbereichs (4) des ersten Leitfähigkeitstyps mit einer relativ niedrigen Konzentration in selbstausfluchtender Weise an der Oberfläche des Halbleitersubstrats außen an den Seitenflächen der ersten und der zweiten Gate­ elektrode;
  • (c) Bilden einer Oxidschicht (8) derart, daß diese die erste und die zweite Gateelektrode und die Oberfläche des Halbleitersubstrats bedeckt;
  • (d) Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps von oberhalb der Oxidschicht her unter Verwendung der ersten und der zweiten Gateelektrode und der an den Seitenflächen der ersten und der zwei­ ten Gateelektrode ausgebildeten Oxidschicht als Mas­ ken zur Bildung eines zweiten Halbleiterbereichs (7) des ersten Leitfähigkeitstyps mit einer relativ hohen Konzentration in selbstausfluchtender Weise an der Oberfläche des Halbleitersubstrats, die den ersten Halbleiterbereich beinhaltet;
  • (e) selektives Bilden einer Resistmaske (R1), die sich von der Oberseite der ersten Gateelektrode bis über die Oxidschicht im äußeren Umkreis der Seitenflächen der ersten Gateelektrode erstreckt; und
  • (f) Ätzen der Oxidschicht in dem von der Resistmaske nicht bedeckten Bereich derart, daß die unter der Resistmaske vorhandene Oxidschicht als Silizid-Schutz­ schicht bestehen bleibt und daß die Oxidschicht an den Seitenflächen der zweiten Gateelektrode und der zweiten Gateoxidschicht als Seitenwand-Oxid­ schicht (11A) bestehen bleibt.
2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (f) folgende weitere Schritte beinhaltet:
(f-1) Reduzieren der Dicke der nicht von der Resist­ maske bedeckten Oxidschicht durch anisotropes Trockenätzen; und
(f-2) Entfernen der eine reduzierte Dicke aufweisenden Oxidschicht durch Naßätzen.
3. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen ersten und einen zweiten MOS-Transistor aufweist, die auf einem Halbleitersubstrat gebildet werden, wobei eine Silizid-Schutzschicht (17) in einem Bereich gebildet wird, in dem die Bildung einer Silizidschicht (12) bei dem ersten MOS-Transistor nicht erwünscht ist, wobei das Verfahren folgende Schritte aufweist:
  • (a) Bilden einer ersten Gateoxidschicht (5) und einer er­ sten Gateelektrode (6) in dieser Reihenfolge aufein­ ander in einem Bereich (PR), in dem der erste MOS-Transistor auf einer Hauptfläche des Halbleiter­ substrats gebildet wird, sowie einer zweiten Gate­ oxidschicht (5A) und einer zweiten Gateelektrode (6A) in dieser Reihenfolge aufeinander in einem Bereich (OR), in dem der zweite MOS-Transistor gebildet wird;
  • (b) Implantieren von Dotierstoffionen eines ersten Leit­ fähigkeitstyps in das Halbleitersubstrat unter Ver­ wendung der ersten und der zweiten Gateelektrode als Masken zur Bildung eines ersten Halbleiterbereichs (4) des ersten Leitfähigkeitstyps mit einer relativ niedrigen Konzentration in selbstausfluchtender Weise an der Oberfläche des Substrats außen an den Seiten­ flächen der ersten und der zweiten Gateelektrode;
  • (c) Bilden einer ersten Oxidschicht (15) derart, daß diese die erste und die zweite Gateelektrode und die Oberfläche des Halbleitersubstrats bedeckt;
  • (d) Reduzieren der Dicke der ersten Oxidschicht durch anisotropes Trockenätzen zur Bildung einer ersten Seitenwand-Oxidschicht (21) an den Seitenflächen der ersten Gateelektrode und der ersten Gateoxidschicht sowie zur Bildung einer zweiten Seitenwand-Oxid­ schicht (21A) an den Seitenflächen der zweiten Gate­ elektrode und der zweiten Gateoxidschicht;
  • (e) vor oder nach Schritt (d) erfolgendes Implantieren von Dotierstoffionen des ersten Leitfähigkeitstyps von oberhalb der ersten Oxidschicht her zur Bildung eines zweiten Halbleiterbereichs (7) des ersten Leit­ fähigkeitstyps mit einer relativ hohen Konzentration in selbstausfluchtender Weise an der Oberfläche des Halbleitersubstrats, die den ersten Halbleiterbereich beinhaltet;
  • (f) Bilden einer zweiten Oxidschicht (16) auf der eine reduzierte Dicke aufweisenden ersten Oxidschicht;
  • (g) selektives Bilden einer Resistmaske (R2), die sich von der Oberseite der ersten Gateelektrode bis über die zweite Oxidschicht im äußeren Umkreis der Seiten­ flächen der ersten Gateelektrode erstreckt; und
  • (h) Entfernen der zweiten Oxidschicht in dem von der Resistmaske nicht bedeckten Bereich und der eine reduzierte Dicke aufweisenden ersten Oxidschicht unter der zweiten Oxidschicht durch Atzen, so daß die unter der Resistmaske vorhandene zweite Oxidschicht zu der Silizid-Schutzschicht wird.
4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt (e) vor dem Schritt (d) durchgeführt wird und daß der Schritt (e) ein Implantieren von Dotierstoff­ ionen des ersten Leitfähigkeitstyps beinhaltet, wobei die erste und die zweite Gateelektrode und die auf den Seiten­ flächen der ersten und der zweiten Gateelektrode ausgebil­ dete erste Oxidschicht als Masken verwendet werden.
5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt (e) nach dem Schritt (d) durchgeführt wird und daß der Schritt (e) ein Implantieren von Dotierstoff­ ionen des ersten Leitfähigkeitstyps beinhaltet, wobei die erste und die zweite Gateelektrode und die erste und die zweite Seitenwand-Oxidschicht als Masken verwendet werden.
6. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der Schritt (h) folgende weitere Schritte beinhaltet:
(h-1) Reduzieren der Dicke der zweiten Oxidschicht wenigstens in dem nicht von der Resistmaske bedeckten Bereich durch anisotropes Trocken­ ätzen; und
(h-2) Entfernen der eine reduzierte Dicke aufweisenden zweiten Oxidschicht und der eine reduzierte Dicke aufweisenden ersten Oxidschicht unter der zweiten Oxidschicht durch Naßätzen.
7. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Halbleitersubstrat ein Halbleiter-auf-Isolator-Sub­ strat (10) verwendet wird, das eine auf einem isolie­ renden Substrat gebildete Halbleiter-auf-Isolator-Schicht (3) aufweist.
DE19819438A 1997-08-22 1998-04-30 Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silizid-Schutzschicht Expired - Fee Related DE19819438C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9226289A JPH1168103A (ja) 1997-08-22 1997-08-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE19819438A1 true DE19819438A1 (de) 1999-03-04
DE19819438C2 DE19819438C2 (de) 2002-01-24

Family

ID=16842888

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19819438A Expired - Fee Related DE19819438C2 (de) 1997-08-22 1998-04-30 Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silizid-Schutzschicht

Country Status (6)

Country Link
US (1) US6008077A (de)
JP (1) JPH1168103A (de)
KR (1) KR100261646B1 (de)
DE (1) DE19819438C2 (de)
FR (1) FR2767603B1 (de)
TW (1) TW371789B (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10208728A1 (de) * 2002-02-28 2003-10-09 Advanced Micro Devices Inc Ein Halbleiterelement mit unterschiedlichen Metallsilizidbereichen und ein Verfahren zur Herstellung des Halbleiterelements
US6815235B1 (en) 2002-11-25 2004-11-09 Advanced Micro Devices, Inc. Methods of controlling formation of metal silicide regions, and system for performing same
US6821887B2 (en) 2002-07-31 2004-11-23 Advanced Micro Devices, Inc. Method of forming a metal silicide gate in a standard MOS process sequence
US7115464B2 (en) 2002-03-01 2006-10-03 Advanced Micro Devices, Inc. Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device
US7226859B2 (en) 2002-02-28 2007-06-05 Advanced Micro Devices, Inc. Method of forming different silicide portions on different silicon-containing regions in a semiconductor device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317527A (ja) * 1998-05-06 1999-11-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6555455B1 (en) * 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
TW405164B (en) * 1999-01-04 2000-09-11 United Microelectronics Corp Method for manufacturing self-aligned silicide
US6121091A (en) * 1999-01-19 2000-09-19 Taiwan Semiconductor Manufacturing Company Reduction of a hot carrier effect phenomena via use of transient enhanced diffusion processes
US6534826B2 (en) 1999-04-30 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6180462B1 (en) * 1999-06-07 2001-01-30 United Microelectronics Corp. Method of fabricating an analog integrated circuit with ESD protection
US6433388B2 (en) * 1999-06-29 2002-08-13 Oki Electric Industry Co., Ltd Semiconductor device with self-aligned areas formed using a supplemental silicon overlayer
KR100322886B1 (ko) * 1999-07-01 2002-02-09 박종섭 반도체장치의 금속 콘택 형성 방법
JP2001077209A (ja) 1999-07-08 2001-03-23 Mitsubishi Electric Corp 半導体装置の製造方法
US6204129B1 (en) * 1999-10-22 2001-03-20 United Microelectronics Corp Method for producing a high-voltage and low-voltage MOS transistor with salicide structure
JP2001196549A (ja) 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6277683B1 (en) * 2000-02-28 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming a sidewall spacer and a salicide blocking shape, using only one silicon nitride layer
US6525381B1 (en) 2000-03-31 2003-02-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using shallow-doped source, and method
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6670263B2 (en) * 2001-03-10 2003-12-30 International Business Machines Corporation Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size
KR20030052814A (ko) * 2001-12-21 2003-06-27 동부전자 주식회사 반도체소자의 제조방법
KR100588653B1 (ko) * 2002-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100559572B1 (ko) * 2003-09-01 2006-03-10 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US7227234B2 (en) * 2004-12-14 2007-06-05 Tower Semiconductor Ltd. Embedded non-volatile memory cell with charge-trapping sidewall spacers
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
JP2012222023A (ja) * 2011-04-05 2012-11-12 Renesas Electronics Corp 半導体装置の製造方法
US8883598B2 (en) * 2012-03-05 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Thin capped channel layers of semiconductor devices and methods of forming the same
US10840333B2 (en) 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
US5262344A (en) * 1990-04-27 1993-11-16 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP3181695B2 (ja) * 1992-07-08 2001-07-03 ローム株式会社 Ｓｏｉ基板を用いた半導体装置の製造方法
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
DE19510777C1 (de) * 1995-03-24 1996-06-05 Itt Ind Gmbh Deutsche Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz
US5672527A (en) * 1996-03-08 1997-09-30 United Microelectronics Corp. Method for fabricating an electrostatic discharge protection circuit
US5585299A (en) * 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10208728A1 (de) * 2002-02-28 2003-10-09 Advanced Micro Devices Inc Ein Halbleiterelement mit unterschiedlichen Metallsilizidbereichen und ein Verfahren zur Herstellung des Halbleiterelements
US7217657B2 (en) 2002-02-28 2007-05-15 Advanced Micro Devices, Inc. Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device
US7226859B2 (en) 2002-02-28 2007-06-05 Advanced Micro Devices, Inc. Method of forming different silicide portions on different silicon-containing regions in a semiconductor device
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
US7115464B2 (en) 2002-03-01 2006-10-03 Advanced Micro Devices, Inc. Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device
US6821887B2 (en) 2002-07-31 2004-11-23 Advanced Micro Devices, Inc. Method of forming a metal silicide gate in a standard MOS process sequence
US6815235B1 (en) 2002-11-25 2004-11-09 Advanced Micro Devices, Inc. Methods of controlling formation of metal silicide regions, and system for performing same

Also Published As

Publication number Publication date
KR100261646B1 (ko) 2000-08-01
KR19990022665A (ko) 1999-03-25
TW371789B (en) 1999-10-11
JPH1168103A (ja) 1999-03-09
DE19819438C2 (de) 2002-01-24
FR2767603B1 (fr) 2003-07-04
FR2767603A1 (fr) 1999-02-26
US6008077A (en) 1999-12-28

Similar Documents

Publication Publication Date Title
DE19819438C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silizid-Schutzschicht
DE4110645C2 (de) Verfahren zur Herstellung einer Halbleitereinrichtung
DE112007001725B4 (de) SOI-Bauelement und Verfahren zu dessen Herstellung
DE102008038552B4 (de) Vertikaldiode unter Verwendung von Silizium, ausgebildet durch selektives epitaxiales Aufwachsen
DE10059620A1 (de) Halbleitervorrichtung,Verfahren zum Herstellen derselben und Verfahren zum Anordnen eines Dummybereiches
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE10160093A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE4239142A1 (de)
DE10259745A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE19632110A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10214105A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE4138063C2 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
CA2149538A1 (en) Transistor fabrication methods and methods of forming multiple layers of photoresist
DE69934360T2 (de) Verfahren zur Herstellung von gegen elektrostatische Entladung geschützten Bauelementen mit selbstausgerichteter Silicidstruktur
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102019131091A1 (de) Maskenlayout, halbleitervorrichtung und herstellungsverfahren, das dieses verwendet
EP0764982B1 (de) Verfahren zur Herstellung einer integrierten CMOS-Schaltung
DE10155452A1 (de) Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE10116800A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19823212B4 (de) Halbleitereinrichtung mit einer Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben
DE19824242A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee