DE112016007503T5 - Integrierte-Schaltung-Bauelement mit Rückseiten-Zwischenverbindung zu tiefem Source/Drain-Halbleiter - Google Patents

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Mauro J. Kobrinsky
Mark T. Bohr
Tahir Ghani
Rishabh Mehandru
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Abstract

Transistorzellenarchitekturen umfassen sowohl Vorderseiten- als auch Rückseiten-Strukturen. Ein Transistor kann eine oder mehrere Halbleiterfinnen mit einem Gate-Stapel umfassen, der entlang einer Seitenwand eines Kanalabschnitts der Finne angeordnet ist. Ein oder mehrere Source/Drain-Regionen der Finne werden geätzt, um Vertiefungen mit einer Tiefe unter der Kanalregion zu bilden. Die Vertiefungen können sich durch die gesamte Finnenhöhe erstrecken. Der Source/Drain-Halbleiter wird dann innerhalb der Vertiefung abgeschieden, wobei die Kanalregion an eine tiefe Source/Drain gekoppelt wird. Eine Rückseite des Transistors wird verarbeitet, um das tiefe Source/Drain-Halbleiter-Material freizulegen. Ein oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen können mit der tiefen Source/Drain des Transistors gekoppelt sein.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der PCT-Patentanmeldung Nr. PCT/US16/65423 , eingereicht am 7. Dezember 2016 mit dem Titel „INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT“ und die hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Die Transistordichte bei integrierten Schaltungen (ICs; Integrated Circuit) hat seit Jahrzehnten in Übereinstimmung mit dem Mooreschen Gesetz zugenommen. Da jedoch die lateralen Abmessungen einer Transistorstruktur mit jeder Technologiegeneration schrumpfen, wird es immer schwieriger, die strukturellen Abmessungen weiter zu reduzieren.
  • Die dreidimensionale (3D-) Skalierung ist jetzt von erheblichem Interesse, da Reduzierungen bei der z-Höhe (Bauelementdicke) einen anderen Weg zum Erhöhen der Gesamt-Bauteildichte und IC-Performance bieten. Die 3D-Skalierung kann beispielsweise in Form von Chip-Stapelung oder gehäuster IC-Stapelung sein. Bekannte 3D-Integrationstechniken sind teuer und bieten möglicherweise nur schrittweise Verbesserungen bei der z-Höhe und Bauelementdichte. So kann beispielsweise der größte Teil der Dicke eines Chips inaktives Substratmaterial sein. Ein Stapel solcher Chips kann mittels TSV-Technologie (TSV = Through-Substrat-Via) als Mittel zum vertikalen Zwischenverbinden des Chipstapels eingesetzt werden. Ein TSV erstreckt sich typischerweise über 20-50 µm, oder mehr, eines Substratmaterials und ist daher im Allgemeinen auf Via-Durchmesser auf der Mikrometerskala beschränkt. Daher ist die TSV-Dichte auf weit unter der Dichte der meisten Bauelement- (z. B. Transistor, Speicher) Zellen begrenzt. Ferner kann die endgültige z-Höhe eines Chipstapels unter Einsatz der TSV-Technologie Hunderte Mikrometer dicker sein als die tatsächlichen Bauelementschichten, die durch das gestapelte Bauelement verwendet werden.
  • Figurenliste
  • Das hierin beschriebene Material ist beispielhalber und nicht einschränkend in den beiliegenden Figuren dargestellt. Der Einfachheit und Klarheit der Darstellung halber sind die in den Figuren dargestellten Elemente nicht zwingend maßstabsgetreu gezeichnet. Beispielsweise können die Abmessungen einiger Elemente relativ zu anderen Elementen der Klarheit halber übertrieben sein. Ferner wurden, wo es angemessen erscheint, Bezugszeichen in den Figuren wiederholt, um entsprechende oder sinngemäße Elemente anzuzeigen. In den Figuren:
    • 1 ist ein Flussdiagramm, das die Tief-Source-Halbleiter- und Rückseiten-Zwischenverbindungs-Herstellungsverfahren gemäß einigen Ausführungsbeispielen darstellt;
    • 2 ist eine Draufsicht eines Substrats mit erweiterten Ansichten des IC-Dies auf dem Substrat, und einer Transistorzelle auf dem IC-Die, die mit tiefem Source/Drain-Halbleiter und Rückseiten-Zwischenverbindungen hergestellt ist, gemäß einigen Ausführungsbeispielen;
    • 3 ist ein Flussdiagramm, das ferner die Tief-Source/Drain-Halbleiter- und Rückseiten-Zwischenverbindungs-Herstellungsverfahren gemäß einigen Ausführungsbeispielen darstellt;
    • 4A-4C, 5A-5C, 6A-6C, 7A-7C, 8A-8C, 9A-9C, 10A-10C, 11A-11C, 12A-12C und 13A-13C sind Querschnittsansichten einer Transistorzelle, die mit tiefem Source/Drain-Halbleiter und Rückseiten-Zwischenverbindungen hergestellt ist, gemäß einigen Ausführungsbeispielen der in 1 und 3 dargestellten Verfahren;
    • 14 ist eine Querschnittsansicht eines Integrierte-Schaltung-Bauelements, das eine Transistorschicht (transistor stratum) mit Through- Source/Drain-Halbleiter umfasst und das mit Vorderseiten- und Rückseiten-Zwischenverbindungs-Metallisierungsebenen zwischenverbunden ist, gemäß einigen Ausführungsbeispielen;
    • 15 stellt eine mobile Rechenplattform und eine Datenservermaschine, die ein SoC mit einer Mehrzahl von FETs einsetzt, umfassend einen tiefen Source/Drain-Halbleiter und Rückseiten-Zwischenverbindungen, gemäß Ausführungsbeispielen dar; und
    • 16 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung gemäß einigen Ausführungsbeispielen.
  • DETAILLIERTE BESCHREIBUNG
  • Ein oder mehrere Ausführungsbeispiele werden Bezug nehmend auf die beigefügten Figuren beschrieben. Während spezifische Konfigurationen und Anordnungen detailliert dargestellt und erörtert werden, versteht es sich, dass dies nur zu darstellenden Zwecken erfolgt. Ein Fachmann erkennt, dass andere Konfigurationen und Anordnungen möglich sind, ohne von dem Sinn und Schutzbereich der Beschreibung abzuweichen. Für den Fachmann ist es offensichtlich, dass hierin beschriebene Techniken und/oder Anordnungen in einer Vielzahl von anderen Systemen und Anwendungen verwendet werden können, die hierin nicht detailliert beschrieben sind.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen genommen, die einen Teil derselben bilden und beispielhafte Ausführungsbeispiele darstellen. Ferner sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle und/oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich des beanspruchten Gegenstands abzuweichen. Es sollte auch darauf hingewiesen werden, dass Richtungen und Bezüge, zum Beispiel oben, unten, Oberseite, Unterseite usw. möglicherweise nur verwendet werden, um die Beschreibung von Merkmalen in den Zeichnungen zu ermöglichen. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden und der Schutzbereich des beanspruchten Gegenstands ist nur durch die beigefügten Ansprüche und ihre Entsprechungen definiert.
  • In der folgenden Beschreibung werden zahlreiche Details ausgeführt. Für einen Fachmann ist es jedoch offensichtlich, dass Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden können. In einigen Fällen sind bekannte Verfahren und Vorrichtungen in Blockdiagrammform und nicht im Detail gezeigt, um das Verunklaren der Ausführungsbeispiele zu vermeiden. Durchgehend in dieser Beschreibung bedeutet Bezugnahme auf „ein Ausführungsbeispiel“, „ein einzelnes Ausführungsbeispiel“ oder „einige Ausführungsbeispiele“, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem Ausführungsbeispiel“ oder „bei einem einzelnen Ausführungsbeispiel“ oder „einigen Ausführungsbeispielen“ an verschiedenen Stellen durchgehend in dieser Beschreibung nicht zwingend auf das gleiche Ausführungsbeispiel. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Zum Beispiel kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die den beiden Ausführungsbeispielen zugeordnet sind, sich nicht gegenseitig ausschließen.
  • Gemäß Verwendung in der Beschreibung und den beigefügten Ansprüchen, sollen die Singularformen „ein, eine“ und „der, die, das“ auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es versteht sich auch, dass der Ausdruck „und/oder“ gemäß hiesiger Verwendung sich auf sämtliche mögliche Kombinationen von einem oder mehreren der zugeordneten aufgeführten Gegenstände bezieht und dieselben umfasst.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ und ihre Herleitungen können hierin verwendet werden, um funktionale oder strukturelle Verhältnisse zwischen Komponenten zu beschreiben. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann bei bestimmten Ausführungsbeispielen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehrere Elemente in direktem physischem, optischem oder elektrischem Kontakt miteinander sind. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehrere Elemente in entweder direktem oder indirektem (mit anderen, dazwischenliegenden Elementen zwischen ihnen) physischem oder elektrischem Kontakt miteinander sind, und/oder dass die zwei oder mehreren Elemente miteinander kooperieren oder interagieren (z. B. wie bei einem Ursache/Wirkung-Verhältnis).
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesiger Verwendung auf eine relative Position einer Komponente oder eines Materials im Hinblick auf andere Komponenten oder Materialien, wobei solche physischen Verhältnisse erwähnenswert sind. Zum Beispiel kann in dem Kontext von Materialien ein einzelnes Material oder Material, das über oder unter einem anderen angeordnet ist, direkt in Kontakt sein oder kann ein oder mehrere dazwischenliegende Materialien aufweisen. Außerdem kann ein Material, das zwischen zwei Materialien oder Materialien angeordnet ist, direkt mit den zwei Schichten Kontakt haben, oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist ein erstes Material oder Material „auf“ einem zweiten Material oder Material in direktem Kontakt mit diesem zweiten Material/Material. Ähnliche Unterschiede sind in dem Kontext von Komponentenanordnungen zu machen.
  • Gemäß der Verwendung in dieser Beschreibung und in den Patentansprüchen, kann eine Liste von Elementen, die durch den Ausdruck „zumindest eines von“ oder „ein oder mehrere von“ verbunden sind, irgendeine Kombination der aufgezählten Ausdrücke bedeuten. Der Ausdruck „zumindest eines von A, B oder C“ kann A; B; C; A und B; A und C; B und C; oder A, B und C bedeuten.
  • Die IC-Bauelement-Strukturen und Herstellungstechniken, die eine Freilegung (reveal) einer Rückseite von Bauelementstrukturen einsetzen, sind hierin beschrieben. Bei einigen beispielhaften Ausführungsbeispielen kann die Freilegung der Rückseite, hierin als „Back-Side Reveal“ (Rückseiten-Freilegung) oder einfach „BSR“ bezeichnet, einer Bauelementstruktur eine Waferebene-Rückseiten-Bearbeitung umfassen. Im Gegensatz zu einer herkömmlichen TSV-Typ-Technologie kann eine Rückseiten-Freilegung, wie hier beschrieben, an der Dichte von Transistorzellen und sogar innerhalb von Teilregionen einer Transistorzelle ausgeführt werden. Ferner können solche Rückseiten-Freilegungen ausgeführt werden, um im Wesentlichen ein gesamtes Donator-Substrat zu entfernen, auf dem eine Bauelementschicht während der Vorderseiten-Bauelement-Bearbeitung angeordnet wurde. Daher wird ein mikrometertiefes TSV überflüssig, wenn die Halbleiterdicke bei den Bauelementzellen nach einer Rückseiten-Freilegung potenziell nur zehn oder hundert Nanometer ist.
  • Die hierin beschriebenen Rückseiten-Freilegung-Techniken können einen Paradigmenwechsel von der „Bottom-Up“- („Von-Unten-nach-Oben“-) Bauelementherstellung zur „Center-Out“- („Von-Zentrum-nach-Außen“-) Herstellung ermöglichen, wobei das „Zentrum“ irgendeine Schicht ist, die bei der Vorderseitenherstellung verwendet wird, von der Rückseite her freigelegt und bei der Rückseitenherstellung wieder eingesetzt wird. Wie aus der folgenden Diskussion hervorgehen sollte, kann das Verarbeiten sowohl einer Vorderseite als auch einer freiliegenden Rückseite einer Bauelementstruktur viele der mit dem Herstellen von 3D-ICs verbundenen Herausforderungen bewältigen, wenn man sich vorrangig auf die Vorderseitenverarbeitung stützt.
  • 1 ist ein Flussdiagramm, das die Tief-Source/Drain-Halbleiter- und Rückseiten-Zwischenverbindungs-Herstellungsverfahren 101 gemäß einigen Ausführungsbeispielen darstellt. Die Verfahren 101 können angewendet werden, um Transistorzellen herzustellen, die parallel über den Oberflächenbereich eines Substrats repliziert werden können. Jede Transistorzelle kann einen Transistor umfassen, wie beispielsweise, aber nicht beschränkt auf, Feldeffekttransistoren (FETs; Field Effect Transistor), umfassend Metall-Oxid-Halbleiter-FETs (MOSFET; Metal-Oxide-Semiconductor FET). Die Verfahren 101 sind sowohl aufplanare als auch nicht-planare FETs anwendbar. Nicht-planare FETs weisen Halbleiterkanalregionen auf, die eine Seitenwand umfassen, durch die ein Gate elektrisch (z. B. kapazitiv) gekoppelt ist. Beispielhafte nicht-planare Transistoren umfassen Multi-Gate-FinFETs, z. B. Doppel-Gate- und Tri-Gate-Transistoren, sowie Wrap-Around-Transistoren (Gate-Rundum-Transistoren), z. B. Nanoband- oder Nanodraht-Transistoren.
  • Die Verfahren 101 stellen Transistorzellenarchitekturen her, die sowohl Vorderseitenals auch Rückseiten-Strukturen umfassen. Gemäß diesen Architekturen kann ein Transistor eine oder mehrere Halbleiterkörper mit einem Gate-Stapel umfassen, der entlang einer Seitenwand eines Kanalabschnitts der Körper angeordnet ist. Ein oder mehrere Source/Drain-Regionen der Körper werden geätzt, um Vertiefungen zu bilden, die eine Tiefe unter der Kanalregion aufweisen. Diese Vertiefungen können sich durch die gesamte Halbleiterkörperhöhe erstrecken. Der Source/Drain-Halbleiter wird dann innerhalb der Vertiefung abgeschieden, wobei die Kanalregion mit einer tiefen Source/Drain gekoppelt wird. Nach der Vorderseitenverarbeitung wird eine Rückseite des Transistors bearbeitet, um das tiefe Source/Drain-Halbleiter-Material freizulegen. Ein oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen können dann hergestellt werden, um mit der tiefen Source/Drain des Transistors zu koppeln. Bei einigen Beispielen, bei denen die Transistorarchitektur nur eine tiefe Source/Drain umfasst, ist eine zweite Source/Drain flach (z. B. mit einer Tiefe, die ungefähr gleich derjenigen der Kanalregion ist). Eine Rückseiten-Leistungsversorgungsleitung kann dann mit dem tiefen Source/Drain-Anschluss (z. B. Source) koppeln, während eine Vorderseiten-Signalleitung mit dem flachen Source/Drain-Anschluss (z. B. Drain) koppelt. Mit der Verlagerung von zumindest einem Transistoranschluss, der zu der Rückseite der Transistorzelle führt (routet), wird die Zwischenverbindung der Transistoranschlüsse 3D, was eine zusätzliche laterale Skalierung über herkömmliche Architekturen hinaus, die eine einseitige Transistorzwischenverbindung einsetzen, erlaubt.
  • Die Verfahren 101 beginnen mit dem Herstellen eines oder mehrerer Halbleiterkörper, die sich von einer Unterschicht bei Operation 105 erstrecken. Jeder Halbleiterkörper kann eine nicht-planare Struktur mit Seitenwänden aufweisen, wie beispielsweise, aber nicht beschränkt auf, eine Finne mit einer Längslänge, die größer ist als ihre transversale Breite. Bei einigen beispielhaften Ausführungsbeispielen ist der Halbleiterkörper einkristallin, kann aber auch poly(nano)-kristallin, oder bei einigen Dünnfilm-Transistor-Implementierungen amorph sein. Ein Halbleiterkörper kann irgendeine Halbleiterzusammensetzung aufweisen, wie beispielsweise, aber nicht beschränkt auf, Gruppe-IV-Materialien (z. B. Silizium, Germanium, Kohlenstoff und Legierungen desselben), Gruppe III-V-Legierungen (z. B. Indiumgalliumarsenid, Indiumphosphid, Galliumarsenid, Indiumantimonid, Indiumarsenid etc.), Gruppe-III-N-Legierungen (z. B. Galliumnitrid, Aluminiumgalliumnitrid, Indiumgalliumnitrid etc.) und Oxidhalbleiter (z. B. Indiumgalliumzinkoxid, Zinkoxid, Zinnoxid etc.). Die Unterschicht, von der sich jeder Halbleiterkörper erstreckt, kann aus irgendeiner Zusammensetzung in Abhängigkeit des Verarbeitens vorgeschaltet zu den Verfahren 101 sein, und Ausführungsbeispiele hierin sind diesbezüglich nicht beschränkt. Bei einigen Beispielen ist die Unterschicht das gleiche Halbleitermaterial wie dasjenige des nicht-planaren Körpers, wobei der nicht-planare Körper von einem obersten Abschnitt der Unterschicht geätzt wurde. Zum Beispiel kann die Unterschicht ein Bulk-Halbleiterwafer sein, wie beispielsweise ein 300-mm- oder 450-mm-Durchmesser-Siliziumwafer. Bei anderen Ausführungsbeispielen ist die Unterschicht eine isolierende dielektrische Schicht, wie sie bei einem Halbleiter-auf-Isolator- (SOI; Semiconductor on Insulator) Substrat zu finden ist. Bei solchen Ausführungsbeispielen können die Halbleiterkörper in die Halbleiterschicht geätzt worden sein, die über der Isolatorschicht angeordnet ist.
  • Die Verfahren 101 gehen bei Operation 110 weiter, wobei eine Vertiefung in einen Halbleiterkörper an einer Source/Drain-Stelle benachbart zu einer Kanalregion geätzt wird. Diese Vertiefung kann sich durch die transversale Breite des Halbleiterkörpers erstrecken, wobei sie zum Beispiel eine Finne durchschneidet, und sich zu einer Tiefe unter der Kanalregion erstreckt. Die Vertiefung wird hierin als „tiefe“ Vertiefung bezeichnet, weil sie eine Tiefe unter der Kanalregion erreicht. Bei einigen Ausführungsbeispielen erstreckt sich die tiefe Vertiefung über die ganze Höhe des Halbleiterkörpers, wobei sie die Unterschicht schneidet. Bei Operation 130 wird das Source/Drain-Halbleiter-Material in die bei Operation 110 gebildete Vertiefung abgeschieden. Der Source/Drain-Halbleiter kann verunreinigungsdotiertes Material, oder ein anderweitig legiertes Material mit dem erwünschten Leitfähigkeitstyp (z. B. p-Typ oder n-Typ) sein. Das Source/Drain-Halbleiter-Material kann auf zumindest einer Seitenwand des Halbleiterkörpers abgeschieden werden, die durch das Vertiefungsätzen freigelegt wird, die sich von einem Boden der Vertiefung, nahe der Unterschicht, zu der Oberseite des Körpers, nahe der Kanalregion, erstreckt. Daher kann der Source/Drain-Halbleiter, der bei Operation 130 abgeschieden wird, als ein „Through-Finne-“ oder „Through-Schicht-“ Source/Drain-Halbleiter-Material betrachtet werden, das sich zwischen einer Vorderseite des Halbleiterkörper und der Unterschicht erstreckt. Das Source/Drain-Material kann die Vertiefung auch komplett verfüllen, um einen Source/Drain-Halbleiter-Stecker mit einer transversalen Breite gleich derjenigen (oder größer als diejenige) des Halbleiterkörpers zu bilden.
  • Die Verfahren 101 gehen bei Operation 140 weiter, wobei die Vorderseitenverarbeitung eingesetzt wird, um eine Gate-Elektrode und/oder einen oder mehrere andere Anschlusskontakte herzustellen, die ferner mit Anschlüssen von anderen Transistoren durch eine oder mehrere Vorderseiten-Zwischenverbindungs-Metallisierungsebenen, die über der Vorderseite der Halbleiterkörper aufgebaut sind, zwischenverbunden sind. Irgendwelche bekannten Anschlusskontakte, Zwischenverbindungs-Metallisierungsebenen und Zwischenschicht-Dielektrikums-Architekturen können bei Operation 140 verwendet werden, da Ausführungsbeispiele hierin diesbezüglich nicht beschränkt sind.
  • Bei Operation 150 wird eine Rückseitenverarbeitung eingesetzt, um den Source/Drain-Halbleiter freizulegen, der innerhalb der tiefen Vertiefung abgeschieden ist. Wegen der Differenz bei der Tiefe von Source/Drain-Halbleiter und Kanalregion kann eine solche Rückseitenverarbeitung den Source/Drain-Halbleiter freilegen (expose), ohne die Kanalregion oder andere ähnlich flache Merkmale, z. B. die Gate-Elektrode oder andere Transistoranschlüsse, freizulegen (reveal). Die Rückseitenverarbeitung kann zum Beispiel ein chemisch-mechanisches Polieren (CMP; chemical mechanical polishing) der Unterschicht oder ein selektives Strukturieren der Unterschicht zum Freilegen der tiefen Source/Drain umfassen. Nach der Freilegung schließen die Verfahren 101 bei Operation 170 ab, wobei ein Rückseitenkontakt mit dem tiefen Source/Drain-Material hergestellt wird. Eine oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebene, die das tiefe Source/Drain-Material einer Transistorzelle mit demjenigen von anderen Transistorzellen zwischenverbinden, kann auch als Teil von Operation 170 hergestellt werden. Die Verfahren 101 können dabei eine Transistor-Ebene-3D-Zwischenverbindung mittels des Through-Schicht-, p-Typ- oder n-Typ-, Source/Drain-Halbleiter-Materials erreichen.
  • Die Verfahren 101 können in der Praxis mit einer Vielzahl von Techniken ausgeführt werden, um verschiedene Zellarchitekturen zu erreichen. 2 ist eine Draufsicht eines Substrats 201 mit erweiterten Ansichten eines IC-Dies 211, und einer Logik-Transistorzelle 204, die mit tiefem Source/Drain-Halbleiter und Rückseiten-Zwischenverbindungen hergestellt wird, gemäß einigen Ausführungsbeispielen der Verfahren 101. In 2 ist eine Mehrzahl von Logik-Transistorzellen 204 über einen Bereich einer Bauelementschicht innerhalb des IC-Dies 211 angeordnet. Zusätzliche Bauelementzellen 202 können zum Beispiel irgendwelche von Speicherzellen, Leistungstransistorzellen, RF-Transistorzellen, optischen Bauelementzellen oder Ähnlichem sein. Die Transistorzelle 204 umfasst einen Feldeffekt-FET mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss gemäß einem beispielhaften Ausführungsbeispiel. Bei einigen Ausführungsbeispielen umfassen die Source- und Drain-Anschlüsse einen Halbleiter mit dem gleichen Leitfähigkeitstyp. Bei weiteren Ausführungsbeispielen umfassen die Source- und Drain-Anschlüsse einen Halbleiter mit komplementären Leitfähigkeitstypen (z. B. wie sie in einem Tunnel-FET oder TFET eingesetzt werden). Der FET kann auch einen Heteroübergang (d. h. HFET) umfassen und kann auch als Hohe-Elektronenmobilität-Transistor (HEMT; High Electron Mobility Transistor) bezeichnet werden, zum Beispiel wenn die Kanalregion ein III-V- oder III-N-Material umfasst. In 2 bezeichnen durchgezogene Linien innerhalb der erweiterten Ansicht der Transistorzelle 204 wichtige Materialien und/oder Merkmale, die über anderen Material- oder Strukturmerkmalen liegen, die in gestrichelten Linien innerhalb der Transistorzellschicht gekennzeichnet sind. Dicke punktgestrichelte Linien in 2 kennzeichnen die Ebenen A-A', B-B' und C-C', entlang derer Querschnittsansichten in 4A, B, C bis 13A, B, C ferner bereitgestellt sind, wobei der Buchstabe in der Figurennummer der Querschnittsebene entspricht, die durch den gleichen Buchstaben gekennzeichnet ist.
  • Wie in 2 ferner gezeigt, wird die FET-Zelle 204 durch eine Unterschicht 205 mit Halbleiterkörpern 210 unterstützt, die innerhalb eines Feld-Isolierdielektrikums-Material 280 eingebettet sind. Bei einigen Ausführungsbeispielen umfasst die Unterschicht 205 ein Trägersubstrat. Bei einigen Ausführungsbeispielen trennt eine Zwischenschicht (nicht dargestellt) die Unterschicht 205 von einem Trägersubstrat. Die Transistorzelle 204 umfasst eine Gate-Elektrode 273, die über eine Kanalregion von jeweils einem ersten und einem zweiten Halbleiterkörper 210 umreift. Obwohl in 2 zwei Halbleiterkörper 210 dargestellt sind, kann ein nicht-planarer FET einen oder mehrere solcher Halbleiterkörper umfassen. Die Transistorkanalregion innerhalb der Halbleiterkörper 210 kann eine oder mehrere Halbleiterregion mit irgendeiner der vorstehend beschriebenen Zusammensetzungen umfassen, die für einen Feldeffekttransistor geeignet sind. Beispielhafte Materialien umfassen, sind aber nicht begrenzt auf, Gruppe-IV-Halbleiter (z. B. Si, Ge, SiGe), Gruppe III-V-Halbleiter (z. B. GaAs, InGaAs, InAs, InAs, InP), Gruppe III-N-Halbleiter (z. B. GaN, AlGaN, InGaN), Oxidhalbleiter, Übergangs-Metall-Dichalkogenide (TMDCs; Transition Metal Dichalcogenides), Graphen etc. Bei einigen vorteilhaften Ausführungsbeispielen sind die Halbleiterkörper 210 monokristallin, aber sie können auch poly(nano)-kristallin oder amorph sein, wobei einige Beispiele Oxidhalbleiter und andere Dünnfilm-Transistor-Halbleiter sind.
  • Obwohl nur eine Gate-Elektrode 273 als durchgezogene Linie als Teil einer einzelnen Logik-Transistorzelle dargestellt ist, ist eine beispielhafte zweite Gate-Elektrode 273 als gestrichelte Linie als einer benachbarten Zelle zugeordnet gezeichnet. Die zweite Gate-Elektrode ist durch ein Abstandhalter-Dielektrikum 271 auch lateral von der Metallisierung 250 und/oder dem Source/Drain-Halbleiter 240 getrennt. Während irgendwelche Gate-Stapel-Materialien, von denen bekannt ist, dass sie für Halbleiterkörper 210 geeignet sind, verwendet werden können, umfasst der Gate-Stapel bei einigen beispielhaften Ausführungsbeispielen ein High-k-Dielektrisches-Material (mit einer bulk-relativen Permittivität größer als 9) und eine Metall-Gate-Elektrode mit einer Arbeitsfunktion, die für Halbleiterkörper 210 geeignet ist. Beispielhafte High-k-Materialien umfassen Metalloxide, wie beispielsweise, aber nicht beschränkt auf, Al2O3, HfO2, und HfAlOx. Silikate, wie beispielsweise, aber nicht beschränkt auf HfSiOx oder TaSiOx, können auch für einige Halbleiterkörperzusammensetzungen (z. B. Si, Ge, SiGe, III-V) geeignet sein. Die Gate-Elektrode 273 kann vorteilhaft eine Arbeitsfunktion unter 5 eV aufweisen und kann eine elementare Metallschicht, eine Metalllegierungsschicht oder eine Laminatstruktur aus einem oder aus beiden umfassen. Bei einigen Ausführungsbeispielen ist die Gate-Elektrode ein Metallnitrid, z. B. TiN (z. B. 4,0-4,7 eV). Die Gate-Elektrode kann auch Al (z. B. TiAlN) umfassen. Andere Legierungsbestandteile können auch in einer Gate-Elektrode 273 verwendet werden, wie beispielsweise, aber nicht beschränkt auf, C, Ta, W, Pt und Sn.
  • Wie in 2 ferner dargestellt, ist eine Source/Drain-Metallisierung 250 benachbart zu der Gate-Elektrode 273 angeordnet und erstreckt sich auch über die Halbleiterkörper 210. Bei dem dargestellten Ausführungsbeispiel ist die Source/Drain-Metallisierung 250 auf einem flachen Source/Drain-Halbleiter 240 angeordnet, der ferner auf den Halbleiterkörpern 210 angeordnet ist. Der flache Source/Drain-Halbleiter 240 kann eine n-Typ- oder p-Typ-Leitfähigkeit aufweisen. Die Halbleiterkörper 210 sind als gestrichelte Linie so dargestellt, dass sie sich unter einem elektrisch isolierenden Abstandshalter-Dielektrikum 271 und einem schneidenden tiefen Source/Drain-Halbleiter 260 erstrecken. Die Halbleiterkörper 210 sind durch den tiefen Source/Drain-Halbleiter 260 gegabelt. Der tiefe Source/Drain-Halbleiter 260 kann eine n-Typ- oder p-Typ-Leitfähigkeit aufweisen. Bei einigen beispielhaften Ausführungsbeispielen weisen sowohl der flache Source/Drain-Halbleiter 240 als auch der tiefe Source/Drain-Halbleiter 260 den gleichen Leitfähigkeitstyp auf (z. B. n-Typ für NMOS und p-Typ für PMOS). Bei alternativen Ausführungsbeispielen (z. B. für einen Tunnel-FET) weist der flache Source/Drain-Halbleiter 240 eine Leitfähigkeit auf, die komplementär zu derjenigen des tiefen Source/Drain-Halbleiters 260 ist (z. B. n-Typ-Source und p-Typ-Drain eines TFET). Der flache und der tiefe Source/Drain-Halbleiter 240, 260 können irgendwelche Halbleitermaterialien sein, die mit den Halbleiterkörpern 210 kompatibel sind, wie beispielsweise, aber nicht beschränkt auf, Gruppe-IV-Halbleiter (z. B. Si, Ge, SiGe) und/oder Gruppe III-V-Halbleiter (z. B. InGaAs, InAs) und/oder Gruppe III-N-Halbleiter (z. B. InGaN) und/oder Oxidhalbleiter. Bei dem dargestellten Ausführungsbeispiel bilden der flache und der tiefe Source/Drain-Halbleiter 240, 260 durchgehende Streifen, die sich zwischen den Halbleiterkörpern 210 erstrecken. In Abhängigkeit von der Beabstandung zwischen den Halbleiterkörpern 210 können der flache Source/Drain-Halbleiter 240 und/oder der tiefe Source/Drain-Halbleiter 260 jeweils eine diskrete Struktur aufweisen, die auf jedem Halbleiterkörper 210 angeordnet ist.
  • Das Abstandhalter-Dielektrikum 271 trennt die Gate-Elektrode 673 lateral von der Source/Drain-Metallisierung 250 und/oder dem Source/Drain-Halbleiter 240, 260. Das Abstandhalter-Dielektrikum 271 kann irgendein Dielektrikum sein, wie beispielsweise, aber nicht beschränkt auf, Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid, oder irgendein bekanntes Low-k-Material mit einer relativen Permittivität unter 4,0. Die Source/Drain-Metallisierung 250 kann ein oder mehrere Metalle (z. B. Ti, W, Pt, deren Legierungen und Nitride) umfassen, das einen ohmschen oder Tunnel-Übergang mit dem flachen Source/Drain-Halbleiter 240 bildet. Es wird keine Source/Drain-Metallisierung über dem tiefen Source/Drain-Halbleiter 260 gezeigt, was ein strukturelles Merkmal der hiesigen Ausführungsbeispiele ist, die den tiefen Source/Drain-Halbleiter 260 mit einer Rückseiten-Metallisierung koppeln (nicht dargestellt in 2). Als solches erstreckt sich ein isolierendes Dielektrikum 290 über den tiefen Source/Drain 260, wodurch es darüberliegenden Metallisierungsschichten ermöglicht wird (nicht dargestellt), sich über den tiefen Source/Drain 260 zu erstrecken, ohne den Transistoranschluss kurzzuschließen.
  • Während die Transistorzelle 204 mit verschiedenen Verfahren hergestellt werden kann, heben die in 3 dargestellten Verfahren 301 einige vorteilhafte Ausführungsbeispiele hervor. Strukturelle Merkmale, die die Verfahren 301 anzeigen, sind ferner in den Querschnittsansichten von 4A-13C dargestellt. Bezugnehmend auf 3 beginnen die Verfahren 301 mit Operation 105, wobei ein Halbleiterkörper (z. B. eine Finne) hergestellt wird, um sich von einer Unterschicht zu erstrecken in Anlehnung an irgendwelche bekannten Techniken und mit irgendwelchen der Eigenschaften, die oben im Kontext von 1 beschrieben sind. Die Verfahren 301 gehen bei Operation 310 weiter, wobei eine Kanalmaske über der Finne gebildet wird. Die Kanalmaske kann opfernd sein, zum Beispiel in Form eines Opfer-Gate-Dorns, der nachfolgend in einem „Gate-Zuletzt-“Herstellungsprozess ausgetauscht werden soll. Die Kanalmaske kann auch nicht-opfernd sein, zum Beispiel in der Form eines Permanent-Gate-Stapels. Die Kanalmaske kann auch Abstandshalter-Dielektrisch-Material umfassen, das mit einem Selbstausrichtungsprozess zu dem Gate-Dorn/Gate-Stapel gebildet wird. Wenn die Kanalmaske in Position ist, gehen die Verfahren 301 mit Operation 315 weiter, wobei Vertiefungen in die Halbleiterfinne an den Source/Drain-Stellen auf beiden Seiten der Kanalmaske geätzt werden. Diese Vertiefungen werden zu einer ersten Tiefe geätzt, die einer flachen Source/Drain-Vertiefung zugeordnet ist.
  • Bei den in 4A-4C ferner dargestellten beispielhaften Ausführungsbeispielen ist eine Kanalmaske, die ein Opfer-Gate-Dielektrikum 445 und eine Opfer-Gate-Elektrode 473 umfasst, innerhalb einer Vertiefung angeordnet, die durch ein Isolierdielektrikum 280 umgeben ist. Irgendwelche Materialien können für das Opfer-Gate-Dielektrikum 445 und die Opfer-Gate-Elektrode 473 eingesetzt werden. Wie in 4A gezeigt, ist die Opfer-Gate-Elektrode 473 über freiliegenden Seitenwänden der Halbleiterkörper 210, die eine aktive Finnenhöhe H1 definieren, angeordnet. Unter der Opfer-Gate-Elektrode 473 verbleibt ein Teilfinnen-Abschnitt der Halbleiterkörper 210 innerhalb des Isolierdielektrikums 280 eingebettet. Wie in 4B gezeigt, schützt die Opfer-Gate-Elektrode 473 zusammen mit dem Abstandhalter-Dielektrikum 271 eine Transistorkanalregion 430, während Source/Drain-Stellen dazwischen freigelegt sind.
  • Wie in 4C gezeigt, wird in Vorbereitung für das Vertiefen der freiliegenden Abschnitte der Halbleiterkörper 210 eine Dielektrikumsvertiefung 483 in das Isolierdielektrikum 280 geätzt, das die Source/Drain-Stellen umgibt. Die Isolierdielektrikumsvertiefung 483 kann zum Beispiel während oder nach Herstellung der Kanalmaske geätzt werden. Wie die Kanalmaske erstreckt sich die Isolierdielektrikumsvertiefung 483 lateral zwischen den zwei Halbleiterkörpern 210. Bei dem in 4C gezeigten, beispielhaften Ausführungsbeispiel weist die dielektrische Vertiefung 483 eine Tiefe auf, die ausreichend ist, um die aktive Finnenhöhe H1 freizulegen, wobei der darunterliegende Teilfinnenabschnitt der Halbleiterkörper 210 innerhalb des Isolierdielektrikums 280 eingebettet bleibt.
  • 5A-5C stellen ferner die Transistorzelle 204 nach der flachen Source/Drain-Vertiefung-Ätzoperation 315 dar. Wie in 5A und 5B gezeigt, verbleibt die Kanalregion 430 durch die Kanalmaske (z. B. Opfer-Gate-Elektrode 473) geschützt. Das Abstandshalter-Dielektrikum 271 kann auch einen Abschnitt der Kanalregion 430 schützen, während eine flache Source/Drain-Vertiefung 485 an den ungeschützten Source/Drain-Stellen geätzt wird. Wie in 5C gezeigt, weist die flache Source/Drain-Vertiefung 485 eine Tiefe auf, die ungefähr gleich derjenigen der aktiven Finnenhöhe H1 ist (d. h. ungefähr gleich der Tiefe der Kanalregion 430). Bei diesem beispielhaften Ausführungsbeispiel weist die Source/Drain-Vertiefung 485 eine Tiefe auf, die ungefähr gleich derjenigen der Isolierdielektrikumsvertiefung 483 ist. Die Source/Drain-Vertiefung 485 kann mit irgendeinem Ätzprozess ausgeführt werden, der für die Zusammensetzung der Halbleiterkörper 210 geeignet ist. Da die flache Source/Drain-Vertiefung 485 den Abschnitt der Finne entfernt, der innerhalb der Isolierdielektrikumsvertiefung 483 freigelegt ist, kann ein isotroper Ätzprozess eingesetzt werden, um den freiliegenden Halbleiter lateral freizulegen, da die Finnenhöhe H1 die transversale Breite der Halbleiterkörper 210 überschreiten kann. Ein Unterschnitt des Halbleiterkörpers 210 unter dem Abstandhalter-Dielektrikum 271 zeigt einen solchen isotropen Halbleiterätzprozess an und kann abgestimmt werden, um eine erwünschte Kanallänge zwischen den Source/Drain-Stellen zu erreichen.
  • Wieder Bezug nehmend auf 3 gehen die Verfahren 301 bei Operation 320 weiter, wobei eine von den Source/Drain-Stellen mit einer Maske geschützt wird, und der Halbleiterkörper dann ferner an einer anderen von den Source/Drain-Stellen während der Tiefenätzen-Operation 325 geätzt wird. Irgendein Photoresist- oder Hardmasken-Strukturierungsprozess kann bei Operationen 320 eingesetzt werden. Die Tiefenätzen-Operation 325 kann den Halbleiterkörper unter die Tiefe der Kanalregion vertiefen. Bei einigen vorteilhaften Ausführungsbeispielen kann die Tiefenätzen-Operation 325 vollständig durch die Halbleiterfinne ätzen, wodurch der nicht-planare Halbleiterkörper an der Source/Drain-Stelle gegabelt wird. Irgendein Halbleiterätzprozess kann bei Operation 325 eingesetzt werden. Bei einigen Ausführungsbeispielen kann ein selektiver Ätzprozess (nasschemisch oder plasma-basiert) eingesetzt werden, um den Halbleiter selektiv zu dem umgebenden Isolierdielektrikum zu vertiefen. Alternativ können sowohl der Halbleiter als auch das Isolierdielektrikum an der Source/Drain-Stelle vertieft werden.
  • 6A-6C stellen ferner eine Transistorzelle 204 nach der Tief-Source/Drain-Vertiefungs-Ätzoperation 325 dar. Wie in 6A und 6B gezeigt, verbleibt die Kanalregion 430 durch die Kanalmaske (Opfer-Gate-Elektrode 473) geschützt. Das Abstandhalter-Dielektrikum 271 kann auch weiterhin einen Abschnitt der Kanalregion 430 schützen. Die flache Source/Drain-Vertiefung 485 wird geschützt, während die tiefe Source/Drain-Vertiefung 685 an der ungeschützten Source/Drain-Stelle gebildet wird. Das Tief-Source/Drain-Ätzen kann mit irgendeinem nasschemischen oder trockenen (Plasma-)Ätzprozess sein, der für die Zusammensetzung von Halbleiterkörpern und Vertiefung-Aspektverhältnis geeignet ist. Wie in 6B und 6C gezeigt, weist die tiefe Source/Drain-Vertiefung 685 eine Tiefe auf, die ungefähr gleich derjenigen der Finnenhöhe H2 ist (d. h. im Wesentlichen tiefer als die Tiefe der Kanalregion 430) und die Unterschicht 205 schneidet. Bei dem in 6C gezeigten Beispiel folgt die Source/Drain-Vertiefung 685 dem Profil des Halbleiterkörpers 210, was anzeigt, dass das Tief-Source/Drain-Ätzen einen Ätzprozess einsetzt, der selektiv für Halbleiterkörper 210 gegenüber Isolierdielektrikum 280 ist.
  • Wieder Bezug nehmend auf 3, gehen die Verfahren 301 bei Operation 330 weiter, wobei der Source/Drain-Halbleiter innerhalb der flachen und tiefen Source/Drain-Vertiefungen abgeschieden wird. Die zwei Source/Drain-Vertiefungen können gleichzeitig, wobei die Source/Drain-Materialien gleich sein sollen (z. B. für ein NMOS- oder PMOS-Bauelement), oder nacheinander gefüllt werden, wobei die Source/Drain-Materialien zwischen den tiefen und flachen Vertiefungen unterschieden werden sollen. Abhängig von dem Abscheidungsprozess kann der Source/Drain-Halbleiter amorph, polykristallin oder im Wesentlichen einkristallin sein. Die Source/Drain-Halbleiter-Abscheidung kann zum Beispiel durch chemische Gasphasenabscheidung (CVD; Chemical Vapor Deposition) und/oder epitaxiales Wachstum sein. Bei einem epitaxialen Wachstum können die Seitenwandoberflächen von zumindest der Kanalregion das kristalline Wachstum innerhalb sowohl der flachen als auch der tiefen Vertiefungen keimen. Die darunterliegende Teilfinnenseitenwand, die durch das Tief-Source/Drain-Ätzen freigelegt wird, kann ferner kristallines Wachstum innerhalb der tiefen Vertiefung keimen. Irgendein Halbleiter, der eine geeignete Source/Drain-Funktion bereitstellt, kann bei Operation 330 abgeschieden werden. Abhängig von Abscheidungsbedingungen und/oder der Dauer der Abscheidung können die tiefen und flachen Source/Drain-Vertiefungen komplett mit dem/den Source/Drain-Halbleiter-Material(ien) verfüllt werden, oder ein Source/Drain-Halbleiter-Material kann sich nur auf den freiliegenden Seitenwänden des durch die Kanalmaske geschützten Halbleiterkörpers bilden.
  • 7A-7C stellen ferner eine Transistorzelle 204 während der Source/Drain-Halbleiter-Abscheidungsoperation 330 dar. Wie in 7A und 7B gezeigt, verbleibt die Kanalregion 430 durch die Kanalmaske (Opfer-Gate-Elektrode 473) geschützt. Das Abstandhalter-Dielektrikum 271 kann auch weiterhin einen Abschnitt der Kanalregion 430 schützen. Der Source/Drain-Halbleiter 240 und der tiefe Source/Drain-Halbleiter 260 beginnt jeweils die flachen und tiefen Vertiefungen zu füllen, wobei er sich zuerst auf Seitenwänden der Halbleiterkörper 210 bildet, wie in 7B gezeigt. In der in 7C dargestellten Ebene kann sich der Source/Drain-Halbleiter 260 zuerst an dem Boden der tiefen Source/Drain-Vertiefung bilden, zum Beispiel wie durch die Unterschicht 205 gekeimt und/oder wie die zuletzt abgeschattete Oberfläche der Vertiefung.
  • 8A-8C stellen ferner eine Transistorzelle 204 nach dem Source/Drain-Halbleiter-Abscheidungsoperation 330 dar. Wie in 8B gezeigt, haben der flache Source/Drain-Halbleiter 240 und der tiefe Source/Drain-Halbleiter 260 die flachen und tiefen Source/Drain-Vertiefungen jeweils komplett verfüllt. Wie in 8C gezeigt, überbrückt der tiefe Source/Drain-Halbleiter 260 das Isolierdielektrikum 280, das die zwei Halbleiterkörper 210 trennt (8A). Somit wird der Source/Drain-Halbleiter 260, der sich in die Unterschicht 205 erstreckt, an einem gemeinsamen Source/Drain-Potential elektrisch gemeinsam verbunden.
  • Wieder Bezug nehmend auf 3, gehen die Verfahren 301 bei Operation 340 weiter, wobei eine Gate-Elektrode und/oder Vorderseiten-Anschlusskontakte und/oder Vorderseiten-Zwischenverbindungs-Metallisierungsebenen hergestellt werden. Bei beispielhaften Ausführungsbeispielen werden sowohl eine Gate-Elektrode als auch ein Anschlusskontakt mit dem flachen Source/Drain-Halbleiter hergestellt, gefolgt durch eine oder mehrere Zwischenverbindungs-Metallisierungsebenen. Es ist nicht erforderlich, dass der tiefe Source/Drain-Halbleiter durch eine Vorderseiten-Metallisierung (Kontaktmetall oder Routing-Metall) kontaktiert wird, was den anderen Bauelementanschlüssen mehr Fläche gewährt. Zum Beispiel stellen 9A-9C ferner eine Transistorzelle 204 nach der Vorderseiten-Metallisierungsoperation 340 dar. Wie in 9A-9B gezeigt, wurde ein Opfer-Gate 473 durch einen finalen Gate-Stapel ausgetauscht, der ein Gate-Dielektrikum 945 (z. B. High-K-Material) und eine Gate-Elektrode 273 (z. B. Metalle) umfasst. Irgendeine bekannte Gate-Austauschtechnik kann eingesetzt werden, um solche Strukturen zu bilden.
  • 9B stellt auch eine Kontaktmetallisierung 250 dar, die mit dem flachen Source/Drain-Halbleiter 240 eine Schnittstelle bildet. Die Kontaktmetallisierung 250, wie in 2 eingeführt, wird werden als mit einem oder mehreren Schaltungsknoten durch eine erste Zwischenverbindungs-Metallisierungsebene 990 zwischenverbunden dargestellt, die in einem Zwischenebene-Dielektrikum (ILD; Inter-Level Dielectric) 980 eingebettet ist. Eine oder mehrere zusätzliche Vorderseiten-Zwischenverbindungs-Metallisierungsebenen können über der ersten Zwischenverbindungs-Metallisierungsebene 990 gebildet sein, wie in 9A-9C durch die gestrichelte Region 995 dargestellt. Irgendeine bekannte Kontaktherstellung und/oder (Dual-)Damascene-Verarbeitung können eingesetzt werden, um die dargestellten Strukturen zu bilden. Bei dem in 9B gezeigten beispielhaften Ausführungsbeispiel wird der tiefe Source/Drain-Halbleiter 260 von darüberliegenden Metallisierungsebenen durch eine dielektrische Kappe 290 elektrisch isoliert, die sich befindet, wo möglicherweise ein herkömmlicher Source/Drain-Kontakt zu finden ist. Als solches kann sich die erste Zwischenverbindungs-Metallisierungsebene 990, die mit einem Source/Drain-Anschluss verbunden ist, über einen anderen Source/Drain-Anschluss erstrecken, ohne die Transistoranschlüsse kurzzuschließen. Die dielektrische Kappe 290 kann irgendeine Zusammensetzung aufweisen, und kann die gleiche oder eine unterschiedliche Zusammensetzung wie eines von dem Isolierdielektrikum 280 oder dem ILD 980 aufweisen.
  • Wieder Bezug nehmend auf 3 gehen die Verfahren 301 weiter mit der Rückseiten-Verarbeitungs-Operation 150, die, wie im Kontext von 2 oben beschrieben, ein Entfernen von zumindest einem Abschnitt der Unterschicht umfassen kann, um den tiefen Source/Drain-Halbleiter freizulegen (reveal), ohne den flachen Source/Drain-Halbleiter freizulegen (expose). Bei einigen Ausführungsbeispielen, wo CMP bei Operation 150 eingesetzt wird, legt ein Rückseiten-Polieren, um die Unterschicht zu entfernen, eine Rückseiten-Oberfläche der nicht-planaren Halbleiterkörper frei. Wo sich der tiefe Source/Drain-Halbleiter komplett durch die Halbleiterkörperhöhe erstreckt, legt das Rückseiten-Polieren auch eine untere Oberfläche des tiefen Source/Drain-Halbleiters frei. 10A-10C stellen zum Beispiel ferner eine Transistorzelle 204 nach einem Rückseitenprozess dar, der die Unterschicht 205 entfernt, eine Rückseitenoberfläche der Halbleiterkörper 210, gegenüber der Gate-Elektrode 273, freilegt und auch eine Rückseitenoberfläche des tiefen Source/Drain-Halbleiters 260, gegenüber der dielektrischen Kappe 290, freilegt.
  • Die Verfahren 301 schließen bei Operation 170 ab, wobei Rückseitenkontakte mit dem tiefen Source/Drain-Halbleiter unter Verwendung irgendwelcher geeigneter Materialen (z. B. ohmsche Metalle) und Verarbeitungstechniken hergestellt werden. Bei einigen Ausführungsbeispielen wird die gleiche Kontaktmetallisierung, die eingesetzt wird zur Schnittstellenbildung mit dem flachen Source/Drain-Halbleiter auf der Transistorzellenvorderseite, eingesetzt, um mit dem tiefen Source/Drain-Halbleiter auf der Transistorzellenrückseite eine Schnittstelle zu bilden. Bei einigen weiteren Ausführungsbeispielen werden ein oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen hergestellt, um den tiefen Source/Drain-Halbleiter von mehreren Transistoren zusammen und/oder mit einer gemeinsamen Versorgungsschiene zu koppeln. Irgendeine Metallisierung (z. B. Cu, Al, W, Ti, Legierungen derselben etc.) und ILD-Material (z. B. SiOx, SiON, SiOC, andere Low-k-Materialien etc.), von denen bekannt ist, dass sie für Vorderseiten-Zwischenverbindungsebenen geeignet sind, können als Rückseiten-Zwischenverbindungsebenen eingesetzt werden, die unter Verwendung irgendwelcher bekannter Techniken hergestellt werden.
  • Der elektrische Querschnitt des tiefen Source/Drain-Halbleiters kann ungefähr gleich der transversalen Breite des Halbleiterkörpers, multipliziert mit der Längslänge des Halbleiterkörpers, der bei Operationen 315 und/oder 325 vertieft wurde, sein. Der Kontaktwiderstand, der der Schnittstelle zwischen der Rückseiten-Metallisierung und dem tiefen Source/Drain-Halbleiter zugeordnet ist, kann durch Dotieren der freiliegenden Rückseite der Halbleiterkörper verringert werden. 11A-11C stellen zum Beispiel ferner eine Transistorzelle 204 nach einem Rückseiten-Verunreinigungs-Dotierungsprozess dar, während dessen eine verunreinigungsdotierte Halbleiterregion 1110 auf der Rückseite eines Halbleiterkörpers gebildet wird. Wie gezeigt, schneidet die verunreinigungsdotierte Halbleiterregion 1110 den tiefen Source/Drain 260. Die verunreinigungsdotierte Halbleiterregion 1110 kann irgendeine Dicke aufweisen, die durch die Halbleiterkörper-(Finnen-)Höhe, die Tiefe der Kanalregion 430 und zugeordnete parasitäre Kapazitäten begrenzt ist. Die verunreinigungsdotierte Halbleiterregion 1110 kann dotiert sein, um eine p-Typ- oder n-Typ-Leitfähigkeit aufzuweisen. Die Verunreinigungskonzentration kann deutlich höher (z. B. zumindest eine Größenordnung) sein als diejenige des Rests des Halbleiterkörpers. Bei einigen Ausführungsbeispielen ist die verunreinigungsdotierte Halbleiterregion 1110 auf den gleichen Halbleitertyp dotiert wie diejenige des tiefen Source/Drain 260 (z. B. n-Typ für und NMOS-Transistor). Das Dotieren kann mit irgendeiner Verunreinigung (z. B. As oder B) auf eine erwünschte Konzentration unter Verwendung irgendwelcher Techniken, wie beispielsweise, aber nicht beschränkt auf Ionenimplantation und Ausheilen oder Festkörper-Diffusion, erreicht werden.
  • 12A-12C und 13A-13C stellen ferner eine Transistorzelle 204 nach der Herstellung einer ersten Rückseiten-Metallisierungsebene 1225 dar, die den tiefen Source/Drain 260 kontaktiert. Bei den durch 12A-12C dargestellten Ausführungsbeispielen ist die Rückseiten-Metallisierungsebene 1225 auf einer planaren Oberfläche angeordnet, umfassend einen tiefen Source/Drain 260, eine verunreinigungsdotierte Halbleiterregion 1110 und eine Isolierung 210. Der größere Metall-Schnittstellen-Oberflächenbereich, der durch die verunreinigungsdotierte Halbleiterregion 1110 gewährt wird, ist aus 12B ersichtlich. Der Tief-Source/Drain-Halbleiter-Kontaktwiderstand kann auch reduziert werden durch Vertiefen der Rückseitenoberfläche von irgendeinem Dielektrikum, das den tiefen Source/Drain-Halbleiter und/oder Halbleiterkörper umgibt. Bei den durch 13A-13C dargestellten Ausführungsbeispielen wurde ein Isolierdielektrikum 280 von der Rückseitenoberfläche der Halbleiterkörper 210 vertieft (z. B. mit irgendeinem nasschemischen oder trockenen Plasmaätzen), selektiv für die Isolierdielektrikumszusammensetzung relativ zu dem Halbleiter. Die sich ergebenden Seitenwandoberflächen der verunreinigungsdotierten Halbleiterregion 1110 sind in 13A gezeigt. Das Vertiefungsätzen wird auch Seitenwandoberflächen des tiefen Source/Drain-Halbleiters 260 freilegen, wie in 13B-13C gezeigt. Sobald sie freigelegt ist, kann die Rückseiten-Metallisierungsebene 1225 abgeschieden werden, um die freiliegenden Seitenwandoberflächen des tiefen Source/Drain-Halbleiters 260 und/oder der dotierten Halbleiterregion 1110 zu kontaktieren, wodurch ein Kontaktoberflächenbereich relativ zu Planarer-Kontakt-Ausführungsbeispielen vergrößert wird.
  • 14 ist eine Querschnittsansicht eines Integrierte-Schaltung- (IC; Integrated Circuit) Bauelements 1401 mit einer Transistorschicht 1405, umfassend einen tiefen Source/Drain-Halbleiter 260, der mit den Vorderseiten-Zwischenverbindungs-Metallisierungsebenen 1410 und Rückseiten-Zwischenverbindungs-Metallisierungsebenen 1420 zwischenverbunden ist, gemäß einigen Ausführungsbeispielen. Das IC-Bauelement 1401 kann irgendeine ASIC oder ein speziell angefertigtes Bauelement sein, umfassend CMOS-Logik-Transistoren, wie beispielsweise, aber nicht beschränkt auf, einen Mikroprozessor, einen Speicher (und/oder Speichersteuerung) oder ein FPGA. Wie gezeigt, umfasst die Transistorschicht 1405 eine Mehrzahl von Transistorzellen 204, von denen jede einen tiefen Source/Drain-Halbleiter 260 umfasst, der sich durch die Halbleiterbauelementschicht (z. B. ein „Through-Finne“-Source/Drain-Halbleiter) erstreckt, die mit Rückseiten-Zwischenverbindungs-Metallisierungsebenen 1420 koppelt. Andere Anschlüsse von Transistorzellen 204 (z. B. Gate und flacher Source/Drain-Halbleiter) sind mit Vorderseiten-Zwischenverbindungs-Metallisierungsebenen 1410 gekoppelt.
  • 15 veranschaulicht eine mobile Rechenplattform und eine Datenservermaschine, die eine IC einsetzt, umfassend Transistorzellen mit einem tiefen Source/Drain-Halbleiter, der sich durch die Halbleiterbauelementschicht erstreckt, zum Beispiel gemäß den an anderer Stelle hierin beschriebenen Ausführungsbeispielen. Die Servermaschine 1506 kann irgendein kommerzieller Server sein, zum Beispiel umfassend irgendeine Anzahl von Hochleistungs-Rechenplattformen, die innerhalb eines Racks angeordnet und für die elektronische Datenverarbeitung miteinander vernetzt sind, was bei dem beispielhaften Ausführungsbeispiel ein gehäustes monolithisches SoC 1550 umfasst. Die mobile Rechenplattform 1505 kann irgendeine tragbare Vorrichtung sein, die konfiguriert ist für jedes von elektronischer Datenanzeige, elektronischer Datenverarbeitung, drahtloser elektronischer Datenübertragung oder Ähnliches. Die mobile Rechenplattform 1505 kann zum Beispiel irgendeines von einem Tablet, einem Smartphone, einem Laptop etc. sein und kann einen Anzeigebildschirm (z. B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein Chip-Ebene- oder Gehäuse-Ebene-Integriertes-System 1510 und eine Batterie 1515 umfassen.
  • Entweder angeordnet innerhalb des integrierten Systems 1510, das in der erweiterten Ansicht 1520 dargestellt ist, oder als eigenständiger gehäuster Chip innerhalb der Servermaschine 1506, umfasst das monolithische SoC 1550 einen Prozessorblock (z. B. einen Mikroprozessor, einen Multikern-Mikroprozessor, einen Grafikprozessor oder Ähnliches) mit einem tiefen Source/Drain-Halbleiter, der sich durch die Halbleiterbauelementschicht erstreckt, zum Beispiel gemäß den an anderer Stelle hierin beschriebenen Ausführungsbeispielen. Das monolithische SoC 1550 kann ferner mit einer Platine, einem Substrat oder einem Interposer 1560 gekoppelt sein, zusammen mit einer oder mehreren von einer Leistungsverwaltungs-integrierten Schaltung (PMIC; Power Management Integrated Circuit) 1530, einer RF- (Drahtlos-) Integrierte-Schaltung (RFIC; RF Integrated Circuit) 1525 umfassend einen Breitband-RF-(Drahtlos-) Sender und/oder -Empfänger (TX/RX) (z. B. umfassend ein digitales Basisband und ein analoges Frontend-Modul umfasst ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad) und eine Steuerung 1535. Irgendeine oder alle der RFIC 1525 und PMIC 1530 können auch Transistoren mit einem tiefen Source/Drain-Halbleiter, der sich durch eine Halbleiterbauelementschicht erstreckt, umfassen, zum Beispiel gemäß den an anderer Stelle hierin beschriebenen Ausführungsbeispielen.
  • Funktionell kann die PMIC 1530 eine Batterieleistungsregelung, eine DC-zu-DC-Wandlung etc. ausführen, und umfasst somit einen Eingang, der mit der Batterie 1515 gekoppelt ist, und mit einem Ausgang, der eine Stromversorgung zu anderen Funktionsmodule bereitstellt. Wie bei dem beispielhaften Ausführungsbeispiel ferner dargestellt umfasst die RFIC 1525 einen Ausgang, der mit einer Antenne (nicht gezeigt) gekoppelt ist, um irgendeinen von einer Anzahl von drahtlosen Standards oder Protokollen zu implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 4G, und darüber hinaus. Bei alternativen Implementierungen kann jedes von diesen Platinen-Ebene-Modulen auf separaten ICs integriert sein oder in das monolithische SoC 1550 integriert sein.
  • 16 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung gemäß einigen Ausführungsbeispielen. Die Rechenvorrichtung 1600 kann zum Beispiel innerhalb einer Plattform 1605 oder eine Servermaschine 1606 zu finden sein. Die Vorrichtung 1600 umfasst ferner eine Hauptplatine 1602, auf der eine Anzahl von Komponenten untergebracht sind, wie beispielsweise, aber nicht beschränkt auf, einen Prozessor 1604 (z. B. einen Anwendungsprozessor), der ferner Transistoren mit einem tiefen Source/Drain-Halbleiter, der sich durch eine Halbleiterbauelementschicht erstreckt, einbringen kann, zum Beispiel gemäß den an anderer Stelle hierin beschriebenen Ausführungsbeispielen. Der Prozessor 1604 kann physisch und/oder elektrisch mit der Hauptplatine 1602 gekoppelt sein. Bei einigen Beispielen umfasst der Prozessor 1604 einen Integrierte-Schaltung-Die, der innerhalb des Prozessors 1604 gehäust ist. Im Allgemeinen kann sich der Ausdruck „Prozessor“ oder „Mikroprozessor“ auf irgendeine Vorrichtung oder irgendeinen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die ferner in Registern und/oder Speicher gespeichert werden können.
  • Bei verschiedenen Beispielen können ein oder mehrere Kommunikationschips 1606 auch physisch und/oder elektrisch mit der Hauptplatine 1602 gekoppelt sein. Bei weiteren Implementierungen können die Kommunikationschips 1606 Teil des Prozessors 1604 sein. Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1600 andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1602 gekoppelt sein können oder möglicherweise nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (Global Positioning System; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (z. B. Festplattenlaufwerk, Solid-State-Laufwerk (SSD; Solid-State Drive), CD (Compact Disk), DVD (Digital Versatile Disk) usw.) oder Ähnliches.
  • Die Kommunikationschips 1606 können eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1600 ermöglichen. Der Ausdruck „drahtlos“ und seine Herleitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht-festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Die Kommunikationschips 1606 können irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht begrenzt auf die an anderer Stelle Beschriebenen. Wie erörtert, kann die Rechenvorrichtung 1600 eine Mehrzahl von Kommunikationschips 1606 umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Während bestimmte Merkmale, die hierin ausgeführt sind, Bezug nehmend auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einem einschränkenden Sinn gesehen werden. Somit liegen verschiedene Modifikationen der hierin beschriebenen Implementierungen sowie andere Implementierungen, die für Fachleute auf dem Gebiet, auf das sich die vorliegende Offenbarung bezieht, offensichtlich sind, innerhalb des Sinnes und Schutzbereichs der vorliegenden Offenbarung. Zum Beispiel können die vorangehenden Ausführungsbeispiele bestimmte Kombinationen oder Merkmale aufweisen, wie nachfolgend weiter bereitgestellt ist.
  • Bei einem oder mehreren ersten Beispielen umfasst eine Transistorzelle einen Halbleiterkörper, der sich durch ein Isolierdielektrikum erstreckt, eine Gate-Elektrode, die über einer Kanalregion des Halbleiterkörpers angeordnet ist, der sich über eine Vorderseite des Isolierdielektrikums hinaus erstreckt, und Halbleiter-Source/Drain-Regionen, die mit der Kanalregion elektrisch gekoppelt sind. Die Halbleiter-Source/Drain-Regionen umfassen zumindest eine tiefe Source/Drain-Region, die sich zu einer Tiefe unter derjenigen der Kanalregion erstreckt. Die Transistorzelle umfasst ferner eine oder mehrere Vorderseiten-Zwischenverbindungs-Metallisierungsebenen, die über der Vorderseite des Isolierdielektrikums angeordnet und mit zumindest einer von den Source/Drain-Regionen oder der Gate-Elektrode gekoppelt sind, und die Transistorzelle umfasst eine oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen, die über einer Rückseite des Isolierdielektrikums angeordnet sind und die tiefe Source/Drain-Region elektrisch koppeln.
  • Bei einem oder mehreren zweiten Beispielen umfassen für die Transistorzelle bei irgendeinem der ersten Beispiele die Source/Drain-Regionen eine flache Source/Drain-Region, die sich zu einer Tiefe erstreckt, die geringer ist als diejenige der tiefen Source/Drain-Region. Die Vorderseiten-Zwischenverbindungs-Metallisierungsebenen sind mit der flachen Source/Drain-Region und der Gate-Elektrode gekoppelt.
  • Bei einem oder mehreren dritten Beispielen erstreckt sich für die Transistorzelle bei irgendeinem der ersten oder zweiten Beispiele die flache Source/Drain-Region zu einer Tiefe, die ungefähr gleich derjenigen der Kanalregion ist.
  • Bei einem oder mehreren vierten Beispielen ist für die Transistorzelle bei irgendeinem der ersten, zweiten oder dritten Beispiele eine erste von den Vorderseiten-Zwischenverbindungs-Metallisierungsebenen mit der flachen Source/Drain-Region gekoppelt und erstreckt sich über ein dielektrisches Material, das eine Vorderseite des tiefen Source/Drain-Halbleiters bedeckt.
  • Bei einem oder mehreren fünften Beispielen erstreckt sich für die Transistorzelle bei irgendeinem der ersten, zweiten, dritten oder vierten Beispiele die tiefe Source/Drain-Region durch die gesamte Höhe des Halbleiterkörpers, zu einer Tiefe, die zumindest gleich derjenigen des Isolierdielektrikums ist.
  • Bei einem oder mehreren sechsten Beispielen weist für die Transistorzelle bei irgendeinem der fünften Beispiele eine Basis des nicht-planaren Halbleiterkörpers den gleichen Leitfähigkeitstyp auf wie die tiefe Source/Drain-Region, und die Rückseiten-Zwischenverbindungs-Metallisierungsebene, die mit der tiefen Source/Drain-Region elektrisch gekoppelt ist, stellt mit der verunreinigungsdotierten Basis des nicht-planaren Halbleiterkörpers Kontakt her.
  • Bei einem oder mehreren siebten Beispielen ist für die Transistorzelle bei irgendeinem der fünften Beispiele eine Rückseitenoberfläche des Isolierdielektrikums von der tiefen Source/Drain-Region vertieft, und die Rückseiten-Zwischenverbindungs-Metallisierungsebene, die mit der tiefen Source/Drain-Region elektrisch gekoppelt ist, stellt durch Seitenwände der tiefen Source/Drain-Region elektrischen Kontakt her.
  • Bei einem oder mehreren achten Beispielen umfasst für die Transistorzelle bei irgendeinem der ersten, zweiten, dritten, vierten, fünften, sechsten oder siebten Ausführungsbeispiele der nicht-planare Halbleiterkörper zumindest ein Paar von Halbleiterfinnen, die eine gleiche Finnenhöhe aufweisen und durch ein dazwischenliegendes Isolierdielektrikum getrennt sind. Die Gate-Elektrode umfasst eine einzelne Gate-Elektrode, die über einer Kanalregion in jedem von dem Paar von Halbleiterfinnen angeordnet ist und sich über das dazwischenliegende Isolierdielektrikum erstreckt. Die tiefe Source/Drain-Region weist eine tiefe Source/Drain-Höhe auf, die zumindest gleich der Finnenhöhe ist, und zumindest ein Paar von p-Typ- oder n-Typ-Halbleiter-Finnen umfasst, die durch das dazwischenliegende Isolierdielektrikum innerhalb zumindest eines ersten Abschnitts der tiefen Source/Drain-Höhe getrennt sind.
  • Bei einem oder mehreren neunten Beispielen ist für die Transistorzelle bei irgendeinem der achten Beispiele das Paar von p-Typ- oder n-Typ-Halbleiterfinnen durch eine Brücke von p-Typ oder n-Typ-Halbleiter zwischenverbunden, die einen zweiten Abschnitt der tiefen Source/Drain-Höhe umfasst und sich über das dazwischenliegende Isolierdielektrikum erstreckt.
  • Bei einem oder mehreren zehnten Beispielen umfasst ein Mikroprozessor einen oder mehrere Logikkerne, wobei die Logikkerne die Transistorzelle bei irgendeinem der ersten, zweiten, dritten, vierten, fünften, sechsten, siebten, achten oder neunten Beispiele umfassen.
  • Bei einem oder mehreren elften Beispielen umfasst ein Verfahren zum Herstellen eines Transistors ein Empfangen eines Substrats umfassend einen Halbleiterkörper, der sich durch ein Isolierdielektrikum erstreckt und über einer Unterschicht angeordnet ist. Das Verfahren umfasst ein Bilden einer Gate-Elektrode über einer Kanalregion des Halbleiterkörpers, die sich über eine Vorderseite des Isolierdielektrikums hinaus erstreckt. Das Verfahren umfasst ein Ätzen einer Vertiefung in dem Halbleiterkörper an einer Source/Drain-Stelle benachbart zu der Kanalregion und zu einer Tiefe unterhalb derjenigen der Kanalregion. Das Verfahren umfasst ein Verfüllen der Vertiefung mit Source/Drain-Halbleiter. Das Verfahren umfasst ein Bilden einer Vorderseiten-Zwischenverbindungs-Metallisierungsebene über der Vorderseite des Isolierdielektrikums und gekoppelt mit einer Source/Drain-Region oder der Gate-Elektrode. Das Verfahren umfasst ein Entfernen von zumindest einem Abschnitt der Unterschicht, um den verfüllten Source/Drain-Halbleiter freizulegen. Das Verfahren umfasst ein Bilden einer Rückseiten-Zwischenverbindungs-Metallisierungsebene über einer Rückseite des Isolierdielektrikums und elektrisch gekoppelt den freiliegenden Source/Drain-Halbleiter.
  • Bei einem oder mehreren zwölften Beispielen umfasst für das Verfahren bei irgendeinem der elften Beispiele das Ätzen der Vertiefung ferner ein Bilden einer Kanalmaske über dem Halbleiterkörper, ein Ätzen einer flachen Source/Drain-Vertiefung auf einer ersten Seite der Kanalmaske zu einer ersten Tiefe und ein Ätzen einer tiefen Source/Drain-Vertiefung auf einer zweiten Seite der Kanalmaske zu einer zweiten Tiefe, die größer als die erste Tiefe ist.
  • Bei einem oder mehreren dreizehnten Beispielen umfasst für das Verfahren bei irgendeinem der zwölften Beispiele das Verfüllen der Vertiefung mit dem Source/Drain-Halbleiter ferner ein Abscheiden des Source/Drain-Halbleiters innerhalb der flachen und tiefen Source/Drain-Vertiefungen. Das Entfernen von zumindest einem Abschnitt der Unterschicht, um den verfüllten Source/Drain-Halbleiter freizulegen, umfasst ferner ein Freilegen des tiefen Source/Drain-Halbleiters, ohne den flachen Source/Drain-Halbleiter freizulegen.
  • Bei einem oder mehreren vierzehnten Beispielen umfasst für das Verfahren bei irgendeinem der zwölften Beispiele das Ätzen der flachen Source/Drain-Vertiefung ferner ein Vertiefen des Isolierdielektrikums, das den Halbleiterkörper an einer ersten Source/Drain-Stelle umgibt, zu der ersten Tiefe, und ein Ätzen des Halbleiterkörpers, der innerhalb der Isolierdielektrikumsvertiefung freiliegt. Das Ätzen der tiefen Source/Drain-Vertiefung umfasst ferner ein Vertiefen des Isolierdielektrikums, das den Halbleiterkörper an einer zweiten Source/Drain-Stelle umgibt, zu der ersten Tiefe, ein Ätzen des Halbleiterkörpers, der innerhalb der Isolierdielektrikumsvertiefung freiliegt, bis der Halbleiterkörper zu der zweiten Tiefe unter der Isolierdielektrikumsvertiefung vertieft ist.
  • Bei einem oder mehreren fünfzehnten Beispielen umfasst für das Verfahren bei irgendeinem der vierzehnten Beispiele das Abscheiden des Source/Drain-Halbleiters innerhalb der flachen und tiefen Source/Drain-Vertiefungen ferner ein Verfüllen der Halbleiterkörpervertiefung und Isolierdielektrikumsvertiefung mit dem Source/Drain-Halbleiter.
  • Bei einem oder mehreren sechzehnten Beispielen ist für das Verfahren bei irgendeinem der zwölften, dreizehnten, vierzehnten oder fünfzehnten Beispiele die erste Tiefe ungefähr gleich derjenigen der Kanalregion.
  • Bei einem oder mehreren siebzehnten Beispielen schneidet für das Verfahren bei irgendeinem der zwölften, dreizehnten, vierzehnten, fünfzehnten oder sechzehnten Beispiele die zweite Tiefe die Unterschicht.
  • Bei einem oder mehreren achtzehnten Beispiele umfasst für das Verfahren bei irgendeinem der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten oder siebzehnten Beispiele das Bilden der Vorderseiten-Zwischenverbindungs-Metallisierung ferner ein Bilden einer Zwischenverbindungs-Metallisierung, die mit dem flachen Source/Drain-Halbleiter gekoppelt ist und sich über ein dielektrisches Material erstreckt, das eine Vorderseite des tiefen Source/Drain-Halbleiters bedeckt.
  • Bei einem oder mehreren neunzehnten Beispielen umfasst für das Verfahren bei irgendeinem der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten, siebzehnten oder achtzehnten Beispiele das Verfahren ferner ein Dotieren einer Basis des nicht-planaren Halbleiterkörpers auf einen gleichen Leitfähigkeitstyp wie die tiefe Source/Drain-Region nach dem Freilegen des tiefen Source/Drain-Halbleiters. Das Bilden der einen oder mehreren Vorderseiten-Zwischenverbindungs-Metallisierung Verbindungsmetallisierung umfasst ferner ein Bilden einer Zwischenverbindungs-Metallisierungsebene in Kontakt mit der verunreinigungsdotierten Basis des nicht-planaren Halbleiterkörpers.
  • Bei einem oder mehreren zwanzigsten Beispielen umfasst für das Verfahren bei irgendeinem der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten, siebzehnten, achtzehnten oder neunzehnten Beispiele das Bilden der einen oder mehreren Vorderseiten-Zwischenverbindungs-Metallisierung ferner ein Vertiefen einer Rückseite des Isolierdielektrikums von dem tiefen Source/Drain-Halbleiter, und ein Abscheiden eines Metalls auf freiliegenden Seitenwänden des tiefen Source/Drain-Halbleiters.
  • Es ist offensichtlich, dass die Grundsätze der Offenbarung nicht auf die derart beschriebenen Ausführungsbeispiele beschränkt sind, sondern mit Modifikation und Änderung ausgeführt werden können, ohne von dem Schutzbereich der beigefügten Ansprüche abzuweichen. Zum Beispiel können die vorangehenden Ausführungsbeispiele bestimmte Kombinationen oder Merkmale aufweisen, wie nachfolgend weiter bereitgestellt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 1665423 PCT [0001]

Claims (20)

  1. Eine Transistorzelle, umfassend: einen Halbleiterkörper, der sich durch ein Isolierdielektrikum erstreckt; eine Gate-Elektrode, die über einer Kanalregion des Halbleiterkörpers angeordnet ist, die sich über eine Vorderseite des Isolierdielektrikums hinaus erstreckt; Halbleiter-Source/Drain-Regionen, die mit der Kanalregion elektrisch gekoppelt sind, wobei die Halbleiter-Source/Drain-Regionen zumindest eine tiefe Source/Drain-Region umfassen, die sich zu einer Tiefe unter derjenigen der Kanalregion erstreckt; eine oder mehrere Vorderseiten-Zwischenverbindungs-Metallisierungsebenen, die über der Vorderseite des Isolierdielektrikums angeordnet und mit zumindest einer von den Source/Drain-Regionen oder der Gate-Elektrode gekoppelt sind; und eine oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen, die über einer Rückseite des Isolierdielektrikums angeordnet sind und die tiefe Source/Drain-Region elektrisch koppeln.
  2. Die Transistorzelle gemäß Anspruch 1, wobei: die Source/Drain-Regionen eine flache Source/Drain-Region umfassen, die sich zu einer Tiefe erstreckt, die geringer ist als diejenige der tiefen Source/Drain-Region; und die Vorderseiten-Zwischenverbindungs-Metallisierungsebenen mit der flachen Source/Drain-Region und der Gate-Elektrode gekoppelt sind.
  3. Die Transistorzelle gemäß Anspruch 2, wobei sich die flache Source/Drain-Region zu einer Tiefe erstreckt, die ungefähr gleich derjenigen der Kanalregion ist.
  4. Die Transistorzelle gemäß Anspruch 2, wobei eine erste von den Vorderseiten-Zwischenverbindungs-Metallisierungsebenen mit der flachen Source/Drain-Region gekoppelt ist und sich über ein dielektrisches Material erstreckt, das eine Vorderseite des tiefen Source/Drain-Halbleiters bedeckt.
  5. Die Transistorzelle gemäß Anspruch 1, wobei sich die tiefe Source/Drain-Region durch die gesamte Höhe des Halbleiterkörpers erstreckt, zu einer Tiefe, die zumindest gleich derjenigen des Isolierdielektrikums ist.
  6. Die Transistorzelle gemäß Anspruch 5, wobei: eine Basis des nicht-planaren Halbleiterkörpers den gleichen Leitfähigkeitstyp aufweist wie die tiefe Source/Drain-Region; und die Rückseiten-Zwischenverbindungs-Metallisierungsebene, die mit der tiefen Source/Drain-Region elektrisch gekoppelt ist, mit der verunreinigungsdotierten Basis des nicht-planaren Halbleiterkörpers Kontakt herstellt.
  7. Die Transistorzelle gemäß Anspruch 5, wobei: eine Rückseitenoberfläche des Isolierdielektrikums von der tiefen Source/Drain-Region vertieft ist; und die Rückseiten-Zwischenverbindungs-Metallisierungsebene, die mit der tiefen Source/Drain-Region elektrisch gekoppelt ist, durch Seitenwände der tiefen Source/Drain-Region elektrischen Kontakt herstellt.
  8. Die Transistorzelle gemäß Anspruch 1, wobei: der nicht-planare Halbleiterkörper zumindest ein Paar von Halbleiterfinnen umfasst, die eine gleiche Finnenhöhe aufweisen und durch ein dazwischenliegendes Isolierdielektrikum getrennt sind; die Gate-Elektrode eine einzelne Gate-Elektrode umfasst, die über einer Kanalregion in jedem von dem Paar von Halbleiterfinnen angeordnet ist und sich über das dazwischenliegende Isolierdielektrikum erstreckt; und die tiefe Source/Drain-Region eine tiefe Source/Drain-Höhe aufweist, die zumindest gleich der Finnenhöhe ist, und zumindest ein Paar von p-Typ- oder n-Typ-Halbleiter-Finnen umfasst, die durch das dazwischenliegende Isolierdielektrikum innerhalb zumindest eines ersten Abschnitts der tiefen Source/Drain-Höhe getrennt sind.
  9. Die Transistorzelle gemäß Anspruch 8, wobei das Paar von p-Typ- oder n-Typ-Halbleiterfinnen durch eine Brücke von p-Typ- oder n-Typ-Halbleiter zwischenverbunden ist, die einen zweiten Abschnitt der tiefen Source/Drain-Höhe umfasst und sich über das dazwischenliegende Isolierdielektrikum erstreckt.
  10. Ein Mikroprozessor, umfassend einen oder mehrere Logikkerne, wobei die Logikkerne eine oder mehrere Transistorzellen gemäß Anspruch 1 umfassen.
  11. Ein Verfahren zum Herstellen eines Transistors, das Verfahren umfassend: Erhalten eines Substrats umfassend einen Halbleiterkörper, der sich durch ein Isolierdielektrikum erstreckt und über einer Unterschicht angeordnet ist; Bilden einer Gate-Elektrode über einer Kanalregion des Halbleiterkörpers, die sich über eine Vorderseite des Isolierdielektrikums hinaus erstreckt; Ätzen einer Vertiefung in den Halbleiterkörper an einer Source/Drain-Stelle benachbart zu der Kanalregion und zu einer Tiefe unterhalb derjenigen der Kanalregion; Verfüllen der Vertiefung mit Source/Drain-Halbleiter; Bilden einer Vorderseiten-Zwischenverbindungs-Metallisierungsebene über der Vorderseite des Isolierdielektrikums und gekoppelt mit einer Source/Drain-Region oder der Gate-Elektrode; Entfernen von zumindest einem Abschnitt der Unterschicht, um den verfüllten Source/Drain-Halbleiter freizulegen; und Bilden einer Rückseiten-Zwischenverbindungs-Metallisierungsebene über einer Rückseite des Isolierdielektrikums und elektrisch gekoppelt mit dem freiliegenden Source/Drain-Halbleiter.
  12. Das Verfahren gemäß Anspruch 11, wobei das Ätzen der Vertiefung ferner umfasst: Bilden einer Kanalmaske über dem Halbleiterkörper; Ätzen einer flachen Source/Drain-Vertiefung auf einer ersten Seite der Kanalmaske zu einer ersten Tiefe; und Ätzen einer tiefen Source/Drain-Vertiefung auf einer zweiten Seite der Kanalmaske zu einer zweiten Tiefe, die größer als die erste Tiefe ist.
  13. Das Verfahren gemäß Anspruch 12, wobei: das Verfüllen der Vertiefung mit dem Source/Drain-Halbleiter ferner ein Abscheiden des Source/Drain-Halbleiters innerhalb der flachen und tiefen Source/Drain-Vertiefungen umfasst; und das Entfernen von zumindest einem Abschnitt der Unterschicht, um den verfüllten Source/Drain-Halbleiter freizulegen, ferner ein Freilegen des tiefen Source/Drain-Halbleiters umfasst, ohne den flachen Source/Drain-Halbleiter freizulegen.
  14. Das Verfahren gemäß Anspruch 12, wobei: das Ätzen der flachen Source/Drain-Vertiefung ferner umfasst: Vertiefen des Isolierdielektrikums, das den Halbleiterkörper an einer ersten Source/Drain-Stelle umgibt, zu der ersten Tiefe; und Ätzen des Halbleiterkörpers, der innerhalb der Isolierdielektrikumsvertiefung freiliegt; und das Ätzen der tiefen Source/Drain-Vertiefung ferner umfasst: Vertiefen des Isolierdielektrikums, das den Halbleiterkörper an einer zweiten Source/Drain-Stelle umgibt, zu der ersten Tiefe; und Ätzen des Halbleiterkörpers, der innerhalb der Isolierdielektrikumsvertiefung freiliegt, bis der Halbleiterkörper zu der zweiten Tiefe unter der Isolierdielektrikumsvertiefung vertieft ist.
  15. Das Verfahren gemäß Anspruch 14, wobei das Abscheiden des Source/Drain-Halbleiters innerhalb der flachen und tiefen Source/Drain-Vertiefungen ferner ein Verfüllen der Halbleiterkörpervertiefung und Isolierdielektrikumsvertiefung mit dem Source/Drain-Halbleiter umfasst.
  16. Das Verfahren gemäß Anspruch 12, wobei die erste Tiefe ungefähr gleich derjenigen der Kanalregion ist.
  17. Das Verfahren gemäß Anspruch 12, wobei die zweite Tiefe die Unterschicht schneidet.
  18. Das Verfahren gemäß Anspruch 11, wobei: das Bilden der Vorderseiten-Zwischenverbindungs-Metallisierung ferner ein Bilden einer Zwischenverbindungs-Metallisierung umfasst, die mit dem flachen Source/Drain-Halbleiter gekoppelt ist und sich über ein dielektrisches Material erstreckt, das eine Vorderseite des tiefen Source/Drain-Halbleiters bedeckt.
  19. Das Verfahren gemäß Anspruch 11, ferner umfassend: Dotieren einer Basis des nicht-planaren Halbleiterkörpers auf einen gleichen Leitfähigkeitstyp wie die tiefe Source/Drain-Region nach dem Freilegen des tiefen Source/Drain-Halbleiters; und das Bilden der einen oder mehreren Vorderseiten-Zwischenverbindungs-Metallisierung umfasst ferner ein Bilden einer Zwischenverbindungs-Metallisierungsebene in Kontakt mit der verunreinigungsdotierten Basis des nicht-planaren Halbleiterkörpers.
  20. Das Verfahren gemäß Anspruch 11, wobei das Bilden der einen oder mehreren Vorderseiten-Zwischenverbindungs-Metallisierung ferner umfasst: Vertiefen einer Rückseite des Isolierdielektrikums von dem tiefen Source/Drain-Halbleiter; und Abscheiden eines Metalls auf freiliegenden Seitenwänden des tiefen Source/Drain-Halbleiters.
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