DE112005001414T5 - Verfahren zur Herstellung eines Elektronikmoduls - Google Patents

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conductor layer
conductor
components
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DE112005001414T
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English (en)
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Antti Iihola
Timo Jokela
Petteri Palm
Risto Tuominen
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IMBERATEK, LLC, HERNDON, US
Original Assignee
Imbera Electronics Oy
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Abstract

Verfahren zur Herstellung eines elektronischen Moduls, wobei das elektronische Modul eine Komponente (6) umfasst, die mit einer Leiterstrukturschicht (14) elektrisch verbunden wird, dadurch gekennzeichnet, dass das verfahren umfasst:
– Herstellen von Kontaktöffnungen (17) in der Leiterschicht (4), deren gegenseitige Positionen den gegenseitigen Positionen der Kontaktflächen (7) der Komponente (6) entsprechen,
– Ausrichten der Komponente (6) und der Leiterschicht (4) relativ zueinander in einer solchen Weise, dass die Kontaktflächen (7) der Komponente (6) in die Positionen der Kontaktöffnungen (17) gelangen, und Befestigen der Komponente (6),
– Herstellen von Leitermaterial in zumindest den Kontaktöffnungen (17) und an den Kontaktflächen (7) der Komponente (6), wobei das Leitermaterial die Komponente (6) mit der Leiterschicht (4) verbindet, und
– Strukturieren der Leiterschicht (4), um eine Leiterstrukturschicht (14) auszubilden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Elektronikmoduls.
  • Die Erfindung betrifft insbesondere ein Herstellungsverfahren, bei dem eine oder mehrere Komponenten in eine Installationsbasis eingebettet werden. Das hergestellte elektronische Modul kann ein Modul wie eine Leiterplatte sein, die mehrere Komponenten enthält, die durch Leiterstrukturen, die im elektronischen Modul hergestellt werden, elektrisch miteinander verbunden sind. Insbesondere betrifft die Erfindung ein elektronisches Modul, das Mikroschaltungen enthält, mit denen mehrere Kontaktanschlüsse verbunden sind. Zusätzlich zu oder anstelle von Mikroschaltungen können natürlich auch andere Komponenten, beispielsweise passive Komponenten, in eine Installationsbasis eingebettet werden. Die Erfindung soll folglich in das elektronische Modul Komponenten einbetten, die typischerweise unverkappt an einer Leiterplatte (an der Oberfläche der Leiterplatte) befestigt werden. Eine weitere wichtige Komponentengruppe besteht aus Komponenten, die typischerweise für die Befestigung an einer Leiterplatte gekapselt werden. Die elektronischen Module, die die Erfindung betrifft, können natürlich auch andere Arten von Komponenten umfassen.
  • Die Installationsbasis kann von einer Art sein, die im Allgemeinen in der Elektronikindustrie als Basis zum Installieren von elektrischen Komponenten verwendet wird. Die Aufgaben der Basis bestehen darin, eine mechanische Befestigungsbasis für die Komponenten sowie die erforderlichen elektrischen Verbindungen sowohl mit den anderen Komponenten an der Basis als auch mit jenen außerhalb der Basis bereitzustellen. Die Installationsbasis kann eine Leiterplatte sein, so dass die Struktur und das Verfahren, die die Erfindung betrifft, eng mit der Leiterplatten-Herstellungstechnologie verbunden sind. Die Installationsbasis kann auch irgendeine andere Basis sein, beispielsweise eine Basis, die zum Kapseln einer Komponente oder von Komponenten verwendet wird, oder die Basis eines vollständigen Operationsmoduls.
  • Die Leiterplatten-Herstellungstechnologie unterscheidet sich von der Herstellung von Mikroschaltungen beispielsweise darin, dass bei den Herstellungsverfahren von Mikroschaltungen die Installationsbasis, das heißt ein Substrat, ein Halbleitermaterial ist, wohingegen das Basismaterial der Installationsbasis von Leiterplatten eine gewisse Art von Isolationsmaterial ist. Die Verfahren zur Herstellung von Mikroschaltungen sind auch typischerweise beträchtlich teurer als jene für die Herstellung von Leiterplatten.
  • Die Gehäuse und Packungen von Komponenten und insbesondere Halbleiterkomponenten unterscheiden sich von der Konstruktion und Herstellung von Leiterplatten insofern, als der Hauptzweck der Komponentengehäuse darin besteht, ein Gehäuse um die Komponente zu bilden, das die Komponente mechanisch schützt und die Handhabung der Komponente erleichtert. Auf der Oberfläche des Komponentengehäuses befinden sich Verbindungsteile, typischerweise Vorsprünge, mit deren Hilfe die gekapselte Komponente leicht korrekt auf der Leiterplatte ausgerichtet und die gewünschten Verbindungen mit ihr erstellt werden können. Außerdem befinden sich Leiter innerhalb des Komponentengehäuses, die die Verbindungsteile, die aus dem Gehäuse herausragen, mit den Verbindungsbereichen auf der Oberfläche der eigentlichen Komponente verbinden, durch welche die Komponente wie gewünscht mit ihren Umgebungen verbunden werden kann.
  • Die Gehäuse von Komponenten, die unter Verwendung dieser herkömmlichen Technologie hergestellt werden, verlangen jedoch eine beträchtliche Menge an Platz. Da die Größe von elektronischen Bauelementen abgenommen hat, wurden Versuche unternommen, um die Komponentengehäuse loszuwerden, die nicht nur viel Platz fordern, sondern auch unnötig sind und zu nutzlosen Kosten führen. Um dieses Problem zu lösen, wurden verschiedene Konstruktionen und Verfahren entwickelt, mit deren Hilfe Komponenten innerhalb der Leiterplattenstruktur angeordnet werden können. Es wäre bevorzugt, dass Komponenten innerhalb der Leiterplatte während der Erzeugung der Leiterplatte angeordnet werden.
  • Die Patentveröffentlichung US 6 489 685 offenbart eine Lösung, bei der Komponenten innerhalb einer Leiterplatte während der Erzeugung der Leiterplatte angeordnet werden. Bei der Lösung werden Leiterstrukturen auf einer Trägerbass hergestellt und die Komponente wird mit den hergestellten Leiterstrukturen verbunden. Danach wird eine Isolationsschicht, die als Basismaterial der Leiterplatte dient, auf deren Oberfläche sich zusätzliche Leiterstrukturen befinden können, auf den Leiterstrukturen und der Komponente ausgebildet. Nach der Erzeugung der Isolationsschicht wird die Trägerbasis von der Struktur gelöst.
  • Die Patentveröffentlichung US 6 038 133 offenbart nicht nur ein Verfahren ähnlich dem vorstehend beschriebenen, sondern auch eine zweite Lösung, bei der die Komponenten innerhalb der Leiterplatte während der Erzeugung der Leiterplatte angeordnet werden. Bei der zweiten Lösung werden die Komponenten mit einem leitenden Klebstoff an eine Kupferfolie geklebt, wonach eine Isolationsschicht, die als Basismaterial der Leiterplatte wirkt, auf der Kupferfolie und der Komponente ausgebildet wird. Nach der Erzeugung der Isolationsschicht werden Leiterstrukturen aus der Kupferfolie hergestellt.
  • Die internationale Patentanmeldungsveröffentlichung WO 03/065778 offenbart ein Verfahren, bei dem mindestens eine Leiterstruktur in der Basis sowie Kontaktlöcher für Halbleiterkomponenten hergestellt werden. Danach werden die Halbleiterkomponenten, die relativ zur Leiterstruktur ausgerichtet werden, in den Kontaktlöchern angeordnet. Die Halbleiterkomponenten werden an der Basisstruktur befestigt und ein oder mehrere Leiterstrukturschichten werden in der Basis in einer solchen Weise hergestellt, dass mindestens eine Leiterstruktur einen elektrischen Kontakt mit Kontaktflächen auf der Oberfläche der Halbleiterkomponente bildet.
  • Die internationale Patentanmeldungsveröffentlichung WO 03/065779 offenbart ein Verfahren, bei dem Kontaktlöcher in einer Basis für Halbleiterkomponenten in einer solchen Weise hergestellt werden, dass sich die Kontaktlöcher zwischen der ersten und der zweiten Oberfläche erstrecken. Nach der Herstellung der Kontaktlöcher wird eine Polymermembran über der zweiten Oberfläche der Basisstruktur in einer solchen Weise, dass die Polymermembran auch die für die Halbleiterkomponenten hergestellten Kontaktlöcher bedeckt, von der Seite der zweiten Oberfläche der Basisstruktur verteilt. Bevor die Polymermembran härtet oder teilweise härtet, werden die Halbleiterkomponenten in Löchern, die in der Basis hergestellt sind, aus der Richtung der ersten Oberfläche der Basis angeordnet. Die Halbleiterkomponenten werden gegen die Polymermembran gedrückt, so dass sie an der Polymermembran haften. Danach findet das endgültige Härten der Polymermembran statt und zusätzliche Leiterschichten werden in einer solchen Weise hergestellt, dass mindestens eine Leiterschicht einen elektrischen Kontakt mit den Kontaktflächen auf der Oberfläche der Halbleiterkomponenten bildet.
  • In den Verfahren, die in den Patentanmeldungsveröffentlichungen WO 03/065778 und WO 03/065779 offenbart sind, werden die Kontakte mit den Kontakthöckern oder anderen Kontaktflächen der Komponente unter Verwendung des Kontaktlochverfahrens hergestellt. Das Kontaktlochverfahren kann verwendet werden, um einen zuverlässigen elektrischen Kontakt mit sehr hoher Qualität mit einer Komponente herzustellen. Dies basiert auf der Tatsache, dass bei der Herstellung des Kontakts es möglich ist, ein chemisches oder elektrochemisches Metallisierungsverfahren zu verwenden. Die Kontaktflächen können auch vor der Metallisierung beispielsweise mit Hilfe eines Lasers oder von Plasma gereinigt werden. Bei den Verfahren, die in den WO-Veröffentlichungen offenbart sind, können die Komponenten andererseits nicht mit der Leiterstrukturschicht in Kontakt gebracht werden, die sich direkt auf der Oberfläche der Isolationsschicht befindet, die das Basismaterial der Leiterplatte ist.
  • Die in den Veröffentlichungen US 6 489 685 und US 6 038 133 offenbarten Verfahren, besitzen wiederum den Vorteil, dass die Komponente direkt an der Leiterschicht befestigt werden kann, die sich auf der Oberfläche der Isolationsschicht befindet, die als Basismaterial der Leiterplatte wirkt. Dies ist eine äußerst vorteilhafte Eigenschaft, wenn auf die kosteneffiziente Herstellung von kleinen elektronischen Modulen abgezielt wird. In den Verfahren der US-Veröffentlichungen ist es auch möglich, die Komponente direkt in der Leiterstruktur anzuordnen, in welchem Fall angenommen werden kann, dass weniger Probleme in Bezug auf die Ausrichtungsgenauigkeit entstehen. Wenn elektronische Module für anspruchsvolle Anwendungen hergestellt werden, können die in den US-Veröffentlichungen offenbarten Verfahren jedoch aufgrund der Weise der Herstellung von elektrischen Kontakten mit einer Komponente zu Zuverlässigkeits- und Ausbeuteproblemen führen.
  • Wenn auf die kosteneffiziente Herstellung von kleinen und zuverlässigen Konstruktionen abgezielt wird, sind die Ausrichtung der Komponenten und das Verfahren zur Herstellung von Kontakten mit den Komponenten ziemlich signifikante Faktoren. Es sollte möglich sein, die Komponente sehr genau auszurichten und die Ausrichtung und es sollte vorzugsweise auch möglich sein, die Ausrichtung zu prüfen, bevor sie schließlich innerhalb der Leiterplatte vergraben wird. Falsch ausgerichtete Komponenten erzeugen ein Zuverlässigkeitsproblem und verringern auch die Ausbeute, in welchem Fall die Rentabilität des Herstellers des Moduls leidet. Entsprechend werden die Ausbeute und Zuverlässigkeit auch durch das Verfahren zur Herstellung von Kontakten mit der Komponente beeinflusst.
  • Die Erfindung soll ein neues Verfahren erstellen, mittels dessen Komponenten innerhalb einer Leiterplatte oder eines anderen elektronischen Moduls angeordnet werden können. Insbesondere sollte das Verfahren die Herstellung von zuverlässigen elektrischen Verbindungen mit hoher Qualität mit den Kontakthöckern oder anderen Kontaktflächen der Komponente ermöglichen. Außerdem sollte es möglich sein, die Komponente genau auszurichten und sie direkt elektrisch mit der Leiterschicht zu verbinden, die sich unmittelbar auf der Oberfläche der Isolationsschicht befindet, die das Basismaterial der Leiterplatte ist.
  • Die Erfindung basiert auf zuerst der Herstellung von Kontaktöffnungen in der Leiterschicht in Bezug auf die Komponenten in den Positionen der Kontaktflächen der Komponenten. Danach werden die Komponenten an der Leiterschicht befestigt, relativ zu den Kontaktöffnungen ausgerichtet, beispielsweise mit Hilfe eines isolierenden Klebstoffs. Danach werden die elektrischen Kontakte zwischen der Leiterschicht und den Kontaktflächen der Komponenten durch die Kontaktöffnungen ausgebildet. Nachdem die elektrischen Kontakte hergestellt sind, werden Leiterstrukturen aus der Leiterschicht hergestellt.
  • Insbesondere ist das Verfahren gemäß der Erfindung durch das gekennzeichnet, was im kennzeichnenden Teil von Anspruch 1 angegeben ist.
  • Beträchtliche Vorteile werden mit Hilfe der Erfindung erlangt.
  • Unter Verwendung des erfindungsgemäßen Verfahrens ist es möglich, zuverlässige elektrische Kontakte mit hoher Qualität mit den Kontakthöckern oder anderen Kontaktflächen der Komponente herzustellen. Dies basiert auf der Tatsache, dass, wenn die Kontakte hergestellt werden, es möglich ist, beispielsweise irgendein Mikrokontaktlochverfahren zu verwenden, das in der Leiterplattenindustrie bekannt ist und als zuverlässig festgestellt wurde. Die Kontakte können beispielsweise auch in einer solchen Weise hergestellt werden, dass die Kontaktflächen zuerst mit Hilfe eines Lasers oder von Plasma gereinigt werden, wonach Metall in den Kontaktöffnungen unter Verwendung eines chemischen und/oder elektrochemischen Metallisierungsverfahrens gezüchtet wird.
  • Das Verfahren ermöglicht auch, dass Komponenten direkt mit der Leiterschicht verbunden werden, die sich unmittelbar auf der Oberfläche der Isolationsschicht befindet, die das Basismaterial der Leiterplatte ist. Das Verfahren ermöglicht auch die genaue Ausrichtung von Komponenten und Kontakten, da die Komponenten direkt auf die Kontaktöffnungen, d.h. die Löcher, die in der Leiterschicht hergestellt werden, vor der Befestigung der Komponente ausgerichtet werden können.
  • In einigen Ausführungsbeispielen kann die erfolgreiche Ausrichtung der Komponente sogar durch die Kontaktöffnungen geprüft werden, bevor die Komponente schließlich innerhalb der Leiterplatte oder eines anderen elektronischen Moduls eingeschlossen wird. Dies hat den Vorteil, dass in dieser Stufe eine falsch ausgerichtete Komponente noch von der Konstruktion gelöst und neu ausgerichtet werden kann oder alternativ alle Komponenten des Moduls gelöst und in einem anderen elektronischen Modul wieder verwendet werden können. In dieser Weise ist es möglich, zusätzliche Einsparungen zu erzielen, wenn elektronische Module hergestellt werden, in die teure Komponenten eingebettet werden.
  • In den Verfahren gemäß den Ausführungsbeispielen kann die Anzahl von Leiterstrukturschichten eines elektronischen Moduls gemäß der aktuellen Anforderung ausgewählt werden. Es können beispielsweise ein oder zwei Leiterstrukturschichten vorhanden sein. Auf diesen ist es auch möglich, zusätzliche Leiterstrukturschichten in der in der Leiterplattenindustrie bekannten Weise herzustellen. Im ganzen Modul können sich folglich beispielsweise eine, zwei, vier oder sechs Leiterstrukturschichten befinden. Gewöhnlich wird eine gerade Anzahl von Leiterstrukturschichten hergestellt, aber es ist sicher auch möglich, eine ungerade Anzahl von Leiterstrukturschichten herzustellen.
  • In einigen Ausführungsbeispielen kann die Leitungskapazität der Konstruktion auch verbessert werden, indem einige der Komponenten in Richtung der zweiten Oberfläche der Leiterschicht der Isolationsschicht des Basismaterials angeordnet werden, in welchem Fall die aktiven Oberflächen von Komponenten beiden Oberflächen der Platte zugewandt sind.
  • Im Folgenden wird die Erfindung mit Hilfe von Beispielen und mit Bezug auf die zugehörigen Zeichnungen untersucht.
  • Die 1–11 zeigen eine Reihe von Querschnitten von Herstellungsverfahren gemäß ersten Ausführungsbeispielen.
  • Die 12–28 zeigen eine Reihe von Querschnitten von Herstellungsverfahren gemäß zweiten Ausführungsbeispielen.
  • In den Verfahren gemäß den Ausführungsbeispielen kann die Herstellung beispielsweise mit einer blanken Leiterschicht 4 beginnen, die beispielsweise eine Metallschicht sein kann. Ein anwendbares Herstellungsmaterial für die Leiterschicht 4 ist beispielsweise eine Kupferfolie (Cu). Wenn die für den Prozess ausgewählte Leiterschicht 4 sehr dünn ist oder wenn die Leiterschicht aus anderen Gründen nicht mechanisch haltbar ist, ist es empfohlen, dass die Leiterschicht 4 mit Hilfe einer Trägerschicht 12 abgestützt wird. Dann ist es möglich, beispielsweise durch Beginnen des Prozesses mit der Herstellung der Trägerschicht 12 vorzugehen. Die Trägerschicht 12 kann beispielsweise ein elektrisch leitendes Material wie z.B. Alumimium (Al), Stahl oder Kupfer oder ein Isolationsmaterial wie z.B. ein Polymer sein. Eine unstrukturierte Leiterschicht 4 kann auf der zweiten Oberfläche der Trägerschicht 12 beispielsweise unter Verwendung eines gewissen Herstellungsverfahrens, das in der Leiterplattenindustrie gut bekannt ist, hergestellt werden. Die Leiterschicht kann beispielsweise durch Laminieren einer Kupferfolie (Cu) auf die Oberfläche der Trägerschicht 12 hergestellt werden. Alternativ ist es möglich, in einer solchen weise vorzugehen, dass die Trägerschicht 12 auf der Oberfläche der Leiterschicht 4 hergestellt wird. Die Leiterschicht 4 kann auch eine beschichtete Metallschicht oder irgendeine andere Membran, die mehrere Schichten oder mehrere Materialien enthält, sein.
  • Die Herstellung kann beispielsweise auch mit einer Leiterschicht 4 begonnen werden, die auf ihrer ersten Oberfläche eine Isolationsmaterialschicht 1 aufweist. In diesem Fall ist die erste Oberfläche die Oberfläche auf der Seite, an der die Komponente, die in die Isolationsschicht 1 eingebettet wird, befestigt wird. In einigen Ausführungsbeispielen kann sich auf der zu dieser Isolationsschicht 1 entgegengesetzten Seite noch eine weitere Leiterschicht 4 befinden. Wenn eine Trägerschicht 12 in dem Ausführungsbeispiel verwendet wird, befindet sich die Trägerschicht 12 auf der zur Leiterschicht 4 entgegengesetzten Oberfläche, d.h. auf der ersten Oberfläche. Löcher oder Aussparungen 2 werden dann in der Isolationsmaterialschicht 1 für die einzubettenden Komponenten hergestellt. Die Aussparungen 2 können entweder, bevor die Isolationsschicht 1 und die Leiterschicht 4 aneinander befestigt werden, oder nach der Befestigung hergestellt werden. Bei der Herstellung der Aussparung 2 ist es möglich, irgendein bekanntes maschinelles Bearbeitungsverfahren, das in der Leiterplattenindustrie bekannt ist, beispielsweise Fräsen oder Laserbohren, zu verwenden.
  • Vor der Befestigung der Komponente 6 werden Kontaktöffnungen 17 in der Leiterschicht 4 in den Positionen der Kontaktflächen 7 der Komponente 6 hergestellt. Die Kontaktöffnungen 17 können beispielsweise durch Bohren mit Hilfe eines Lasers hergestellt werden. Die gegenseitigen Positionen der Kontaktöffnungen 17 werden gemäß den gegenseitigen Positionen der Kontaktflächen 7 der Komponente ausgewählt, während die Stelle und Position jeder Gruppe von Kontaktöffnungen in einer solchen Weise ausgewählt werden, dass die Komponente korrekt relativ zum ganzen elektronischen Modul angeordnet wird. Folglich wird eine Kontaktöffnung 17 für jede Kontaktfläche 7, die an der Erzeugung eines elektrischen Kontakts teilnimmt, hergestellt.
  • Die Oberfläche der hergestellten Kontaktöffnungen 17 kann mehr oder weniger so groß wie die Oberfläche der entsprechenden Kontaktfläche 7 sein. Die Oberfläche der Kontaktöffnung 17 kann natürlich auch so gewählt werden, dass sie kleiner oder in einigen Ausführungsbeispielen geringfügig größer als die Oberfläche der entsprechenden Kontaktfläche 7 ist.
  • Die Kontaktöffnungen 17 können aus der Richtung der ersten oder der zweiten Oberfläche gebohrt werden. Wenn eine Trägerschicht 12 in dem Ausführungsbeispiel verwendet wird und sich folglich auf der zweiten Oberfläche der Leiterschicht befindet, kann es vorteilhaft sein, die Kontaktöffnungen 17 aus der Richtung der ersten Oberfläche zu bohren, da in diesem Fall die zu bohrenden Öffnungen nicht die Trägerschicht 12 vollständig durchdringen müssen. In einem solchen Ausführungsbeispiel öffnen sich die Kontaktöffnungen 17 später, wenn die Trägerschicht 12 gelöst wird. Die Kontaktöffnungen können auch in einer solchen Weise geöffnet werden, dass die durch die Leiterschicht 4 und die Trägerschicht 12 ausgebildete Materialschicht durch Ätzen aus der Richtung der Trägerschicht verdünnt wird. Die Leiterschicht 4 und die Trägerschicht 12 können auch aus einer einzelnen Materialschicht ausgebildet werden. In diesem Fall wird der der Trägerschicht 12 entsprechende Teil der Materialschicht entfernt und die Kontaktöffnungen 17 öffnen sich. Die Kontaktöffnung 17 soll sich folglich durch die ganze Leiterschicht 4 erstrecken.
  • Die Komponenten 6 werden an der Oberfläche der Leiterschicht 4 mit Hilfe eines Klebstoffs befestigt. Zum Kleben wird eine Klebeschicht 5 auf der Befestigungsoberfläche der Leiterschicht 4 oder der Befestigungsoberfläche der Komponente 6 oder auf den Befestigungsoberflächen beider verteilt. Danach können die Komponenten 6 auf die für die Komponenten 6 geplanten Oberflächen mit Hilfe von Ausrichtungsmarkierungen ausgerichtet werden.
  • Der Begriff Befestigungsoberfläche der Komponente 6 bezieht sich auf diejenige Oberfläche der Komponente 6, die der Leiterschicht 4 zugewandt ist. Die Befestigungsoberfläche der Komponente 6 besteht aus Kontaktflächen, durch die ein elektrischer Kontakt mit der Komponente gebildet werden kann. Die Kontaktfläche kann beispielsweise flache Flächen auf der Oberfläche der Komponente 6 oder gewöhnlicher Kontaktvorsprünge, die von der Oberfläche der Komponente 6 hervorragen, sein. Es sind im Allgemeinen mindestens zwei Kontaktflächen oder -vorsprünge in der Komponente 6 vorhanden. In komplexen Mikroschaltungen können sehr viele Kontaktflächen vorhanden sein.
  • In vielen Ausführungsbeispielen ist es bevorzugt, so viel Klebstoff auf der Befestigungsoberfläche oder den Befestigungsoberflächen zu verteilen, dass der Klebstoff den zwischen der Komponente 6 und der Leiterschicht 4 verbleibenden Raum füllt. In diesem Fall ist ein separates Füllmittel nicht erforderlich. Das Füllen des zwischen der Komponente 6 und der Leiterschicht 4 verbleibenden Raums verstärkt die mechanische Verbindung zwischen der Komponente 6 und der Leiterschicht 4, so dass eine mechanisch haltbarere Konstruktion erreicht wird. Eine umfassende und ununterbrochene Klebeschicht stützt auch die später aus der Leiterschicht 4 auszubildenden Leiterstrukturen 14 ab und schützt die Konstruktion in den späteren Prozessstufen. Während des Klebens tritt Klebstoff auch in die Kontaktöffnungen 17 ein.
  • Der Begriff Klebstoff bezieht sich auf ein Material, mittels dessen die Komponenten an der Leiterschicht befestigt werden. Eine Eigenschaft des Klebstoffs besteht darin, dass der Klebstoff auf der Oberfläche der Leiterschicht und/oder der Komponente in einer relativ flüssigen Form oder in einer, die sich ansonsten an die Oberflächenformen anpasst, beispielsweise in Form einer Membran, verteilt werden kann. Eine weitere Eigenschaft des Klebstoffs besteht darin, dass nach dem Verteilen der Klebstoff härtet oder zumindest teilweise in einer solchen Weise gehärtet werden kann, dass der Klebstoff die Komponente an der Stelle halten kann (relativ zur Leiterschicht), zumindest bis die Komponente an der Konstruktion in irgendeiner anderen weise befestigt ist. Eine dritte Eigenschaft des Klebstoffs ist seine Haftfähigkeit, d.h. seine Fähigkeit, an der geklebten Oberfläche zu haften.
  • Der Begriff Kleben bezieht sich auf die Befestigung der Komponente und der Leiterschicht aneinander mit Hilfe eines Klebestoffs. Beim Kleben wird der Klebstoff folglich zwischen die Komponente und die Leiterschicht gebracht und die Komponente wird in einer geeigneten Position relativ zur Leiterschicht angeordnet, in welcher der Klebstoff mit der Komponente und der Leiterschicht in Kontakt steht und zumindest teilweise den Raum zwischen der Komponente und der Leiterschicht füllt. Danach wird der Klebstoff in einer solchen Weise härten lassen (zumindest teilweise) oder der Klebstoff wird aktiv gehärtet (zumindest teilweise), dass die Komponente an der Leiterschicht mit Hilfe des Klebstoffs befestigt wird. In einigen Ausführungsbeispielen können die Kontaktvorsprünge der Komponente während des Klebens durch die Klebeschicht hervorragen, um einen Kontakt mit der Leiterschicht herzustellen.
  • Der in den Ausführungsbeispielen verwendete Klebstoff ist beispielsweise ein thermisch härtendes Epoxid. Der Klebstoff wird in einer solchen Weise ausgewählt, dass der verwendete Klebstoff eine ausreichende Haftung an der Leitermembran, der Leiterplatte und der Komponente aufweist. Eine bevorzugte Eigenschaft des Klebstoffs ist ein geeigneter Wärmeausdehnungskoeffizient, so dass während des Prozesses sich die Wärmeausdehnung des Klebstoffs nicht zu stark von jener des Umgebungsmaterials unterscheidet. Der ausgewählte Klebstoff sollte vorzugsweise auch eine kurze Härtungszeit, vorzugsweise von höchstens einigen Sekunden, aufweisen. In dieser Zeit sollte der Klebstoff zumindest teilweise härten, so dass der Klebstoff die Komponente an der Stelle halten kann. Die endgültige Härtung kann natürlich mehr Zeit in Anspruch nehmen und es kann tatsächlich geplant werden, dass sie in Verbindung mit einer späteren Prozessstufe stattfindet. Der Klebstoff sollte auch den verwendeten Prozesstemperaturen, beispielsweise Erhitzen auf eine Temperatur von 100–265 °C einige Male, und einer anderen Herstellungsprozessbeanspruchung, beispielsweise chemischer oder mechanischer Beanspruchung, standhalten. Der Klebstoff weist vorzugsweise eine elektrische Leitfähigkeit auf, die in derselben Größenordnung wie jene der Isolationsmaterialien liegt.
  • Eine geeignete Isolationsmaterialschicht 1 wird als Basismaterial des elektronischen Moduls, beispielsweise einer Leiterplatte, ausgewählt. Die Isolationsmaterialschicht 1 kann beispielsweise eine Polymerbasis, wie z.B. eine mit Glasfaser verstärkte Epoxidplatte FR4, sein. Andere Beispiele von geeigneten Materialien für die Isolationsmaterialschicht 1 sind PI (Polyimid), FR5, Aramid, Polytetrafluorethylen, Teflon®, LCP (Flüssigkristallpolymer) und eine vorgehärtete Bindemittelschicht, d.h. Prepreg.
  • Unter Verwendung eines geeigneten Verfahrens werden Aussparungen oder Kontaktlöcher, die gemäß der Größe und gegenseitigen Position der Komponenten 6, die an die Leiterschicht 4 geklebt werden, ausgewählt werden, in der Isolationsmaterialschicht 1 hergestellt. Die Aussparungen oder Kontaktlöcher können auch geringfügig größer als die Komponenten 6 gemacht werden, in welchem Fall die Ausrichtung der Isolationsmaterialschicht 1 relativ zur Leiterschicht 4 nicht so entscheidend ist. Wenn in dem Prozess eine Isolationsmaterialschicht 1, in der Kontaktlöcher für die Komponenten 6 hergestellt werden, verwendet wird, können gewisse Vorteile unter zusätzlicher Verwendung einer separaten Isolationsmaterialschicht 11, in der keine Löcher hergestellt werden, erlangt werden. Eine solche Isolationsmaterialschicht 11 kann auf der Isolationsmaterialschicht 1 angeordnet sein, um die für die Komponenten hergestellten Kontaktlöcher zu bedecken.
  • Die Isolationsmaterialschicht 1 kann auch nach dem Kleben der Komponente 6 hergestellt werden, in welchem Fall das Isolationsmaterial in einer flüssigen Form auf der Leiterschicht und der Komponente 6 verteilt wird oder eine teilweise ungehärtete Isolationsmaterialschicht auf ihnen angeordnet wird. Danach wird das Isolationsmaterial gehärtet, was die Isolationsmaterialschicht 1 erzeugt.
  • Wenn eine zweite Leiterschicht in dem hergestellten elektronischen Modul erwünscht ist, kann diese beispielsweise auf der Oberfläche der Isolationsmaterialschicht 1 hergestellt werden. In Ausführungsbeispielen, in denen eine zweite Isolationsmaterialschicht 11 verwendet wird, kann die Leiterschicht auf der Oberfläche dieser zweiten Isolationsmaterialschicht 11 hergestellt werden. Leiterstrukturen 19 können aus der zweiten Leiterschicht 9 hergestellt werden. Die Leiterschicht 9 kann beispielsweise in einer ähnlichen Weise zur Leitermembran 4 hergestellt werden. Es ist jedoch in einfachen Ausführungsbeispielen und, wenn einfache elektronische Module hergestellt werden, nicht erforderlich, eine zweite Leitermembran 9 herzustellen. Eine zweite Leitermembran 9 kann jedoch in vielen weisen ausgenutzt werden, wie z.B. als zusätzlicher Raum für Leiterstrukturen und Komponenten 6 und zum Schützen des gesamten Moduls vor elektromagnetischer Strahlung (EMC-Schutz). Eine zweite Leitermembran 9 kann auch verwendet werden, um die Struktur zu verstärken und beispielsweise die Verziehung der Installationsbasis zu verringern.
  • Kontaktlöcher werden in dem elektronischen Modul hergestellt, durch die elektrische Kontakte zwischen den Kontaktflächen der Komponenten 6 und der Leiterschicht 4 ausgebildet werden können. Für die Herstellung der Kontaktlöcher werden die Kontaktöffnungen 17 von Klebstoff und anderen Materialien, die in die Öffnungen eingetreten sein können, gereinigt. Dies wird natürlich aus der Richtung der zweiten Oberfläche des Leitermaterials 4 durchgeführt, da die Komponenten an die erste Oberfläche geklebt werden. In Verbindung mit der. Reinigung der Kontaktöffnungen ist es auch möglich, die Kontaktflächen 7 der Komponenten 6 zu reinigen, was die Vorbedingungen für die Herstellung eines elektrischen Kontakts mit hoher Qualität weiter verbessert. Die Reinigung kann beispielsweise unter Verwendung von Plasmatechnologie, chemisch oder mit Hilfe eines Lasers stattfinden. Wenn die Kontaktöffnungen 17 und die Kontaktflächen bereits ausreichend sauber sind, kann die Reinigung natürlich ausgelassen werden.
  • Nach der Reinigung ist es auch möglich, den Erfolg der Ausrichtung der Komponenten 6 zu prüfen, da die Kontaktflächen 7 einer korrekt ausgerichteten Komponente durch die Kontaktöffnungen 17 erscheinen, wenn sie aus der Richtung der Leiterschicht 4 betrachtet werden.
  • Danach wird ein Leitermaterial in die Löcher 17 in einer solchen Weise eingebracht, dass ein elektrischer Kontakt zwischen den Komponenten 6 und der Leiterschicht 4 gebildet wird. Das Leitermaterial kann beispielsweise durch Füllen der Kontaktöffnungen mit einer leitenden Paste hergestellt werden. Das Leitermaterial kann auch unter Verwendung von einem der mehreren Züchtungsverfahren, die in der Leiterplattenindustrie bekannt sind, hergestellt werden. Derzeit werden die besten elektrischen Kontakte durch Ausbilden einer metallurgischen Verbindung, beispielsweise durch Züchten des Leitermaterials unter Verwendung eines chemischen oder elektrochemischen Verfahrens, hergestellt. Die Absicht besteht folglich darin, immer solche Verfahren zumindest in den anspruchsvollsten Ausführungsbeispielen zu verwenden: Eine gute Alternative besteht darin, eine dünne Schicht unter Verwendung eines chemischen Verfahrens zu züchten und das Züchten mit einem wirtschaftlicheren elektrochemischen Verfahren fortzusetzen. Zusätzlich zu diesen Verfahren ist es natürlich auch möglich, irgendein anderes Verfahren zu verwenden, das hinsichtlich des Endergebnisses vorteilhaft ist.
  • Im Folgenden werden einige mögliche Ausführungsbeispiele mit Hilfe der in den 1–11 gezeigten Verfahrensstufen genauer untersucht.
  • Stufe A (1)
  • In Stufe A wird eine geeignete Leiterschicht 4 als Ausgangsmaterial für den Prozess ausgewählt. Eine geschichtete Platte, in der sich die Leiterschicht 4 auf der Oberfläche einer Trägerbasis 12 befindet, kann auch als Ausgangsmaterial ausgewählt werden. Die geschichtete Platte kann beispielsweise hergestellt werden, indem eine Trägerbasis 12, die für die Bearbeitung und Befestigung einer geeigneten Leitermembran an der Oberfläche dieser Trägerbasis 12 geeignet ist, für die Erzeugung einer Leiterschicht 4 genommen wird.
  • Die Trägerbasis 12 kann beispielsweise aus einem elektrisch leitenden Material wie z.B. Aluminium (Al) oder aus einem Isolationsmaterial wie z.B. einem Polymer bestehen. Die Leiterschicht 4 kann beispielsweise durch Befestigen einer dünnen Metallfolie an einer Oberfläche der Trägerbasis 12 beispielsweise durch Laminieren derselben aus Kupfer (Cu) erzeugt werden. Die Metallfolie kann an der Trägerbasis beispielsweise unter Verwendung einer Klebeschicht, die auf der Oberfläche der Trägerbasis 12 oder Metallfolie vor der Laminierung der Metallschicht verteilt wird, befestigt werden. In dieser Stufe müssen sich keine Strukturen in der Metallfolie befinden.
  • In den Ausführungsbeispielen ist es folglich auch möglich, eine selbsttragende Leiterschicht 4 zu verwenden, in welchem Fall die Trägerschicht 12 vollständig weggelassen wird. Die Figuren zeigen auch ein Ausführungsbeispiel, in dem eine Isolationsschicht 1 auf der ersten Oberfläche der Leiterschicht 4 vorliegt. Um die Ausführungsbeispiele voneinander zu unterscheiden, ist die Isolationsschicht 1 in den 1–4 mit Hilfe einer gestrichelten Linie gezeigt. Eine Trägerschicht 12 kann in diesen Ausführungsbeispielen, in denen sich eine Isolationsschicht 1 auf der Oberfläche der Leiterschicht 4 ganz von Anfang an befand, auch verwendet werden oder nicht.
  • Stufe B (2)
  • Kontaktöffnungen 17 werden aus den Kontaktlöchern hergestellt, die für die elektrischen Kontakte der Komponenten erforderlich sind. Die Kontaktöffnungen 17 werden durch die Leiterschicht 4 beispielsweise mit einem Laser oder mechanisch durch Bohren hergestellt. In dem Ausführungsbeispiel der Figur werden die Kontaktöffnungen 17 aus der Richtung der ersten Oberfläche der Leiterschicht gebohrt und erstrecken sich zum Material der Trägerschicht 12. In dem Ausführungsbeispiel der Figur wird ein Kontaktloch 3, das als Hilfe beim Ausrichten verwendet werden kann, zusätzlich zu den Kontaktöffnungen 17 hergestellt.
  • In dem durch eine gestrichelte Linie gezeigten Ausführungsbeispiel müssen die Aussparungen 2 für die Komponenten auch in der Isolationsschicht 1 in dieser Stufe hergestellt werden.
  • Stufe C (3)
  • In der Stufe C wird eine Klebeschicht 5 auf der Leiterschicht 4 in den Bereichen verteilt, an denen die Komponenten 6 befestigt werden sollen. Diese Bereiche können Verbindungsbereiche genannt werden. Die Klebeschichten 5 können beispielsweise mit Hilfe der Kontaktöffnungen 17 ausgerichtet werden. Die Dicke der Klebeschicht wird in einer solchen weise ausgewählt, dass der Klebstoff den Raum zwischen der Komponente 6 und der Leiterschicht 4 vollständig füllt, wenn die Komponente 6 auf die Klebeschicht 5 gedrückt wird. Wenn die Komponente 6 Kontaktvorsprünge 7 umfasst, sollte die Dicke der Klebeschicht 5 größer, beispielsweise etwa 1,1–10 mal, als die Höhe der Kontaktvorsprünge 7 sein, so dass der Raum zwischen der Komponente 6 und der Leiterschicht 4 gut gefüllt wird. Die Oberfläche der Klebeschicht 5, die für die Komponente 6 ausgebildet wird, kann auch geringfügig größer sein als die entsprechende Oberfläche der Komponente 6, was auch hilft, das Risiko einer unangemessenen Füllung zu verringern.
  • Die Stufe C kann in einer solchen Weise modifiziert werden, dass die Klebeschicht 5 auf den Verbindungsoberflächen der Komponenten 6 anstatt auf den Verbindungsbereichen der Leiterschicht 4 verteilt wird. Dies kann beispielsweise in einer solchen Weise durchgeführt werden, dass die Komponente in Klebstoff eingetaucht wird, bevor sie an der Stelle im elektronischen Modul montiert wird. Es ist auch möglich, durch Verteilen des Klebstoffs sowohl auf den Verbindungsbereichen der Leiterschicht 4 als auch auf den Verbindungsoberflächen der Komponenten 6 vorzugehen.
  • Der verwendete Klebstoff ist folglich ein elektrischer Isolator, so dass elektrische Kontakte zwischen den Kontaktflächen 7 der Komponenten 6 in der Klebeschicht 5 selbst nicht entstehen.
  • Stufe D (4):
  • In der Stufe D werden die Komponenten 6 im elektronischen Modul an die Stelle gesetzt. Dies kann beispielsweise unter Verwendung der Hilfe einer Montagemaschine durchgeführt werden, um die Komponenten 6 in die Klebeschicht 5 zu drücken. In der Montagestufe können die Komponenten 6 mit Hilfe der Kontaktöffnungen 17 genau ausgerichtet werden. In einer mehr ungefähren Ausrichtung ist es auch möglich, die Kontaktlöcher 3 oder andere verfügbare Ausrichtungsmarkierungen zu verwenden, wenn solche in der Platte hergestellt wurden.
  • Die Komponenten 6 können einzeln oder in geeigneten Gruppen geklebt werden. Die typische Prozedur besteht für die Leiterschicht, die als Boden der Installationsbasis bezeichnet werden kann, darin, in eine geeignete Position relativ zur Montagemaschine gebracht zu werden, wonach die Komponente 6 auf den Boden der Installationsbasis ausgerichtet und gedrückt wird, welche während der Ausrichtung und Befestigung stationär gehalten wird.
  • Stufe E (5)
  • Eine Isolationsmaterialschicht 1, in der bereit gemachte Löcher 2 oder Aussparungen für die an die Leiterschicht 4 geklebten Komponenten 6 vorhanden sind, wird auf der Isolationsmaterialschicht 4 angeordnet. Die Isolationsmaterialschicht 1 kann aus einer geeigneten Polymerbasis hergestellt werden, in der Löcher oder Aussparungen, die gemäß der Größe und Position der Komponenten 6 ausgewählt werden, unter Verwendung irgendeines geeigneten Verfahrens hergestellt werden. Die Polymerbasis kann beispielsweise eine Prepregbasis sein, die in der Leiterplattenindustrie bekannt ist und umfangreich verwendet wird. Die Materialalternativen für die Isolationsmaterialschicht 1 werden in Verbindung mit Stufe 2A genauer beschrieben.
  • Es ist gut, die Stufe E erst durchzuführen, nachdem die Klebeschicht 5 gehärtet wurde oder ansonsten ausreichend gehärtet ist, damit die Komponenten 6 an der Stelle bleiben, während die Isolationsmaterialschicht 1 angebracht wird.
  • Die Isolationsmaterialschicht 1 kann auch in einer solchen Weise hergestellt werden, dass eine Platte aus Isolationsmaterial, die später gehärtet wird, ohne Löcher in ihr auf der Komponente und der Leiterschicht 4 angeordnet wird. Eine solche Platte kann beispielsweise ein geeignet ausgewähltes Prepreg sein. Die Isolationsmaterialschicht 1 kann auch in einer solchen Weise hergestellt werden, dass ein Isolationsmaterial, das später gehärtet wird, in einer flüssigen Form auf der Komponente und der Leiterschicht 4 verteilt wird.
  • In dem mit Hilfe einer gestrichelten Linie gezeigten Ausführungsbeispiel kann die Stufe E natürlich weggelassen werden, da in dem Ausführungsbeispiel eine Isolationsmaterialschicht bereits auf der Leiterschicht 4 vorliegt.
  • Stufe F (6)
  • In der Stufe F wird eine unstrukturierte Isolationsmaterialschicht 11 auf die Isolationsmaterialschicht 1 gesetzt und dann wird eine Leiterschicht 9 auf diese gesetzt. Wie die Isolationsmaterialschicht 1 kann die Isolationsmaterialschicht 11 aus einer geeigneten Polymermembran, beispielsweise aus der vorstehend erwähnten Prepregbasis, hergestellt werden. Die Leiterschicht 9 kann beispielsweise eine Kupferfolie oder irgendeine andere Membran, die für den Zweck geeignet ist, sein.
  • Die Stufe F ist in Ausführungsbeispielen vorteilhaft, in denen die Isolationsmaterialschicht 1 offene Löcher 2 um die Komponenten 6 enthält, und auch wenn es erwünscht ist, eine Leiterschicht 9 an der entgegengesetzten Seite der Isolationsmaterialschicht 1 zu befestigen. Das Isolationsmaterial 11 füllt dann die Öffnungen 2 der Komponenten und befestigt die Leiterschicht 9 und die Isolationsmaterialschicht 1 aneinander. Es ist auch möglich, in einer solchen Weise vorzugehen, dass die Öffnungen 2 mit einem separaten Füllstoff gefüllt werden. Wenn andererseits die Isolationsmaterialschicht 1 nach dem Kleben der Komponenten 6 ausgebildet wird, wird die Schicht 1 bereits automatisch vereinheitlicht. In diesem Fall kann die zweite Leiterschicht 9 am elektronischen Modul direkt an der Isolationsmaterialschicht 1 befestigt werden, bevor die Schicht 1 gehärtet wird.
  • Die Stufe F ist folglich in einigen Ausführungsbeispielen vorteilhaft, aber in den meisten Ausführungsbeispielen kann sie ebenso gut weggelassen oder gegen eine andere Art von Prozedur ausgetauscht werden.
  • Stufe G (7):
  • In dieser Stufe werden die Schichten 1, 11 und 9 mit Hilfe von Wärme und Druck gepresst; in einer solchen Weise, dass das Polymer (in den Schichten 1 und 11) eine vereinheitlichte und dichte Schicht um die Komponenten 6 zwischen den Leiterschichten 4 und 9 bildet. Diese Prozedur macht die zweite Leiterschicht 9 ziemlich eben und flach.
  • Wenn einfache elektronische Module mit einer einzelnen Leiterstrukturschicht 14 hergestellt werden, kann die Stufe F sogar vollständig weggelassen werden oder die Schichten 1 und 11 können ohne die Leiterschicht 9 an die Struktur laminiert werden.
  • Die Stufe G steht folglich eng mit der Stufe F in Beziehung, so dass die vorstehend in Verbindung mit Stufe F dargestellten Modifikationen auch die Stufe G betreffen.
  • Stufe H (8):
  • In dieser Stufe wird die Trägerbasis 12 gelöst oder anderweitig von der Struktur entfernt. Die Entfernung kann beispielsweise mechanisch oder durch Ätzen stattfinden. Die Stufe H kann natürlich in Ausführungsbeispielen weggelassen werden, in denen keine Trägerbasis 12 verwendet wird.
  • In einem Ausführungsbeispiel, in dem eine dicke ununterbrochene Leiterschicht (4 und 12 zusammen) auf der Oberfläche der Isolationsmaterialschicht 1 vorliegt, ist es in der Stufe H möglich, einen Teil der Leiterschicht, der der Trägerbasis 12 entspricht, wegzuätzen.
  • In der Stufe H öffnen sich die Kontaktöffnungen 17 zur zweiten Oberfläche der Leiterschicht 4. Die Kontaktöffnungen 17 werden jedoch dann im Allgemeinen mit einem Klebstoff 5 gefüllt.
  • Stufe I (9):
  • Die Kontaktöffnungen 17 werden von Klebstoff unter Verwendung eines geeigneten Verfahrens, beispielsweise chemisch, mit einem Laser oder durch Plasmaätzen, gereinigt. Gleichzeitig werden die Kontaktflächen 7 der Komponente gereinigt, die sich am "Boden" der Kontaktöffnungen 17 befinden. In einigen Ausführungsbeispielen kann das Reinigen weggelassen werden.
  • In der Stufe I ist es auch möglich, falls erwünscht, andere Löcher, beispielsweise ein Loch 3 für ein Kontaktloch, das die Isolationsmaterialschicht 1 durchdringt, herzustellen.
  • Stufe J (10):
  • In der Stufe J wird Leitermaterial in den Kontaktöffnungen 17 gezüchtet. In dem Beispielprozess wird das Leitermaterial gleichzeitig auch anderswo auf der Basis gezüchtet, wobei folglich die Dicke der Isolationsschichten 4 und 9 auch erhöht wird. Falls erwünscht, kann Leitermaterial auch im Loch 3 gezüchtet werden.
  • Das zu züchtende Leitermaterial kann beispielsweise Kupfer oder irgendein anderes ausreichend elektrisch leitendes Material sein. Die Auswahl des Leitermaterials berücksichtigt die Fähigkeit des Materials, einen elektrischen Kontakt mit dem Material der Kontaktvorsprünge 7 der Komponente 6 zu bilden. In einem Beispielprozess ist das Leitermaterial hauptsächlich Kupfer. Die Kupfermetallisierung kann durch Abscheiden einer dünnen Schicht aus chemischem Kupfer in den Löchern 17 und dann Fortsetzen einer Plattierung unter Verwendung eines elektrochemischen Kupferzüchtungsverfahrens durchgeführt werden. Chemisches Kupfer wird in dem Beispiel verwendet, da es auch eine Ablagerung auf dem Klebstoff bildet und als elektrischer Leiter bei der elektrochemischen Plattierung wirkt. Das Metall kann folglich unter Verwendung eines nasschemischen Verfahrens gezüchtet werden, so dass das Züchten preiswert ist und die Leiterstruktur eine gute Qualität aufweist.
  • Die Stufe J soll einen elektrischen Kontakt zwischen der Komponente 6 und der Leiterschicht 4 bilden. Folglich ist es in der Stufe J nicht wesentlich, die Dicke der Leiterschichten 4 und 9 zu erhöhen, sondern statt dessen kann der Prozess gleich gut so ausgelegt sein, dass in der Stufe J die Löcher 17 nur mit einem geeigneten Material gefüllt werden. Der elektrische Kontakt kann beispielsweise durch Füllen der Kontaktöffnungen 17 mit einer elektrisch leitenden Paste oder unter Verwendung irgendeines anderen geeigneten Mikrokontaktloch-Metallisierungsverfahrens hergestellt werden.
  • Stufe K (11)
  • In der Stufe K werden die gewünschten Leiterstrukturen 14 und 19 aus den Leiterschichten 4 und 9 auf den Oberflächen der Basis hergestellt. Wenn in dem Ausführungsbeispiel nur die Leiterschicht 4 verwendet wird, werden die Strukturen nur auf einer Seite der Basis ausgebildet. Es ist auch möglich, durch Ausbilden von Leiterstrukturen nur aus der Leiterschicht 4 vorzugehen, selbst wenn eine zweite Leiterschicht 9 in dem Ausführungsbeispiel verwendet wird. In einem solchen Ausführungsbeispiel kann die unstrukturierte Leiterschicht 9 beispielsweise als Schicht, die das elektronische Modul mechanisch abstützt oder schützt, oder als Schutz gegen elektromagnetische Strahlung wirken.
  • Die Leiterstrukturen 14 können durch Entfernen des Leitermaterials der Leiterschicht 4 von außerhalb der Leiterstrukturen hergestellt werden. Das Leitermaterial kann beispielsweise unter Verwendung von irgendeinem der Strukturierungs- und Ätzverfahren, die in der Leiterplattenindustrie umfangreich verwendet werden und gut bekannt sind, entfernt werden.
  • Nach der Stufe K umfasst das Elektronikmodul eine Komponente 6 oder mehrere Komponenten 6 sowie Leiterstrukturen 14 und 19 (in einigen Ausführungsbeispielen nur die Leiterstrukturen 14), mit deren Hilfe die Komponente 6 oder Komponenten mit einer externen Schaltung oder miteinander verbunden werden kann/können. Die Vorbedingungen existieren dann für die Herstellung einer Betriebsgesamtheit. Der Prozess kann folglich in einer solchen Weise ausgelegt werden, dass das elektronische Modul nach der Stufe K bereit ist und 11 tatsächlich ein Beispiel eines möglichen elektronischen Moduls zeigt. Falls erwünscht, kann der Prozess auch nach der Stufe K beispielsweise durch Beschichten des elektronischen Moduls mit einem Schutzmittel oder durch Herstellen von zusätzlichen Leiterstrukturschichten auf der ersten und/oder der zweiten Oberfläche des elektronischen Moduls fortgesetzt werden.
  • Im Folgenden werden einige weitere mögliche Ausführungsbeispiele mit Hilfe der in 12–28 gezeigten Verfahrensstufen untersucht.
  • Stufe 2A (12):
  • Eine geeignete Isolationsmaterialplatte 1, aus der der Körper der Installationsbasis gebildet wird, wird für den Herstellungsprozess des elektronischen Moduls ausgewählt. In Ausführungsbeispielen unter Verwendung einer einzelnen Isolationsmaterialschicht muss die Dicke der Isolationsmaterialschicht 1 vorzugsweise größer sein als die Dicke der installierten Komponente. Folglich ist es möglich, die Komponenten vollständig in die Installationsbasis einzubetten, während das elektronische Modul flache Oberflächen auf beiden Seiten aufweist. Dickere spezielle Komponenten, deren Oberfläche sich außerhalb die Isolationsmaterialschicht 1 erstreckt, können natürlich auch in die Installationsbasis eingebettet werden. Dies ist eine bevorzugte Prozedur, insbesondere in solchen Ausführungsbeispielen, in denen mehrere Isolationsmaterialschichten verwendet werden, die während des Prozesses miteinander verbunden werden. Die Komponenten können dann vollständig in die Struktur eingebettet werden, vorausgesetzt, dass die Gesamtdicke der Isolationsmaterialschichten die Dicke der Komponente übersteigt. Dies liegt daran, dass es bevorzugt ist, wegen der Haltbarkeit der Konstruktion, dass die Komponenten im elektronischen Modul vollständig innerhalb der Installationsbasis liegen.
  • In diesem Fall bezieht sich der Begriff Prepreg auf ein Basismaterial der Leiterplattenindustrie, das im Allgemeinen eine mit Glasfaser verstärkte Isolationsmatte, die mit einem B-Stufen-Harz imprägniert ist, ist. Typischerweise wird eine vorgehärtete Bindemittelschicht als Bindeisolationsmittel verwendet, wenn mehrlagige Leiterplatten hergestellt werden. Ihr B-Stufen-Harz wird in einer gesteuerten Weise mit Hilfe von Wärme und Druck beispielsweise durch Pressen oder Laminierung, vernetzt, wenn das Harz härtet und zur C-Stufe wird. In einem gesteuerten Härtungszyklus erweicht das Harz und seine Viskosität fällt während des Temperaturanstiegs. Durch Druck getrieben füllt das flüssige Harz die Löcher und Öffnungen in seiner Grenzfläche. Wenn eine vorgehärtete Bindemittelschicht als Isolationsmaterial verwendet wird, wird diese Eigenschaft ausgenutzt, um den um die Komponenten verbleibenden leeren Raum zu füllen. In dieser Weise ist es möglich, das in dem Beispiel offenbarte Herstellungsverfahren für das elektronische Modul weiter zu vereinfachen, da kein Bedarf besteht, die Installationsaussparungen der Komponenten mit einem separaten Füllstoff zu füllen.
  • Die Isolationsmaterialschicht 1 ist auf beiden Seiten 1a, 1b mit einer Leiterschicht 4, beispielsweise einer Metallschicht, auf der Oberfläche versehen. Der Hersteller des elektronischen Moduls kann auch eine leicht mit einer Oberfläche versehene Isolationsplatte als Anfangsmaterial auswählen.
  • Stufe 2B (13):
  • Löcher werden in den Leiterschichten 4 unter Verwendung irgendeines geeigneten Verfahrens ausgebildet. Die Löcher können beispielsweise durch Verdampfung mit einem Laser oder irgendein selektives Ätzverfahren, das in der Leiterplattenindustrie umfangreich verwendet wird und gut bekannt ist, hergestellt werden. Die hergestellten Löcher sind Kontaktöffnungen 17 für die Kontaktlöcher, die für die elektrischen Kontakte der Komponente erforderlich sind, und Öffnungen 12 für die Herstellung der Installationsaussparungen 2 der Komponenten. Außerdem ist es möglich, falls erwünscht, Löcher 13 für die Herstellung der Kontaktlöcher herzustellen. Die Löcher 12, 13 und 17 werden in einer solchen Weise hergestellt, dass die Oberfläche der Isolationsmaterialschicht 1 freigelegt wird.
  • Stufe 2C (14):
  • Aussparungen 2 mit einer geeigneten Größe und Form für die in die Platte einzubettenden Komponenten werden in der Isolationsmaterialschicht 1 hergestellt. Die Aussparungen 2 können geeigneterweise beispielsweise unter Verwendung irgendeines bekannten Verfahrens, das in der Leiterplattenindustrie verwendet wird, hergestellt werden. Die Aussparungen 2 können beispielsweise durch das CO2-Laser-Abschmelzverfahren, durch chemisches Ätzen oder durch mechanisches Fräsen hergestellt werden. Die Aussparungen 2 werden aus der Richtung der zweiten Oberfläche 1b hergestellt und erstrecken sich durch die gesamte Isolationsmaterialschicht 1 direkt zur Oberfläche 1a der Leitermaterialschicht 4 auf der entgegengesetzten Oberfläche der Schicht.
  • Die Aussparungen 2 können in einer solchen Weise hergestellt werden, dass die Leiterschicht 4 auf der Oberfläche der Isolationsmaterialschicht 1 das eine oder andere Ende der Aussparung schließt. Folglich ist es möglich, irgendein geeignetes selektives Verfahren zu verwenden, das im Isolationsmaterial 1, aber nicht in der Leiterschicht 4 wirksam ist. Folglich erstreckt sich die hergestellte Aussparung 2 durch die gesamte Isolationsmaterialschicht 1, aber die Leiterschicht 4 am anderen Ende der Aussparung 2 bleibt unbeschädigt. Die Aussparungen 2 können in einer entsprechenden weise aus der Richtung beider Oberflächen der Installationsbasis hergestellt werden.
  • Stufe 2D (15)
  • Der Elektronikmodulrohling wird umgedreht.
  • Stufe 2E (16):
  • Zusätzliche Installationsaussparungen 2 für Komponenten werden in der Isolationsmaterialschicht 1 für die Richtung der ersten Oberfläche 1a hergestellt. Ansonsten können die Aussparungen 2 in der Weise der Stufe 2C hergestellt werden. wenn die Aussparungen 2 chemisch durch Ätzen hergestellt werden, können die Aussparungen 2 in beiden Oberflächen gleichzeitig hergestellt werden.
  • Stufe 2F (17)
  • Eine Klebeschicht 5 wird auf der Leiterschicht 4 in den Bereichen verteilt, an denen die Komponenten 6 befestigt werden sollen. Diese Bereiche können als Verbindungsbereiche bezeichnet werden. In der Praxis befinden sich die Verbindungsbereiche am "Boden" der Aussparungen 2. Die Dicke der Klebeschicht wird in einer solchen Weise ausgewählt, dass der Klebstoff den Raum zwischen der Komponente 6 und der Leiterschicht 4 vollständig füllt, wenn die Komponente 6 auf die Klebeschicht 5 gedrückt wird. Wenn die Komponente 6 Kontaktvorsprünge 7 umfasst, sollte die Dicke der Klebeschicht 5 größer, beispielsweise etwa 1,5–10 mal, als die Höhe der Kontaktvorsprünge 7 sein, so dass der Raum zwischen der Komponente 6 und der Leiterschicht 4 gut gefüllt wird. Die Oberfläche der Klebeschicht 5, die für die Komponente 6 gebildet wird, kann auch geringfügig größer sein als die entsprechende Oberfläche der Komponente 6, was auch hilft, das Risiko einer unangemessenen Füllung zu verringern.
  • Die Stufe kann in einer solchen Weise modifiziert werden, dass die Klebeschicht 5 auf den Verbindungsoberflächen der Komponenten 6 anstatt auf den Verbindungsflächen der Leiterschicht 4 verteilt wird. Dies kann beispielsweise in einer solchen Weise durchgeführt werden, dass die Komponente in Klebstoff eingetaucht wird, bevor sie an der Stelle im elektronischen Modul montiert wird. Es ist auch möglich, durch Verteilen des Klebstoffs sowohl an den Verbindungsbereichen der Leiterschicht 4 als auch an den Verbindungsoberflächen der Komponenten 6 vorzugehen.
  • Der in den Ausführungsbeispielen verwendete Klebstoff ist folglich ein elektrischer Isolator, so dass elektrische Kontakte zwischen den Kontaktflächen 7 der Komponenten 6 in der Klebeschicht 5 selbst nicht entstehen.
  • Stufe 2G (18)
  • Die Komponenten 6 werden im elektronischen Modul aus der Richtung der ersten Oberfläche 1a angebracht. Dies kann beispielsweise unter Verwendung der Hilfe einer Montagemaschine, um die Komponenten 6 in die Klebeschicht 5 zu drücken, durchgeführt werden. Die Komponenten 6 können mit Hilfe der Kontaktöffnungen 17 genau ausgerichtet werden, wie in Stufe D beschrieben.
  • Stufe 2H (19)
  • Der Elektronikmodulrohling wird umgedreht (vgl. Stufe 2D).
  • Stufe 2I (19):
  • Eine Klebeschicht 5 wird auf dem Boden der Installationsaussparungen 2, die zur zweiten Oberfläche 1b öffnen, ausgebreitet. Die Stufe 2I wird entsprechend der Stufe 2F durchgeführt, jedoch aus der Richtung der entgegengesetzten Oberfläche des elektronischen Moduls.
  • Im Prinzip ist es möglich, die Arbeitsstufen (z.B. Stufen 2F und 2I), die auf der entgegengesetzten Seite des elektronischen Moduls ausgeführt werden sollen, auch gleichzeitig oder nacheinander durchzuführen, ohne den Rohling umzudrehen, wenn die verwendete Herstellungsanlage ermöglicht, dass die Arbeitsstufen aus zwei Richtungen durchgeführt werden.
  • Stufe 2J (20):
  • In der Stufe J werden die aus der Richtung der zweiten Oberfläche 1b anzuordnenden Komponenten 6 im elektronischen Modul entsprechend der Stufe 2G angebracht.
  • Stufe 2K (21):
  • In der Stufe K wird der zwischen den Komponenten 6 und der Installationsbasis verbleibende Raum vollständig mit einem Füllmittel 8 gefüllt, das beispielsweise irgendein geeignetes Polymer ist.
  • Stufe 2L (22):
  • Die Kontaktöffnungen 17 werden von Klebstoff unter Verwendung eines geeigneten Verfahrens, beispielsweise chemisch, mit einem Laser oder durch Plasmaätzen, gereinigt. Gleichzeitig werden die Kontaktflächen 7 der Komponente gereinigt, die sich auf dem "Boden" der Kontaktöffnungen 17 befinden.
  • Stufe 2M (23):
  • Die Stufe 2M wird durchgeführt, wenn es erwünscht ist, andere Löcher, beispielsweise ein Loch 11, das die Isolationsmaterialschicht 1 für ein Kontaktloch durchdringt, herzustellen.
  • Wenn das Material der Isolationsmaterialschicht 1 ein gehärtetes C-Stufen-Material ist, können die Löcher 11 in Verbindung mit einer früheren Stufe, beispielsweise Stufe 2C oder 2E, hergestellt werden.
  • Stufe 2N (24)
  • Leitermaterial wird in den Kontaktöffnungen 17 gezüchtet. In dem Beispielprozess wird das Leitermaterial gleichzeitig auch anderswo auf der Basis gezüchtet, wobei folglich die Dicke der Isolationsschichten 4 auch erhöht wird. Falls erwünscht, kann das Leitermaterial auch im Loch 11 gezüchtet werden.
  • Das zu züchtende Leitermaterial kann beispielsweise Kupfer oder irgendein anderes ausreichend elektrisch leitendes Material sein. Die Auswahl des Leitermaterials berücksichtigt die Fähigkeit des Materials, einen elektrischen Kontakt mit dem Material der Kontaktvorsprünge 7 der Komponente 6 zu bilden. In einem Beispielprozess ist das Leitermaterial hauptsächlich Kupfer. Die Kupfermetallisierung kann durch Abscheiden einer dünnen Schicht aus chemischem Kupfer in den Löchern 17 und dann Fortführen der Plattierung unter Verwendung eines elektrochemischen Kupferzüchtungsverfahrens durchgeführt werden. Chemisches Kupfer wird in dem Beispiel verwendet, da es auch eine Ablagerung auf dem Klebstoff bildet und als elektrischer Leiter beim elektrochemischen Plattieren wirkt. Das Metall kann folglich unter Verwendung eines nasschemischen Verfahrens gezüchtet werden, so dass das Züchten preiswert ist und die Leiterstruktur eine gute Qualität aufweist.
  • Die Stufe 2N soll einen elektrischen Kontakt zwischen der Komponente 6 und der Leiterschicht 4 bilden. Folglich ist es in der Stufe 2N nicht wesentlich, die Dicke der Leiterschichten 4 zu erhöhen, sondern statt dessen kann der Prozess gleich gut so ausgelegt sein, dass in der Stufe 2N die Löcher 17 nur mit einem geeigneten Material gefüllt werden. Der elektrische Kontakt kann beispielsweise durch Füllen der Kontaktöffnungen 17 mit einer elektrisch leitenden Paste oder unter Verwendung irgendeines anderen geeigneten Mikrokontaktloch-Metallisierungsverfahrens hergestellt werden.
  • Stufe 2O (25):
  • In der Stufe 2O werden die Leiterschichten 4 in einer solchen Weise strukturiert, dass die Leiterstrukturen 14 auf beiden Oberflächen der Platte 1 ausgebildet werden. Die Strukturierung kann beispielsweise in der in Stufe K beschriebenen Weise durchgeführt werden.
  • Nach der Stufe 2O umfasst das Elektronikmodul eine Komponente 6 oder mehrere Komponenten 6 sowie Leiterstrukturen 14, mit deren Hilfe die Komponente 6 oder Komponenten mit einer externen Schaltung oder miteinander verbunden werden können. Die Vorbedingungen existieren dann für die Herstellung einer Betriebsgesamtheit. Der Prozess kann folglich in einer solchen Weise ausgelegt werden, dass das elektronische Modul nach der Stufe 2O bereit ist und 25 tatsächlich ein Beispiel eines möglichen elektronischen Moduls zeigt. Falls erwünscht, kann der Prozess auch nach der Stufe 2O beispielsweise durch Beschichten des elektronischen Moduls mit einem Schutzmittel oder durch Herstellen von zusätzlichen Leiterstrukturschichten auf der ersten und/oder der zweiten Oberfläche des elektronischen Moduls fortgesetzt werden.
  • Stufe 2P (26):
  • Eine Isolationsmaterialschicht 21 wird auf beiden Oberflächen der Platte 1 und eine Leiterschicht 24 auf der Oberfläche der Isolationsmaterialschicht 21 hergestellt. Die Stufe 2P kann beispielsweise durch Pressen von geeigneten RCF-Membranen auf beide Oberflächen der Platte 1 durchgeführt werden. Die RCF-Membran umfasst dann sowohl eine Isolationsmaterialschicht 21 als auch eine Leiterschicht 24. Wenn die RCF-Membranen mit Hilfe von Wärme und Druck auf die Platte 1 gedrückt werden, bilden sie und das Polymer der Schichten 21 eine vereinheitlichte und dichte Isolationsmaterialschicht zwischen den Leiterschichten 14 und 24. Durch diese Prozedur wird die Leiterschicht 24 auch ziemlich flach und eben.
  • Stufe 2Q (27):
  • In der Stufe Q werden Löcher 27 hergestellt, um Kontaktlöcher zwischen den Leiterschichten 14 und 24 zu erzeugen. Die Löcher können beispielsweise mit einem Laser hergestellt werden.
  • Stufe 2R (28):
  • In der Stufe 2R wird Leitermaterial in den Löchern 27 gezüchtet und gleichzeitig kann die Leiterschicht 24 auch verdickt werden. Die Stufe 2R kann entsprechend der Stufe 2N durchgeführt werden.
  • Nach der Stufe 2R kann der Prozess durch Strukturieren der Leiterschichten 24 und möglicherweise durch Herstellen von zusätzlichen Leiterschichten auf einer oder beiden Oberflächen fortgesetzt werden. Separate Komponenten können auch mit der Leiterstrukturschicht auf der Oberfläche des elektronischen Moduls in der Weise der herkömmlichen Leiterplattentechnologie verbunden werden.
  • Die Beispiele der obigen Reihe von Figuren zeigen einige mögliche Prozesse, mit deren Hilfe unsere Erfindung genutzt werden kann. Unsere Erfindung ist jedoch nicht nur auf die vorstehend beschriebenen Prozesse eingeschränkt, sondern statt dessen deckt die Erfindung auch andere verschiedene Prozesse und ihre Endprodukte ab, wobei der volle Schutzbereich und die Äquivalenzinterpretation der Ansprüche berücksichtigt werden. Die Erfindung ist auch nicht nur auf die durch die Beispiele gezeigten Konstruktionen und Verfahren eingeschränkt, sondern statt dessen ist es für einen Fachmann ersichtlich, dass die verschiedenen Anwendungen unserer Erfindung verwendet werden können, um sehr viele verschiedene Arten von elektronischen Modulen und Leiterplatten herzustellen, die sich sogar stark von den vorstehend beschriebenen Beispielen unterscheiden. Die Komponenten und Schaltungen der Figuren sind folglich nur für den Zweck der Erläuterung des Herstellungsprozesses gezeigt. Folglich können viele Änderungen an den Prozessen der vorstehend beschriebenen Beispiele vorgenommen werden, ohne jedoch von der erfindungsgemäßen Grundidee abzuweichen. Die Änderungen können beispielsweise die in den verschiedenen Stufen beschriebenen Herstellungsverfahren oder die gegenseitige Reihenfolge der Prozessstufen betreffen.
  • In den vorstehend beschriebenen Prozessen ist es beispielsweise möglich, mehrere Komponentenbefestigungsverfahren beispielsweise in einer solchen Weise zu verwenden, dass die aus der Richtung der ersten Oberfläche befestigten Komponenten unter Verwendung irgendeines ersten Verfahrens befestigt werden, während die aus der zweiten Richtung befestigten Komponenten unter Verwendung irgendeines zweiten Verfahrens befestigt werden, das sich vom ersten Verfahren unterscheidet.
  • In den vorstehend beschriebenen Beispielen werden elektronische Module hergestellt, die Komponenten umfassen, die aus einer ersten und einer zweiten Richtung eingebettet werden. Innerhalb des Schutzbereichs der Erfindung ist es natürlich möglich, auch solche einfacheren Module herzustellen, die Komponenten umfassen, die nur aus einer Richtung eingebettet werden. Mit Hilfe solcher einfacheren Module ist es auch möglich, ein Modul herzustellen, das Komponenten umfasst, die in zwei Richtungen eingebettet werden. Das Modul kann beispielsweise in einer solchen Weise hergestellt werden, dass zwei Module miteinander laminiert werden.
  • Zusammenfassung
  • Verfahren zur Herstellung eines elektronischen Moduls, wobei das elektronische Modul eine Komponente (6) aufweist, die elektrisch mit einer Leiterstrukturschicht (14) verbunden ist. In dem Verfahren werden Kontaktöffnungen (17) in der Leitschicht (4) erzeugt, deren gegenseitige Positionen den gegenseitigen Positionen von Kontaktflächen (7) der Komponente (6) entsprechen. Danach werden die Komponente (6) und die Leitschicht (4) relativ zueinander in einer solchen Weise ausgerichtet, dass die Kontaktflächen (7) der Komponente (6) in die Positionen der Kontaktöffnungen (17) gelangen, und die Komponente (6) wird befestigt. Anschließend wird zumindest in den Kontaktöffnungen (17) und den Kontaktflächen (7) der Komponente (6) ein Leitermaterial gebracht, das die Komponente (6) mit der Leiterschicht (4) verbindet. Nach der Herstellung des Kontakts wird die Leitschicht (4) strukturiert, um eine Leiterstrukturschicht (14) zu bilden.

Claims (13)

  1. Verfahren zur Herstellung eines elektronischen Moduls, wobei das elektronische Modul eine Komponente (6) umfasst, die mit einer Leiterstrukturschicht (14) elektrisch verbunden wird, dadurch gekennzeichnet, dass das verfahren umfasst: – Herstellen von Kontaktöffnungen (17) in der Leiterschicht (4), deren gegenseitige Positionen den gegenseitigen Positionen der Kontaktflächen (7) der Komponente (6) entsprechen, – Ausrichten der Komponente (6) und der Leiterschicht (4) relativ zueinander in einer solchen Weise, dass die Kontaktflächen (7) der Komponente (6) in die Positionen der Kontaktöffnungen (17) gelangen, und Befestigen der Komponente (6), – Herstellen von Leitermaterial in zumindest den Kontaktöffnungen (17) und an den Kontaktflächen (7) der Komponente (6), wobei das Leitermaterial die Komponente (6) mit der Leiterschicht (4) verbindet, und – Strukturieren der Leiterschicht (4), um eine Leiterstrukturschicht (14) auszubilden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktöffnungen (17) in der unstrukturierten Leiterschicht (4) hergestellt werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass, wenn die Kontaktöffnungen (17) hergestellt werden, eine Trägerschicht (12) auf der zweiten Oberfläche der Leiterschicht (4) vorliegt.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Kontaktöffnungen (17) aus der Richtung der ersten Oberfläche durch die Leiterschicht (4) in einer solchen Weise hergestellt werden, dass sich die Kontaktöffnungen zur Trägerschicht (12) erstrecken, und bevor die Komponenten (6) mit der Leiterschicht verbunden werden, die Kontaktöffnungen durch Entfernen oder Verdünnen der Trägerschicht (12) freigelegt werden.
  5. Verfahren nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Komponente an der Leiterschicht unter Verwendung eines isolierenden Klebstoffs (5) befestigt wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass nach dem Kleben der Komponente und vor der Herstellung des Leitermaterials an den Kontaktflächen der Komponente: – die Kontaktöffnungen und die Kontaktflächen der Komponente durch die Kontaktöffnungen hindurch gereinigt werden.
  7. Verfahren nach einem der Ansprüche 1–6, dadurch gekennzeichnet, dass das Leitermaterial, das die Komponente mit der Leiterschicht verbindet, unter Verwendung eines chemischen und/oder eines elektrochemischen Metallisierungsverfahrens hergestellt wird.
  8. Verfahren nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die Leiterschicht in einer Platte enthalten ist, die eine erste (1a) und eine zweite (1b) Oberfläche aufweist, und wobei die Platte eine Isolationsmaterialschicht (1) zwischen der ersten (1a) und der zweiten (1b) Oberfläche sowie eine Leiterschicht (4) auf mindestens der ersten Oberfläche (1a) umfasst, und dass in dem Verfahren: – mindestens eine Aussparung (2) für eine Komponente (6) in der Platte (1) hergestellt wird und sich durch die zweite Oberfläche (1b) und die Isolationsmaterialschicht (1) zur Leiterschicht (4) auf der ersten Oberfläche (1a) erstreckt, die die Aussparung (2) aus der Richtung der ersten Oberfläche (1a) bedeckt, in welchem Fall die Kontaktöffnungen (17) in der Leiterschicht (4) am Boden der Aussparung (2) hergestellt werden.
  9. Verfahren nach Anspruch 8, wobei Komponenten (6) in der Isolationsmaterialschicht (1) sowohl der ersten (1a) als auch der zweiten (1b) Oberfläche zugewandt angeordnet werden und elektrische Kontakte mit den Komponenten (6) in einer solche Weise gebildet werden, dass zumindest einige der Komponenten (6) mit der Leiterschicht (4) auf der ersten Oberfläche (1a) und mindestens einige mit der Leiterschicht (4) auf der zweiten Oberfläche (1b) verbunden werden.
  10. Verfahren nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die erste Oberfläche der Leiterschicht (4), an der die Komponente befestigt wird, eine blanke Oberfläche ist, und nach der Befestigung der Komponente (6): – eine Isolationsmaterialschicht (1), die die Komponente (6) umgibt, die an die Leiterschicht (4) geklebt ist, auf der ersten Oberfläche der Leiterschicht (4) hergestellt wird.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass eine zweite Leiterschicht auf der entgegengesetzten Oberfläche der Isolationsmaterialschicht (1) hergestellt wird.
  12. Verfahren nach einem der Ansprüche 1–11, dadurch gekennzeichnet, dass mehr als eine Komponente (6) in das elektronische Modul eingebettet wird und die eingebetteten Komponenten (6) elektrisch miteinander verbunden werden, um eine Betriebsgesamtheit zu erzeugen.
  13. Verfahren nach einem der Ansprüche 1–12, bei dem mindestens eine an der Leiterschicht (4) zu befestigende Komponente (6) ein unverkappter Mikroschaltungschip ist.
DE112005001414T 2004-06-15 2005-06-13 Verfahren zur Herstellung eines Elektronikmoduls Pending DE112005001414T5 (de)

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FI20040827 2004-06-15
FI20040827A FI117814B (fi) 2004-06-15 2004-06-15 Menetelmä elektroniikkamoduulin valmistamiseksi
PCT/FI2005/000274 WO2005125298A2 (en) 2004-06-15 2005-06-13 Method for manufacturing an electronics module comprising a component electrically connected to a conductor- pattern layer

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Publication Number Publication Date
DE112005001414T5 true DE112005001414T5 (de) 2007-05-03

Family

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Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005001414T Pending DE112005001414T5 (de) 2004-06-15 2005-06-13 Verfahren zur Herstellung eines Elektronikmoduls

Country Status (7)

Country Link
US (1) US8240032B2 (de)
JP (1) JP4796057B2 (de)
KR (1) KR101034279B1 (de)
CN (1) CN101010994B (de)
DE (1) DE112005001414T5 (de)
FI (1) FI117814B (de)
WO (1) WO2005125298A2 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
WO2011082778A3 (de) * 2009-12-15 2011-09-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V Verfahren zur herstellung eines in ein isolierendes material eingebetteten bauteils mit bumps und mit die bumps überlappenden leiterzügen und entsprechende vorrichtung
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
DE102013016697A1 (de) * 2013-08-19 2015-02-19 Oechsler Aktiengesellschaft Chipmontage

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100736635B1 (ko) 2006-02-09 2007-07-06 삼성전기주식회사 베어칩 내장형 인쇄회로기판 및 그 제조 방법
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
DE102007010731A1 (de) * 2007-02-26 2008-08-28 Würth Elektronik GmbH & Co. KG Verfahren zum Einbetten von Chips und Leiterplatte
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
KR101013994B1 (ko) * 2008-10-15 2011-02-14 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
AT12316U1 (de) 2008-10-30 2012-03-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
KR101047484B1 (ko) * 2008-11-07 2011-07-08 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
TWI446495B (zh) * 2011-01-19 2014-07-21 Subtron Technology Co Ltd 封裝載板及其製作方法
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2014041601A1 (ja) * 2012-09-11 2014-03-20 株式会社メイコー 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板
WO2014041627A1 (ja) * 2012-09-12 2014-03-20 株式会社メイコー 部品内蔵基板の製造方法
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
JP5624697B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9425122B2 (en) 2012-12-21 2016-08-23 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
US9825209B2 (en) 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
US9449944B2 (en) 2012-12-21 2016-09-20 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing same
US20150041993A1 (en) * 2013-08-06 2015-02-12 Infineon Technologies Ag Method for manufacturing a chip arrangement, and a chip arrangement
JP2015050309A (ja) * 2013-08-31 2015-03-16 京セラサーキットソリューションズ株式会社 配線基板の製造方法
US9941229B2 (en) * 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9806051B2 (en) 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US10649497B2 (en) * 2014-07-23 2020-05-12 Apple Inc. Adaptive processes for improving integrity of surfaces
US9613843B2 (en) 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
US10615053B2 (en) * 2018-06-07 2020-04-07 Texas Instruments Incorporated Pre-cut plating lines on lead frames and laminate substrates for saw singulation

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB342995A (en) 1929-08-03 1931-02-12 Carba Ab Improvements in or relating to gas analysis
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
BE1002529A6 (nl) * 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5985693A (en) * 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
EP0637070B1 (de) * 1993-07-28 1997-09-24 The Whitaker Corporation Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
JP2757748B2 (ja) 1993-07-30 1998-05-25 日立エーアイシー株式会社 プリント配線板
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5510580A (en) * 1993-12-07 1996-04-23 International Business Machines Corporation Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JPH0913567A (ja) 1995-06-30 1997-01-14 Mikio Yoshimatsu 床版及びその成形方法並びに床版の施工方法
JPH09199824A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd プリント配線板とその実装体
EP0774888B1 (de) * 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Gedruckte Leiterplatte und ihre Anordnung
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
US5838545A (en) * 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6710614B1 (en) * 1997-03-04 2004-03-23 Micron Technology, Inc. Methods for using an interposer/converter to allow single-sided contact to circuit modules
US5882957A (en) * 1997-06-09 1999-03-16 Compeq Manufacturing Company Limited Ball grid array packaging method for an integrated circuit and structure realized by the method
JP3623639B2 (ja) 1997-09-29 2005-02-23 京セラ株式会社 多層配線基板の製造方法
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6430569B1 (en) * 1998-08-14 2002-08-06 Sun Microsystems, Inc. Methods and apparatus for type safe, lazy, user-defined class loading
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
JP3619421B2 (ja) 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
WO2000063970A1 (fr) * 1999-04-16 2000-10-26 Matsushita Electric Industrial Co., Ltd. Composant modulaire et son procede de production
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6393148B1 (en) * 1999-05-13 2002-05-21 Hewlett-Packard Company Contrast enhancement of an image using luminance and RGB statistical metrics
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
DE19940480C2 (de) * 1999-08-26 2001-06-13 Orga Kartensysteme Gmbh Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US6402970B1 (en) * 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6551861B1 (en) * 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002094200A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP3407737B2 (ja) * 2000-12-14 2003-05-19 株式会社デンソー 多層基板の製造方法およびその製造方法によって形成される多層基板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP3553043B2 (ja) 2001-01-19 2004-08-11 松下電器産業株式会社 部品内蔵モジュールとその製造方法
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP4863563B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6774486B2 (en) * 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
JP3870778B2 (ja) * 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
JP2004031651A (ja) * 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
US7874066B2 (en) * 2002-07-31 2011-01-25 Sony Corporation Method of manufacturing a device-incorporated substrate
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
FI20030293A (fi) 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
FI20031201A (fi) 2003-08-26 2005-02-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
KR100971104B1 (ko) * 2004-02-24 2010-07-20 이비덴 가부시키가이샤 반도체 탑재용 기판
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
TWI251910B (en) * 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same
US7150090B2 (en) * 2004-07-16 2006-12-19 General Electric Company Method for matching a collector to replace a brushless exciter in a turbine generator drive train
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
WO2011082778A3 (de) * 2009-12-15 2011-09-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V Verfahren zur herstellung eines in ein isolierendes material eingebetteten bauteils mit bumps und mit die bumps überlappenden leiterzügen und entsprechende vorrichtung
US8975116B2 (en) 2009-12-15 2015-03-10 Technische Universität Berlin Electronic assembly including an embedded electronic component
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
DE102013016697A1 (de) * 2013-08-19 2015-02-19 Oechsler Aktiengesellschaft Chipmontage
DE102013016697B4 (de) 2013-08-19 2023-12-21 Oechsler Aktiengesellschaft Oberflächenmontiertes Bauelement und Verwendung davon
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