DE10310536A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

Halbleitervorrichtung und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE10310536A1
DE10310536A1 DE10310536A DE10310536A DE10310536A1 DE 10310536 A1 DE10310536 A1 DE 10310536A1 DE 10310536 A DE10310536 A DE 10310536A DE 10310536 A DE10310536 A DE 10310536A DE 10310536 A1 DE10310536 A1 DE 10310536A1
Authority
DE
Germany
Prior art keywords
semiconductor chips
semiconductor
substrate
semiconductor device
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10310536A
Other languages
English (en)
Other versions
DE10310536B4 (de
Inventor
Kazunari Michii
Naoyuki Shinonaga
Shinji Semba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10310536A1 publication Critical patent/DE10310536A1/de
Application granted granted Critical
Publication of DE10310536B4 publication Critical patent/DE10310536B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Eine Mehrzahl von Halbleiterchips (4) ist auf einer Oberfläche eines Substrates (1) angebracht, so daß sie zum Herstellen von Halbleitervorrichtungen benutzt werden. Die Halbleiterchips (4) werden gemeinsam mit Harz eingekapselt, wodurch harzabgedichtete Abschnitte (2) gebildet werden. Eine Mehrzahl von Lötaugen (3) ist auf der hinteren Oberfläche des Substrates (1) so gebildet, daß ein Abstand (A) zwischen den nächsten Lötaugen (3) von benachbarten Halbleiterchips (4) n mal so groß wie ein Abstand (B) zwischen den Lötaugen (3) auf dem Halbleiterchip (4) wird, wobei n eine ganze Zahl größer als 1 ist. Nachdem die Halbleiterchips (4) einem elektrischen Test unterworfen sind, werden die harzabgedichteten Abschnitte (2) und das Substrat (1) geschnitten, wodurch die Halbleiterchips (4) in Stücke gebrochen werden.

Description

  • Die Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Herstellungsverfahren der Halbleitervorrichtung, wobei die Halbleitervorrichtung eine Mehrzahl von Anschlüssen aufweist.
  • In Zusammenhang mit der kürzlichen Miniaturisierung des Gehäuses (Package) sind ein Halbleiter vom Kugelgitterfeld-(BGA – ball grid array)Typ oder vom Kontaktfleckgitter-(LGA – land grid array)Typ überzeugend geworden, bei denen externe Elektroden in einem Matrixmuster auf der gesamten hinteren Oberfläche eines Substrates angeordnet sind.
  • Eine herkömmliche Halbleitervorrichtung und ein Verfahren zum Herstellen der Vorrichtung wird hier im folgenden unter Bezugnahme auf 9 bis 17 beschrieben.
  • 9 ist eine Ansicht, die eine vordere Oberfläche einer herkömmlichen Halbleitervorrichtung zeigt;
  • 10 ist eine Querschnittsansicht der in 9 gezeigten Halbleitervorrichtung;
  • 11 ist eine Ansicht, die die hintere Oberfläche der in 9 gezeigten Halbleitervorrichtung zeigt;
  • 12 ist eine perspektivische Ansicht, die ein Inneres eines harzabgedichteten Schnittes zeigt, der in 9 gezeigt ist;
  • 13 ist eine Querschnittsansicht des harzabgedichteten Abschnittes, die entlang einer in 12 gezeigten Linie B-B genommen ist;
  • 14 ist eine Ansicht, die Gebiete des harzabgedichteten Abschnittes zeigen, der zu schneiden ist;
  • 15 ist eine vergrößerte Ansicht von Gebieten auf der Rückseite der zu schneidenden Halbleitervorrichtung;
  • 16 ist eine Querschnittsansicht von geschnittenen Halbleitervorrichtungen; und
  • 17 ist eine Querschnittsansicht einer Nachbarschaft eines in 15 gezeigten Lötauges.
  • In 9 bis 17 bezeichnet das Bezugszeichen 1 ein Substrat zum Herstellen von Halbleitervorrichtungen; 2 bezeichnet einen harzabgedichteten Abschnitt; 3 bezeichnet Lötaugen oder Lötkugeln; 4 bezeichnet einen Halbleiterchip; 5 bezeichnet einen Draht; 6 bezeichnet ein zu schneidendes Gebiet; 8 bezeichnet ein Gehäuse/Verpackung; und 9 bezeichnet einen Anschlußflecken.
  • Als erstes wird eine Halbleitervorrichtung beschrieben.
  • Wie in 9 und 10 gezeigt ist, ist eine Mehrzahl von harzabgedichteten Abschnitten 2 auf der Oberfläche eines Sub strates 1 gebildet. Wie in 11 gezeigt ist, ist eine Mehrzahl von Lötaugen 3 auf der hinteren Oberfläche des Substrates 1 so gebildet, daß sie den entsprechenden harzabgedichteten Abschnitten 2 entsprechen. Genauer, wie in 17 gezeigt ist, sind die Lötaugen 3 auf der hinteren Oberfläche des Substrates 1 über entsprechende Kontaktflecken 9 gebildet.
  • Wie in 12 und 13 gezeigt ist, ist eine Mehrzahl von Halbleiterchips 4, die elektrisch mit dem Substrat 1 mittels Drähten 5 verbunden sind, in den harzabgedichteten Abschnitten 2 vorgesehen.
  • Wie in 14 bis 16 gezeigt ist, ist ein zu schneidendes Gebiet (hier im folgenden als ein "Schneidegebiet" bezeichnet) 6 in jedem der harzabgedichteten Abschnitte 2 vorgesehen, das an Positionen zwischen benachbarten Halbleiterchips 4 (oder Gehäusen 8) angeordnet ist.
  • Wie in 15 und 16 gezeigt ist, ist die Mehrzahl von Lötaugen 3, die als Anschlüsse für externe Elektroden dienen, auf jedem der Halbleiterchips 4 (oder der Gehäuse 8) mit gleichförmigen Abständen B von z.B. 0,8 mm vorgesehen. Ein Abstand C zwischen den nächsten Lötaugen 3 der benachbarten Gehäuse 8 (d.h. ein Abstand von Gehäuse zu Gehäuse) ist eine Summe der gewünschten Gehäusegröße und der Breite des Schneidegebietes 6. In einem Fall zum Beispiel, in dem die Gehäusegröße 8 mm × 8 mm beträgt und die Breite des Schneidegebietes 6 gleich 0,35 mm ist, ist der Abstand von Gehäuse zu Gehäuse C gleich 8,35 mm.
  • Als nächstes wird nun ein Herstellungsverfahren der oben erwähnten Halbleitervorrichtung beschrieben.
  • Zuerst wird die Mehrzahl von Halbleiterchips 4 auf der Oberfläche des Substrates 1 angebracht. Das Substrat 1 und die Halbleiterchips 4 werden elektrisch durch die Benutzung der Drähte 5 verbunden.
  • Als nächstes wird die Mehrzahl von Halbleiterchips 4 gemeinsam mit Harz abgedichtet oder versiegelt, wodurch die harzversiegelten Abschnitte 2 gebildet werden.
  • Weiterhin werden die Kontaktflecke 9, die zum Anbringen der Lötaugen benutzt werden, auf der hinteren Oberfläche des Substrates 1 gebildet. Die Lötaugen 3 werden auf den Kontaktflecken 9 gebildet. Hier wird in dem Fall der Halbleitervorrichtung eines LGA der Bildung von Lötaugen 3 begegnet.
  • Die harzabgedichteten Abschnitte 2, die gemeinsam gegossen worden sind, werden entlang der Schneidegebiete 6 mittels einer Schneidesäge getrennt, wodurch die harzabgedichteten Abschnitte 2 in eine Mehrzahl von Gehäusen (Packungen) (Halbleitervorrichtungen) 8 unterteilt werden.
  • Jedes der Gehäuse 8 wird einem elektrischen Test unterworfen.
  • Wie oben erwähnt wurde, wenn jedes der Gehäuse 8 einem elektrischen Test unterworfen wird, muß ein Testwerkzeug wie ein Testkontaktstift jedesmal vorbereitet werden, wenn die Gehäusegröße sich unterscheidet. Daher sind die Kosten des Testwerkzeuges zu hoch.
  • Weiterhin kann kein elektrischer Test ausgeführt werden während der Zeitdauer, in der ein Testwerkzeug durch ein anderes Testwerkzeug ersetzt wird, dadurch resultiert eine uneffekti ve Bedingung eines elektrischen Tests; d.h. das Auftreten eines sogenannten Gehäuseschaltverlustes.
  • Wenn ein Gehäuse auf ein Ausmaß zu miniaturisieren ist, das Chipskalengehäuse (CSP) genannt wird, wird ein resultierendes Gehäuse zu klein oder zu leicht. Solche Gehäuse fallen während des Vorganges eines Testes oder eines Transportes.
  • Ein Verfahren, das zum Lösen des Problemes wirksam ist, ist es, die Mehrzahl von Halbleiterchips 4 einem Test zu unterwerfen, während die Halbleiterchips 4 (oder Gehäuse 8) in Stücke geschnitten oder gemeinsam mit Harz auf dem Substrat 1 versiegelt werden.
  • Eine Gehäusegröße ist jedoch bereits durch eine Normeninstitution wie die Japanese Electronics and Information Technology Industries Associations bestimmt worden. Der Abstand C zwischen den engsten Lötaugen 3 benachbarter Gehäuse 8 (d.h. der Abstand von Gehäuse zu Gehäuse C) ist nicht notwendigerweise ein ganzzahliges Vielfaches des Abstandes B zwischen den Lötaugen 3 in dem Gehäuse 8 (d.h. ein Augenabstand). Selbst daher in dem Fall eines Gehäuses der gleichen Größe muß ein Testwerkzeug jedesmal vorbereitet werden, wenn sich die Abstände B und C ändern. Somit können die Kosten für das Werkzeug nicht begrenzt werden.
  • Weiterhin müssen Testwerkzeuge für die entsprechenden Gehäuse vorbereitet werden, wenn Gehäuse verschiedener Größen hergestellt werden, wodurch das Begrenzen der Kosten für die Werkzeuge behindert wird.
  • Da weiterhin Übereinstimmung nicht in Hinblick auf die Positionen der Anschlüsse (z.B. der Lötaugen) 3 auf der Rückseite des Substrates 1 erzielt werden kann, muß ein Testwerkzeug jedesmal vorbereitet werden, wenn sich der Abstand C zwischen den Lötaugen der benachbarten Gehäuse 8 oder eine Gehäusegröße geändert hat. Aus diesem Grund können die Kosten für das Testwerkzeug nicht verringert werden.
  • Die Notwendigkeit des Ersetzens der Testwerkzeuge bringt das Auftreten des sogenannten Gehäuseschaltverlustes mit sich.
  • Die vorliegende Erfindung ist zum Lösen der obigen Probleme entwickelt worden, und es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine neue und nützliche Halbleitervorrichtung vorzusehen und ein neues und nützliches Herstellungsverfahren der Halbleitervorrichtung vorzusehen, insbesondere sollen die Kosten für ein Testwerkzeug, das für den elektrischen Test von Halbleitervorrichtungen benutzt wird, durch Herstellen einer Übereinstimmung in Positionen der Anschlüsse der Halbleitervorrichtungen begrenzt werden.
  • Die obige Aufgabe der vorliegenden Erfindung wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 5.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist die Halbleitervorrichtung eine Mehrzahl von Halbleiterchips auf, die auf einer Oberfläche eines Substrates angebracht sind. Die Mehrzahl von Halbleiterchips ist gemeinsam mit einem Versiegelungsharz/Versiegelungskunststoff versiegelt/abgedichtet. Eine Mehrzahl von Anschlüssen ist auf einer hinteren Oberfläche des Substrates gebildet, wodurch ein Abstand zwischen den nächsten Anschlüssen auf benachbarten Halbleiterchips ein ganzzahliges Vielfaches des Abstandes zwischen den Anschlüssen auf dem Halbleiterchip ist.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird bei dem Herstellungsverfahren der Halbleitervorrichtung eine Mehrzahl von Halbleiterchips auf einer Oberfläche eines Substrates angebracht. Die Mehrzahl von Halbleiterchips wird gemeinsam mit einem Harz/Kunststoff abgedichtet/versiegelt.
  • Eine Mehrzahl von Anschlüssen wird auf einer hinteren Oberfläche des Substrates derart gebildet, daß ein Abstand zwischen den nächsten Anschlüssen auf den benachbarten Halbleiterchips ein ganzzahliges Vielfaches des Abstandes zwischen den Anschlüssen in dem Halbleiterchip wird. Die Mehrzahl von Halbleiterchips wird einem elektrischen Test unterworfen. Das Harz und das Substrat werden geschnitten, wodurch die Halbleiterchips in Stücke gebrochen werden.
  • Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung von einem Ausführungsbeispiel anhand der Figuren. Von den Figuren zeigen:
  • 1 eine Ansicht, die eine Oberfläche einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 eine Querschnittsansicht der in 1 gezeigten Halbleitervorrichtung;
  • 3 eine Ansicht, die eine hintere Oberfläche der in
  • 1 gezeigten Halbleitervorrichtung zeigt;
  • 4 eine perspektivische Ansicht, die ein Inneres eines in 1 gezeigten harzabgedichteten Abschnittes zeigt;
  • 5 eine Querschnittsansicht des harzabgedichteten Abschnittes, der entlang von a-a in 4 genommen ist;
  • 6 eine Ansicht, die Gebiete des harzabgedichteten Abschnittes zeigt, die zu schneiden sind;
  • 7 eine vergrößerte Ansicht des geschnittenen Abschnittes auf der hinteren Oberfläche der Halbleitervorrichtung;
  • 8 eine Querschnittsansicht der geschnittenen Halbleitervorrichtung;
  • 9 eine Ansicht, die eine vordere Oberfläche einer Halbleitervorrichtung zeigt;
  • 10 eine Querschnittsansicht der in 9 gezeigten Halbleitervorrichtung;
  • 11 eine Ansicht, die die hintere Oberfläche der in 9 gezeigten Halbleitervorrichtung zeigt;
  • 12 eine perspektivische Ansicht, die ein Inneres eines in 9 gezeigten harzabgedichteten Abschnittes zeigt;
  • 13 eine Querschnittsansicht des harzabgedichteten Abschnittes, die entlang einer Linie b-b in 12 genommen ist;
  • 14 eine Ansicht, die Gebiete des harzabgedichteten Abschnittes zeigt, die zu schneiden sind;
  • 15 eine vergrößerte Ansicht von Gebieten auf der Rückseite der zu schneidenden Halbleitervorrichtung;
  • 16 eine Querschnittsansicht von geschnittenen Halbleitervorrichtungen; und
  • 17 eine Querschnittsansicht einer Nachbarschaft eines in 16 gezeigten Lötauges.
  • In folgenden werden Prinzipien und Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Teile und die Schritte, die in den Zeichnungen gemeinsam sind, erhalten die gleichen Bezugszeichen, und die redundante Beschreibung davon kann weggelassen werden.
  • Es wird Bezug genommen auf 1 bis 8, eine Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung und ein Herstellungsverfahren der Halbleitervorrichtung werden beschrieben. Hier beschreibt die vorliegende Ausführungsform ein Beispiel, bei dem ein BGA-Substrat als ein Substrat zur Benutzung bei dem Herstellen der Halbleitervorrichtung benutzt wird.
  • 1 ist eine Ansicht, die eine Oberfläche einer Halbleitervorrichtung gemäß einer Ausführungsform zeigt; 2 ist eine Querschnittsansicht der in 1 gezeigten Halbleitervorrichtung; 3 ist eine Ansicht, die eine hintere Oberfläche der in 1 gezeigten Halbleitervorrichtung zeigt; 4 ist eine perspektivische Ansicht, die ein Inneres eines in 1 gezeigten harzabgedichteten Abschnittes zeigt; 5 ist eine Querschnittsansicht des harzabgedichteten Abschnittes, die entlang einer Linie a-a genommen ist, die in 4 gezeigt ist; 6 ist eine Ansicht, die Gebiete des harzabgedichteten Abschnittes zeigt, die zu schneiden sind; 7 ist eine vergrößerte Ansicht eines geschnittenen Abschnittes einer hinteren Oberfläche der Halbleitervorrichtung; und 8 ist eine Querschnittsansicht der geschnittenen Halbleitervorrichtung.
  • In 1 bis 8 bezeichnet das Bezugszeichen 1 ein Substrat zur Benutzung bei der Herstellung einer Halbleitervorrichtung (hier im folgenden einfach als "Substrat" bezeichnet); 2 bezeichnet harzabgedichtete Abschnitte; 3 bezeichnet ein Lötauge (Anschluß); 4 bezeichnet einen Halbleiterchip; 5 bezeichnet einen Draht/Verdrahtung; 6 bezeichnet ein zu schneidendes Gebiet (hier im folgenden einfach als "Schneidegebiet" bezeichnet); 7 bezeichnet einen verbleibenden Rest; 8 bezeichnet ein Gehäuse/Verpackung (Halbleitervorrichtung); und 11 bezeichnet einen Testkontaktstift.
  • Zuerst wird eine Halbleitervorrichtung der Ausführungsform beschrieben.
  • Wie in 1 und 2 gezeigt ist, ist eine Mehrzahl von harzabgedichteten Abschnitten 2 auf der Oberfläche des Substrates 1 gebildet. Weiter ist, wie in 4 und 5 gezeigt ist, eine Mehrzahl von Halbleiterchips 4, die elektrisch mit dem Sub strat 1 mittels von Drähten 5 verbunden sind, in den harzabgedichteten Abschnitten 2 vorgesehen.
  • Wie in 3 und 5 gezeigt ist, ist eine Mehrzahl von Lötaugen 3, die als externe Elektrodenanschlüsse dienen, auf der hinteren Oberfläche des Substrates 1 so gebildet, daß sie den Halbleiterchips 4 entsprechen, die in den harzabgedichteten Abschnitten 2 vorgesehen sind. Hier sind die Lötaugen 3 derart angeordnet, daß ein Abstand zwischen den nächsten Lötaugen 3 von benachbarten Halbleiterchips 4 (oder den benachbarten Gehäusen 8) gleich n mal einem Abstand B zwischen Lötaugen 3 wird, die auf einem Halbleiterchip 4 (oder einem Gehäuse 8 vorgesehen sind), wobei n eine ganze Zahl größer als 1 ist. Zum Beispiel beträgt eine Gehäusegröße 0,8 mm × 0,8 mm, und der Abstand A nimmt einen Wert von 9,6 mm (= 0,8 mm × 12) an, und der Abstand B nimmt einen Wert von 0,8 mm an. Jedes der Lötaugen 3 ist auf der hinteren Oberfläche des Substrates 1 gebildet durch einen Anschlußfleck (9), der elektrisch mit dem Halbleiterchip 4 verbunden ist (siehe 17). Der Wert n ist normalerweise innerhalb eines Bereiches von 2 bis 20 gesetzt. Kurz gesagt, der Abstand A ist so gesetzt, daß er zwanzig mal der Abstand B wird.
  • Wie in 5 gezeigt ist, sind die Testkontaktstifte 11 in einem Gittermuster an Abständen identisch zu dem Abstand B (z.B. 0,8 mm) zwischen den Lötaugen 3 angeordnet. Eine Halbleitervorrichtung wird einem elektrischen Test durch die Benutzung der Testkontaktstifte 11 unterworfen (was später beschrieben wird) .
  • Wie in 6 bis 8 gezeigt ist, zwei Schneidegebiete 6, die mit einer Schneidesäge zu schneiden sind, sind zwischen benachbarten Halbleiterchips 4 in dem harzabgedichteten Ab schnitt 2 und auf dem Substrat 1 gebildet. Ein zwischen den Schneidegebieten 6 abgegrenztes Gebiet; das heißt, ein Raum zwischen den Halbleiterchips 4 (oder Gehäusen 8) entspricht dem verbleibenden Rest 7. Die Größe des verbleibenden Restes 7 ändert sich gemäß einer gewünschten Gehäusegröße. Mit anderen Worten, ein gewünschtes Gehäuse wird durch Ändern der Größe des verbleibenden Restes 7 erhalten. Zum Beispiel nimmt in dem Fall der vorangehenden Gehäusegröße die Breite der Schneidefläche 6 einen Wert von 0,35 mm an; und die Breite des verbleibenden Restes 7 nimmt einen Wert von 0,9 mm an.
  • Ein Herstellungsverfahren der Halbleitervorrichtung wird nun beschrieben.
  • Zuerst werden, wie in 4 und 5 gezeigt ist, eine Mehrzahl von Halbleiterchips 4 auf der Oberfläche des Substrates 1 angebracht. Das Substrat 1 wird elektrisch mit den Halbleiterchips 4 durch die Benutzung der Drähte 5 verbunden.
  • Als nächstes werden die Halbleiterchips 4 gemeinsam mit dem Harz vergossen, wodurch die harzabgedichteten Abschnitte 2 gebildet werden.
  • Eine Mehrzahl von Anschlußflecken 9 (siehe 17), die elektrisch mit den Halbleiterchips 4 verbunden werden und die zum Anbringen der Lötaugen benutzt werden, wird dann auf der hinteren Oberfläche des Substrates 1 gebildet. Die Halbleiteraugen 3 werden auf den Anschlußflecken gebildet. Hier sind die Anschlußflecken 9, die als Anschlüsse für externe Elektroden dienen, und die Lötaugen 3 derart angeordnet, daß der Abstand A zwischen den nächsten Anschlüssen von benachbarten Halbleiterchips 4 n-mal so groß wie der Abstand B zwischen den Anschlüssen wird, die auf dem Halbleiterchip 4 (oder einem Gehäuse 8) vorgesehen sind, wobei n eine ganze Zahl größer als 1 ist. Zum Beispiel beträgt eine Gehäusegröße 8 mm × 8 mm, und die Anschlußflecken und die Lötaugen 3 sind derart gebildet, daß der Abstand A einen Wert von 9,6 mm (= 0,8 mm × 12) annimmt und daß der Abstand B einen Wert von 0,8 mm annimmt.
  • Die Halbleiterchips 4 werden gleichzeitig einem elektrischen Test unterworfen, während die Chips 4 auf dem Substrat 1 angebracht werden. Wie in 5 gezeigt ist, wird der elektrische Test ausgeführt durch Benutzen der Testkontaktstifte 7, die in einem Gittermuster mit dem gleichen Abstand wie der Abstand B (z.B. 0,8 mm) zwischen den Halbleiteraugen 3 angeordnet sind.
  • Nachdem der elektrische Test beendet ist, werden die Schneideflächen 6, die auf den harzabgedichteten Abschnitten 2 gebildet sind, und das Substrat 1 durch die Benutzung einer Säge geschnitten. Hier werden zum Erzielen der gewünschten Gehäusegröße die Schneidegebiete 6 zwei mal derart geschnitten, daß der verbleibende Rest 7 eine gewünschte Breite von z.B. 0,9 mm zwischen den benachbarten Halbleiterchips 4 (oder den benachbarten Gehäusen 8) annimmt. Als Resultat werden die Gehäuse 8 in Stücke getrennt.
  • Wie beschrieben wurde, ist Gemeinsamkeit bei der Ausführungsform in Verbindungen mit Positionen von Anschlüssen derart hergestellt, daß der Abstand A zwischen den nächsten Anschlüssen (d.h. den Anschlußflecken 9 und den Lötaugen 3) von benachbarten Halbleiterchips 4 n-mal so groß wie der Abstand B zwischen Anschlüssen des Halbleiterchips 4 wird, wobei n eine ganze Zahl größer als 1 ist. Solange es vorbereitete Testkontaktstifte 11 eines einzelnen Types gibt, die in einem Gittermuster mit dem gleichen Abstand wie der Abstand B zwischen Anschlüssen des gleichen Halbleiterchips 4 angeordnet sind, kann ein elektrischer Test ausgeführt werden unter Benutzung der gleichen Testkontaktstifte 11, selbst wenn die Größe der Halbleitergehäuse variiert, die in dem harzabgedichteten Abschnitt 2 hergestellt sind. Folglich können die Kosten für das Testwerkzeug deutlich beschränkt werden.
  • Weiterhin kann ein elektrischer Test effektiv während einer Zeitdauer ausgeführt werden, die zum Ersetzen eines Testwerkzeuges durch ein anderes notwendig ist, das heißt ohne das Auftreten eines Gehäuseersetzungsverlustes.
  • Da die Mehrzahl von Gehäusen 8 (oder Halbleiterchips 4) gleichzeitig einem Test unterworfen werden kann, während sie auf dem Substrat bleiben, kann die Produktivität des elektrischen Testes deutlich verbessert werden. Selbst wenn zusätzlich ein Gehäuse miniaturisiert wird, kann das Fallen von Gehäusen verhindert werden, was sonst während des Vorganges eines elektrischen Testes oder während des Vorganges eines Transportes verursacht würde.
  • Bei der Ausführungsform werden verbleibende Reste 7 zu der Zeit der Trennung der Gehäuse 8 in Stücke belassen, dadurch werden die harzabgedichteten Abschnitte 2 und das Substrat 1 zweimal geschnitten. Selbst wenn es einen Versuch gibt zum Erzielen von Übereinstimmung in Zusammenhang mit den Positionen der Anschlüsse, wird eine Halbleitervorrichtung einer gewünschten Packungsgröße erzielt.
  • Die Ausführungsform ist beschrieben für einen Fall, bei dem ein BGA-Substrat als ein Substrat zur Benutzung in der Herstellung von Halbleitervorrichtungen benutzt wird; d.h. Ge häuse vom BGA-Typ. Die Erfindung ist jedoch nicht auf solch eine Ausführungsform begrenzt und kann auch auf ein Gehäuse vom LGA angewendet werden. In solch einem Fall müssen die Lötaugen 3 als Anschlüsse gebildet werden.
  • Die vorliegende Erfindung kann daher die folgenden Vorteile erzielen.
  • Gemäß der Erfindung ist die Übereinstimmung zwischen den Positionen der Anschlüsse eines Halbleitersubstrates erzielt worden, wodurch die Kosten für ein Testgerät beschnitten werden, das für den elektrischen Test der Halbleitervorrichtung benutzt wird.

Claims (9)

  1. Halbleitervorrichtung mit: einer Mehrzahl von Halbleiterchips (4), die auf einer Oberfläche eines Substrates (1) angebracht sind; einem Abdichtharz (2), das zum kollektiven Abdichten der Mehrzahl von Halbleiterchips (4) benutzt ist; und einer Mehrzahl von Anschlüssen (3, 9), die auf einer hinteren Oberfläche des Substrates (1) gebildet sind; worin ein Abstand (A) zwischen zwei nächsten Anschlüssen (3, 9) auf benachbarten Halbleiterchips (4) ein ganzzahliges Vielfaches des Abstandes (B) zwischen zwei Anschlüssen (3, 9) in dem gleichen Halbleiterchip (4) ist.
  2. Halbleitervorrichtung nach Anspruch 1, bei der zwei Gebiete (6), die zu schneiden sind, in dem Harz (2) an einer Position zwischen den benachbarten Halbleiterchips (4) gebildet sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei dem die Anschlüsse (3, 9) Anschlußflecke (9) aufweisen, die elektrisch mit den Halbleiterchips (4) verbunden sind.
  4. Halbleitervorrichtung nach Anspruch 3, bei der die Anschlüsse weiter auf den entsprechenden Anschlußflecken (9) gebildete Lötaugen (3) aufweisen.
  5. Herstellungsverfahren einer Halbleitervorrichtung, mit den Schritten: – Anbringen einer Mehrzahl von Halbleiterchips (4) auf einer Oberfläche eines Halbleitersubstrates (1); – gemeinsames Abdichten der Mehrzahl von Halbleiterchips mit einem Harz (2); – Bilden einer Mehrzahl von Anschlüssen (3, 9) auf der hinteren Oberfläche des Substrates (1) derart, daß ein Abstand (A) zwischen den nächsten Anschlüssen (3, 9) der benachbarten Halbleiterchips (4) ein ganzzahliges Vielfaches des Abstandes (B) zwischen den Anschlüssen (3, 9) in dem Halbleiterchip (4) ist; – Unterwerfen der Mehrzahl von Halbleiterchips (4) einem elektrischen Test; und – Schneiden des Harzes (2) und des Substrates (1), wodurch die Halbleiterchips (4) in Stücke gebrochen werden.
  6. Herstellungsverfahren nach Anspruch 5, bei dem der elektrische Test durch Benutzung von Testkontaktstiften (11) ausgeführt wird, die in einem Gittermuster in einem Abstand identisch zu den zwischen den Anschlüssen (3, 9) des Halbleiterchips (4) angeordnet sind.
  7. Herstellungsverfahren nach Anspruch 5 oder 6, bei dem bei dem Schritt des Schneidens des Harzes (2) und des Substrates (1) Gebiete, die zwischen benachbarten Halbleiterchips (4) abgegrenzt sind, zweimal geschnitten werden.
  8. Herstellungsverfahren nach einem der Ansprüche 5 bis 7, bei dem der Schritt des Bildens der Mehrzahl von Anschlüssen (3, 9) einen Schritt des Bildens einer Mehrzahl von Anschlußflecken (9) enthält, die elektrisch mit den Halbleiterchips (4) verbunden sind.
  9. Herstellungsverfahren nach Anspruch 8, bei dem der Schritt des Bildens der Mehrzahl von Anschlüssen (3, 9) weiter einen Schritt des Bildens von Lötaugen (3) auf der Mehrzahl von entsprechenden Anschlußflecken (9) enthält.
DE10310536A 2002-07-10 2003-03-11 Halbleitervorrichtung und Herstellungsverfahren dafür Expired - Fee Related DE10310536B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002/200930 2002-07-10
JP2002200930A JP4002143B2 (ja) 2002-07-10 2002-07-10 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE10310536A1 true DE10310536A1 (de) 2004-01-29
DE10310536B4 DE10310536B4 (de) 2006-03-02

Family

ID=29997135

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10310536A Expired - Fee Related DE10310536B4 (de) 2002-07-10 2003-03-11 Halbleitervorrichtung und Herstellungsverfahren dafür

Country Status (6)

Country Link
US (2) US7166490B2 (de)
JP (1) JP4002143B2 (de)
KR (1) KR100536114B1 (de)
CN (1) CN100378966C (de)
DE (1) DE10310536B4 (de)
TW (1) TW588443B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004020187A1 (de) * 2004-04-22 2005-11-17 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4002143B2 (ja) * 2002-07-10 2007-10-31 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
KR101010250B1 (ko) * 2009-10-14 2011-01-21 대건종합건축사사무소 주식회사 정원을 갖는 공동주택
US11177184B2 (en) * 2019-05-10 2021-11-16 SK Hynix Inc. Method of manufacturing a flip chip package and an apparatus for testing flip chips

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6197941A (ja) 1984-10-19 1986-05-16 Toshiba Corp 半導体ウエハにおけるテスト回路部
JPH0763788A (ja) * 1993-08-21 1995-03-10 Hewlett Packard Co <Hp> プローブおよび電気部品／回路検査装置ならびに電気部品／回路検査方法
US5956601A (en) * 1996-04-25 1999-09-21 Kabushiki Kaisha Toshiba Method of mounting a plurality of semiconductor devices in corresponding supporters
US6284566B1 (en) * 1996-05-17 2001-09-04 National Semiconductor Corporation Chip scale package and method for manufacture thereof
JPH10135258A (ja) 1996-10-30 1998-05-22 Hitachi Ltd 多連配線基板およびそれを用いた半導体装置の製造方法
US6150193A (en) * 1996-10-31 2000-11-21 Amkor Technology, Inc. RF shielded device
JPH10256417A (ja) * 1997-03-07 1998-09-25 Citizen Watch Co Ltd 半導体パッケージの製造方法
JPH10284760A (ja) * 1997-04-11 1998-10-23 Oki Electric Ind Co Ltd 受発光ダイオードアレイチップの製造方法
JPH1197494A (ja) * 1997-09-18 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法
US6246250B1 (en) * 1998-05-11 2001-06-12 Micron Technology, Inc. Probe card having on-board multiplex circuitry for expanding tester resources
JP2000040721A (ja) * 1998-07-22 2000-02-08 Mitsubishi Electric Corp チップスケールパッケージのテスト方法
US6117704A (en) * 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
US6251695B1 (en) * 1999-09-01 2001-06-26 S3 Graphics Co., Ltd. Multichip module packaging process for known good die burn-in
JP2001135658A (ja) 1999-11-08 2001-05-18 Towa Corp 電子部品の組立方法及び組立装置
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
JP2001203293A (ja) 2000-01-18 2001-07-27 Fujitsu Ltd 半導体装置の製造方法
JP3522177B2 (ja) 2000-02-21 2004-04-26 株式会社三井ハイテック 半導体装置の製造方法
JP2001267492A (ja) * 2000-03-14 2001-09-28 Ibiden Co Ltd 半導体モジュールの製造方法
JP2001298121A (ja) 2000-04-17 2001-10-26 Suzuki Co Ltd 電子部品用フイルム、その製造方法およびこれに用いる金型
JP4475761B2 (ja) * 2000-07-26 2010-06-09 日本テキサス・インスツルメンツ株式会社 半導体パッケージ用絶縁フィルム及びその製造方法
JP4002143B2 (ja) * 2002-07-10 2007-10-31 株式会社ルネサステクノロジ 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004020187A1 (de) * 2004-04-22 2005-11-17 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen
DE102004020187B4 (de) * 2004-04-22 2006-07-13 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen
US7560801B2 (en) 2004-04-22 2009-07-14 Infineon Technologies Ag Rewiring substrate strip with several semiconductor component positions

Also Published As

Publication number Publication date
DE10310536B4 (de) 2006-03-02
TW588443B (en) 2004-05-21
TW200401415A (en) 2004-01-16
US7166490B2 (en) 2007-01-23
US7348191B2 (en) 2008-03-25
JP4002143B2 (ja) 2007-10-31
CN1467830A (zh) 2004-01-14
US20060240596A1 (en) 2006-10-26
CN100378966C (zh) 2008-04-02
KR20040005573A (ko) 2004-01-16
KR100536114B1 (ko) 2005-12-14
JP2004047600A (ja) 2004-02-12
US20040007783A1 (en) 2004-01-15

Similar Documents

Publication Publication Date Title
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE19827237B4 (de) Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE68928320T2 (de) Randmontierte Packung vom Oberflächen-Montierungstyp, für integrierte Halbleiterschaltungsanordnungen
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE69129619T2 (de) Halbleitervorrichtung mit einer vielzahl von anschlussstiften
DE10147955A1 (de) Halbleitervorrichtung
DE19725464A1 (de) Halbleiterchip-Stapelgehäuse und Verfahren zu dessen Herstellung
DE102004013056A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements und zugehörige Leiterplatte
DE69313062T2 (de) Chip-Direktmontage
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE102015116855A1 (de) Optoelektronisches Bauelement mit einem Leiterrahmen mit einer Versteifungsstruktur
DE2101028C2 (de) Verfahren zum Herstellen einer Mehrzahl von Halbleiterbauelementen
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE19929606A1 (de) Integrierte Schaltung und Verfahren zu ihrer Herstellung
DE10297785B4 (de) Elektronikbaugruppe mit einer dichteren Kontaktanordnung, die eine Zuleitungsführung zu den Kontakten erlaubt
DE19820319B4 (de) Halbleiterbaustein
DE19526511A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE69419881T2 (de) Verpackte Halbeiteranordnung und deren Herstellungsverfahren
DE4321592B4 (de) Halbleitervorrichtungen sowie ein Chipauflage-Trägerteil und ein Tape-Carrier-Gehäuse hierfür
DE10310536B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE3735489A1 (de) Verfahren fuer die fertigung von optokopplern
DE202007015105U1 (de) Verpackungsstruktur von LED-Chips mit hoher Lichtemissionsleistung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee