KR20040005573A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

반도체장치에서의 단자위치를 공통화하여, 반도체장치의 전기적 시험에 사용되는 치공구의 비용을 감소한다. 반도체장치용 기판(1)의 표면에 복수의 반도체칩(4)을 탑재한다. 복수의 반도체칩(4)을 일괄하여 수지밀봉하고, 수지밀봉부(2)를 형성한다. 인접하는 반도체칩(4)의 가장 근접하는 땜납볼(3)의 간격 A가, 반도체칩(4)에서의 땜납볼(3)의 간격 B의 n배(n은 1 이상의 정수)가 되도록, 기판(1)의 이면에 복수의 땜납볼(3)을 형성한다. 복수의 반도체칩(4)의 전기적 시험을 행한 후, 수지밀봉부(2) 및 기판(1)을 절단하여 반도체칩(4)을 개별화한다.

Description

반도체장치 및 반도체장치의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 반도체장치의 제조방법에 관한 것이다.
최근, 패키지의 소형화에 따라, 기판이면의 전체면에 외부전극을 격자형으로 배치한 BGA(Ball Grid Array) 타입이나 LGA(Land Grid Array) 타입의 반도체장치가 보급되고 있다.
이하, 도 9∼도 17을 참조하여, 종래의 반도체장치 및 반도체장치의 제조방법에 대하여 설명한다.
도 9는 종래의 반도체장치의 표면을 나타내고 있고, 도 10은 도 9에 나타낸반도체장치의 단면도이고, 도 11은 도 9에 나타낸 반도체장치의 이면을 나타내는 도면이다. 또한, 도 12는 도 9에 나타낸 수지밀봉부를 투시한 상태를 나타내는 도면이며, 도 13은 도 12의 b-b 단면도이다. 또한, 도 14는 수지밀봉부의 절단부분을 나타내는 도면이고, 도 15는 반도체장치의 이면의 절단부분을 나타내는 확대도이며, 도 16은 절단된 반도체장치의 단면도이고, 도 17은 도 16에 나타낸 땜납볼의 근방을 나타내는 단면도이다.
도 9∼도 17에서, 참조부호 1은 반도체장치용 기판, 2는 수지밀봉부, 3은 땜납볼, 4는 반도체칩, 5는 와이어, 6은 절단부분, 8은 패키지, 9는 랜드를 나타내고 있다.
우선, 종래의 반도체장치에 대하여 설명한다.
도 9 및 도 10에 나타내는 바와 같이, 기판(1)의 표면에, 복수의 수지밀봉부(2)가 형성되어 있다. 또한, 도 11에 나타내는 바와 같이, 기판(1)의 이면에, 각 수지밀봉부(2)에 대응하여 복수의 땜납볼(3)이 형성되어 있다. 상세하게는, 이 땜납볼(3)은, 도 17에 나타내는 바와 같이, 랜드(9)를 통해 기판(1) 이면에 형성되어 있다.
또한, 도 12 및 도 13에 나타내는 바와 같이, 수지밀봉부(2) 내에는, 와이어(5)에 의해 기판(1)과 전기적으로 접속된 복수의 반도체칩(4)이 설치된다.
또한, 도 14∼도 16에 나타내는 바와 같이, 인접하는 반도체칩(4)(또는 패키지(8)) 사이의 수지밀봉부(2)에, 절단부분(6)이 각각 하나씩 설치된다.
또한, 도 15 및 도 16에 나타내는 바와 같이, 반도체칩(4)(또는 패키지(8))에서, 외부전극용의 단자로서의 복수의 땜납볼(3)이, 예를 들면 0.8mm의 동일한 피치 B로 설치된다. 또한, 인접하는 패키지(8)의 가장 근접하는 땜납볼(3)의 간격 C(패키지간 피치)는, 원하는 패키지 사이즈 +절단부분(6)의 폭이다. 예를 들면, 패키지 사이즈가 8mm×8mm에서, 절단부분(6)의 폭이 0.35mm인 경우, 패키지간 피치 C는 8.35mm이다.
다음에, 반도체장치의 제조방법에 대하여 설명한다.
우선, 기판(1)의 표면에 복수의 반도체칩(4)을 탑재하여, 기판(1)과 반도체칩(4)을 와이어(5)를 사용하여 전기적으로 접속한다.
다음에, 복수의 반도체칩(4)을 일괄하여 수지밀봉하고, 수지밀봉부(2)를 형성한다.
그리고, 기판(1)의 이면에 땜납볼 탑재용 랜드(9)를 형성하여, 이 랜드(9) 상에 땜납볼(3)을 형성한다. 또한, 이 땜납볼(3)의 형성은, LGA인 경우에는 불필요하다.
다음에, 일괄하여 몰드된 수지밀봉부(2)의 절단부분(6)을 다이서에 의해 절단하여, 복수의 패키지(반도체장치)(8)로 개별화한다.
그리고, 각 패키지(8)의 전기적 시험을 행한다.
전술한 바와 같이, 개별로 전기적 시험을 행하는 경우, 패키지 사이즈가 다를 때마다, 예를 들면, 테스트 콘택핀과 같은 시험용의 치공구를 준비할 필요가 있었다. 이 때문에, 치공구의 비용이 높아져 버리는 문제가 있었다.
또한, 시험용의 치공구를 교환하는 시간은 전기적 시험을 행할 수 없고, 전기적 시험을 효율적으로 행할 수 없는 문제, 소위 패키지 전환손실이 발생한다는 문제가 있었다.
또한, 패키지 사이즈가 CSP(Chip Scale Package)라 하는 것마저 소형화되면, 패키지가 작고 또는 너무 가벼워져 버려, 테스트시나 반송시에 패키지가 탈락해 버린다는 문제가 있었다.
상기 문제를 해결하기 위해서는, 반도체칩(4)(또는 패키지(8))을 개별화하기 전의 상태, 즉 복수의 반도체칩(4)이 기판(1) 상에 일괄하여 수지밀봉되어 있는 상태로, 또한, 복수개의 반도체칩(4)을 동시에 시험하는 방법이 유효하다.
그렇지만, 패키지 사이즈는 JEITA(Japan Electronics and Information Technology industries Association) 등의 표준화 기관에서 정해지고 있지만, 인접하는 패키지(8)의 가장 근접하는 땜납볼(3)의 간격(패키지간 피치) C가, 반드시 패키지(8)에서의 땜납볼(3)의 간격(볼피치) B의 정수배는 되지 않는다 따라서, 패키지 사이즈가 동일한 경우에서도, 상기 간격 B나 간격 C가 다를 때마다, 테스트 치공구를 준비하지 않으면 안되고, 치공구의 비용을 삭감할 수 없다는 문제가 있었다.
또한, 패키지 사이즈가 다른 경우에도, 테스트 치공구를 각각 준비할 필요가 있어, 치공구의 비용을 삭감할 수 없다는 문제가 있었다.
따라서, 기판(1) 이면의 단자(예를 들면, 땜납볼)(3)의 위치를 공통화할 수없기 때문에, 패키지(8) 사이의 땜납볼(3)의 간격 C나 패키지 사이즈가 다를 때마다, 테스트 지그(test tool)를 준비해야만 한다는 문제가 있었다. 이 때문에, 테스트 치공구의 비용을 삭감할 수 없다는 문제가 있었다.
또한, 테스트 치공구의 교환을 행하지 않으면 안되므로, 소위 패키지 전환손실을 감소할 수 있지 없다는 문제가 있었다.
본 발명은, 상기 종래의 과제를 해결하기 위해 주어진 것으로, 반도체장치에서의 단자위치를 공통화하여, 반도체장치의 전기적 시험에 사용되는 치공구의 비용을 감소하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 의한 반도체장치의 표면을 나타내는 도면이다.
도 2는 도 1에 나타낸 반도체장치용 기판의 단면도이다.
도 3은 도 1에 나타낸 반도체장치의 이면을 나타내는 도면이다.
도 4는 도 1에 나타낸 수지밀봉부를 투시한 상태를 나타내는 도면이다.
도 5는 도 4의 a-a 단면도이다.
도 6은 수지밀봉부의 절단부분을 나타내는 도면이다.
도 7은 반도체장치의 이면의 절단부분을 나타내는 확대도이다.
도 8은 절단된 반도체장치의 단면도이다.
도 9는 종래의 반도체장치의 표면을 나타내는 도면이다.
도 10은 도 9에 나타낸 반도체장치의 단면도이다.
도 11은 도 9에 나타낸 반도체장치의 이면을 나타내는 도면이다.
도 12는 도 9에 나타낸 수지밀봉부를 투시한 상태를 나타내는 도면이다.
도 13은 도 12의 b-b 단면도이다.
도 14는 수지밀봉부의 절단부분을 나타내는 도면이다.
도 15는 반도체장치의 이면의 절단부분을 나타내는 확대도이다.
도 16은 절단된 반도체장치의 단면도이다.
도 17은 도 16에 나타낸 땜납볼의 근방을 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 반도체장치용 기판2 : 수지밀봉부
3 : 땜납볼4 : 반도체칩
5 : 와이어6 : 절단부분
7 : 절단 잔여부분8 : 패키지(반도체장치)
9 : 랜드11 : 테스트 콘택핀
제1 국면의 발명에 관한 반도체장치는, 기판의 표면에 탑재된 복수의 반도체칩과,
상기 복수의 반도체칩을 일괄하여 밀봉하는 밀봉수지와,
상기 기판의 이면에 형성된 복수의 단자로서, 인접하는 상기 반도체칩의 가장 근접하는 그 단자의 간격이, 상기 반도체칩에서의 그 단자의 간격의 정수, 배인 단자를 구비한 것을 특징으로 하는 것이다.
제2 국면의 발명에 관한 반도체장치는, 제1 국면에 기재의 반도체장치에 있어서,
인접하는 상기 반도체칩의 사이의 상기 수지에, 2개의 절단부분을 각각 설치한 것을 특징으로 하는 것이다.
제3 국면의 발명에 관한 반도체장치는, 제1 국면 또는 제2 국면에 기재의 반도체장치에 있어서,
상기 단자는, 상기 반도체칩과 전기적으로 접속된 랜드를 포함한 것을 특징으로 하는 것이다.
제4 국면의 발명에 관한 반도체장치는, 제3 국면에 기재의 반도체장치에 있어서, 상기 단자는 상기 랜드 상에 형성된 땜납볼을 더 포함한 것을 특징으로 하는 것이다.
제5 국면의 발명에 관한 반도체장치의 제조방법은, 기판의 표면에 복수의 반도체칩을 탑재하는 공정과,
상기 복수의 반도체칩을 일괄하여 밀봉수지로 밀봉하는 공정과,
상기 기판의 이면에 복수의 단자를 형성하는 공정으로서, 인접하는 반도체칩의 가장 근접하는 단자의 간격이, 반도체칩에서의 단자의 간격의 정수배가 되도록 단자를 형성하는 공정과,
상기 복수의 반도체칩의 전기적 시험을 행하는 공정과,
상기 수지 및 상기 기판을 절단하여, 상기 반도체칩을 개별화하는 공정을 포함하는 것을 특징으로 하는 것이다.
제6 국면의 발명에 관한 반도체장치의 제조방법은, 제5 국면에 기재의 제조방법에 있어서,
상기 전기적 시험은, 상기 반도체칩에서의 단자의 간격과 동일한 간격으로 그리드형으로 배치한 테스트 콘택핀을 사용하여 행하는 것을 특징으로 하는 것이다.
제7 국면의 발명에 관한 반도체장치의 제조방법은, 제5 국면 또는 제6 국면에 기재의 제조방법에 있어서,
상기 반도체칩을 개별화하는 공정은, 인접하는 반도체칩의 사이를 2회 절단하는 것을 특징으로 하는 것이다.
제8 국면의 발명에 관한 반도체장치의 제조방법은, 제5 국면 내지 제7 국면의 어느 하나에 기재의 제조방법에 있어서,
상기 복수의 단자를 형성하는 공정은, 상기 반도체칩과 전기적으로 접속된 복수의 랜드를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
제9 국면의 발명에 관한 반도체장치의 제조방법은, 제8 국면에 기재의 제조방법에 있어서, 상기 복수의 단자를 형성하는 공정은, 상기 랜드 상에 땜납볼을 형성하는 공정을 더 포함하는 것을 특징으로 하는 것이다.
[발명의 실시예]
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도면중, 동일 또는 해당하는 부분에는 동일한 부호를 부착하여 그 설명을 간략화하지 않고 생략하는 경우가 있다.
(실시예 1)
도 1∼도 8을 참조하여, 본 발명의 실시예 1에 의한 반도체장치용 기판 및 반도체장치의 제조방법에 대하여 설명한다. 또한, 본 실시예 1에서는, 반도체장치용 기판으로서 BGA 기판을 사용한 예에 대하여 설명한다.
도 1은 본 발명의 실시예 1에 의한 반도체장치의 표면을 나타내는 도면이고, 도 2는 도 1에 나타낸 반도체장치의 단면도이며, 도 3은 도 1에 나타낸 반도체장치의 이면을 나타내는 도면이다. 또한, 도 4는 도 1에 나타낸 수지밀봉부를 투시한 상태를 나타내는 도면이고, 도 5는 도 4의 a-a 단면도이다. 또한, 도 6은 수지밀봉부의 절단부분을 나타내는 도면이며, 도 7은 반도체장치의 이면의 절단부분을 나타내는 확대도면이고, 도 8은 절단된 반도체장치의 단면도이다.
도 1∼도 8에서, 참조부호 1은 반도체장치용 기판(이하「기판」이라 한다. ), 2는 수지밀봉부, 3은 땜납볼(단자), 4는 반도체칩, 5는 와이어, 6은 절단부분, 7은 절단되어 남은 부분, 8은 패키지(반도체장치), 11은 테스트 콘택핀을 나타내고 있다.
우선, 본 실시예 1에 의한 반도체장치에 대하여 설명한다.
도 1 및 도 2에 나타내는 바와 같이, 기판(1)의 표면에, 복수의 수지밀봉부(2)가 형성되어 있다. 또한, 도 4 및 도 5에 나타내는 바와 같이, 수지밀봉부(2) 내에는, 와이어(5)에 의해 기판(1)과 전기적으로 접속된 복수의 반도체칩(4)이 설치되어 있다.
또한, 도 3 및 도 5에 나타내는 바와 같이, 기판(1)의 이면에, 수지밀봉부(2) 내의 반도체칩(4)에 대응하여, 외부전극용의 단자로서의 복수의 땜납볼(3)이 형성되어 있다. 여기서, 인접하는 반도체칩(4)(또는 패키지(8))의 가장 근접하는 땜납볼(3)의 간격 A가, 반도체칩(4)(또는 패키지(8))에서의 땜납볼(3)의간격 B의 n배(n은 1 이상의 정수)가 되도록, 땜납볼(3)이 배치되어 있다. 예를 들면, 패키지 사이즈가 0.8mm×0.8mm의 경우, 간격 A가 9.6mm(=0.8mm×12)이며, 간격 B가 0.8mm이다. 또, 땜납볼(3)은, 반도체칩(4)과 전기적으로 접속된 랜드(9)를 통해 형성되어 있다(도 17 참조). 또한, n의 값은, 통상, 2∼20의 범위로 설정된다. 바꿔 말하면, 간격 A는, 간격 B의 2∼20배로 설정된다.
또한, 도 5에 나타내는 바와 같이, 땜납볼(3)의 간격 B와 동일한 간격(예를 들면, 0.8mm)으로 테스트 콘택핀(11)이 그리드형으로 배치되어 있다. 이 테스트 콘택핀(11)을 사용하여 반도체장치의 전기적 시험이 행해진다.
또한, 도 6∼도 8에 나타내는 바와 같이, 수지밀봉부(2) 및 기판(1)에서 인접하는 반도체칩(4)의 사이에, 다이서에 의해 절단되는 2개의 절단부분(6)이 각각 설치되어 있다. 이 2개의 절단부분(6)의 사이, 즉 반도체칩(4)(또는 패키지(8))의 사이의 부분이, 절단 잔여부(7)가 된다. 이 절단 잔여부(7)는, 원하는 패키지 사이즈에 따라, 그 크기가 변하는 부분이다. 즉, 이 절단 잔여부(7)의 크기를 변경함으로써, 원하는 패키지 사이즈를 얻을 수 있다. 예를 들면, 상기 패키지 사이즈의 경우, 절단부분(6)의 폭이 0.35mm이고, 절단 잔여부(7)의 폭은 0.9mm이다.
다음에, 반도체장치의 제조방법에 대하여 설명한다.
우선, 도 4 및 도 5에 나타내는 바와 같이, 기판(1)의 표면에 복수의 반도체칩(4)을 탑재하고, 기판(1)과 반도체칩(4)을 와이어(5)를 사용하여 전기적으로 접속한다. 다음에, 복수의 반도체칩(4)을 일괄하여 수지밀봉하고, 수지밀봉부(2)를 형성한다.
다음에, 기판(1)의 이면에, 반도체칩과 전기적으로 접속된 복수의 땜납볼. 탑재용 랜드(도 17 참조)를 형성한다. 그리고, 랜드 상에 땜납볼(3)을 형성한다. 여기서, 외부전극용의 단자로서 기능하는 랜드 및 땜납볼(3)은, 인접하는 반도체칩(4)의 가장 근접한 단자의 간격 A가, 반도체칩(4)에서의 단자의 간격 B의 n배(n은 1이상의 정수)가 되도록 형성한다. 예를 들면, 패키지 사이즈가 8mm×8mm인 경우, 간격 A가 9.6mm(0.8mm×12)로, 간격 B가 0.8mm가 되도록, 랜드 및 땜납볼(3)을 형성한다.
다음에, 기판(1) 상에 복수의 반도체칩(4)이 탑재된 상태로, 또한 복수의 반도체칩(4)의 전기적 시험을 동시에 행한다. 여기서, 전기적 시험은, 도 5에 나타내는 바와 같이, 땜납볼(3)의 간격 B와 같은 간격(예를 들면 0.8mm)으로 그리드형으로 배치된 테스트 콘택핀(11)을 사용하여 행한다.
그리고, 전기적 시험을 종료한 후, 다이서에 의해, 수지밀봉부(2) 및 기판(1)에 설치된 절단부분(6)을 절단한다. 여기서, 원하는 패키지 사이즈를 얻기 위해, 인접하는 반도체칩(4)(또는 패키지(8)) 사이에, 예를 들면 0.9mm 폭의 절단 잔여부(7)가 남도록, 각각 2회 절단한다. 이것에 의해, 패키지(8)가 개별화된다.
이상 설명한 바와 같이, 본 실시예 1에서는, 인접하는 반도체칩(4)의 가장 근접하는 단자(랜드(9), 땜납볼(3))의 간격 A가, 반도체칩(4)에서의 단자의 간격 B의 n배(n은 1 이상의 정수)가 되도록, 단자의 위치를 공통화하였다. 이 때문에, 반도체칩(4)에서의 단자의 간격 B와 같은 간격으로 그리드형에 배치한 테스트 콘택핀(11)을 1종류 준비하면, 수지밀봉부(2) 내의 패키지 사이즈가 변한 경우에서도, 동일한 테스트 콘택핀(11)으로 전기적 시험을 행할 수 있다. 따라서, 테스트 치공구의 비용을 대폭 삭감할 수 있다.
또한, 테스트 치공구의 교환에 요하는 시간, 즉 패키지 전환손실도 없어지고, 효율적으로 전기적 시험을 행할 수 있다.
또한, 기판상태로 복수의 패키지(8)(또는 반도체칩(4))를 동시에 테스트할 수 있으므로, 전기적 시험의 생산성이 대폭 향상한다. 더욱이, 패키지가 소형화한 경우에서도, 전기적 시험시나 반송시에서의 패키지의 탈락을 방지할 수 있다.
또한, 본 실시예 1에서는, 패키지(8)를 개별화할 때에, 절단 잔여부(7)를 남겨, 수지밀봉부(2) 및 기판(1)을 2회 절단하는 것으로 하였다. 이 때문에, 전술한 바와 같이, 단자위치의 공통화를 도모해도, 원하는 패키지 사이즈의 반도체장치를 얻을 수 있다.
또한, 본 실시예 1에서는, 반도체장치용 기판으로서 BGA 기판을 사용한 경우, 즉 BGA 타입의 패키지에 대하여 설명하였지만, 이것에 한정되지 않고, LGA 타입의 패키지에 대해서도 적용할 수 있다. 이 경우, 단자로서의 땜납볼(3)을 형성하지 않으면 된다.
본 발명에 의하면, 반도체장치에서의 단자위치를 공통화함으로써, 반도체장치의 전기적 시험에 사용되는 치공구의 비용을 감소할 수 있다.

Claims (3)

  1. 기판의 표면에 탑재된 복수의 반도체칩과,
    상기 복수의 반도체칩을 일괄하여 밀봉하는 밀봉수지와,
    상기 기판의 이면에 형성된 복수의 단자로서, 인접하는 상기 반도체칩의 가장 근접하는 그 단자의 간격이, 상기 반도체칩에서의 그 단자의 간격의 정수배인 단자를 구비한 것을 특징으로 하는 반도체장치.
  2. 기판의 표면에 복수의 반도체칩을 탑재하는 공정과,
    상기 복수의 반도체칩을 일괄하여 밀봉수지로 밀봉하는 공정과,
    상기 기판의 이면에 복수의 단자를 형성하는 공정으로서, 인접하는 반도체칩의 가장 근접하는 단자의 간격이, 반도체칩에서의 단자의 간격의 정수배가 되도록 단자를 형성하는 공정과,
    상기 복수의 반도체칩의 전기적 시험을 행하는 공정과,
    상기 수지 및 상기 기판을 절단하여, 상기 반도체칩을 개별화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 전기적 시험은, 상기 반도체칩에서의 단자의 간격과 동일한 간격으로 그리드형으로 배치된 테스트 콘택핀을 사용하여 행하는 것을 특징으로 하는 반도체장치의 제조방법.
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