KR100357209B1 - 스트립 단위 테스트를 위한 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 리드프레임이나 회로기판상에서 싱글 타입 또는 어레이 타입으로 제조되는 패키지에 관한 것으로서, 패키징 완료 후에 개별 패키지별로 분리시켜 테스트하지 않고, 패키징 공정 진행시 스트립 상태에서 한꺼번에 테스트할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
이를 위해, 본 발명은 반도체칩(2)을 탑재하기 위한 단위 유니트가 각 서브 페이지(100) 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립(1) 뒷면에 상기 리드프레임 스트립(1)의 각 서브 페이지(100) 상에 구비된 단위 유니트의 리드(120) 소정 영역 노출을 위한 윈도우(300)가 형성된 아이솔레이션 테이프(3)를 부착하는 단계와; 상기 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 소정의 리드(120) 영역을 제거하여 상기 리드프레임 스트립(1) 상의 단위 유니트들을 각각 전기적으로 아이솔레이션시키는 단계와; 상기 리드프레임 스트립(1) 상의 서로 아이솔레이션 된 단위 유니트들의 다이패드(110)에 반도체칩(2)을 부착하는 단계와; 상기 반도체칩(2)의 본딩패드(200)와 각 리드(120)들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와; 상기 리드프레임 스트립(1)의 아이솔레이션 된 각 단위 유니트의 리드(120)에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법이 제공된다.

Description

스트립 단위 테스트를 위한 반도체 패키지 제조 방법{method for testing semiconductor packages in strip unit}
본 발명은 스트립 단위 테스트를 위한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 리드프레임 스트립 또는 회로기판 스트립 상에 탑재된 반도체소자를 패키징 완료 후에 개별 패키지별로 분리시켜 테스트하지 않고, 패키징 공정 진행시 스트립 상태에서 한꺼번에 테스트할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
일반적으로, 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화 및 다핀화, 실장형태의 다양화에 따른 패키지의 다종류화 등에 따라 미세 조립기술 등 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), MLFP(Micro Lead Frame Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀화(多-pin 化) 또는 경박단소(輕薄短小)화 되고 있다.
상기한 패키지 타입중, DIP·QFP·TSOP·MLFP등은 가장 보편적인 부자재인 리드프레임을 이용한 것으로서 신뢰성 및 작업성이 좋으며, BGA 패키지(Ball Grid Array package)는 회로기판을 부자재로 사용하는 것으로서 반도체칩이 부착된 회로기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
한편, 상기한 리드프레임 스트립 또는 회로기판 스트립은 그 위에 탑재되는 반도체소자의 포맷에 따라 싱글 타입 또는 어레이 타입으로 구별된다.
즉, 싱글 타입 리드프레임 스트립(1a)은 도 1a에 나타낸 바와 같이, 하나의 서브 페이지(100a) 내에 하나의 패키지만이 배치되고, 어레이 타입 리드프레임 스트립(1b)은 도 1b에 나타낸 바와 같이 하나의 서브 페이지(100b) 내에 복수개의 패키지가 소정의 행과 열을 따라 배치되며, 이와 같은 싱글 타입 또는 어레이 타입의 포맷(format)은 회로기판에 있어서도 마찬가지로 적용된다.
한편, 상기 어레이 타입의 가장 큰 장점은 리드프레임 스트립 또는 회로기판스트립 상에 행렬을 이루며 반도체소자가 탑재된 상태에서, 탑재된 반도체소자들의 패키징 과정이 동시에 진행된다는 점이다.
그러나, 종래에는 패키지 제조시, 싱글 타입 및 어레이 타입에 관계없이 리드프레임 또는 회로기판 상의 패키지들을 개별 패키지로 분리하지 않고 스트립 상태에서 테스트 할 수 있는 방법이 없었다.
즉, 종래에는 리드프레임을 이용한 패키지이든, 회로기판을 이용한 패키지이든 그 유형에 관계없이 스트립 단위로 다이 어태치 공정및, 와이어 본딩 공정, 몰딩 공정등은 행할 수는 있지만, 몰딩된 반도체 패키지들을 테스트하기 위해서는 반드시 리드프레임 또는 회로기판상에서 만들어진 패키지들을 개별적으로 분리시킨 후, 테스트 장비에 로딩하여 테스트하지 않으면 안되었다.
따라서, 패키지 완성 후에 별도로 테스트가 이루어지므로 패키징 및 테스트 과정을 거쳐 제품을 포장(packing)하기까지 많은 시간이 소요되며, 테스트 과정에서의 패키지 불량 발생 가능성으로 인해 패키지 관리상의 어려움이 수반되는등 여러 가지 면에서 단점이 수반된다.
예컨대, 리드프레임을 이용하는 경우에 있어서는 트리밍 및 포밍 후에 테스트를 행함에 따라 리드 변형등 패키지 관리에 주의가 요구되고, 회로기판을 이용하는 경우에도 솔더볼 탈락등 패키지 관리에 주의가 요구되며, 개별적으로 분리하여 완성된 패키지를 다시 조합하여 테스트 장비내에 로딩하여 테스트함에 따라 시간적으로도 많은 손실이 발생하게 된다.
따라서, 패키징이 수행되는 과정에서 스트립 단위로 일시에 개별 소자에 대한 테스트를 행하면 별도의 테스트가 불필요하여 생산성을 향상시킬 수 있으나, 종래에는 그렇지 못했던 이유는 리드프레임이나 회로기판상의 각 패키지들은 하나의 바디 내에서 전기적으로 서로 연결되어 있는 상태이기 때문이다.
즉, 리드프레임을 이용하는 패키지의 경우에는 트리밍이 수행되기 전까지 각 리드들이 서로 전기적으로 연결된 상태를 유지하게 되고, 회로기판을 이용하는 패키지의 경우에는 단위 패키지 별로 분리시키기 전까지는 회로패턴이 전기적으로 연결된 상태를 유지하게 된다.
요컨대, 기존의 패키지 제조방법으로는 패키지를 스트립 단위로 테스트하는 것이 불가능하므로 인해 생산성 및 수율을 높이는데 한계가 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 리드프레임 스트립 또는 회로기판 스트립 상에서 싱글 타입 또는 어레이 타입으로 제조되는 반도체 패키지를 패키징 과정에서 스트립 단위로 한꺼번에 테스트 할 수 있도록 하여 생산성 및 수율을 향상시킬 수 있도록 한 반도체 패키지의 제조방법을 제공하는데 그목적이 있다.
도 1a 및 도 1b는 몰딩된 상태의 리드프레임 스트립을 나타낸 평면도로서,
도 1a는 싱글 타입의 리드프레임 스트립
도 1b는 어레이 타입의 리드프레임 스트립
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도
도 3a 내지 도 3g는 제1실시예에 따른 반도체 패키지 제조 과정을 MLF 패키지를 예로 들어 설명한 것으로서,
도 3a는 리드프레임 스트립과 아이솔레이션 테이프를 나타낸 평면도
도 3b내지 도 3f는 도 3a의 단위 유니트상에서 제조과정을 설명한 것으로서, 도 3b는 아이솔레이션 테이프가 리드프레임 뒷면에 부착된 상태를 나타낸 저면도
도 3c는 윈도우 오프닝 영역을 제거하여 각 유니트들을 전기적으로 아이솔레이션시킨 상태를 나타낸 저면도
도 3d는 다이 어태치 공정 완료 후의 상태를 나타낸 평면도
도 3e는 와이어 본딩 공정 완료 후의 상태를 나타낸 평면도
도 3f는 몰딩 공정 완료 후의 상태를 나타낸 평면도
도 3g는 도 3f의 저면도로서, 아이솔레이션 테이프 제거후의 상태도
도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도
도 5a 내지 도 5d는 제2실시예에 따른 반도체 패키지 제조 과정을 MLF 패키지를 예로 들어 설명한 것으로서,
도 5a는 다이 어태치 공정 완료 후의 상태를 나타낸 평면도
도 5b는 와이어 본딩 공정 완료 후의 상태를 나타낸 평면도
도 5c는 몰딩 공정 완료 후의 상태를 나타낸 평면도
도 5d는 리드의 소정 영역을 제거하여 각 유니트들을 전기적으로 아이솔레이션시킨 상태를 나타낸 평면도
도 5e는 도 5d의 저면도
도 6은 본 발명의 제3실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도
도 7a 내지 도 7d는 제3실시예에 따른 반도체 패키지 제조 과정을 칩 어레이 BGA 패키지를 예로 들어 설명한 것으로서,
도 7a는 몰딩된 상태의 칩 어레이 BGA 패키지 스트립을 나타낸 평면도
도 7b는 도 7a의 저면도
도 7c는 도 7a의 Ⅰ-Ⅰ선을 따른 단면도로서, 하프 컷팅 상태를 보여주는 종단면도
도 7d는 솔더볼 부착 후 풀 컷팅하여 개별적으로 분리시킨 단위 패키지를 보여주는 종단면도
도면의 주요부분에 대한 부호의 설명
1a:싱글 타입 리드프레임 스트립 1b:어레이 타입 리드프레임 스트립
100:서브페이지 110:다이패드
120:리드 130:타이바
2:반도체칩 200:본딩패드
3:아이솔레이션 테이프 300:윈도우
4:와이어 5:몰드바디
6:회로기판 스트립 600:서브 페이지
610:솔더볼랜드 620:본딩부
상기한 목적을 달성하기 위해, 본 발명은 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립 뒷면에 상기 리드프레임 스트립의 각 서브 페이지 상에 구비된 단위 유니트의 리드 소정 영역 노출을 위한 윈도우가 형성된 아이솔레이션 테이프를 부착하는 단계와; 상기 아이솔레이션 테이프의 윈도우를 통해 노출되는 소정의 리드 영역을 제거하여 상기 리드프레임 스트립 상의 단위 유니트들을 각각 전기적으로 아이솔레이션시키는 단계와; 상기 리드프레임 스트립 상의 서로 아이솔레이션 된 단위 유니트들의 다이패드에 반도체칩을 부착하는 단계와; 상기 반도체칩의 본딩패드와 각 리드들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와; 상기 리드프레임 스트립의 아이솔레이션 된 각 단위 유니트의 리드에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법이 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립의 각 서브 페이지 상에 구비된 단위 유니트들의 다이패드에 반도체칩을 부착하는 단계와; 상기 반도체칩의 본딩패드와 각 리드들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와; 상기 단위 유니트 상의 반도체칩 및 본딩된 와이어가 보호되도록 서브 페이지별로 몰딩하는 단계와; 몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계와; 상기 리드프레임 스트립의 아이솔레이션 된 각 단위 유니트의 리드에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법이 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 또 다른 형태에 따르면, 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 회로기판 스트립의 각 단위 유니트별로 구비된 칩안착부에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 상기 회로기판 스트립의 각 유니트에 구비된 핑거부를 와이어 본딩하여 전기적으로 연결하는 단계와, 상기 단위 유니트 상의 반도체칩 및 본딩된 와이어가 보호되도록 서브 페이지별로 몰딩하는 단계와, 상기 몰딩된 회로기판 스트립의 각 단위 유니트들을 와이어 본딩부 외측 영역을 하프 컷팅(half cutting)하여 각각 전기적으로 아이솔레이션시키는 단계와, 상기 회로기판 스트립의 아이솔레이션 된 각 단위 유니트의 솔더볼랜드에 전원을 인가하여 개별 패키지들을 테스트하는 단계를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지가 제공된다.
이하, 본 발명의 실시예들을 첨부도면 도 2 내지 도 7d를 참조하여 상세히 설명하면 다음과 같다.
참고적으로, 종래 기술 구성과 동일한 부분은 동일한 부호를 부여한다.
먼저, 도 2 및, 도 3a 내지 도 3g를 참조하여 본 발명의 제1실시예에 대해설명하고자 한다.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도로서, 본 발명의 제1실시예에 따르면, 반도체칩(2)을 탑재하기 위한 단위 유니트(10)가 각 서브 페이지(100) 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립(1b) 뒷면에 상기 리드프레임 스트립(1b)의 각 서브 페이지(100) 상에 구비된 단위 유니트(10)의 리드(120) 소정 영역 노출을 위한 윈도우(300)가 형성된 아이솔레이션 테이프(3)를 부착하는 단계와, 상기 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 리드(120) 영역을 제거하여 상기 리드프레임 스트립(1b) 상의 단위 유니트(10)들을 각각 전기적으로 아이솔레이션(isolation) 시키는 단계와, 상기 리드프레임 스트립(1b) 상의 서로 아이솔레이션 된 단위 유니트(10)들의 다이패드(110)에 반도체칩(2)을 부착하는 단계와, 상기 반도체칩(2)의 본딩패드(200)와 각 리드(120)들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와, 상기 리드프레임 스트립(1b)의 아이솔레이션 된 각 단위 유니트(10)의 리드(120)에 전원을 인가하여 개별 패키지들을 테스트하는 단계를 포함하여서 구성된다.
한편, 본 발명의 제1실시예에 따른 반도체 패키지 제조 과정을 도 3a 내지 도 3g를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 3a 내지 도 3g는 제1실시예에 따른 반도체 패키지 제조 과정을 어레이 타입인 MLF 패키지를 예로 들어 설명한 것이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체칩(2)을 탑재하기 위한 단위유니트(10)가 각 서브 페이지(100) 상에 어레이 타입으로 배치된 리드프레임 스트립(1b)과, 상기 리드프레임 스트립(1b)의 각 서브 페이지(100) 상에 구비된 단위 유니트(10)의 리드(120) 소정 영역 노출을 위한 윈도우(300)가 형성된 아이솔레이션 테이프(3)가 각각 준비된다.
이어, 도 3b에 나타낸 바와 같이, 어레이 타입으로 배치된 리드프레임 스트립(1b) 뒷면에 상기 리드프레임 스트립(1b) 상의 각 단위 유니트(10)들의 리드(120) 소정 영역 노출을 위한 윈도우(300)가 형성된 아이솔레이션 테이프(3)가 부착된다.
도 3b는 아이솔레이션 테이프가 리드프레임 뒷면에 부착된 상태를 저면에서 바라본 도면으로서, 아이솔레이션 테이프(3)는 반투명이어서 리드프레임의 형상이 비춰지지만, 아이솔레이션 테이프(3)가 윗쪽에 위치함을 보여주기 위해, 상기 아이솔레이션 테이프(3)에 의해 가려지는 부분은 점선으로 표시하였다. 한편, 이는 도 3c에서도 마찬가지이다.
다음으로, 도 3c에 나타낸 바와 같이, 상기 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 리드(120) 영역을 제거하여 상기 리드프레임 스트립(1b) 상의 단위 유니트(10)들을 각각 전기적으로 아이솔레이션시킨다.
즉, 상기 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 리드(120) 영역은 에칭(etching)을 통해 제거되며, 이때 각 단위 유니트(10)의 다이패드(110)는 타이바(130)에 의해 리드프레임 스트립(1b)에 연결된 상태를 유지하므로 상기 리드프레임 스트립(1b)으로부터 이탈되지 않으며, 다이패드(110) 주위에 위치한 리드(120)들의 팁(tip)부분은 아이솔레이션 테이프(3)에 부착되어 있어 탈락이 방지된다.
상기에서 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 리드(120)를 제거할 경우, 에칭이 아닌 펀칭에 의해서도 제거 가능함은 물론이며, 그 외 다른 방법으로도 제거 가능함은 물론이다.
한편, 상기한 바와 같이 아이솔레이션 테이프(3)의 윈도우(300)를 통해 노출되는 리드(120) 영역을 에칭을 통해 제거하여 상기 리드프레임 스트립(1b) 상의 단위 유니트(10)들을 각각 아이솔레이션시킨 후에는, 도 3d에 나타낸 바와 같이, 상기 리드프레임 스트립(1b) 상의 서로 아이솔레이션 된 단위 유니트(10)들의 다이패드(110)에 반도체칩(2)을 부착하는 다이 어태치 공정을 수행한다.
그 다음으로는, 도 3e에 나타낸 바와 같이, 상기 반도체칩(2)의 본딩패드(200)와 각 리드(120)들을 전도성 연결부재를 이용하여 전기적으로 연결하는 와이어 본딩 공정을 수행한다.
상기한 와이어 본딩 공정 완료 후에는, 도 3f에 나타낸 바와 같이, 반도체칩(2) 및 와이어(4)를 보호하기 위한 몰딩 공정이 수행되며, 몰딩 공정 완료 후에는 도 3g에서 알 수 있듯이 리드(120)가 몰드바디(5) 내에 수용되어 탈락이 방지되므로 시기적으로 자유롭게 아이솔레이션 테이프(3)의 제거가 가능하게 된다.
이에 따라, 몰드바디(5) 내에 수용된 리드(120)에 부착된 아이솔레이션 테이프(3)를 제거한 후에는, 상기 리드프레임 스트립(1b)의 아이솔레이션 테이프가 제거된 각 단위 유니트(10)의 리드(120)에 전원을 인가하여 개별 패키지들을 한꺼번에 테스트하게 된다.
이 때, 상기 리드(120)에 전원을 인가하기 위한 프로브 및 테스트 기기(tester)는 별도로 구비되어야 함은 물론이며, 공지(公知)의 테스트 장비를 적용시키면 된다.
그리고, 상기예에서는 스트립 단위의 테스트가 몰딩 공정후에 이루어지는 것으로 설명하였으나, 반드시 몰딩 공정 후에 수행되어야 하는 것은 아니다.
즉, 스트립 단위의 테스트는 전기적으로 반도체칩(2)의 테스트가 가능한 시점인 와이어 본딩 완료 후에 이루어질 수도 있음은 물론이다.
다음으로, 도 4 및, 도 5a 내지 도 5e를 참조하여 본 발명의 제2실시예에 대해 설명하고자 한다.
도 4는 본 발명의 제2실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도로서, 본 발명의 제2실시예에 따르면, 반도체칩(2)을 탑재하기 위한 단위 유니트(10)가 각 서브 페이지(100) 상에 어레이 타입으로 배치된 리드프레임 스트립(1b)의 각 서브 페이지(100) 상에 구비된 단위 유니트(10)들의 다이패드(110)에 반도체칩(2)을 부착하는 단계와; 상기 반도체칩(2)의 본딩패드(200)와 각 리드(120)들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와; 상기 단위 유니트(10) 상의 반도체칩(2) 및 본딩된 와이어(4)가 보호되도록 서브 페이지(100)별로 몰딩하는 단계와; 몰딩된 리드프레임 스트립(1b)상의 각 단위 유니트(10)들을 리드(120)의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계와; 상기 리드프레임 스트립(1b)의 아이솔레이션 된 각 단위 유니트(10)의 리드(120)에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여 구성된다.
한편, 본 발명의 제2실시예에 따른 반도체 패키지 제조 과정을 도 5a 내지 도 5e를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 5a 내지 도 5e는 제2실시예에 따른 반도체 패키지 제조 과정을 MLF 패키지를 예로 들어 설명한 것이다.
먼저, 반도체칩(2)을 탑재하기 위한 단위 유니트(10)가 각 서브 페이지(100) 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립(1b)이 준비된 상태에서, 도 5a에 나타낸 바와 같이, 상기 리드프레임 스트립(1b)의 각 서브 페이지(100) 상에 구비된 단위 유니트(10)들의 다이패드(110)에 반도체칩(2)이 부착된다.
이어, 도 5b에 나타낸 바와 같이, 상기 반도체칩(2)의 본딩패드(200)와 각 리드(120)들을 전도성 연결부재인 와이어(4)를 이용하여 전기적으로 연결하는 와이어 본딩 공정이 수행된다.
다음으로, 도 5c에 나타낸 바와 같이, 상기 리드프레임 스트립(1b)의 각 단위 유니트(10) 상에 부착된 반도체칩(2) 및 본딩된 와이어(4)가 보호되도록 서브 페이지(100)별로 몰딩하는 몰딩 공정이 수행된다.
즉, 이 때까지는 기존의 MLF 패키지 제조 공정과 동일한 공정을 거친다.
그 후, 도 5d 및 도 5e에 나타낸 바와 같이, 몰딩된 리드프레임 스트립(1b)상의 각 단위 유니트(10)들을 전기적으로 아이솔레이션시키게 되는데, 이 때에는리드(120)의 소정 영역을 메탈마스크를 이용하여 에칭에 의해 제거하므로써 각 유니트들을 전기적으로 아이솔레이션시키게 된다.
여기서, 상기 리드프레임 스트립(1b) 상의 각 단위 유니트(10)들에 대한 아이솔레이션 방법에는, 상기한 메탈마스크를 이용한 에칭방법 이외에, 리드(120)의 제거될 소정영역만 선택적으로 플레이팅 한 후에 플레이팅된 부분만 에칭 에이전트에 담금으로써 제거하는 방법이나, 포지티브 레지스트(positive resist) 또는 네거티브 레지스트(negative resist)를 사용하여 노광하므로써 리드(120)의 소정 영역만 선택적으로 제거되도록 하는 방법이 있으며, 펀칭에 의해 리드(120)의 소정영역만 제거되도록 하는 방법도 있다.
한편, 상기와 같이 하여, 리드프레임 스트립(1b) 상의 각 단위 유니트(10)들이 각각 아이솔레이션된 상태에서는 상기 리드프레임 스트립(1b)의 아이솔레이션 된 각 단위 유니트(10)의 리드(120)에 전원을 인가하여 개별 패키지들을 스트립상태에서 한꺼번에 테스트할 수 있게 된다.
그리고, 상기 개별 패키지에 대한 스트립 상태에서의 테스트 완료 후에는, 트리밍에 의해 개별 패키지를 리드프레임으로부터 분리시키게 되며, 그 이후의 공정은 일반적인 MLF 패키지 제조시의 공정을 따르게 되므로 설명을 생략한다.
한편, 제1실시예에서와는 달리 상기한 제2실시예에 있어서는 몰딩 공정후에 아이솔레이션이 진행되므로, 몰딩 공정이 완료되어야만 스트립 상태의 테스트가 가능하게 되는 특징이 있다.
그리고, 상기한 제1실시예 및 제2실시예에 따른 아이솔레이션 과정은 싱글타입의 리드프레임을 이용한 패키지 테스트시에도 동일하게 적용 가능함은 물론이다.
이하에서는, 도 6 및, 도 7a 내지 도 7d를 참조하여 본 발명의 제3실시예를 설명하고자한다.
도 6은 본 발명의 제3실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도로서, 본 발명의 제3실시예에 따르면, 반도체칩(2)을 탑재하기 위한 단위 유니트(60)가 각 서브 페이지(100) 상에 싱글 타입 또는 어레이 타입으로 배치된 회로기판 스트립(6)의 각 단위 유니트(60)별로 구비된 칩안착부에 반도체칩(2)을 부착하는 단계와, 상기 반도체칩(2)의 본딩패드(200)와 상기 회로기판 스트립(6)의 각 유니트에 구비된 핑거부(620)를 와이어 본딩하여 전기적으로 연결하는 단계와, 상기 단위 유니트(60) 상의 반도체칩(2) 및 본딩된 와이어(4)가 보호되도록 서브 페이지(100)별로 몰딩하는 단계와, 상기 몰딩된 회로기판 스트립(6)의 각 단위 유니트(60)들을 와이어 본딩부 외측 영역을 하프 컷팅하여 각각 전기적으로 아이솔레이션시키는 단계와, 상기 회로기판 스트립(6)의 아이솔레이션 된 각 단위 유니트(60)의 솔더볼랜드(610)에 전원을 인가하여 개별 패키지들을 테스트하는 단계를 포함하여 구성된다.
한편, 본 발명의 제3실시예에 따른 반도체 패키지 제조 과정을 도 7a 내지 도 7d를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 7a 내지 도 7d는 제3실시예에 따른 반도체 패키지 제조 과정을 칩 어레이 BGA 패키지를 예로 들어 설명한 것으로서, 도 7a는 몰딩된 상태의 칩 어레이 BGA패키지 스트립을 나타낸 평면도이고, 도 7b는 도 7a의 저면도이다.
그리고, 도 7c는 도 7a의 Ⅰ-Ⅰ선을 따른 단면도로서, 하프 컷팅(half cutting) 상태를 보여주는 종단면도이고, 도 7d는 풀 컷팅(full cutting) 후의 단위 패키지를 보여주는 종단면도이다.
본 발명의 제3실시예에 따른 반도체 패키지는, 먼저, 반도체칩(2)을 탑재하기 위한 단위 유니트(60)가 각 서브 페이지(600) 상에 어레이 타입으로 배치된 회로기판 스트립(6)의 각 단위 유니트(60)별로 구비된 칩안착부에 반도체칩(2)을 부착하는 다이 어태치 공정이 수행된다.
이어, 상기 반도체칩(2)의 본딩패드(200)와 상기 회로기판 스트립(6)의 각 유니트에 구비된 핑거부(620)를 와이어 본딩하여 전기적으로 연결하는 와이어 본딩 공정이 수행된다.
그 후, 상기 단위 유니트(60) 상의 반도체칩(2) 및 본딩된 와이어(4)가 보호되도록 서브 페이지(100)별로 몰딩하는 몰딩 공정을 수행하면, 회로기판 스트립(6)은 도 7a 및 도 7b에 나타낸 바와 같은 상태가 된다.
그 다음으로, 상기 몰딩된 회로기판 스트립(6)의 각 단위 유니트(60)들을 전기적으로 아이솔레이션시키는 하프 컷팅(half cutting)을 실시하게 된다.
여기서, 하프 컷팅(half cutting)은 회로기판의 두께의 절반을 절단하는 것을 의미하는 것은 아니라, 메탈라인을 컷팅하여 절연(絶緣)시키는 정도의 깊이를 말하는 것으로 정의된다.
즉, 회로기판 스트립(6) 상의 각 단위 유니트(60)들에 대한 아이솔레이션은각 유니트들을 와이어 본딩부 외측의 분리선을 따라 일정한 깊이(D)로 컷팅하여 회로기판 내의 메탈라인을 컷팅하므로써 각 단위 유니트(60)들을 전기적으로 아이솔레이션 시키게 된다.
이와 같이, 각 단위 유니트(60)들이 전기적으로 아이솔레이션된 다음에는, 각 단위 유니트(60)에 구비된 솔더볼랜드(610)에 전원을 인가하여 개별 패키지들을 스트립 상태에서 한꺼번에 테스트하게 된다.
이 경우에도, 상기 솔더볼랜드(610)에 전원을 인가하기 위한 프로브 및 테스터기는 별도로 구비되어야 함은 물론이다.
한편, 테스트 완료 후에는 상기 회로기판 스트립 상의 솔더볼랜드(610)에 솔더볼(7)을 부착하고, 이어 풀 컷팅(Full cutting)하여 단위 유니트(60)들을 완전히 분리시켜 개별 패키지를 완성하게 된다.
그리고, 상기에서 하프 컷팅 및 풀 컷팅은 소잉에 의해 이루어질 수도 있으며, 레이저빔의 조사(照射)에 의해 수행되어질 수도 있다.
한편, 상기한 제3실시예에 따른 아이솔레이션 과정은 싱글 타입의 회로기판을 이용하여 제조되는 패키지 테스트시에도 동일하게 적용 가능함은 물론이다.
이상에서와 같이, 본 발명은 리드프레임이나 회로기판 상에서 싱글 타입 또는 어레이 타입으로 제조되는 반도체 패키지를 패키징 과정에서 스트립 단위로 한꺼번에 테스트할 수 있는 방법을 제공한 것이다.
즉, 본 발명은 스트립 상태로의 반도체 패키지 테스트 방법에 관한 것으로서, 그 적용 대상에 있어서는 MLF 패키지등과 같이 리드프레임을 이용하는 패키지와, CABGA(Chip Array BGA) 패키지등과 같이 회로기판을 사용하는 패키지에 대해 적용가능하다.
그리고, 본 발명은 리드프레임을 이용하는 패키지의 경우, 몰딩전 아이솔레이션에 의한 테스트 및, 몰딩후 아이솔레이션에 의한 테스트가 모두 가능하므로 아이솔레이션의 시기적인 측면에 있어서의 제한이 없다.
또한, 본 발명은 리드프레임을 이용하는 패키지의 경우, 아이솔레이션 수행 방식에 있어서는 에칭 및 펀칭, 컷팅등이 가능하다.
이에 따라, 본 발명은 반도체 패키지 제조시 생산성 및 수율을 향상시킬 수 있게 된다.

Claims (11)

  1. 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립 뒷면에 상기 리드프레임 스트립의 각 서브 페이지 상에 구비된 단위 유니트의 리드 소정 영역 노출을 위한 윈도우가 형성된 아이솔레이션 테이프를 부착하는 단계와;
    상기 아이솔레이션 테이프의 윈도우를 통해 노출되는 리드 영역을 제거하여 상기 리드프레임 스트립 상의 단위 유니트들을 각각 아이솔레이션시키는 단계와;
    상기 리드프레임 스트립 상의 서로 아이솔레이션 된 단위 유니트들의 다이패드에 반도체칩을 부착하는 단계와;
    상기 반도체칩의 본딩패드와 각 리드들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와;
    상기 리드프레임 스트립의 아이솔레이션 된 각 단위 유니트의 리드에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 아이솔레이션 테이프의 윈도우를 통해 노출되는 리드 영역이,
    에칭에 의해 화학적으로 제거됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 아이솔레이션 테이프의 윈도우를 통해 노출되는 리드 영역이,
    펀칭에 의해 기계적으로 제거됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 리드프레임 스트립의 아이솔레이션 된 각 단위 유니트의 리드에 전원을 인가하여 개별 패키지들을 테스트하는 단계 전에,
    상기 반도체칩 및 전도성 연결부재에 대한 몰딩 공정 및, 몰딩된 영역 내측의 리드에 부착된 아이솔레이션 테이프를 제거하는 공정이 추가적으로 수행됨을 특징으로 하는 반도체 패키지 제조 방법.
  5. 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 리드프레임 스트립의 각 서브 페이지 상에 구비된 단위 유니트들의 다이패드에 반도체칩을 부착하는 단계와;
    상기 반도체칩의 본딩패드와 각 리드들을 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와;
    상기 단위 유니트 상의 반도체칩 및 본딩된 와이어가 보호되도록 서브 페이지별로 몰딩하는 단계와;
    몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계와;
    상기 리드프레임 스트립의 아이솔레이션 된 각 단위 유니트의 리드에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계가,
    메탈마스크를 이용하여 에칭함으로써 수행됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  7. 제 5 항에 있어서,
    상기 몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계는,
    상기 리드의 제거될 소정영역만 선택적으로 플레이팅 한 후, 플레이팅된 부분만 에칭 에이전트에서 제거함으로써 수행됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  8. 제 5 항에 있어서,
    상기 몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계는,
    포지티브 레지스트 또는 네거티브 레지스트를 사용하여 리드의 제거될 소정영역만 선택적으로 노광시켜 제거함으로써 수행됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  9. 제 5 항에 있어서,
    상기 몰딩된 리드프레임 스트립상의 각 단위 유니트들을 리드의 소정영역 제거를 통해 전기적으로 아이솔레이션시키는 단계는,
    상기 리드의 제거될 소정영역만 펀칭에 의해 선택적으로 제거함으로써 수행됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조 방법.
  10. 반도체칩을 탑재하기 위한 단위 유니트가 각 서브 페이지 상에 싱글 타입 또는 어레이 타입으로 배치된 회로기판 스트립의 각 단위 유니트별로 구비된 칩안착부에 반도체칩을 부착하는 단계와;
    상기 반도체칩의 본딩패드와 상기 회로기판 스트립의 각 유니트에 구비된 핑거부를 와이어 본딩하여 전기적으로 연결하는 단계와;
    상기 단위 유니트 상의 반도체칩 및 본딩된 와이어가 보호되도록 서브 페이지별로 몰딩하는 단계와;
    상기 몰딩된 회로기판 스트립의 각 단위 유니트들을 와이어 본딩부 외측 영역을 하프(half) 컷팅(cutting)하여 각각 전기적으로 아이솔레이션시키는 단계와;
    상기 회로기판 스트립의 아이솔레이션 된 각 단위 유니트의 솔더볼랜드에 전원을 인가하여 개별 패키지들을 테스트하는 단계;를 포함하여서 됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조방법.
  11. 제 10 항에 있어서,
    상기 몰딩된 회로기판 스트립의 각 단위 유니트들을 각각 전기적으로 아이솔레이션시키는 단계가,
    레이저에서 조사되는 레이저빔에 의해 수행됨을 특징으로 하는 스트립 단위 테스트를 위한 반도체 패키지 제조방법.
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