DE102013108352A1 - Integriertes System und Verfahren zum Herstellen des integrierten Systems - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11005—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for aligning the bump connector, e.g. marks, spacers
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    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

Es werden ein System und Verfahren zum Herstellen eines Systems offenbart. Eine Ausführungsform des Systems enthält: eine erste gekapselte Komponente, die eine erste Komponente und eine erste Umverdrahtungsschicht (RDL – Redistribution Layer) umfasst, auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnet, wobei die erste RDL erste Pads umfasst. Das System enthält weiterhin: eine zweite gekapselte Komponente, die eine an einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnete zweite Komponente aufweist, wobei die erste Hauptoberfläche zweite Pads aufweist, und eine Verbindungsschicht zwischen der ersten gekapselten Komponente und der zweiten gekapselten Komponente, wobei die Verbindungsschicht eine erste Mehrzahl der ersten Pads mit den zweiten Pads verbindet.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein die Kapselungstechnologie und insbesondere ein Verfahren zum Herstellen integrierter Bauelemente auf der Basis einer Wiederherstellungs-Wafertechnologie.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Nachfrage auf dem Verbrauchermarkt nach kleineren, dünneren, leichteren und preiswerteren Elektronikgeräten mit mannigfaltigerer Funktionalität und verbesserter Leistung hält unvermindert an. CSP-Typen (Chip-Scale-Package) und verschiedene Versionen dreidimensionaler (3D) Integration von Bauelementen wie etwa Silizium-auf-Chip (SoC – Silicon on Chip), Silizium-in-Package (SiP – Silicon in Package) oder Packageauf-Package (PoP – Package on Package) wurden entwickelt, um die Packagegrundfläche zu minimieren oder weiter zu reduzieren. WLP-Techniken (Wafer Level Packaging) reduzieren die Herstellungs-kosten, indem sie Wafer-Fab-Batcheprozesse so erweitern, dass Prozesse der Ausbildung von Bauelementzwischenverbindungen und für den Bauelementschutz aufgenommen werden. Das Schrumpfen von Teilungen und Pads an der Chip-zu-Package-Grenzfläche ist signifikant schneller vonstatten gegangen als das Schrumpfen an der Package-zu-Platine-Grenzfläche, was Packages erfordert, die größer als ein Chip sind, um ausreichend Fläche bereitzustsellen, um eine zunehmende Anzahl an Zwischenverbindungen auf der zweiten Ebene unterzubringen. Folglich wurden sogenannte FO WLP-Techniken (Fan-Out WLP) entwickelt, um Begrenzungen bei der Zwischenverbindungszahl durch die Chipgröße zu überwinden.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein System: eine erste gekapselte Komponente, die eine erste Komponente und eine erste Umverdrahtungsschicht (RDL – Redistribution Layer) umfasst, auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnet, wobei die erste RDL erste Pads umfasst. Das System umfasst weiterhin: eine zweite gekapselte Komponente, die eine an einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnete zweite Komponente umfasst, wobei die erste Hauptoberfläche zweite Pads umfasst, und eine Verbindungsschicht zwischen der ersten gekapselten Komponente und der zweiten gekapselten Komponente, wobei die Verbindungsschicht eine erste Mehrzahl der ersten Pads mit den zweiten Pads verbindet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein System: eine erste gekapselte Komponente, die eine erste Halbleiterkomponente umfasst, eine zweite gekapselte Komponente, die eine zweite Halbleiterkomponente und einen Transformator umfasst, wobei ein erster Abschnitt des Transformators in der ersten gekapselten Komponente angeordnet ist und wobei ein zweiter Abschnitt des Transformators in der zweiten gekapselten Komponente angeordnet ist. Das System umfasst weiterhin ein Unterfüllmaterial, das zwischen der ersten gekapselten Komponente und der zweiten gekapselten Komponente angeordnet ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Vorrichtung: Bereitstellen einer ersten gekapselten Komponente, wobei die erste gekapselte Komponente eine erste Komponente und eine erste Umverdrahtungsschicht (RDL) umfasst, wobei die RDL auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnet ist, und Bereitstellen einer zweiten gekapselten Komponente, wobei die zweite gekapselte Komponente eine zweite Komponente umfasst, wobei die zweite Komponente an einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnet ist. Das Verfahren umfasst weiterhin das Verbinden der ersten Hauptoberfläche der ersten gekapselten Komponente Fläche an Fläche mit der ersten Hauptoberfläche der zweiten gekapselten Komponente.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen eines Bauelements: Ausbilden eines ersten Wiederherstellungs-Wafers, eine erste Komponente umfassend, und Ausbilden eines zweiten Wiederherstellungs-Wafers, eine zweite Komponente umfassend. Das Verfahren umfasst weiterhin das Zersägen des zweiten Wiederherstellungs-Wafers zu einer zweiten gekapselten Komponente, wobei die zweite gekapselte Komponente die zweite Komponente umfasst, das Platzieren der zweiten gekapselten Komponente auf einer ersten Hauptoberfläche des ersten Wiederherstellungs-Wafers und das Zersägen des zweiten Wiederherstellungs-Wafers zu dem Bauelement, wobei das Bauelement die erste Komponente und die zweite gekapselte Komponente umfasst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1 das Prinzip der Chipeinbettungstechnologie;
  • 1b eine Querschnittsansicht eines Vereinzelte-Chip-Einbettungstechnologie-Package;
  • 2 eine Querschnittsansicht einer Ausführungsform eines integrierten Bauelements;
  • 3 eine Querschnittsansicht einer Ausführungsform eines integrierten Bauelements;
  • 4 einen Prozessfluss einer Ausführungsform eines Verfahrens zum Herstellen eines integrierten Bauelements;
  • 5 eine Querschnittsansicht eines kernlosen Transformators;
  • 6a–6e eine Ausführungsform eines kernlosen oder kernbasierten Transformators;
  • 7a–7d eine Ausführungsform eines kernlosen oder kernbasierten Transformators; und
  • 8 einen Prozessfluss einer Ausführungsform eines Verfahrens zum Herstellen eines integrierten Bauelements.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN
  • AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielfalt spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Im Laufe der Zeit wurden verschiedene Techniken des Übereinanderstapelns von Bauelementen entwickelt, um bei der Grundfläche eine signifikante Reduktion zu erzielen, im Vergleich zu der Montage von elektrischen Komponenten Seite an Seite auf einer gedruckten Leiterplatte. Bekannte Ansätze sind beispielsweise das Stapeln eines kleineren WB-kompatiblen (WB-Wire Bond) Chips auf einem größeren WB-Chip (WB – WB-Stapel), das Anbringen eines WB-Chips auf einem Flip-Chip (FC-WB-Stapel), das Stapeln eines kleineren Flip-Chips auf einem geeignet modifizierten WB-kompatiblen Chip (WB-FC-Stapel) oder der PoP-Ansatz (Package-on-Package-Package-auf-Package). Alle diese Ansätze sind hinsichtlich ihrer Flexibilität, wo die Bondpads platziert werden können, beschränkt.
  • Ausführungsformen der vorliegenden Erfindung stellen Bondpad-Platzierungsverfahren bereit, bei denen die Bondpads an anderen Orten als jenen des traditionellen Ansatzes platziert werden können. Beispielsweise können integrierte gekapselte Bauelemente erweiterte Chippackages mit darauf angeordneten erweiterten Bondpads umfassen.
  • Ausführungsformen der vorliegenden Erfindung können durch Nutzung einer Chipeinbettungstechnologie realisiert werden. Beispielsweise kann die Chipeinbettungtechnologie ein Embedded-Wafer-Level-Prozess oder eine Embedded-Wafer-Level-Ball-Grid-Array-Technologie (eWLB) sein. Das Chipeinbettungsverfahren ist eine Technik vom Fan-Out-Wafer-Level-Packaging-Typ (WLP-Typ), die das Herstellen von nicht durch die Chipgröße beschränkten Komponenten gestattet. Das Package wird möglicherweise nicht auf einem Siliziumwafer realisiert, wie bei traditionaller WLP-Verarbeitung, sondern auf einem künstlichen Wafer, der als ein rekonstituierter oder Wiederherstellungs-Wafer bezeichnet wird. Der Übergang von einem verrabeiteten Si-Wafer 10 zu einem Wiederherstellungs-Wafer 20 während der Anfangsstadien des Chipeinbettungsprozessflusses ist in 1a und 1b schematisch dargestellt.
  • In einem herkömmlichen Front-End-Prozessfluss hergestellte bekannte gute Dies 110 aus einem Siliziumwafer 10 werden aufgegriffen und auf einem mit einer Klebefolie bedeckten waferförmigen Träger platziert. Die Dies 110 sind mit ihrer aktiven Seite der Trägeroberfläche zugewandt ausgerichtet. Der frei einstellbare Abstand zwischen benachbarten Dies 110 auf dem Träger bestimmt die Größe von Fan-Out-Bereichen 105 um die Dies 110 herum und wird so gewählt, dass die Anzahl an Zwischenverbindungen bereitgestellt wird. Die Spalte zwischen den platzierten Dies 110 werden mit Vergussmaterial 120 (z.B. Polyimid, Epoxidharze, Polysulfonverbindungen) gefüllt, wobei beispielsweise ein Formpressprozess verwendet wird. Dann wird die Vergussmsse gehärtet (z.B. bei 250°C). Danach wird eine Umverdrahtungsschicht 130 auf dem rekonstituierten Wafer 20 durch eine Prozesssequenz strukturiert, die das Abscheiden eines Dielektrikums 132, das Sputtern einer Keimschicht, das Aufbringen und Strukturieren eines Plattierungsresist, das Elektroplattieren von Umverdrahtungsleitungen und Landing-Pads 133, einer Resistablösung, einer Keimschichtätzung und das Aufbringen und Strukturieren einer Lötstoppschicht 136 beinhaltet. Es folgen das Lötkugel 140-Aufbringen, das Testen/die Untersuchung auf Waferebene, die rückseitige Markierung und schließlich das Zersägen des rekonstituierten Wafers 20.
  • Eine erste Ausführungsform ist in 2 dargestellt, die in schematischer Querschnittsansicht die Architektur eines beispielhaften integrierten Systems 20 zeigt, das drei gekapselte Komponenten 200, 250, 290 umfasst.
  • Die erste gekapselte Komponente 200 ist gemäß einem Chipeinbettungsprozessfluss wie etwa einem eWLB-Prozessfluss aufgebaut. Die erste gekapselte Komponente 200 umfasst eine in eine Schicht aus Kapselungsmaterial 220 eingebettete erste Komponente 210. Die erste gekapselte Komponente 200 umfasst weiterhin eine erste Umverdrahtungsschicht (RDL) 230, die auf einer ersten Hauptoberfläche 215 der ersten gekapselten Komponente 200 angeordnet ist. Die erste RDL 230 kann außerhalb der ersten Komponente 210 angeordnet sein. Die erste RDL 230 umfasst leitende Zwischenverbindungsleitungen 233 und Landing-Pads 235 und elektrisch isolierende Abschnitte 236.
  • Das integrierte System 20 umfasst weiterhin eine zweite gekapselte Komponente 250 und eine dritte gekapselte Komponente 290. Die zweite gekapselte Komponente 250 kann ein Chip-Scale-WLP-Package sein. Alternativ kann die zweite gekapselte Komponente 250 ein Chipeinbettungsprozesspackage wie etwa ein eWLB-Package oder ein WLB-Package sein. Die zweite gekapselte Komponente 250 umfasst eine in ein zweites Kapselungsmaterial 270 eingebettete zweite Komponente 260. Die zweite Komponente 260 kann an einer ersten Hauptoberfläche 265 der zweiten gekapselte Komponente 250 angeordnet sein. Weiterhin kann die zweite gekapselte Komponente 250 eine zweite RDL 282 mit Leiterbahnen, Bondpads 284 und elektrisch isolierenden Abschnitten 286 umfassen. Die zweite gekapselte Komponente 250 kann über ein Ball-Grid-Array (BGA) aus Lotkugeln 288 an die erste gekapselte Komponente 200 gelötet sein. Alternativ kann die zweite gekapselte Komponente 250 über eine Schicht aus Lotpaste oder durch ein Flächenarray aus Kupfersäulen/-zapfen an der ersten gekapselten Komponente 200 angebracht sein.
  • Die dritte gekapselte Komponente 290 kann ein oberflächenmontiertes Bauelement (SMD – Surface Mount Device) sein. Das oberflächenmontierte Bauelement kann eine aktive Komponente, eine passive Komponente oder eine elektromechanische Komponente (MEMS) sein. Beispielsweise kann das SMD eine Diode, ein Widerstand, ein Kondensator, ein Wandler wie etwa ein MEMS-Mikrofon sein. Das SMD kann Kappen 293 (z.B. Zinnkappen) umfassen, die durch Lotmaterial 296 mit Landing-Pads 234 der ersten Umverdrahtungsschicht 230 elektrisch verbunden sein können.
  • Die erste Komponente 210 und die zweite Komponente 260 umfassen ein Substrat. Bei dem Substrat kann es sich um ein Halbleitersubstrat wie etwa Silizium oder Germanium oder um ein Verbindungssubstrat wie etwa SiGe, GaAs, InP, GaN oder SiC oder alternativ andere Materialien handeln. Das Substrat kann dotiert oder undotiert sein und kann eine oder mehrere Mulden umfassen. Das Halbleitersubstrat kann ein einkristallines Silizium oder ein Silizum-auf-Isolator (SoI) sein. Eine oder mehrere Zwischenverbindungsmetallisierungsschichten können auf dem Substrat angeordnet sein. Eine Passivierungsschicht ist auf den Zwischenverbindungsmetallisierungsschichten angeordnet, um Komponentenkontaktpads für die Komponenten elektrisch zu isolieren und zu strukturieren.
  • Die erste Komponente 210 und die zweite Komponente 260 können mehrere Komponenten (z.B. Chips oder Dies) umfassen. Die Komponenten 210, 260 können ein diskretes Bauelement wie etwa ein einzelnes Halbleiterbauelement oder eine integrierte Schaltung (IC – Integrated Circuit) umfassen. Beispielsweise können die Komponenten 210, 260 ein Halbleiterbauelement wie etwa einen MOSFET oder ein Leistungshalbleiterbauelement wie etwa einen Bipolartransistor, einen IGBT (Insulated Gate Bipolar Transistor), einen Leistungs-MOSFET, einen Thyristor oder eine Diode umfassen. Alternativ kann es sich bei den Komponenten 210, 260 beispielsweise um einen Widerstand, ein Schutzbauelement, einen Kondensator, einen Sensor oder einen Detektor handeln. Bei den Komponenten 210, 260 kann es sich um ein System auf einem Chip (SoC – System on Chip) handeln. Bei einer Ausführungsform umfassen die Komponenten 210, 260 ein einzelnes Bauelement wie etwa einen Transistor, wobei die obere Oberfläche eine Source-Elektrode und die untere Oberfläche eine Drain-Elektrode umfasst.
  • Das erste Kapselungsmaterial 220 und das zweite Kapselungsmaterial 270 können eine Vergussmasse, ein Laminat oder ein Gehäuse umfassen. Das Kapselungsmaterial kann wärmehärtende Materialien wie etwa Epoxid-, Polyimid-, Polyurethan- oder Polyacrylatverbindungen umfassen. Alternativ kann das Kapselungsmaterial thermoplastische Materialien wie etwa Polysulfone, Polyphenylensulfide oder Polyetherimide umfassen. Bei einer Ausführungsform kann das Kapselungsmaterial ein Laminat wie etwa ein Prepreg sein.
  • Das integrierte System 20 kann über einen Draht 240 an einen Träger gebondet sein. Der Draht 240 ist an auf der ersten RDL an der Peripherie der ersten gekapselten Komponente 200 angeordneten Bondpads 235 angebracht. Der Draht 240 kann über Ball-Bonding, Wedge-Bonding, Strip-Bonding oder Ribbon-Bonding an den Träger gebondet sein. Alternativ ist das integrierte System 20 über einen leitenden Clip mit dem Träger verbunden. Das integrierte System 20 kann mit einem nicht gezeigten Kapselungsmaterial gekapselt sein.
  • Bei einer Ausführungsform kann das integrierte System 20 ein QFP (Quad Flat Package) mit mehreren darin integrierten gekapselten Komponenten sein. Alternativ kann das integrierte System 20 ein integriertes Package mit mehreren kleineren SMDs (z.B. Widerständen, Kondensatoren oder Dioden) sein, die auf einer PCB angeordnet sind.
  • Eine weitere Ausführungsform eines integrierten Systems 30 ist in 3 dargestellt. Das integrierte System 30 umfasst eine erste gekapselte Komponente 300 und eine zweite gekapselte Komponente 350, wobei beide gekapselte Komponenten 300/350 unter Einsatz einer Chipeinbettungstechnologie aufgebaut worden sind. Die Elemente des Mutterpackage 300 entsprechen jenen des Mutterpackage 200, und die Elemente des Tochterpackage 350 entsprechen jenen des in 2 gezeigten Tochterpackage.
  • Die zweite gekapselte Komponente 350 umfasst eine in ein zweites Kapselungsmaterial 370 eingebettete zweite Komponente 360. Die zweite gekapselte Komponente 350 umfasst weiterhin eine zweite RDL 380 mit leitenden Abschnitten 383 und nichtleitenden Abschnitten 386. Die zweite gekapselte Komponente 350 kann über ein Arraygitter aus Lotkugeln 388 elektrisch mit der ersten gekapselten Komponente 300 verbunden sein. Der Chipeinbettungsprozess/Chipeinbettungsprozessstapel enthält zwei Umverdrahtungsschichten 330/380, die eine größere Designflexibilität liefern. Die beiden in einem Chipeinbettungsprozess/Chipeinbettungs-packagestapel angeordneten Umverdrahtungsschichten 330/380 weisen eine Funktionalität gleich der einer doppelschichtigen RDL auf. Beispielsweise kann der eWLB/eWLB-Stapel mit kreuzenden Leitungen oder kreuzenden Zwischenverbindungsbahnen ausgelegt werden. Bei einer Ausführungsform kann das integrierte System 30 gekapselt sein, wodurch ein Modul wie etwa ein VQFN-Package (Very Thin Quad Flat Non-Lead Package) ausgebildet wird.
  • 4 zeigt ein Flussdiagramm 400 einer Ausführungsform zum Herstellen eines Halbleiter-systems. Der erste Wiederherstellungs-Wafer kann unter Einsatz einer Chipeinbettungstechnologie hergestellt werden. In einem ersten Schritt 405 wird ein erster Wiederherstellungs-Wafer ausgebildet. Der erste Wiederherstellungs-Wafer umfasst zersägte erste Komponenten und ein erstes Kapselungsmaterial, wie bezüglich 1a und 1b beschrieben. In Schritt 410 wird eine erste Umverdrahtungsschicht (RDL) auf dem ersten Wiederherstellungs-Wafer ausgebildet. Die erste RDL kann durch Abscheiden einer Isolierschicht, Strukturieren und Ätzen der Isolierschicht und dann Abscheiden eines leitenden Materials in der strukturierten Isolationsschicht ausgebildet werden. Das strukturierte leitende Material in der RDL liefert Zwischenverbindungsbahnen zum Verbinden der ersten Komponente mit Bondpads in Fan-Out-Bereichen. Das Isoliermaterial der RDL kann Polyimid, Siliziumnitrid oder Siliziumoxid oder eine Kombination davon umfassen. Das strukturierte leitende Material der RDL kann Cu oder Al umfassen.
  • In Schritt 415 werden die Bondpads für das Lotaufbringen vorbereitet, das in einem späteren Stadium der Gesamtprozesssequenz erfolgt. Die Padoberflächen können mit einem Stapel aus dünnen metallischen Filmen mit einer geeigneten Zusammensetzung bedeckt werden, wodurch optimale Bedingungen für die Ausbildung starker und zuverlässiger Lotbonds bereitgestellt werden. Beispielsweise kann ein Oberflächenfinishstapel Gold (Au) (z.B. etwa 0,5 µm bis etwa 2 µm) auf plattiertem Nickel (Ni) (z.B. etwa 2,5 µm bis etwa 4 µm) umfassen. Die dünne Au-Deckschicht kann eine oxidierende Verschlechterung von Ni verhindern und bewahrt die Lötbarkeit von Ni. Ni andererseits erleichtert die Ausbildung von intermetallischen Verbindungen (z.B. Ni/Sn), um starke metallurgische Verbindungen auszubilden.
  • In Schritt 420 wird ein zweiter Wiederherstellungs-Wafer ausgebildet. Der zweite Wiederherstellungs-Wafer kann unter Einsatz einer Chipeinbettungstechnologie hergestellt werden. Der zweite Wiederherstellungs-Wafer umfasst zersägte zweite Komponenten und ein zweites Kapselungsmaterial, wie bezüglich der 1a und 1b beschrieben. Die zweite Komponente und das zweite Kapselungsmaterial können das gleiche sein wie die erste Komponente und das erste Kapselungsmaterial oder von diesen verschieden. In Schritt 425 wird eine zweite RDL auf dem zweiten Wiederherstellungs-Wafer ausgebildet. Die zweite RDL kann durch zuerst Abscheiden einer Isolierschicht, Strukturieren und Ätzen der Isolierschicht und dann Abscheiden eines leitenden Materials in der strukturierten Isolationsschicht ausgebildet werden. Das strukturierte leitende Material in der zweiten RDL liefert Zwischenverbindungsbahnen zum Verbinden der ersten Komponente mit Bondpads in Fan-Out-Bereichen. Das Isoliermaterial der zweiten RDL kann Polyimid, Siliziumnitrid oder Siliziumoxid oder eine Kombination davon umfassen. Das strukturierte leitende Material der zweiten RDL kann Cu oder Al umfassen. Die Materialien der zweiten RDL können die gleichen sein wie die Materialien der ersten RDL oder davon verschieden. Bei einer Ausführungsform kann ein Array aus Bondpads in der zweiten RDL ausgebildet werden, wobei das Array aus Bondpads konfiguriert ist zum Aufnehmen von Lotkugeln eines Ball-Grid-Array (BGA).
  • In Schritt 430 können Under-Bump-Metallisierungsschichten (UBM-Schichten) über den Bondpads abgeschieden werden. Die UBM-Metallurgie kann eine gute Haftung an der die Bondpads umgebenden Chippassivierungsschicht bereitstellen und kann einen niederohmigen Widerstand zu der finalen Zwischenverbindungsmetallurgie (Lotkugel) bereitstellen. Mehrere UBM-Materialwahlen stehen zur Verfügung, wie etwa Al/Ni/Cu, stromloses Ni/Au, Ni/Cu/Au, Cr/Cu/Ag oder Ti/W/Cu. Die gesamte UBM-Prozesssequenz involviert HF-Ar-Sputterreinigen der Padoberfläche, UBM-Sputterabscheidung, Strukturieren eines Photoresist, Ätzen von UBM in nicht durch den Photoresist bedeckten Bereichen, Ätzen des UBM und Ablösen des Resist, um die UBM zu exponieren.
  • In Schritt 435 können Lotkugeln unter Einsatz eines Solder-Bumping-Prozesses oder eines Kugelaufbringprozesses an den zweiten Lotpads angebracht werden. Zu den Solder-Bumping Prozessoptionen zählen Lötpastendrucken, Sputterabscheidung oder Elektroplattierung von Legierungskomponenten in einem entsprechenden Verhältnis, Ultraschallbonden oder das Anwenden eines Tintenstrahlprozesses, um geschmolzenes und druckbeaufschlagtes Lotmaterial auszugeben. Für die Lotkugelausbildung verwendete Materialien können eutektisches Sn/Pb oder Pbfreies Sn/Ag/Cu oder Sn/Bi sein. Der Kugelaufbringprozess kann das Aufbringen vorgeformter Lotkugeln (z.B. unter Verwendung einer Schablone) auf einem Flussdepot und Aufschmelzlöten umfassen.
  • Im nächsten Schritt 440 wird der zweite Wiederherstellungs-Wafer in mehrere zweite gekapselte Komponenten zersägt. Die zweiten gekapselten Komponenten werden aufgegriffen und auf dem ersten Wiederherstellungs-Wafer platziert. Dann werden der erste rekonstituierte Wafer und die zweiten gekapselten Komponenten miteinander gebondet (Schritt 445).
  • Nach dem Bonden können Spalte zwischen der oberen Oberfläche eines ersten rekonstituierten Wafers und zweiten Komponentenpackages mit einem Isolationsmaterial gefüllt werden. Das Isolationsmaterial kann ein Unterfüllmaterial sein. Typische Unterfüllmaterialien sind epoxid-, silikon- oder urethanbasierte Materialien. Dann wird der erste Wiederherstellungs-Wafer zersägt, wodurch integrierte Bauelemente ausgebildet werden, die ein erstes Komponentenpackage mit einem oder mehreren darauf angeordneten zweiten Komponentenpackages umfassen (Schritt 450).
  • In Schritt 455 werden die integrierten Bauelemente auf einem Komponententräger platziert. Der Komponententräger kann ein Systemträger, ein Substrat oder eine Platine wie etwa eine gedruckte Leiterplatte (PCB – Printed Circuit Board) sein. Die integrierten Bauelemente werden an den Komponententräger gebondet. Beispielsweise werden die integrierten Bauelemente drahtgebondet, Ball-gebondet, Wedge-gebondet, Ribbon-gebondet oder eine Kombination aus diesen Bondingprozessen. Alternativ können die integrierten Bauelemente unter Einsatz eines leitenden Clips mit dem Komponententräger verbunden werden.
  • In Schritt 460 wird das integrierte Bauelement gekapselt und der Komponententräger wird optional geschnitten oder getrennt (Schritt 465). Das Kapselungsmaterial kann das gleiche sein wie die bezüglich 2 erörterten Kapselungsmaterialien oder davon verschieden sein.
  • Die in den Ausführungsformen der vorliegenden Erfindung offenbarten Ingegrationsansätze liefern in Anwendungen eine hohe Flexibilität, was eine Zwischenverbindung einer großen Vielzahl unterschiedlicher Bauelementtypen wie etwa Halbleiterchips (z.B. logischer oder flüchtiger oder nichtflüchtiger Speicherbauelemente), passiver Komponenten (z.B. Widerstände, Induktoren, Kondensator, Empfänger, Sendeempfänger), MEMS-Bauelementen oder Bauelementen anderer Funktionalität gestattet.
  • Die Ausführungsformen des Herstellungsprozesses liefern mehrere Vorteile: Sowohl das Mutterpackage als auch das/die darüberliegenden Tochterpackages können unter Verwendung eines Standardtestgeräts vor dem Bonden von darüberliegenden Packages an den ersten rekonstituierten Wafer separat getestet werden. Falls darüberliegende Tochterpackages direkt an ein Mutterpackage über BGA-Löten oder Anwendung anderer Lotfügestellen direkt oberflächenmontiert werden, ist das Anpasten eines darüberliegenden Package an ein Trägerpackage nicht erforderlich. Somit kann jegliche Kontamination des Mutterpackage durch das verwendete Klebematerial vermieden werden.
  • Eine weitere Ausführungsform der Erfindung betrifft kernlose Transformatoren. Ein kernloser Transformator sorgt für eine galvanische Trennung zwischen einer Bedienungstafel und einer Leistungsstufe. Lösungen mit einem kernlosen Transformator bieten ein erheblich niedrigeres Niveau an Leistungsableitung im Vergleich zu Lösungen mit kernbasierten Transformatoren.
  • 5 zeigt eine vereinfachte schematische Querschnittsansicht eines kernlosen Transformators 50. Eine in/auf einem Halbleitersubstrat 520 angeordnete erste integrierte Schaltung 500 umfasst einen Empfänger 510, eine Primärinduktorspule 590 und eine Sekundärinduktorspule 595. Die beiden Induktorspulen 590/595 sind durch eine isolierende Dielektrikumsschicht 575 getrennt. Eine zweite integrierte Schaltung 550 umfasst einen in/auf einem zweiten Halbleitersubstrat 570 angeordneten Sender 560. Endanschlüsse der Primärspule 590 sind durch Zwischenverbindungsbahnen 530 elektrisch mit dem Empfänger 510 verbunden, und Endanschlüsse der Sekundärspule 595 sind elektrisch mit dem Sender 560 verbunden.
  • 6e zeigt eine Ausführungsform eines integrierten Systems 60. Bei einer Ausführungsform ist das integrierte System ein kernloser Transformator mit einer schematischen Anordnung, wie bezüglich 5 beschrieben. Bei dieser Ausführungsform verläuft die Spulenachsenrichtung senkrecht zu der Richtung der Hauptoberflächen des Mutterpackage und des Tochterpackage. Die 6a und 6b zeigen eine Querschnittsansicht und eine Draufsicht auf ein Mutterpackage 600, und die 6c und 6d zeigen eine Querschnittsansicht und eine Draufsicht auf ein Tochterpackage 650. Der kernlose Transformator 60 kann eine auf einer Chipeinbettungstechnologie basierte erste gekapselte Komponente 600 und eine auf einer Chipeinbettungstechnologie basierte zweite gekapselte Komponente 650 umfassen.
  • Die erste gekapselte Komponente 600 umfasst eine erste Komponente 610, eine Kapselung 620, Wicklungen einer ersten Induktorspule 690 und eine auf einer ersten Hauptoberfläche der ersten gekapselten Komponente 600 angeordnete erste Umverdrahtungsschicht (RDL) 630. Die Wicklungen 690 können spiralförmig sein oder andere geometrische Formen umfassen. Die Wicklungen 690 können auf der RDL 630 angeordnet oder ein Teil der RDL 630 sein.
  • Die RDL 630 umfasst weiterhin Landing-Pads 635, die konfiguriert sind, über Drähte oder Clips verbunden zu werden, und Landing-Pads 634, die konfiguriert sind, über Lotkugeln verbunden zu werden. Die Endanschlüsse 691, 692 der ersten Wicklung 690 können direkt mit der ersten Komponente 610 verbunden sein oder können über die Zwischenverbindungsbahn 633 der RDL 630 mit einem Landing-Pad 634, 635 verbunden sein. Die erste Wicklung 690 kann ganz über der ersten Komponente 610 angeordnet sein, teilweise über der ersten Komponente 610 angeordnet sein oder von der ersten Komponente 610 weg angeordnet sein, z.B. nur auf dem Fan-Out-Bereich der ersten gekapselten Komponente 600. Die erste Wicklung 690 kann ein leitendes Material wie etwa ein Polysilizium oder ein Metall umfassen. Die erste Wicklung kann beispielsweise Aluminium oder Kupfer umfassen.
  • Die zweite gekapselte Komponente 650 umfasst eine zweite Komponente 660, eine zweite Kapselung 670, eine zweite Wicklung einer Induktorspule 695 und eine zweite RDL 680. Die Wicklungen 695 können spiralförmig sein oder andere geometrische Formen umfassen. Die zweite Wicklung 695 kann auf der RDL 680 angeordnet sein oder kann Teil der RDL 680 sein. Die erste Wicklung 690 und die zweite Wicklung 695 können die gleiche geometrische Form umfassen.
  • Die erste Komponente 610 und die zweite Komponente 660 können ein Sender bzw. ein Empfänger sein. Die erste Komponente 610 und die zweite Komponente 660 können ein Sender oder ein Empfänger sein, die in eine der bezüglich der 2 erörterten Komponenten integriert sind.
  • Die RDL 680 umfasst weiterhin Landing-Pads 684 und Lotkugeln 688 oder andere darauf angeordnete Verbindungselemente. Die Endanschlüsse 696, 697 der zweiten Wicklung 695 können direkt mit der zweiten Komponente 660 verbunden sein oder können über die Zwischenverbindungsbahn 633 der RDL 630 mit einem Landing-Pad 684 verbunden sein. Die zweite Wicklung 695 kann ganz über der zweiten Komponente 660 angeordnet sein, kann teilweise über der zweiten Komponente 660 angeordnet sein oder von der zweiten Komponente 660 weg angeordnet sein, z.B. nur auf dem Fan-Out-Bereich der zweiten gekapselten Komponente 650 angeordnet. Die zweite Wicklung 695 kann ein leitendes Material wie etwa ein Polysilizium oder ein Metall umfassen. Beispielsweise kann die erste Wicklung Aluminim oder Kuper umfassen.
  • Bei einer Ausführungsform kann ein leitender Pfad 698 von dem inneren Endanschluss 696 der zweiten Wicklung 695 auf der ersten Hauptoberfläche der zweiten gekapselten Komponente 650 zu einem Landing-Pad 699 auf der zweiten Hauptoberfläche des Package 650 führen. Der leitende Pfad 698 kann ein mit einem Metall (z.B. Al oder Cu) gefülltes Durchgangsloch umfassen Das Landing-Pad 699 kann konfiguriert sein, an einer Drahtverbindung 645 angebracht zu werden.
  • Der kernlose Transformator 60 kann die abträgliche Auswirkung parasitärer Kapazitäten aufgrund des Vorliegens einer darunterliegenden Komponente (Halbleitersubstrat) eliminieren oder abschwächen, da die Wicklungen der Induktorspule 690/695 über verlustarme Materialien strukturiert sein können. Die Spulen 690/695 können beispielsweise über Fan-Out-Gebieten strukturiert sein, die verlustarme Kapselungsmaterialien 620/670 umfassen. Alternativ können die Spulen 690/695 über einer über der oberen Hauptoberfläche der ersten/zweiten Komponente 610/660 (oder über der ganzen oberen Hauptoberfläche der ersten/zweiten gekapselten Komponente 600/650) angeordneten verlustarmen Barrierenschicht strukturiert sein.
  • Ein gutes dielektrisches Material in der Nähe einer Transformatorspule kann einen niedrigen Verlustfaktor und die niedrige Dielektrizitätskonstante aufweisen. Organische Materialien, unter ihnen Vergussmassen, stellen eine hochgeeignete Materialwahl für diesen Zweck dar. Ihre Dielektrizitätskonstanten können unter der von Silizium liegen, mit Werten im Bereich von etwa 2 bis etwa 4,5 gemessen bei einer Frequenz von 1 MHz. Geeignete Materialien sind beispielsweise Epoxidharze, Polyimide, Polystyrol oder Teflon. Auch die Verlustfaktoren (DF – Dissipation Factors) von organischen Materialien können sehr niedrig sein. DF-Werte von etwa 0,003 bis etwa 0,005 wurden beispielsweise für Epoxidverbindungen (bei 1 MHz) gemssen. Der DF von Polyethylen beispielsweise beträgt = 0.0002 und der DF von Polystyrol berägt = 0.0001. Die Durchschlagfestigkeit, die die maximal zulässige Feldstärke angibt, bei der ein Durchschlag eines isolierenden Materials noch nicht auftritt, liegt für die meisten Kunststoffmaterialien im Bereich von etwa 100 kV/cm bis 300 kV/cm.
  • 6e zeigt eine Isolationsschicht 665 zwischen dem Trägerpackage 600 und der zweiten gekapselten Komponente 650. Die Isolationsschicht 665, die über den strukturierten Spulendrähten (690 oder 695 oder beiden) vor dem Anbringen der darüberliegenden zweiten gekapselten Komponente 650 abgeschieden werden kann, kann eine hohe Durchschlagfestigkeit aufweisen, um die Gefahr dielektrischer Entladungen zu mildern. Eine weitere Option, um die Möglichkeit einer elektrischen Entladung zu verringern, besteht darin, entsprechend bemessene Plättchen, die organische oder anorganische (z.B. keramische) Verbindungen mit einer hohen Durchschlagfestigkeit umfassen, über der oder den Transformatorspulen angepastet werden. Die Durchschlagfestigkeit kann etwa 9 oder darüber betragen.
  • Bei einer Ausführungsform kann das integrierte System 60 ein kernbasierter Transformator sein. Der kernbasierte Transformator 60 kann einen magnetischen Film oder eine Schicht aus magnetischer Paste in dem Spalt zwischen den Wicklungen der Primärspule 690 und der Sekundärspule 695 umfassen. Der Magnetfluss kann durch den magnetischen Film verstärkt werden.
  • Ein Vorteil des nicht-monolithischen Ansatzes kann darin bestehen, dass eine abträgliche Auswirkung von durch ein Halbleitersubstrat induzierten parasitären Kapazitäten dadurch vermieden wird, dass Nicht-Siliziumsubstrate wie etwa Prepreg-Laminate verwendet werden. Der Chipeinbettungstechnologie-/Chipeinbettungstechnologiestapelansatz der Ausführungsform der Erfindung liefert signifikant kürzere Zwischenverbindungspfade, wodurch es zu einer verbesserten elektrischen Leistung kommt. Beispielsweise sind Transformatorkennlinien und Leistungsverbrauch herkömmlichen Systemen überlegen. Der offenbarte eWLB/eWLB-Ansatz hat einen gemeinsamen Vorteil bei Herstellungskosten, die jeder eWLB-Technologieanwendung inhärent sind, weil die Zusatzkosten für das Herstellen von rekonstituierten Wafern kleiner sind als die erheblichen Einsparungen, die aus der Fähigkeit herrühren, die Die-Größe für Komponenten ohne Fan-Out-Bereich zu minimieren, wodurch eine größere Anzahl an Dies auf teureren Siliziumwafern platziert werden kann.
  • 7a–7d zeigen eine weitere Ausführungsform eines integrierten Systems. Das integrierte System kann ein kernloser Transformator sein. Bei dieser Ausführungsform verläuft die Spulenachsenrichtung parallel zu der Richtung der Hauptoberflächen des Mutterpackage (erste gekapselte Komponente 700) und des Tochterpackage (zweite gekapselte Komponente 750). Bei einer Ausführungsform umfasst der kernlose Transformator verdrillte Spulenverdrahtungen. Beispielsweise umfasst der kernlose Transformator 70 Kernverdrahtungen mit einer Doppelwendel aus zwei verdrillten Spulenverdrahtungen.
  • 7a zeigt die erste gekapselte Komponente 700, 7b zeigt die zweite gekapselte Komponente 750, und 7c zeigt eine Lotkugelanordnung zwischen der ersten Komponente 700 und der zweiten Komponente 750. 7d zeigt einen Querschnitt durch den kernbasierten Transformator.
  • 7a zeigt eine erste gekapselte Komponente 700, die eine in eine erste Kapselung 720 eingebettete erste Komponente 710 (z.B. einen Sender und Empfänger) umfasst. Die erste gekapselte Komponente 700 umfasst einen ersten Abschnitt einer ersten Transformatorspule 7100 und einen ersten Abschnitt einer zweiten Transformatorspule 7200. Der erste Abschnitt der ersten Transformatorspule 7100 umfasst eine erste Mehrzahl von ersten Transformatorspulenformierungselementen (CFE – Coil Formation Elements) 7110, 7120, 7130, 7140, 7150 und 7160. Jedes CFE umfasst eine in Bondpads 7111, 7112, 7121, 7122, 7131, 7132, 7141, 7142, 7151, 7152, 7161, 7162 und 7171 endende leitende Bahn. Der erste Abschnitt der zweiten Transformatorspule 7200 umfasst eine erste Mehrzahl von zweiten Transformatorspulen-Formierungselementen (CFE) 7210, 7220, 7230, 7240, 7250 und 7260. Jedes CFE umfasst eine in Bondpads 7202, 7211, 7212, 7221, 7222, 7231, 7232, 7241, 7242, 7251, 7252, 7261 und 7262 endende leitende Bahn. Das Material und die Abmessung des ersten Abschnitts der ersten Transformatorspule 7100 und des ersten Abschnitts der zweiten Transformatorspule 7200 können im Wesentlichen identisch sein. Die individuellen CFEs der ersten und zweiten Mehrzahl von CFEs 7100/7200 können parallel Seite an Seite ausgerichtet werden, wobei die CFEs des ersten Abschnitts der ersten Spule 7100 mit den CFEs des ersten Abschnitts der zweiten Spule 7200 abwechseln.
  • Die CFEs werden in der ersten RDL oder im ersten Kapselungsmaterial 720 angeordnet.
  • Die erste gekapselte Komponente 700 umfasst weiterhin eine Zwischenverbindung 785, die ein erstes Ende 7202 des ersten Abschnitts der zweiten Spule 7200 mit einem peripheren Pad 734 und einer Zwischenverbindung 780 verbindet, die ein zweites Ende 7261 des ersten Abschnitts der zweiten Spule 7200 mit einem anderen peripheren Pad 732 verbindet. Außerdem umfasst die erste gekapselte Komponente 700 eine Zwischenverbindung 790, die ein erstes Ende 7111 des ersten Abschnitts der ersten Spule 7100 mit einem peripheren Pad 742 verbindet, und eine leitende Bahn, die ein zweites Ende 7171 des ersten Abschnitts der ersten Spule 7100 mit einem anderen peripheren Pad 744 verbindet. Die Pads sind konfiguriert, um mit der ersten Komponente 710 und einer äußeren Einrichtung verbunden zu werden. Die Zwischenverbindungen 780, 785, 790, 795 können in einer einzelnen oder in einer Mehrzahl von Schichten einer ersten RDL angeordnet sein.
  • 7b zeigt eine zweite gekapselte Komponente 750, die eine in eine zweite Kapselung 770 eingebettete zweite Komponente 760 (z.B. einen Sender oder Empfänger) umfasst. Die zweite gekapselte Komponente 750 umfasst einen zweiten Abschnitt einer ersten Transformatorspule 7300 und einen zweiten Abschnitt einer zweiten Transformatorspule 7400. Der erste Abschnitt der ersten Transformatorspule 7300 umfasst eine zweite Mehrzahl von ersten Transformatorspulen-Formierungselementen (CFE) 7310, 7320, 7330, 7340, 7350 und 7360. Jedes CFE umfasst eine in Bondpads 7302, 7311, 7312, 7321, 7322, 7331, 7332, 7341, 7342, 7351, 7352, 7361 und 7362 endende leitende Bahn. Der zweite Abschnitt der zweiten Transformatorspule 7400 umfasst eine zweite Mehrzahl von Spulenformierungselementen (CFE) 7410, 7420, 7430, 7440, 7450, 7460. Jedes CFE umfasst eine in Bondpads 7411, 7412, 7421, 7422, 7431, 7432, 7441, 7442, 7451, 7452, 7461, 7462 und 7471 endende leitende Bahn. Das Material und die Abmessungen der zweiten Abschnitte der ersten Transformatorspule 7300 und der zweiten Abschnitte der zweiten Transformatorspule 7400 können im Wesentlichen identisch sein. Die individuellen CFEs der ersten und zweiten Mehrzahl von CFEs 7300/7400 können parallel Seite an Seite ausgerichtet sein, wobei die CFEs des zweiten Abschnitts der ersten Spule 7300 mit den CFEs des zweiten Abschnitts der zweiten Spule 7400 abwechseln.
  • Die CFEs sind in einer zweiten RDL oder in dem zweiten Kapselungsmaterial 770 angeordnet. Die erste Komponente 710 und die zweite Komponente 760 können ein Sender bzw. ein Empfänger sein. Die erste Komponente 710 und die zweite Komponente 760 können ein Sender oder ein Empfänger sein, die in eine der bezüglich 2 erörterten Komponenten integriert sind.
  • Die Pads der ersten Abschnitte der ersten und zweiten Transformatorspule 7100, 7200 sind auf einer ersten Hauptoberfläche der ersten gekapselten Komponente 700 angeordnet. Die Pads können auf der ersten Komponente 710 und/oder dem ersten Fan-Out-Bereich angeordnet sein. Alternativ können die Pads auf dem ersten Fan-Out-Bereich angeordnet sein, aber nicht auf der ersten Komponente.
  • Die Pads der zweiten Abschnitte der ersten und zweiten Transformatorspule 7300, 7400 sind auf einer ersten Hauptoberfläche der zweiten gekapselten Komponente 750 angeordnet. Die Pads können auf der zweiten Komponente 760 und/oder dem zweiten Fan-Out-Bereich angeordnet sein. Alternativ können die Pads auf der zweiten Komponente 760 angeordnet sein, aber nicht auf dem zweiten Fan-Out-Bereich.
  • 7c zeigt eine Lotkugelanordnung 701 zwischen der ersten gekapselten Komponente 700 und dem zweiten Komponentenpackage 750. Die Lotkugelanordnung 701 liefert ein in den Transformator 70 integriertes Doppelwendelsystem. Die Lotkugelanordnung 701 verbindet den ersten Abschnitt der ersten Transformatorspule 7100 mit dem zweiten Abschnitt der ersten Transformatorspule 7300 und den ersten Abschnitt der zweiten Transformatorspule 7200 mit dem zweiten Abschnitt der zweiten Transformatorspule 7400. Die Lotkugeln 780 sind auf den Pads angeordnet, und der Raum zwischen den Lotkugeln ist mit einem Isoliermaterial 770 gefüllt.
  • 7c zeigt einen ersten Verdrahtungspfad 7155 der ersten Induktorspule und einen zweiten Verdrahtungspfad 7255 der zweiten Induktorspule. Der Verdrahtungspfad 7155 ist ein Abschnitt des ganzen Verdrahtungspfads der ersten Spule. Der Verdrahtungspfad 7155 verläuft durch die Lotkugel 7802, das CFE 7310, die Lotkugel 7803, das CFE 7120, die Lotkugel 7806, das CFE 7320, die Lotkugel 7807, das CFE 7130 und die Lotkugel 7810. Der zweite Verdrahtungspfad 7255 ist ein Abschnitt des ganzen Verdrahtungspfads der zweiten Spule. Der Verdrahtungspfad 7255 verläuft durch die Lotkugel 7800, das CFE 7410, die Lotkugel 7801, das CFE 7210, die Lotkugel 7804, das CFE 7420, die Lotkugel 7805, das CFE 7220, die Lotkugel 7808, das CFE 7430, die Lotkugel 7809 und das CFE 7230.
  • Die 7a–7c zeigen eine in dem kernlosen Transformator angeordnete erste Spule und zweite Spule, die individuellen Elemente der ersten Mehrzahl von CFEs 7100 und die zweite Mehrzahl von CFEs 7200 sind auf abwechselnde Weise angeordnet, wodurch die Entstehung von verdrillten Induktorspulenwicklungen ermöglicht wird. Alternativ kann die erste Mehrzahl von CFEs 7100 sequenziell angeordnet sein, und die zweite Mehrzahl von CFEs 7200 kann sequenziell derart angeordnet sein, dass der ganze (ungeteilte) erste Abschnitt der zweiten Spule 7200 entlang einer gemeinsamen horizontalen Achse hinter dem ganzen ersten Abschnitt der ersten Spule 7200 angeordnet ist.
  • 7d zeigt eine Querschnittsansicht einer Ausführungsform eines kernbasierten Transformators. Der kernbasierte Transformator kann einen Kern umfassen, der magnetische Materialien umfasst, um eine bessere magnetische Kopplung und optimale Konzentration und optimalen Einschluss des Magnetflusses zu erzielen. Geeignete magnetische Elemente können vorgefertigte Ferritteile oder Schichten aus Magnetpaste sein. Volumenferritteile können verschiedene Arten an Ferrit umfassen (z.B. reines Ferrit, Ni-Zn-Ferrit, Mn-Ni-Ferrit oder Mg-Mn-Ferrit). Magnetpasten können gemahlene magnetische Pulver von Ferriten oder magnetischen Nanopartikeln (z.B. mit Siliziumoxid beschichtete Co-Nanopartikel) umfassen, die mit organischen Bindemitteln (z.B. Epoxidharzen oder Benzocyclobutan) gemischt sind.
  • Das integrierte Bauelement 70 von 7d zeigt einen Magnetkern 7700 zwischen der ersten gekapselten Komponente 700 und der zweiten gekapselten Komponente 750. Das integrierte Bauelement 70 zeigt die Spulenformierungselemente 7100, 7200, 7300, 7400 sowohl in der ersten gekapselten Komponente 700 als auch der zweiten gekapselten Komponente 750. Bei einer Ausführungsform ist ein dünnes und längliches Ferritteil 7700 zwischen einer unteren Schicht 7500 (erste RDL), die leitende Bahnen der ersten Abschnitte der ersten und zweiten Spule 7100/7200 umfasst, und einer oberen Schicht 7600 (zweite RDL), die leitende Bahnen umfasst, die in den zweiten Abschnitten der ersten und zweiten Spule 7300/7400 umfasst sind, angeordnet.
  • Das integrierte Bauelement kann zwei T-förmige Endabschnitte 7720/7740 für eine verbesserte Magnetflusssteuerung des Magnetkerns umfassen. Bei einer Ausführungsform befindet sich ein zweiter Ferritteil 7800 unter der Schicht 7500, während ein dritter Ferritteil 7850 sich über der Schicht 7600 befindet. Die Anwesenheit dieser drei Ferritteile 7700, 7800, 7850 liefert einen geschlossenen Magnetflusskreis. Die Aufnahme des zweiten und dritten Ferritteils 7800 und 7850 in das integrierte Bauelement 70 erfolgt in den frühen Stadien der Chipeinbettungstechnologieverarbeitung.
  • Bei einer Ausführungsform werden Ferritplatten 7800/7850 auf dem Wiederherstellungs-Wafer (mit Band versehene Trägeroberfläche) in Positionen bei den elektrischen Komponenten 710/760 platziert, die alle danach in die Vergussmasse 720/770 eingebettet werden sollen. Der Doppel-T-förmige, zentral positionierte Ferritteil 7700 wird vor der Ausrichtung und dem Bonden der darüberliegenden zweiten gekapselten Komponente 750 aufgegriffen und über der ersten gekapselten Komponente 700 platziert (immer noch Teil eines rekonstituierten Wafers).
  • Bei einer Ausführungsform umfasst das integrierte Bauelement 70 magnetische Pasten. Eine erste Magnetpastenschicht wird vor der Ausbildung der ersten Abschnitte der ersten und zweiten Spule 7100/7200 auf dem ersten rekonstituierten Wafer angeordnet. Die Realisierung der Magnetpastenmuster kann über Siebdruck oder über Sputtern oder Aufschleudern eines magnetischen Materials gefolgt von lithografischem Strukturieren/Ätzen erfolgen. Auf analoge Weise wird eine zweite Magnetpastenschicht vor der Ausbildung der zweiten Abschnitte der ersten und der zweiten Spule 7300/7400 auf den zweiten rekonstituierten Wafern verarbeitet. Vor dem Bonden der zweiten gekapselten Komponente 750 an die erste gekapselte Komponente 700 wird eine zentral positionierte dritte Pastenschicht – äquivalent dem ersten Ferritteil 7700 – über den ersten Abschnitten der ersten und der zweiten Spule 7100/7200 angeordnet. Alternativ können Doppel-T-förmige muldenartige Strukturmerkmale an entsprechenden Positionen an der oberen Oberfläche der ersten gekapselten Komponenten 700 strukturiert werden und diese Mulden können dann mit magnetischer Paste gefüllt werden.
  • 8 zeigt ein Flussdiagramm 800 einer Ausführungsform zum Herstellen eines Halbleitersystems (z.B. eWLB/eWLB-Stapel), das ein Transformatorsystem umfasst. Ein erster Wiederherstellungs-Wafer wird unter Einsatz von Chipeinbettungstechnologie hergestellt. In einem ersten Schritt 805 wird der erste Wiederherstellungs-Wafer ausgebildet. Der erste Wiederherstellungs-Wafer umfasst erste Komponenten und ein erstes Kapselungsmaterial, wie bezüglich 1a und 1b beschrieben.
  • In Schritt 810 wird eine erste Umverdrahtungsschicht (RDL) auf dem ersten Wiederherstellungs-Wafer ausgebildet. Die erste RDL kann ausgebildet werden, indem zuerst eine Isolierschicht abgeschieden, die Isolierschicht strukturiert und geätzt wird und dann ein leitendes Material in der strukturierten Isoliationsschicht abgeschieden wird. Das strukturierte leitende Material in der RDL liefert Zwischenverbindungsbahnen zum Verbinden der ersten Komponente mit Bondpads in Fan-Out-Bereichen. Das Isoliermaterial der RDL kann Polyimid, Siliziumnitrid oder Siliziumoxid oder eine Kombination davon umfassen. Das strukturierte leitende Material der RDL kann Cu oder Al umfassen.
  • Die erste RDL kann Abschnitte einer Transformatorspule umfassen. Der Abschnitt einer Transformatorspule kann eine Primärspule sein. Alternativ können die Abschnitte der Transformatorspule ein erster Abschnitt einer ersten Transformatorspule und ein erster Abschnitt einer zweiten Transformatorspule sein. Der erste Abschnitt der ersten Transformatorspule und der erste Abschnitt der zweiten Transformatorspule können Spulenformierungselemente (CFEs) umfassen. Die Abschnitte der Transformatorspule können unter Umständen Bondpads umfassen. Der erste Endanschluss und ein zweiter Endanschluss der Abschnitte der Transformatorspule sind über Bahnen an erste Bondpads auf/in der ersten RDL angeschlossen.
  • In Schritt 815 werden die Bondpads für die Lotaufbringung vorbereitet, die in einem späteren Stadium der Gesamtprozesssequenz erfolgt. Die Padoberflächen können mit einem Stapel aus dünnen metallischen Filmen mit geeigneter Zusammensetzung bedeckt werden, wodurch optimale Bedingungen für die Ausbildung von starken und zuverlässigen Lötverbindungen geschaffen werden. Beispielsweise kann ein Oberflächen-Finish-Stapel Gold (Au) (z.B. etwa 0,5 µm bis etwa 2 µm) auf plattiertem Nickel (Ni) (z.B. etwa 2,5 µm bis etwa 4 µm) umfassen. Die dünne Au-Deckschicht kann eine oxidierende Verschlechterung von Ni verhindern und erhält die Lötbarkeit von Ni aufrecht. Ni andererseits erleichtert die Ausbildung von intermetallischen Verbindungen (z.B. Ni/Sn), um starke metallurgische Verbindungen auszubilden.
  • Im Schritt 820 wird ein zweiter Wiederherstellungs-Wafer ausgebildet. Der zweite Wiederherstellungs-Wafer kann unter Einsatz einer Chipeinbettungstechnologie hergestellt werden. Der zweite Wiederherstellungs-Wafer umfasst zweite Komponenten und ein zweites Kapselungsmaterial, wie bezüglich der 1a und 1b beschrieben. Die zweite Komponente und das zweite Kapselungsmaterial können das gleiche sein wie die erste Komponente und das erste Kapselungsmaterial oder können verschieden sein. In Schritt 825 wird eine zweite RDL auf dem zweiten Wiederherstellungs-Wafer ausgebildet. Die zweite RDL kann ausgebildet werden, indem zuerst eine Isolierschicht abgeschieden wird, die Isolierschicht strukturiert und geätzt wird und dann ein leitendes Material in der strukturierten Isolationsschicht abgeschieden wird. Das strukturierte leitende Material in der zweiten RDL liefert Zwischenverbindungsbahnen zum Verbinden der ersten Komponente mit Bondpads in Fan-Out-Bereichen. Das Isoliermaterial der zweiten RDL kann Polyimid, Siliziumnitrid oder Siliziumoxid oder eine Kombination davon umfassen. Das strukturierte leitende Material der zweiten RDL kann Cu oder Al umfassen. Die Materialien der zweiten RDL können die gleichen sein wie die Materialien der ersten RDL oder davon verschieden. Bei einer Ausführungsform kann ein Array aus Bondpads in der zweiten RDL ausgebildet werden, wobei das Array von Bondpads konfiguriert ist zum Empfangen von Lotkugeln eines Ball-Grid-Array (BGA).
  • Die zweite RDL kann Abschnitte einer Transformatorspule umfassen. Der Abschnitt einer Transformatorspule kann eine Sekundärspule sein. Alternativ können die Abschnitte der Transformatorspule ein zweiter Abschnitt einer ersten Transformatorspule und ein zweiter Abschnitt einer zweiten Transformatorspule sein. Der zweite Abschnitt der ersten Transformatorspule und der zweite Abschnitt der zweiten Transformatorspule können Spulenformierungselemente (CFEs – coil formation elements) sein. Die Abschnitt der Transformatorspule können Bondpads umfassen oder nicht umfassen. Der erste Endanschluss und ein zweite Endanschluss der Abschnitte der Transformatorspule sind über Bahnen mit zweiten Bondpads in/auf der zweiten RDL verbunden.
  • In Schritt 830 können Under-Bump-Metallisierungsschichten (UBM-Schichten) über den Bondpads abgeschieden werden. Die UBM-Metallurgie kann eine gute Haftung an der die Bondpads umgebenden Chippassivierungsschicht bereitstellen und kann einen niederohmigen Widerstand zu der finalen Zwischenverbindungsmetallurgie (Lotkugel) bereitstellen. Mehrere UBM-Materialwahlen stehen zur Verfügung, wie etwa Al/Ni/Cu, stromloses Ni/Au, Ni/Cu/Au, Cr/Cu/Ag oder Ti/W/Cu. Die gesamte UBM-Prozesssequenz involviert HF-Ar-Sputterreinigen der Padoberfläche, UBM-Sputterabscheidung, Strukturieren eines Photoresist, Ätzen von UBM in nicht durch den Photoresist bedeckten Bereichen, Ätzen des UBM und Ablösen des Resist, um die UBM zu exponieren.
  • Im Schritt 835 können Lotkugeln unter Einsatz eines Solder-Bumping-Prozesses an den zweiten Lotpads angebracht werden. Zu den Solder-Bumping Prozessoptionen zählen die Sputterabscheidung oder Elektroplattierung von Legierungskomponenten in einem entsprechenden Verhältnis, Ultraschallbonden oder das Anwenden eines Tintenstrahlprozesses, um geschmolzenes und druckbeaufschlagtes Lotmaterial zu verteilen. Für die Lotkugelausbildung verwendete Materialien können eutektisches Sn/Pb oder Pb-freies Sn/Ag/Cu oder Sn/Bi sein.
  • Im nächsten Schritt 840 wird der zweite Wiederherstellungs-Wafer in mehrere zweite gekapselte Komponenten zersägt. Die zweiten gekapselten Komponenten werden aufgegriffen und auf dem ersten Wiederherstellungs-Wafer platziert. Dann werden der erste rekonstituierte Wafer und die zweiten gekapselten Komponenten miteinander gebondet (Schritt 845). Bei einer Ausführungsform wird eine Isolierschicht zwischen der Primärspule des ersten Wiederherstellungs-Wafers und der Sekundärspule der zweiten gekapselten Komponente angeordnet (Schritt 850). Bei einer Ausführungsform werden die CFEs des ersten Abschnitts der ersten Transformatorspule (z.B mit Lotmaterial) an die CFEs des zweiten Abschnitts der ersten Transformatorspule angeschlossen, und die CFEs des ersten Abschnitts der zweiten Transformatorspule werden (z.B. mit Lotmaterial) an die CFEs des zweiten Abschnitts der zweiten Transformatorspule angeschlossen. Um das Lotmaterial herum wird ein Unterfüllmaterial zwischen dem ersten Wiederherstellungs-Wafer und den zweiten gekapselten Komponenten angeordnet (Schritt 850).
  • Bei einer Ausführungsform können magnetische Materialien zwischen dem ersten Wiederherstellungs-Wafer und der zweiten gekapselten Komponente angeordnet werden. Beispielsweise können magnetische Pasten, die Nanopartikel umfassen, für Hochfrequenzbauelemente verwendet werden. Kleine Partikelgrößen und der Abstand zwischen Partikeln bis hinunter zum Nanobereich führen zu neuartigen magnetischen Kopplungsphänomenen, was zu einer höheren Permeabilität und niedrigerer magnetischer Anisotripie führt. Bei sehr hohen Frequenzen können die Permeabilitätswerte von auf Nanopartikeln basierenden magnetischen Pasten signifikant über jenen von herkömmlichen (nicht im Nanobereich) liegenden Pasten und Volumenferriten liegen.
  • In Schritt 855 wird der erste Wiederherstellungs-Wafer zersägt, wodurch integrierte Bauelemente ausgebildet werden, die ein erstes Komponentenpackage mit einem oder mehreren darauf angeordneten zweiten Komponentenpackages umfassen.
  • In Schritt 860 werden die integrierten Bauelemente auf einem Komponententräger platziert. Der Komponententräger kann ein Substrat, ein Systemträger oder eine Platine wie etwa eine gedruckte Leiterplatte (PCB) sein.
  • Die integrierten Bauelemente werden an den Komponententräger gebondet. Die integrierten Bauelemente werden durch Anwenden eines Kugelbondprozesses, eines Wedge-Bonding-Prozesses, eines Strip-Bonding-Prozesses, eines Ribbon-Bonding-Prozesses oder einer Kombination dieser Prozesse an den Träger gebondet. Alternativ können die integrierten Bauelemente unter Einsatz eines leitenden Clips mit dem Komponententräger verbunden werden.
  • In Schritt 865 wird das integrierte Bauelement gekapselt, und in Schritt 870 wird der Komponententräger optional geschnitten oder getrennt. Das Kapselungsmaterial kann das gleiche sein wie die bezüglich 2 erörterten Kapselungsmaterialien oder davon verschieden.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen.
  • Zudem soll der Schutzbereich der vorliegenden Anmeldung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschine, Herstellung, Materiezusammensetzung, Mittel, Verfahren und Schritte, die in der Patentschrift beschrieben sind, beschränkt sein. Wie der Durchschnittsfachmann anhand der Offenbarung der vorliegenden Erfindung ohne weiteres versteht, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später zu entwikkeln sein werden, die im Wesentlichen die gleiche Funktion ausführen oder im Wesentlichen das gleiche Ergebnis wie die hierin beschriebenen entsprechenden Ausführungsformen erzielen, genutzt werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims (25)

  1. System, das Folgendes umfasst: eine erste gekapselte Komponente, die eine erste Kompo nente und eine erste Umverdrahtungsschicht (RDL – Redistribution Layer) umfasst, auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnet, wobei die erste RDL erste Pads umfasst; eine zweite gekapselte Komponente, die eine an einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnete zweite Komponente umfasst, wobei die erste Hauptoberfläche zweite Pads umfasst; und eine Verbindungsschicht zwischen der ersten gekapselten Komponente und der zweiten gekapselten Komponente, wobei die Verbindungsschicht eine erste Mehrzahl der ersten Pads mit den zweiten Pads verbindet.
  2. System nach Anspruch 1, wobei die zweite gekapselte Komponente weiterhin eine zweite RDL umfasst, die auf der ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnet ist.
  3. System nach Anspruch 1 oder 2, weiterhin umfassend ein oberflächenmontiertes Bauelement (SMD – Surface Mount Device) umfassend SMD-Pads, wobei die SMD-Pads über die Verbindungsschicht mit einer zweiten Mehrzahl der ersten Pads der ersten RDL verbunden sind.
  4. System nach einem der vorhergehenden Ansprüche, wobei die Verbindungsschicht eine Lotschicht umfasst.
  5. System nach einem der vorhergehenden Ansprüche, wobei die Verbindungsschicht eine Lotpaste umfasst.
  6. System nach einem der vorhergehenden Ansprüche, wobei die Verbindungsschicht eine isolierende Dielektrikumsschicht umfasst.
  7. System nach einem der vorhergehenden Ansprüche, weiterhin umfassend einen Komponententräger, der Komponententrägerpads umfasst, wobei eine dritte Mehrzahl der ersten Pads mit den Komponententrägerpads verbunden ist.
  8. System, das Folgendes umfasst: eine erste gekapselte Komponente, die eine erste Halbleiterkomponente umfasst; eine zweite gekapselte Komponente, die eine zweite Halbleiterkomponente umfasst; einen Transformator, wobei ein erster Abschnitt des Transformators in der ersten gekapselten Komponente angeordnet ist und wobei ein zweiter Abschnitt des Transformators in der zweiten gekapselten Komponente angeordnet ist; und ein Unterfüllmaterial, das zwischen der ersten gekapselten Komponente und der zweiten gekapselten Komponente angeordnet ist.
  9. System nach Anspruch 8, wobei der erste Abschnitt des Transformators eine Primärspule ist und wobei der zweite Abschnitt des Transformators eine Sekundärspule ist.
  10. System nach Anspruch 8 oder 9, wobei der erste Abschnitt des Transformators einen ersten Abschnitt einer Primärspule und einen erste Abschnitt einer Sekundärspule umfasst und wobei der zweite Abschnitt des Transformators einen zweiten Abschnitt der Primärspule und einen zweiten Abschnitt der Sekundärspule umfasst.
  11. System nach einem der Ansprüche 8 bis 10, wobei die erste gekapselte Komponente eine auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnete erste Umverdrahtungsschicht (RDL) umfasst, wobei die erste RDL den ersten Abschnitt des Transformators elektrisch mit der ersten Halbleiterkomponente verbindet.
  12. System nach Anspruch 11, wobei der erste Abschnitt des Transformators auf der ersten RDL angeordnet ist.
  13. System nach Anspruch 12, wobei die zweite gekapselte Komponente eine auf einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnete zweite Umverdrahtungsschicht (RDL) umfasst, wobei die zweite RDL den zweiten Abschnitt des Transformators elektrisch mit der zweiten Halbleiterkomponente verbindet.
  14. System nach Anspruch 13, wobei der zweite Abschnitt des Transformators auf der zweiten RDL angeordnet ist.
  15. System nach einem der Ansprüche 8 bis 14, wobei die zweite gekapselte Komponente ein Kontaktpad auf einer zweiten Hauptoberfläche umfasst, wobei das Kontaktpad mit dem zweiten Abschnitt des Transformators verbunden ist und wobei das Kontaktpad konfiguriert ist, um mit einem Träger verbunden zu werden.
  16. System nach einem der Ansprüche 8 bis 15, wobei das Unterfüllmaterial einen Metallkern umfasst.
  17. System nach einem der Ansprüche 8 bis 16, wobei der erste Abschnitt des Transformators einen ersten Abschnitt einer Primärspule und einen ersten Abschnitt einer Sekundärspule umfasst, wobei der zweite Abschnitt des Transformators einen zweiten Abschnitt der Primärspule und einen zweiten Abschnitt der Sekundärspule umfasst, wobei der erste Abschnitt der Primärspule mit dem zweiten Abschnitt der Primärspule verbunden ist und der erste Abschnitt der Sekundärspule mit dem zweiten Abschnitt der Sekundärspule verbunden ist und wobei der erste Abschnitt der Primärspule und der erste Abschnitt der Sekundärspule auf alternierende Weise angeordnet sind.
  18. System nach Anspruch 17, wobei der erste Abschnitt der Primärspule und der zweite Abschnitt der Primärspule über eine erste Lotverbindung verbunden sind und wobei der erste Abschnitt der Sekundärspule und der zweite Abschnitt der Sekundärspule über eine zweite Lotverbindung verbunden sind.
  19. Verfahren zum Herstellen einer Vorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen einer ersten gekapselten Komponente, wobei die erste gekapselte Komponente eine erste Komponente und eine erste Umverdrahtungsschicht (RDL) umfasst, wobei die RDL auf einer ersten Hauptoberfläche der ersten gekapselten Komponente angeordnet ist; Bereitstellen einer zweiten gekapselten Komponente, wobei die zweite gekapselte Komponente eine zweite Komponente umfasst, wobei die zweite Komponente an einer ersten Hauptoberfläche der zweiten gekapselten Komponente angeordnet ist; und Verbinden der ersten Hauptoberfläche der ersten gekapselten Komponente Fläche an Fläche mit der ersten Hauptoberfläche der zweiten gekapselten Komponente.
  20. Verfahren nach Anspruch 19, wobei das Verbinden Fläche an Fläche das Isolieren der ersten gekapselten Komponente von der zweiten gekapselten Komponente und das elektrische Verbinden erster Pads der ersten Hauptoberfläche der ersten gekapselten Komponente mit zweiten Pads der ersten Hauptoberfläche der zweiten gekapselten Komponente umfasst.
  21. Verfahren nach Anspruch 20, wobei die zweite gekapselte Komponente eine zweite RDL auf der ersten Hauptoberfläche umfasst, wobei die erste RDL einen ersten Abschnitt eines Transformators umfasst, wobei die zweite RDL einen zweiten Abschnitt des Transformators umfasst.
  22. Verfahren zum Herstellen eines Bauelements, wobei das Verfahren Folgendes umfasst: Ausbilden eines ersten Wiederherstellungs-Wafers, eine erste Komponente umfassend; Ausbilden eines zweiten Wiederherstellungs-Wafers, eine zweite Komponente umfassend; Zersägen des zweiten Wiederherstellungs-Wafers zu einer zweiten gekapselten Komponente, wobei die zweite gekapselte Komponente die zweite Komponente umfasst; Platzieren der zweiten gekapselten Komponente auf einer ersten Hauptoberfläche des ersten Wiederherstellungs-Wafers; und Zersägen des zweiten Wiederherstellungs-Wafers zu dem Bauelement, wobei das Bauelement die erste Komponente und die zweite gekapselte Komponente umfasst.
  23. Verfahren nach Anspruch 22, das weiterhin Folgendes umfasst: Platzieren des Bauelements auf einem Träger; Bonden des Bauelements mit dem Träger; und Vergießen des Bauelements.
  24. Verfahren nach Anspruch 22 oder 23, weiterhin umfassend das Anordnen einer ersten Umverdrahtungsschicht auf der ersten Hauptoberfläche des ersten Wiederherstellungs-Wafers.
  25. Verfahren nach Anspruch 24, weiterhin umfassend das Anordnen einer zweiten RDL auf einer ersten Hauptoberfläche des zweiten Wiederherstellungs-Wafers vor dem Zersägen des zweiten Wiederherstellungs-Wafers und wobei das Platzieren der zweiten gekapselten Komponente auf der ersten Hauptoberfläche des ersten Wiederherstellungs-Wafers das Platzieren der zweiten gekapselten Komponente mit der der ersten Hauptoberfläche des ersten Wiederherstellungs-Wafers zugewandten RDL umfasst.
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