DE102010040129A1 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung desselben Download PDF

Info

Publication number
DE102010040129A1
DE102010040129A1 DE102010040129.3A DE102010040129A DE102010040129A1 DE 102010040129 A1 DE102010040129 A1 DE 102010040129A1 DE 102010040129 A DE102010040129 A DE 102010040129A DE 102010040129 A1 DE102010040129 A1 DE 102010040129A1
Authority
DE
Germany
Prior art keywords
metal
layer
metal layer
semiconductor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102010040129.3A
Other languages
English (en)
Other versions
DE102010040129B4 (de
Inventor
Tai-Soo Lim
Hyun Seok Lim
Shin-Jae Kang
Kyung-tae Jang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102010040129A1 publication Critical patent/DE102010040129A1/de
Application granted granted Critical
Publication of DE102010040129B4 publication Critical patent/DE102010040129B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10Phase change RAM [PCRAM, PRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einer Metallstruktur sowie auf ein Verfahren zur Herstellung eines derartigen Halbleiterbauelements. Durch ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß der Erfindung wird eine Isolationsschicht (123, 125) auf einem Halbleitersubstrat (100) gebildet, eine Öffnung in der Isolationsschicht gebildet, eine erste Metallschicht in der Öffnung gebildet, die erste Metallschicht geätzt, um wenigstens teilweise die Seitenwand der Öffnung freizulegen, und eine zweite Metallschicht (156) selektiv auf der geätzten ersten Metallschicht (154) gebildet, wobei eine durchschnittliche Kornabmessung der ersten Metallschicht kleiner als eine durchschnittliche Kornabmessung der zweiten Metallschicht ist. Verwendung z. B. für Halbleiterspeicherbauelemente.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben und spezieller auf ein Halbleiterbauelement mit einer Metallstruktur sowie ein Verfahren zur Herstellung desselben.
  • Aufgrund verschiedener Anforderungen an elektronische Konsumgeräte müssen darin eingebettete Halbleiterbauelemente auch kompakter und zuverlässiger sein. Demgemäß wird weiter Forschung durchgeführt, die darauf abzielt, den Grad an Integration und/oder Leistungsfähigkeit von Halbleiterbauelementen zu erhöhen.
  • Techniken zum Speichern von mehr Daten auf dem gleichen physikalischen Platz können bei der Erzielung eines höheren Grades an Integration und/oder Leistungsfähigkeit von Halbleiterbauelementen helfen. Um dies zu erreichen, wurden verschiedene Versuche unternommen, die ursprünglichen Eigenschaften von Halbleiterbauelementen zu erhalten, während die Abmessungen von Komponenten in den Halbleiterbauelementen reduziert werden. Eine Reduzierung der Abmessung von Halbleiterkomponenten wird jedoch durch Beschränkungen bei Halbleiterbauelementfertigungsausrüstungen erschwert.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements sowie eines Verfahrens zur Herstellung desselben zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder vermeiden lassen und die insbesondere die Erzielung einer hohen Bauelementzuverlässigkeit und eines angemessen niedrigen Fertigungsaufwands erlauben.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Verfahrens mit den Merkmalen des Anspruchs 1 und eines Halbleiterbauelements mit den Merkmalen des Anspruchs 15 oder 16. Vorteilhafte Ausführungsformen sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind im Folgenden beschrieben und in den Zeichnungen gezeigt, in denen:
  • 1 eine Draufsicht ist, die ein Halbleiterbauelement zeigt,
  • 2A bis 2F Herstellungsschnittansichten entlang der Linie I-II von 1 sind, die Verfahren zur Herstellung von Halbleiterbauelementen zeigen,
  • 3 eine Schnittansicht entlang der Linie I-II von 1 ist, die ein hergestelltes Bauelement zeigt,
  • 4A und 4B vergrößerte Ansichten eines Gebiets A von 3 sind,
  • 5A bis 5C Schnittansichten sind, die ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements zeigen,
  • 6 und 7 Ansichten sind, die Anwendungsbeispiele von Halbleiterbauelementen zeigen, die unter Verwendung des Verfahrens der 5A bis 5C hergestellt werden können, und
  • 8 und 9 Ansichten sind, die Anwendungsbeispiele von Halbleiterbauelementen in elektronischen Systemen zeigen.
  • Im Folgenden sind verschiedene Ausführungsformen der Erfindung beschrieben. Die Dicke von Schichten und Bereichen können in den Zeichnungen zwecks Klarheit übertrieben dargestellt sein. Außerdem sind zum Beispiel als Ergebnis von Herstellungstechniken und/oder Herstellungstoleranzen Abweichungen von den Formen der Darstellungen zu erwarten. Somit sind Ausführungsformen der Erfindung nicht als beschränkt auf die hierin dargestellten speziellen Formen von Bereichen gedacht, sondern sollen auch Abweichungen hinsichtlich Formen beinhalten, die zum Beispiel aus der Herstellung resultieren. Zum Beispiel weist ein implantierter Bereich, der als Rechteck dargestellt ist, typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Kanten statt einer diskreten Änderung von implantierten zu nicht-implantierten Bereichen auf. In ähnlicher Weise kann ein durch Implantation gebildeter vergrabener Bereich zu einer gewissen Implantation in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche führen, durch die hindurch die Implantation stattfindet. Somit sind die in den Figuren dargestellten Bereiche von schematischer Natur und ihre Formen sind nicht dazu gedacht, die tatsächliche Form eines Bereichs eines Bauelements darzustellen, und sind nicht dazu gedacht, den Umfang der Erfindung zu beschränken. Es versteht sich, dass wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als ”auf” einem anderen Element befindlich oder sich ”auf” einem anderen Element erstreckend bezeichnet wird, sich dieses direkt auf dem anderen Element befinden oder sich direkt auf dem anderen Element erstrecken kann oder auch zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt auf” einem anderen Element oder sich ”direkt auf” einem anderen Element erstreckend bezeichnet wird. Es versteht sich außerdem, dass wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element bezeichnet wird, dieses direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element bezeichnet wird. Relative Bezeichnungen, wie ”unterhalb”, ”oberhalb”, ”über”, ”unter”, ”horizontal”, ”lateral”, ”vertikal”, ”darunter”, ”darüber”, ”auf” etc. können hierin verwendet sein, um eine Beziehung eines Elements, einer Schicht oder eines Bereichs zu einem anderen Element, einer anderen Schicht oder einem anderen Bereich zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass diese Bezeichnungen dazu gedacht sind, verschiedene Orientierungen des Bauelements zusätzlich zu der in den Figuren dargelegten Orientierung zu umfassen.
  • Bezugnehmend auf die 1, 2A bis 2F und 3 werden Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen der Erfindung beschrieben. Bezugnehmend auf die 1 und 2A ist ein Halbleitersubstrat 100 bereitgestellt (im Folgenden als ein Substrat bezeichnet). Das Halbleitersubstrat 100 kann einen Volumenhalbleiter, eine epitaxiale Halbleiterschicht, eine Silicium-auf-Isolator(SOI)-Schicht oder eine andere Halbleiterstruktur beinhalten. Das Substrat 100 kann einen mit Dotierstoffen dotierten Muldenbereich beinhalten. Auf dem Substrat 100 ist eine Isolationsschicht 121 ausgebildet.
  • Opferschichten SC und Gateisolationszwischenschichten 123 sind abwechselnd auf der darunterliegenden Isolationsschicht 121 gestapelt. Die Gateisolationszwischenschichten 123 können aus dem gleichen Material wie die darunterliegende Isolationsschicht 121 gebildet sein. Die Gateisolationszwischenschichten 123 und die Opferschichten SC können Materialien mit jeweils anderen Ätzselektivitäten bezüglich einer Ätzlösung beinhalten. Wenn zum Beispiel die Gateisolationszwischenschichten 123 ein Oxid beinhalten, können die Opferschichten SC ein Nitrid beinhalten. Auf der obersten Opferschicht SC kann eine obere Isolationsschicht 125 ausgebildet sein. Die obere Isolationsschicht 125 kann das gleiche Isolationsmaterial wie die Gateisolationszwischenschichten 123 beinhalten.
  • Die Isolationsschichten 121, 123 und 125 sowie die Opferschichten SC werden anisotrop geätzt, um eine Öffnung 130 zu bilden, welche die Isolationsschichten 121, 123 und 125 sowie die Opferschichten SC durchdringt. Die Öffnung 130 durchdringt die obigen Schichten und kann vertikal von der ebenen Oberfläche des Substrats 100 ausgebildet werden. In anderen Ausführungsformen kann anstelle der Öffnung 130 eine Vertiefung gebildet werden, welche die Isolationsschichten 121, 123 und 125 sowie die Opferschichten SC durchdringt und sich entlang einer ersten Richtung des Substrats 100 erstreckt.
  • In der Öffnung 130 wird eine Halbleiterstruktur 133 gebildet. Die Halbleiterstruktur 133 kann ein halbleitendes Element beinhalten, wie zum Beispiel ein Halbleitermaterial, das Elemente der IV. Gruppe des Periodensystems beinhaltet, wenngleich klar ist, dass auch andere Typen von Halbleitermaterialien verwendet werden können. Die Halbleiterstruktur 133 kann ein halbleitendes Element aus einem Einkristall oder einem polykristallinen Zustand beinhalten. In speziellen Ausführungsformen beinhaltet die Halbleiterstruktur 133 eine aktive Struktur, in der ein Kanalbereich eines Transistors ausgebildet ist.
  • Die Halbleiterstruktur 133 kann z. B. eine Struktur vom Säulentyp sein, welche die Öffnung 130 füllt. In anderen Ausführungsformen kann die Halbleiterstruktur 133 eine Schalenform mit einem inneren Raum aufweisen. In jenem Fall kann der innere Raum mit einer Isolationsschicht gefüllt sein. Wenn anstelle der Öffnung 130 eine Vertiefung ausgebildet ist, wird eine Halbleiterschicht zum Füllen der Vertiefung gebildet und wird dann derart strukturiert, dass die Halbleiterstruktur 133 mit einer Säulenform gebildet wird.
  • Auf einem oberen Teil der Halbleiterstruktur 133 wird ein Störstellenbereich 135 gebildet. Der Störstellenbereich 135 kann zum Beispiel durch Implantieren von Dotierstoffen in den oberen Teil der Halbleiterstruktur 133 gebildet werden. In anderen Ausführungsformen wird der Störstellenbereich 135 gebildet, indem ein In-Situ-Prozess durchgeführt wird, wie ein Diffusionsdotierprozess.
  • Bezugnehmend auf 2B wird durch Strukturieren der Isolationsschichten 121, 123 und 125 sowie der Opferschichten SC eine optionale Vertiefung 140 gebildet, welche die Isolationsschichten 121, 123 und 125 sowie die Opferschichten SC durchdringt. Die Vertiefung 140 kann sich in einer Richtung erstrecken, die parallel zu der (ebenen) Oberseite des Substrats 100 ist. Die Oberseite des Substrats 100 und die Seitenwände der Isolationsschichten 121, 123 und 125 sowie der Opferschichten SC können durch die Vertiefung 140 freigelegt werden.
  • Die Vertiefung 140 und die Öffnung 130 können schräge Seitenwände aufweisen. Dies liegt daran, dass die Gesamtdicke von Schichten groß ist, die zur Bildung der Vertiefung 140 und der Öffnung 130 durch einen anisotropen Ätzprozess geätzt werden. Wenn in anderen Ausführungsformen die Gesamtdicke der Isolationsschichten 121, 123 und 125 sowie der Opferschichten SC geeignet eingestellt wird, können die Seitenwände der Vertiefung 140 und der Öffnung 130 im Wesentlichen vertikal zu der Oberseite des Substrats 100 sein.
  • Bezugnehmend auf 2C werden die Opferschichten SC entfernt. Wenn die Opferschichten SC ein Nitrid beinhalten, können sie zum Beispiel durch einen Nassätzprozess unter Verwendung einer H3PO4-Lösung als Ätzlösung entfernt werden. Zwischen den Isolationsschichten 121, 123 und 125 werden durch Entfernen der Opferschichten SC Öffnungen 150 gebildet. Durch die Öffnungen 150 werden Teile der Seitenwand der Halbleiterstruktur 133 freigelegt. Außerdem werden die Oberseite der darunterliegenden Isolationsschicht 121 und die Oberseiten und die Unterseiten der Gateisolationszwischenschichten 123 und der oberen Isolationsschicht 125 durch die Öffnungen 150 freigelegt.
  • In der Vertiefung 140 und den Öffnungen 150 wird eine Isolationsstruktur 142 gebildet. Die Isolationsstruktur 142 kann die Seitenwände oder Oberflächen, die durch die Vertiefung 140 und die Öffnungen 150 freigelegt sind, konform bedecken. Die Isolationsstruktur 142 wird insbesondere auf den Seitenwandteilen der Halbleiterstruktur 133 gebildet, die durch die Öffnungen 150 freigelegt sind. Die Isolationsstruktur 142 kann die Oberseiten und die Unterseiten der Gateisolationszwischenschichten 123 und der oberen Isolationsschicht 125 und die Oberseite der darunterliegenden Isolationsschicht 121 bedecken. Die Isolationsstruktur 142 kann auf den Seitenwänden der Isolationsschichten 121, 123 und 125 gebildet werden. Die Isolationsstruktur 142 auf den Oberseiten und den Unterseiten der Isolationsschichten 121, 123 und 125 kann die Seitenwände der Öffnungen 150 definieren.
  • Die Isolationsstruktur 142 kann eine Mehrzahl von Isolationsschichten beinhalten. In entsprechenden Ausführungsformen beinhaltet die Isolationsstruktur 142 eine Ladungsspeicherschicht. Die Isolationsstruktur 142 kann zum Beispiel eine Oxid-Nitrid-Oxid(ONO)-Schicht oder eine Oxid-Nitrid-Oxid-Aluminiumoxid(ONOA)-Schicht beinhalten. In entsprechenden Ausführungsformen dient die Nitridschicht als Ladungsspeicherschicht in einem nichtflüchtigen Halbleiterspeicherbauelement.
  • Auf der Isolationsstruktur 142 kann eine Barrierenschicht 144 gebildet werden. Die Barrierenschicht 144 kann konform auf den Unterseiten und Seitenwänden der Vertiefung 140 und der Öffnungen 150 gebildet werden. Die Barrierenschicht 144 kann so gebildet werden, dass sie eine Dicke von weniger als etwa 10 nm, insbesondere weniger als etwa 5 nm aufweist. Die Barrierenschicht 144 kann ein Metallnitrid beinhalten. Zum Beispiel kann die Barrierenschicht 144 Wolframnitrid (WN) oder Titannitrid (TiN) beinhalten.
  • Bezugnehmend auf 2D wird eine erste Metallschicht 153 in den Öffnungen 150 und der Vertiefung 140 gebildet. Die erste Metallschicht 153 füllt wenigstens einen Teil der Vertiefung 140. Das Bilden der ersten Metallschicht 153 kann eine Bereitstellung einer ersten Metallquelle und eines ersten reduzierenden Gases in den Öffnungen 150 und der Vertiefung 140 beinhalten. Die erste Metallquelle kann ein erstes Metall beinhalten. Zum Beispiel kann die erste Metallquelle eine Verbindung sein, die ein Übergangsmetall beinhaltet. Das erste reduzierende Gas reduziert das in der ersten Metallquelle enthaltene Metall. Zum Beispiel kann das erste reduzierende Gas eine chemische Spezies beinhalten, die Wasserstoffgas, Wasserstoffradikale und/oder Wasserstoffionen zuführt.
  • In entsprechenden Ausführungsformen beinhaltet die erste Metallquelle WF6 und das erste reduzierende Gas beinhaltet SiH4 und/oder B2H6. Wenn die erste Metallquelle und das erste reduzierende Gas einer Reaktionskammer zugeführt werden, in die das Substrat 100 mit der Struktur von 2C geladen ist, kann eine Reaktion entsprechend der unten folgenden chemischen Formel 1 auftreten: 2WF6 + 3SiH4 → 2W + 3SiF4 + 6H2 (1)
  • WF6 entspricht der ersten Metallquelle und SiH4 entspricht dem ersten reduzierenden Gas in der chemischen Formel 1. Die Reaktion der ersten Metallquelle und des ersten reduzierenden Gases kann relativ schnell sein. Demgemäß kann die erste Metallschicht 153 mit einer hohen Geschwindigkeit in den Öffnungen 150 und der Vertiefung 140 aufgebracht werden. Als Folge kann die Kornabmessung der ersten Metallschicht 153, die mit einer hohen Geschwindigkeit aufgebracht wird, relativ klein sein.
  • Bezugnehmend auf 2E wird ein Teil der ersten Metallschicht 153 geätzt, um erste Metallstrukturen 154 in den Öffnungen 150 zu bilden. Die erste Metallschicht 153 kann nassgeätzt werden. Zum Beispiel kann die erste Metallschicht 153 durch eine Ätzlösung geätzt werden, die wenigstens eines von H2O2, H3PO4, HNO3, CH3COOH, HF, HCl, H2SO4, EKC, SF6, Cl2 und/oder NF3 beinhaltet. Durch Ätzen der ersten Metallschicht 153 wird in jeder Öffnung eine erste Metallstruktur 154 gebildet. Entsprechend kann eine Knotenisolation der ersten Metallschicht 153 während des Nassätzens auftreten. Das heißt, die ersten Metallstrukturen 154 in benachbarten Öffnungen 150 können voneinander isoliert sein.
  • Da die erste Metallschicht 153 durch das Nassätzen geätzt wird, können Ätznebenprodukte, die während des Ätzprozesses der ersten Metallschicht 153 erzeugt werden, reduziert werden und/oder es kann verhindert werden, dass sie die Oberfläche der Isolationsstruktur 142 verunreinigen. Da die erste Metallschicht 153 eine relativ geringe Kornabmessung aufweist, kann außerdem eine durch das Nassätzen verursachte Ätzschädigung reduziert werden. Nach dem Nassätzen kann außerdem ein Reinigungsprozess durchgeführt werden. Freie Bindungsstellen auf der Isolationsstruktur 142 können durch den Nassätzprozess und/oder den Reinigungsprozess entfernt werden.
  • Während des Ätzens der ersten Metallschicht 153 kann die Barrierenschicht 144 zusammen mit der ersten Metallschicht 153 geätzt werden, um eine Barrierenstruktur 145 zu bilden. Teile der Isolationsstruktur 142, die obere und untere Seitenwände der Öffnungen 150 definieren, können durch das Ätzen der Barrierenstruktur 145 freigelegt werden. Die geätzte Oberfläche der Barrierenstruktur 145 und die geätzte Oberfläche der ersten Metallstruktur 154 können koplanar sein.
  • Die geätzten Oberflächen der ersten Metallstruktur 154 und der Barrierenstruktur 145 können weiter im Inneren der Öffnungen 150 angeordnet sein als eine Oberfläche der Isolationsstruktur 142, welche die Seitenwände der Gateisolationszwischenschicht 123 kontaktiert.
  • Bezugnehmend auf 2F wird eine zweite Metallstruktur 156 aus der geätzten Oberfläche der ersten Metallstruktur 154 gebildet. Insbesondere kann die zweite Metallstruktur 156 selektiv aus der geätzten Oberfläche der ersten Metallstruktur 154 gebildet werden. Die erste Metallstruktur 154 und zweite Metallstruktur 156, die in einer Öffnung ausgebildet sind, können eine Gatestruktur LSG, CG oder USG bilden. Die Gatestruktur LSG, die dem Substrat 100 am nächsten liegt, kann als eine untere Auswahlgatestruktur wirken, und die oberste Gatestruktur USG von den Gatestrukturen LSG, CG und USG kann als eine obere Auswahlgatestruktur wirken. Gatestrukturen zwischen der unteren Auswahlgatestruktur LSG und der oberen Auswahlgatestruktur USG können als Speicherzellengatestrukturen CG wirken.
  • Ein selektives Bilden der zweiten Metallstruktur 156 auf der geätzten Oberfläche der ersten Metallstruktur 154 kann ein Zuführen einer zweiten Metallquelle und ein Zuführen eines zweiten reduzierenden Gases in eine Reaktionskammer beinhalten. Die zweite Metallquelle beinhaltet ein zweites Metall. In entsprechenden Ausführungsformen beinhaltet die zweite Metallquelle das gleiche Metall wie die erste Metallquelle. Wenn zum Beispiel die zweite Metallquelle WF6 ist und das zweite reduzierende Gas H2 ist, kann eine in der Reaktionskammer auftretende Reaktion durch die folgende chemische Formel 2 definiert werden: 2WF6 + 3H2 → W + 6HF (2)
  • Die chemische Reaktion entsprechend der chemischen Formel 2 kann vorzugsweise auf der geätzten Oberfläche der ersten Metallstruktur 154 auftreten. Die zweite Metallquelle und das zweite reduzierende Gas können auf der geätzten Oberfläche der ersten Metallstruktur 154 absorbiert werden. Das zweite reduzierende Gas kann in einen atomaren Zustand zersetzt werden, und dann reagiert das zersetzte zweite reduzierende Gas eines atomaren Zustands mit der absorbierten zweiten Metallquelle derart, dass das zweite Metall auf der geätzten Oberfläche der ersten Metallstruktur 154 aufgebracht werden kann.
  • Die Reaktion zur Bildung der zweiten Metallstruktur 156 kann relativ langsam verlaufen. Insbesondere kann die Reaktion zur Bildung der zweiten Metallstruktur 156 langsamer fortschreiten als die Reaktion zur Bildung der ersten Metallschicht 153. Die zweite Metallstruktur 156 weist eine größere Kornabmessung als die erste Metallstruktur 154 auf.
  • Der Bildungsprozess der zweiten Metallstruktur 156 kann unter niedrigen Temperatur- und niedrigen Druckbedingungen durchgeführt werden. Zum Beispiel kann eine Temperatur in der Reaktionskammer während der Bildung der zweiten Metallstruktur 156 weniger als etwa 500°C betragen und ein Druck in der Reaktionskammer kann unter etwa 50 Torr liegen. Während der Bildung der zweiten Metallstruktur 156 ist in speziellen Ausführungsformen eine Temperatur in der Reaktionskammer etwa 350°C und ein Druck in der Reaktionskammer beträgt etwa 40 Torr.
  • Zum Starten der Deposition eines Metallatoms wird eine Metallquelle an einer Depositionstargetschicht bereitgestellt und empfängt dann Elektronen von der Depositionstargetschicht. Da die Metallquelle Elektronen aufnimmt, wird ein Teil von Atomen, die an das Metall der Metallquelle gekoppelt sind, von der Metallquelle separiert. Wenn zum Beispiel WF6 als Metallquelle verwendet wird, wird es durch Elektronen, die von der Depositionstargetschicht bereitgestellt werden, in WFn und F6-n (n ist eine ganze Zahl kleiner als 6) separiert. Das separierte F kann durch geteiltes Nutzen eines Atoms, das die Ätztargetschicht bildet, und des bereitgestellten Elektrons gebunden werden. Das gebundene Atom und das F-Atom werden in einem Gaszustand von der Depositionstargetschicht derart entfernt, dass sich das Metall auf der Depositionstargetschicht abscheidet.
  • Während des Depositionsprozesses des Metallatoms besteht ein Faktor, der bewirkt, dass sich das Metallatom auf der Depositionstargetschicht abscheidet, darin, dass Elektronen von der Depositionstargetschicht für die Metallquelle bereitgestellt werden. Wenn die Depositionstargetschicht Elektronen leicht zur Verfügung stellt, kann dementsprechend die Deposition des Metallatoms gleichmäßig fortschreiten. Das Ausmaß, in dem die Depositionstargetschicht Elektronen bereitstellt, kann durch den Typ der chemischen Bindung in der Depositionstargetschicht beeinflusst werden. Die Bestandteile, welche die Depositionstargetschicht bilden, können über metallische Bindungen, kovalente Bindungen und/oder ionische Bindungen verbunden sein. Die Bestandteile können über eine Mehrzahl von Bindungsfaktoren gebunden sein, eine der Mehrzahl von Kombinationen kann jedoch vorherrschend sein. Zum Beispiel kann die metallische Bindung bei der Bindung von Metallatomen vorherrschend sein, und die kovalente Bindung kann bei der Bindung von nicht-metallischen Atomen vorherrschend sein. Zur Vereinfachung der Beschreibung werden Atome eines bestimmten Materials als durch den dominantesten Bindungstyp unter den verschiedenen Typen von atomaren Bindungen gebunden betrachtet. Wenn ein Bestandteil, der die Depositionstargetschicht bildet, vorherrschend durch ionische Bindungen gebunden ist, kann die Depositionstargetschicht eine relativ geringe Menge von Elektronen für die Metallquelle bereitstellen. Wenn insbesondere ein Bestandteil, der die Depositionstargetschicht bildet, starke ionische Bindungen aufweist, kann die Depositionstargetschicht nicht ohne Weiteres Elektronen für die Metallquelle bereitstellen. Wenn im Gegensatz dazu ein Bestandteil, der die Depositionstargetschicht bildet, starke metallische Bindungen aufweist, kann die Depositionstargetschicht ohne Weiteres vergleichsweise mehr Elektronen für die Metallquelle zur Verfügung stellen. Wenn demgemäß die Metallschicht durch Bereitstellen der Metallquelle für die Depositionstargetschicht gebildet wird, kann die Bildung der Metallschicht durch die in der Depositionstargetschicht vorliegenden Bindungstypen gesteuert werden.
  • Die Deposition der Metallatome zur Bildung der zweiten Metallstruktur kann demgemäß selektiv durchgeführt werden. Die Zusammensetzung, welche die Isolationsstruktur 142 bildet, kann vorzugsweise durch starke ionische Bindungen gebunden sein. Zum Beispiel kann die Oberfläche der Isolationsstruktur 142, welche durch die Öffnungen 150 freigelegt ist, ein Oxid beinhalten. Eine Verbindung, die starke ionische Bindungen beinhaltet, kann weniger Elektronen für die zweite Metallquelle bereitstellen. Demgemäß können die zweite Metallquelle und das zweite reduzierende Gas nicht ohne Weiteres auf der Isolationsstruktur 142 absorbiert werden. Genauer gesagt, kann die Reaktion zur Deposition der zweiten Metallschicht 156 die Absorption der zweiten Metallquelle und des zweiten reduzierenden Gases beinhalten. Da die zweite Metallquelle und das zweite reduzierende Gas eventuell nicht ohne Weiteres auf der Isolationsstruktur 142 absorbiert werden, wird demgemäß die zweite Metallstruktur 156 eventuell nicht ohne Weiteres auf der Isolationsstruktur 142 gebildet.
  • Wenn im Gegensatz dazu die erste Metallstruktur 154 Verbindungen beinhaltet, die vorzugsweise durch metallische Bindungen gebildet sind, kann die erste Metallstruktur 154 vergleichsweise mehr Elektronen für die zweite Metallquelle bereitstellen. Demgemäß können die zweite Metallquelle und das zweite reduzierende Gas vorzugsweise auf der ersten Metallstruktur 154 absorbiert werden. Somit kann das zweite Metall leichter auf der ersten Metallstruktur 154 aufgebracht werden. Durch den Unterschied des Maßes an Metalldepositionsgeschwindigkeit kann die zweite Metallstruktur 156 vorzugsweise auf der ersten Metallstruktur 154 gebildet werden. Da die zweite Metallstruktur 156 selektiv wächst, ist es möglicherweise nicht notwendig, einen Knotenisolationsprozess zum Isolieren der zweiten Metallstrukturen 156 in benachbarten Öffnungen 150 durchzuführen. Demgemäß können Defekte der zweiten Metallstruktur 156 vermieden werden, die aufgrund eines Knotenisolationsprozesses auftreten können. Detaillierter kann die zweite Metallstruktur 156 im Vergleich zu der ersten Metallstruktur 154 eine vergleichsweise große Kornabmessung aufweisen. Demgemäß könnte ein Knotenisolationsprozess bewirken, dass ein großer Teil der zweiten Metallstruktur herausgerissen wird, was einen schlechten Einfluss auf eine Widerstandseigenschaft der zweiten Metallstruktur 156 haben kann. Gemäß der Erfindung kann jedoch auf den Knotenisolationsprozess verzichtet werden, so dass Defekte der zweiten Metallstruktur 156, die ansonsten während des Knotenisolations-prozesses auftreten würden, reduziert oder vermieden werden können. Da die zweiten Metallstrukturen 156 in den benachbarten Öffnungen 150 elektrisch separiert werden können, können diese zudem vollständiger isoliert werden als benachbarte Gatestrukturen.
  • Wie in 4A gezeigt, kann die zweite Metallstruktur 156 so aufwachsen, dass sie im Wesentlichen eben mit der Seitenwand der Isolationsstruktur 142 auf den Seitenwänden der Gateisolationszwischenschicht 123 ist. In anderen Ausführungsformen ragt die zweite Metallstruktur 156, wie in 4B gezeigt, über die Seitenwände der Isolationsstruktur 142 auf den Seitenwänden der Gateisolationszwischenschichten 123 hinaus. Das heißt, die zweite Metallstruktur 156 kann ein Überwachsen aufweisen. Dadurch kann ein Widerstand der Gatestruktur, welche die zweite Metallstruktur 156 beinhaltet, reduziert werden. Ein Widerstand der Gatestruktur kann durch Steuern des Maßes an Wachstum der zweiten Metallstruktur 156 eingestellt werden.
  • Verfahren zur Bildung der ersten Metallstruktur 154 und der zweiten Metallstruktur 156 gemäß der Erfindung können physikalische Defekte reduzieren, wie einen Hohlraum und Nahtstellen, die ansonsten während des Strukturbildungsprozesses auftreten können. Wie vorstehend erwähnt, können, da die erste Metallstruktur 154 durch Nassätzen geätzt wird, Ätznebenprodukte der ersten Metallstruktur 154 (zum Beispiel Metallatome in der ersten Metallquelle) reduziert werden, welche die Isolationsstruktur 142 verunreinigen könnten. Zum Beispiel können Ätznebenprodukte reduziert werden, die ansonsten an der Isolationsstruktur 142 und der zweiten Metallstruktur 154 haften würden. Da ein zweites Metall, welches das Ätznebenprodukt als Kristallisationskern verwendet, in einer anderen Richtung wächst als ein zweites Metall, das von der ersten Metallstruktur 154 aus wächst, kann die demgemäß gebildete zweite Metallstruktur 154 physikalische Defekte aufweisen. Da die Ätznebenprodukte unregelmäßig auf der Isolationsstruktur 142 gebildet werden, kann es außerdem schwierig sein, die zweite Metallstruktur 154 zu steuern, die von den Ätznebenprodukten aus wächst. Wenn jedoch gemäß der Erfindung die zweite Metallstruktur 156 selektiv von der ersten Metallstruktur 154 aus gebildet wird, kann die zweite Metallstruktur 156 mit reduzierten physikalischen Defekten gebildet werden. Demgemäß kann die Zuverlässigkeit eines Halbleiterbauelements verbessert werden, das die zweite Metallstruktur 156 beinhaltet.
  • Bezugnehmend auf 3 wird eine füllende Isolationsschicht 158 gebildet, um die Vertiefung 140 zu füllen. Aufgrund der füllenden Isolationsschicht 158 sind die gestapelten ersten und zweiten Metallstrukturen 154 und 156, die eine der Halbleiterstrukturen 133 gemeinsam nutzen, und die gestapelten ersten und zweiten Metallstrukturen 154 und 156, die eine benachbarte andere der Halbleiterstrukturen 133 gemeinsam nutzen, separiert. Die Oberseite der füllenden Isolationsschicht 158 kann planarisiert werden. Wenn sie planarisiert wird, können Teile der oberen Isolationsschicht 125 und der Isolationsstruktur 142 auf der Halbleiterstruktur 133 zusammen entfernt werden. Die Planarisierung kann durchgeführt werden, bis die Oberseite der oberen Isolationsschicht 125 und die Oberseite des Störstellenbereichs 135 in der Halbleiterstruktur 133 freigelegt sind.
  • Auf der Halbleiterstruktur 133 und der oberen Isolationsschicht 125 wird eine Zwischenisolationsschicht 161 gebildet. Es wird eine Bitleitungskontaktöffnung gebildet, welche die Zwischenisolationsschicht 161 durchdringt. Die Bitleitungskontaktöffnung legt die Oberseite des Störstellenbereichs 135 frei. Ein Bitleitungskontakt 163 wird gebildet, um die Bitleitungskontaktöffnung zu füllen. Der Bitleitungskontakt 163 kann ein Metall, einen dotierten Halbleiter oder eine Metallverbindung beinhalten. Auf der Zwischenisolationsschicht 161 und dem Bitleitungskontakt 163 wird eine Bitleitung 165 gebildet. Die Bitleitung 165 kann sich in eine zweite Richtung erstrecken, welche die erste Richtung schneidet. Der Bitleitungskontakt 163 und die Bitleitung 165 können gleichzeitig oder separat gebildet werden.
  • Bezugnehmend auf die 1, 3, 4A und 4B wird nunmehr ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung beschrieben, das durch eines der vorstehend unter Bezugnahme auf die 1, 2A bis 2F, 3, 4A und 4B beschriebenen Verfahren hergestellt werden kann. Bezugnehmend auf die 1 und 3 ist die Halbleiterstruktur 133 auf dem Substrat 100 angeordnet. Die Halbleiterstruktur 133 kann eine Säulenform aufweisen, die sich von dem Substrat 100 nach oben erstreckt. Die Halbleiterstruktur 133 kann ein einkristallines oder polykristallines Halbleitermaterial beinhalten. Auf dem obersten Teil der Halbleiterstruktur 133 kann ein Störstellenbereich 135 ausgebildet sein. Der Störstellenbereich 135 kann mit einer höheren Dotierstoffkonzentration als andere Teile der Halbleiterstruktur 133 ausgebildet sein.
  • Die Isolationsschichten 121, 123 und 125 sind entlang der Seitenwand der Halbleiterstruktur 133 gestapelt. Die Isolationsschichten 121, 123 und 125 können die untenliegende Isolationsschicht 121, die dem Substrat 100 am nächsten liegt, die Mehrzahl von Gateisolationszwischenschichten 123 auf der untenliegenden Isolationsschicht 121 sowie die obere Isolationsschicht 125 auf der obersten Gateisolationsschicht 123 beinhalten. Die Isolationsschichten 121, 123 und 125 sind voneinander separiert und können auf der Seitenwand der Halbleiterstruktur 133 angeordnet sein.
  • Die Isolationsstruktur 142 ist auf Seitenwänden der Halbleiterstruktur 133 und der Isolationsschichten 121, 123 und 125 vorgesehen. Die Isolationsstruktur 142 kann die Seitenwand der Halbleiterstruktur 133 zwischen den Isolationsschichten 121, 123 und 125 sowie die Oberseiten, Unterseiten und die Seitenwände der Isolationsschichten 121, 123 und 125 bedecken. Die Isolationsstruktur 142 kann eine Mehrzahl von Schichten beinhalten. Die Isolationsstruktur 142 kann eine Oxidschicht, eine Nitridschicht oder eine Kombination derselben beinhalten. Zum Beispiel kann die Isolationsstruktur 142 eine ONO-Schicht oder eine ONOA-Schicht sein.
  • Die Öffnungen 150 sind zwischen benachbarten Isolationsschichten 121, 123 und 125 definiert. Die Öffnungen 150 können ein Raum sein, der durch die Isolationsstruktur 142 zwischen den benachbarten Isolationsschichten 121, 123 und 125 definiert ist. Die Öffnungen 150 beinhalten die Böden, die durch die Isolationsstruktur 142 auf der Seitenwand der Halbleiterstruktur 133 definiert sind, sowie die Seitenwände, die durch die Isolationsstruktur 142 auf den Oberseiten und den Unterseiten der Isolationsschichten 121, 123 und 125 definiert sind.
  • Die Öffnungen 150 sind mit einer Gatestruktur gefüllt. Die Gatestruktur kann eine erste Metallstruktur 154 benachbart zu dem Boden der Öffnungen 150 und eine zweite Metallstruktur 156 auf der Seitenwand der ersten Metallstruktur 154 beinhalten.
  • Bezugnehmend auf 4A kann eine Seitenwand der zweiten Metallstruktur 156 koplanar mit der Seitenwand der Isolationsstruktur 142 auf den Seitenwänden der Isolationsschichten 121, 123 und 125 sein, die nicht benachbart zu der Halbleiterstruktur 133 sind. In einer weiteren Ausführungsform ragt eine Seitenwand der zweiten Metallstruktur 156, wie in 4B gezeigt, lateral weiter vor als die Seitenwand der Isolationsstruktur 142 auf den Seitenwänden der Isolationsschichten 121, 123 und 125. In noch einer weiteren Ausführungsform ist eine Seitenwand der zweiten Metallstruktur 156 innerhalb der Öffnungen 150 angeordnet. Zum Beispiel kann die zweite Metallstruktur 156 stärker eingerückt sein als die Seitenwände der Isolationsschichten 121, 123 und 125. Die Form der zweiten Metallstruktur 156 kann entsprechend einem betrachteten Bauelement geeignet ausgewählt sein.
  • Die erste Metallstruktur 154 und die zweite Metallstruktur 156 können das gleiche Metall beinhalten. Zum Beispiel können die erste Metallstruktur 154 und die zweite Metallstruktur 156 Wolfram beinhalten. Die erste Metallstruktur 154 weist eine andere Kornabmessung als die zweite Metallstruktur 156 auf, insbesondere ist die Kornabmessung der ersten Metallstruktur 154 kleiner als jene der zweiten Metallstruktur 156.
  • Dadurch kann die erste Metallstruktur 154 einen höheren spezifischen elektrischen Widerstand als die zweite Metallstruktur 156 aufweisen.
  • Die Barrierenstruktur 145 kann auf der Oberseite und der Unterseite der ersten Metallstruktur 154 bereitgestellt sein. Die Barrierenstruktur 145 kann sich zwischen der ersten Metallstruktur 154 und der Halbleiterstruktur 133 erstrecken und diese separieren. Die Barrierenstruktur 145 kann wenigstens eine ausgewählte von Metallverbindungen beinhalten, die TiN und WN umfassen.
  • Auf dem Substrat 100 kann eine Mehrzahl von gestapelten Schichtstrukturen angeordnet sein, welche die Halbleiterstruktur 133, die Gatestrukturen, die Isolationsschichten 121, 123 und 125 sowie die Isolationsstrukturen beinhalten, die einander im Wesentlichen ähnlich sind. Die füllende Isolationsschicht 158 kann zwischen den gestapelten Schichtstrukturen angeordnet sein. Die füllende Isolationsschicht 158 kann die Isolationsstruktur 142 auf den Seitenwänden der Isolationsschichten 121, 123 und 125 und einer Seitenwand der zweiten Metallstruktur 156 kontaktieren.
  • Die Bitleitung 165 ist auf der füllenden Isolationsschicht 158, der oberen Isolationsschicht 125 und der Halbleiterstruktur 133 bereitgestellt. Die Bitleitung 165 ist durch den Bitleitungskontakt 163 mit der Halbleiterstruktur 133 verbunden. Die Zwischenisolationsschicht 161 kann des Weiteren zwischen der Bitleitung 165 und der oberen Isolationsschicht 125 und der füllenden Isolationsschicht 158 angeordnet sein.
  • Bezugnehmend auf die 5A bis 5C wird nunmehr ein Verfahren zur Bildung eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung beschrieben. Bezugnehmend auf 5A wird ein Halbleitersubstrat 200 bereitgestellt. Das Halbleitersubstrat 200 kann ein homogenes Halbleitersubstrat, eine epitaxiale Halbleiterschicht, eine Silicium-auf-Isolator(SOI)-Schicht oder eine andere Halbleiterschichtanordnung sein. Die Halbleiterstruktur 200 kann einen leitfähigen Bereich und/oder einen isolierenden Bereich beinhalten. Auf dem Halbleitersubstrat 200 wird eine Isolationsstruktur 242 gebildet, um eine Öffnung 250 zu definieren. Die Isolationsstruktur 242 kann durch eine ionische Bindung gebundene Atome beinhalten. Die Isolationsstruktur 242 kann zum Beispiel ein Oxid beinhalten. Die Öffnung 250 legt die Oberseite des Halbleitersubstrats 200 frei. Zum Beispiel kann die Öffnung 250 die Oberseite des leitfähigen Bereichs des Halbleitersubstrats 200 freilegen. Die Öffnung 250 kann einen Boden, der durch die Oberseite der Halbleiterstruktur 200 definiert ist, und eine Seitenwand beinhalten, die durch die Seitenwand der Isolationsstruktur 242 definiert ist.
  • In den Öffnungen 250 kann eine Barrierenschicht 244 gebildet werden. Die Barrierenschicht 244 kann konform auf der Oberseite der freigelegten Halbleiterstruktur 200 (dem Boden der Öffnung 250), der Seitenwand der Öffnung 250 und der Oberseite der Isolationsstruktur 242 gebildet werden. Die Barrierenschicht 244 kann eine Metallverbindung beinhalten. Zum Beispiel kann die Barrierenschicht 244 TiN oder WN beinhalten.
  • In der Öffnung 250 wird eine erste Metallschicht 253 gebildet. Die Bildung der ersten Metallschicht 253 beinhaltet die Bereitstellung einer ersten Metallquelle und die Bereitstellung eines ersten reduzierenden Gases in der Reaktionskammer. Die erste Metallquelle kann ein erstes Metall beinhalten. Das erste reduzierende Gas kann Wasserstoffatome, Wasserstoffradikale und/oder Wasserstoffionen beinhalten. Die erste Metallquelle und das erste reduzierende Gas können Materialien mit einer relativ schnellen Reaktion beinhalten. Zum Beispiel kann die erste Metallquelle WF6 sein, und das erste reduzierende Gas kann SiH4 oder B2H6 sein. Als nächstes wird eine Ausführungsform beschrieben, die WF6 als erste Metallquelle und SiH4 als erstes reduzierendes Gas verwendet. Die Reaktion zwischen der ersten Metallquelle und dem ersten reduzierenden Gas kann wiederum mit der Reaktionsformel 1 ausgedrückt werden: 2WF6 + 3SiH4 → 2W + 3SiF4 + 6H2 (1)
  • Die Reaktion der ersten Metallquelle und des ersten reduzierenden Gases kann relativ schnell verlaufen. Demgemäß kann die erste Metallschicht 253 mit einer hohen Geschwindigkeit aufgebracht werden. Entsprechend kann die Kornabmessung der ersten Metallschicht, die mit einer hohen Geschwindigkeit aufgebracht wird, relativ klein sein.
  • Bezugnehmend auf 5B werden die erste Metallschicht 253 und die Barrierenschicht 244 geätzt. Die erste Metallschicht 253 und die Barrierenschicht 244 können durch eine Ätzlösung nassgeätzt werden, die wenigstens eines von H2O2, H3PO4, HNO3, CH3COOH, HF, HCl, H2SO4, EKC, SF6, Cl2 und NF3 beinhaltet. Eine erste Metallstruktur 254 und eine Barrierenstruktur 245 werden durch das Nassätzen gebildet. Die erste Metallstruktur 254 und die Barrierenstruktur 245 können eine niedrigere Oberseite als die Isolationsstruktur 242 aufweisen. Die Seitenwand der Öffnung 250 kann durch das Nassätzen teilweise freigelegt werden. Das heißt, die Seitenwand der Isolationsstruktur 242 kann teilweise freigelegt werden.
  • Bezugnehmend auf 5C wird selektiv eine zweite Metallstruktur 256 gebildet. Die zweite Metallstruktur 256 kann anisotrop auf der ersten Metallstruktur 254 aufwachsen. Eine selektive Bildung der zweiten Metallstruktur 256 auf der geätzten Oberfläche der ersten Metallstruktur 254 kann das Zuführen einer zweiten Metallquelle und das Zuführen eines zweiten reduzierenden Gases in die Reaktionskammer beinhalten. In einer entsprechenden Ausführungsform beinhaltet die zweite Metallquelle das gleiche Metall wie die erste Metallquelle. Wenn zum Beispiel die zweite Metallquelle WF6 ist und das zweite reduzierende Gas H2 ist, findet in der Reaktionskammer eine Reaktion statt, die wiederum durch die folgende chemische Formel 2 beschrieben ist: 2WF6 + 3H2 → W + 6HF (2)
  • Die chemische Reaktion entsprechend der chemischen Formel 2 findet auf der geätzten Oberfläche der ersten Metallstruktur 254 statt. Die zweite Metallquelle und das zweite reduzierende Gas werden auf der geätzten Oberfläche der ersten Metallstruktur 254 absorbiert. Das zweite reduzierende Gas wird in einen atomaren Zustand zersetzt, und das zersetzte zweite reduzierende Gas mit einem atomaren Zustand reagiert mit der zweiten Metallquelle derart, dass das zweite Metall auf der geätzten Oberfläche der ersten Metallstruktur 254 aufgebracht wird. Die Reaktion zur Bildung der zweiten Metallstruktur 256 kann relativ langsam verlaufen. Insbesondere schreitet die Reaktion zur Bildung der zweiten Metallstruktur 256 langsamer als die Reaktion zur Bildung der ersten Metallschicht 253 fort.
  • In diesen Ausführungsformen kann die zweite Metallquelle zur Herabsetzung der Reaktionsgeschwindigkeit der zweiten Materialquelle und des zweiten reduzierenden Gas in größeren Mengen als das reduzierende Gas bereitgestellt werden. Der Bildungsprozess der zweiten Metallstruktur 256 kann unter niedrigen Temperatur- und geringen Druckbedingungen durchgeführt werden. Zum Beispiel kann während der Bildung der zweiten Metallstruktur 256 eine Temperatur in der Reaktionskammer unter etwa 500°C sein und ein Druck in der Reaktionskammer unter etwa 50 Torr sein. In einer entsprechenden Ausführungsform kann während der Bildung der zweiten Metallstruktur 256 eine Temperatur in der Reaktionskammer etwa 350°C sein und ein Druck in der Reaktionskammer etwa 40 Torr sein.
  • Wiederum bezugnehmend auf 5C wird nunmehr ein Halbleiterbauelement gemäß der Erfindung beschrieben, das wie vorstehend unter Bezugnahme auf die 5A bis 5C beschrieben hergestellt werden kann. Die Isolationsstruktur 242 ist auf dem Halbleitersubstrat 200 angeordnet. Das Halbleitersubstrat 200 kann einen leitfähigen Bereich und/oder einen isolierenden Bereich beinhalten. Die Isolationsstruktur 242 definiert eine Öffnung 250, die wenigstens einen Teil des leitfähigen Bereichs des Halbleitersubstrats 200 freilegt. Die erste Metallstruktur 254 und die zweite Metallstruktur 256 sind in der Öffnung 250 angeordnet. Die erste Metallstruktur 254 ist am Boden der Öffnung 250 benachbart zu dem Halbleitersubstrat 200 angeordnet, und die zweite Metallstruktur 256 ist auf der ersten Metallstruktur 254 in der Öffnung 250 angeordnet.
  • Die erste Metallstruktur 254 und die zweite Metallstruktur 256 können das gleiche Metallelement beinhalten. Zum Beispiel kann die erste Metallstruktur 254 und die zweite Metallstruktur 256 Wolfram beinhalten. Die erste Metallstruktur 254 und die zweite Metallstruktur 256 weisen unterschiedliche durchschnittliche Kornabmessungen auf. Insbesondere ist die Kornabmessung der ersten Metallstruktur 254 kleiner als jene der zweiten Metallstruktur 256. Dadurch weist die erste Metallstruktur 254 einen höheren spezifischen elektrischen Widerstand auf als die zweite Metallstruktur 256.
  • Zwischen der ersten Metallstruktur 254 und der Isolationsstruktur 242 kann eine Barrierenstruktur 245 eingefügt sein. Die Oberseite der Barrierenstruktur 245 und die Oberseite der ersten Metallstruktur 254 können koplanar sein.
  • Bezugnehmend auf die 6 und 7 werden nunmehr Anwendungsbeispiele eines Halbleiterbauelements gemäß der Erfindung beschrieben. Bezugnehmend auf 6 ist eine variable Widerstandsschicht 263 auf der zweiten Metallstruktur 256 von 5C angeordnet. Die variable Widerstandsschicht 263 kann ein Phasenänderungsmaterial, ein Übergangsmetalloxid oder eine Mehrzahl von magnetischen Schichten beinhalten. In diesem Fall dienen die erste Metallstruktur 254 und die zweite Metallstruktur 256 als ein erster Kontaktstift.
  • Auf der Ober- und Unterseite der variablen Widerstandsschicht 263 können eine obere Elektrode 265 bzw. eine untere Elektrode 261 angeordnet sein. Die untere Elektrode 261 ist zwischen die variable Widerstandsschicht 263 und die zweite Metallstruktur 256 eingefügt. Die untere Elektrode 261 kann entsprechend einer Eigenschaft der variablen Widerstandsschicht 263 weggelassen werden.
  • Bezugnehmend auf 7 kontaktieren die erste Metallstruktur 254, die zweite Metallstruktur 256 und die Barrierenstruktur 245 von 5C elektrisch Oberseiten eines Gates 212 und eines Störstellenbereichs 203, die einen Transistor bilden. In diesem Fall dienen die erste Metallstruktur 254 und die zweite Metallstruktur 256 als ein Kontaktstift. Des Weiteren kann eine ohmsche Schicht 216 zwischen die Barrierenstruktur 245 und den Störstellenbereich 203 und/oder zwischen die Barrierenstruktur 245 und das Gate 212 eingefügt sein.
  • Bezugnehmend auf 8 beinhaltet ein elektronisches System 1100 eine Steuereinheit 1110, einen Eingang/Ausgang (I/O) 1120, ein Speicherbauelement 1130, eine Schnittstelle 1140 und einen Bus 1150. Die Steuereinheit 1110, der I/O 1120, das Speicherbauelement 1130 und/oder die Schnittstelle 1140 sind über den Bus 1150 elektrisch verbunden. Der Bus 1150 entspricht einem Pfad, über den Daten übertragen werden können. Die Steuereinheit 1110 kann wenigstens einen von einem Mikroprozessor, einem digitalen Signalprozessor, einem Mikrocontroller und/oder logischen Bauelementen beinhalten, die äquivalente Funktionen derselben ausführen. Der I/O 1120 kann ein Keypad, eine Tastatur und/oder eine Anzeigevorrichtung beinhalten. Das Speicherbauelement 1130 kann Daten und/oder Befehlte speichern. Das Speicherbauelement 1130 beinhaltet wenigstens eines der Halbleiterspeicherbauelemente, die in den obigen ersten und zweiten Ausführungsformen offenbart sind. Außerdem kann das Speicherbauelement 1130 des Weiteren ein Halbleiterspeicherbauelement einer anderen Form beinhalten, zum Beispiel ein Flash-Speicherbauelement, ein DRAM und/oder ein SRAM. Die Schnittstelle 1140 kann eine Funktion zum Übermitteln von Daten zu einem Kommunikationsnetzwerk oder zum Empfangen von Daten von einem Kommunikationsnetzwerk durchführen. Die Schnittstelle 1140 kann eine drahtgebundene oder eine drahtlose Schnittstelle sein. Zum Beispiel kann die Schnittstelle 1140 eine Antenne oder ein drahtgebundener/drahtloser Sendeempfänger sein. Wenngleich nicht dargestellt, kann das elektronische System 1100 des Weiteren einen Hochgeschwindigkeits-DRAM und/oder -SRAM als einen Arbeitsspeicher beinhalten, um den Betrieb der Steuereinheit 1110 zu verbessern.
  • Das elektronische System 1100 kann auf einen Personal-Digital-Assistant (PDA), einen tragbaren Computer, ein Webtablet, ein drahtloses Telefon, ein Handy, ein digitales Musikabspielgerät, eine Speicherkarte oder alle Arten von elektronischen Produkten zum Übermitteln und/oder Empfangen von Information über eine drahtlose Umgebung angewendet werden.
  • 9 ist ein Blockdiagramm, das eine Speicherkarte 1200 darstellt, die ein Halbleiterspeicherbauelement gemäß der Erfindung beinhaltet. Bezugnehmend auf 9 beinhaltet die Speicherkarte 1200 ein Speicherbauelement 1210. Das Speicherbauelement 1210 beinhaltet wenigstens eines der Halbleiterspeicherbauelemente der ersten und zweiten Ausführungsformen. Das Speicherbauelement 1210 kann des Weiteren eine andere Form eines Halbleiterspeicherbauelements beinhalten, zum Beispiel ein Flash-Speicherbauelement, ein DRAM und/oder SRAM. Die Speicherkarte 1200 beinhaltet des Weiteren eine Speichersteuereinheit 1220 zum Steuern eines Datenaustauschs zwischen einem Host und dem Speicherbauelement 1210.
  • Die Speichersteuereinheit 1220 kann eine Zentralprozessoreinheit (CPU) 1222 zum Steuern allgemeiner Operationen der Speicherkarte 120 beinhalten und kann des Weiteren einen SRAM 1221 beinhalten, der als ein Arbeitsspeicher der CPU 1222 dient. Des Weiteren kann die Speichersteuereinheit 1220 eine Hostschnittstelle (I/F) 1223 und eine Speicher-I/F 1225 beinhalten. Die Host-I/F 1223 kann ein Datenaustauschprotokoll zwischen der Speicherkarte 1200 und einem Host beinhalten. Die Speicher-I/O 1225 verbindet die Speichersteuereinheit 1220 mit dem Speicherbauelement 1210. Des Weiteren kann die Speichersteuereinheit 1220 einen Fehlerkorrekturschaltkreis (ECC) 1224 beinhalten. Der ECC 1224 detektiert und korrigiert einen Datenauslesefehler aus dem Speicherbauelement 1210. Wenngleich in den Zeichnungen nicht dargestellt, kann die Speicherkarte 1200 des Weiteren ein ROM-Bauelement zum Speichern von Codedaten zwecks Austausch mit einem Host beinhalten. Die Speicherkarte 1200 kann als tragbare Datenspeicherkarte verwendet werden. Alternativ kann die Speicherkarte 1200 eine Solid-State-Disk (SSD) realisieren, die eine Festplatte eines Computersystems ersetzen kann.
  • Gemäß Ausführungsformen der Erfindung wird eine erste Metallschicht in einer Öffnung ausgebildet und dann nassgeätzt. Eine zweite Metallstruktur wird selektiv von der nassgeätzten ersten Metallschicht aufgewachsen. Wenn die erste Metallschicht durch den Nassätzvorgang geätzt wird, wird eine Ätzverunreinigung derart an der Seitenwand der Öffnung angebracht, dass die zweite Metallstruktur vorzugsweise von der ersten Metallschicht anstatt von Seitenwänden der Öffnung aus aufwächst. Demgemäß können Metallstrukturen mit reduzierten Defekten in der Öffnung gebildet werden. Außerdem wird die zweite Metallstruktur derart selektiv aufgewachsen, dass sie von einer benachbarten zweiten Metallstruktur separiert ist. Daher können zwei jeweilig benachbarte zweite Metallstrukturen in einer Weise gebildet werden, dass sie voneinander isoliert bleiben. Demgemäß kann ein Halbleiterbauelement mit einer verbesserten Zuverlässigkeit gebildet werden.

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: – Bilden einer Isolationsschicht (121, 123, 125; 242) auf einem Halbleitersubstrat (100, 200); – Bilden einer Öffnung (140, 150; 250) in der Isolationsschicht, wobei die Öffnung eine durch eine Seite der Isolationsschicht definierte Seitenwand aufweist, – Bilden einer ersten Metallschicht (153, 253) in der Öffnung, welche die Seitenwand der Öffnung bedeckt, wenigstens teilweises Freilegen der Seitenwand der Öffnung mittels Durchführen eines Nassätzprozesses mit der ersten Metallschicht und – selektives Bilden einer zweiten Metallschicht (156, 256) auf der geätzten ersten Metallschicht (154, 254), – wobei eine durchschnittliche Kornabmessung der ersten Metallschicht kleiner als eine durchschnittliche Kornabmessung der zweiten Metallschicht ist.
  2. Verfahren nach Anspruch 1, wobei die erste Metallschicht und die zweite Metallschicht eine Gatestruktur beinhalten, wobei das Verfahren des Weiteren die Bildung einer Isolationsstruktur (142) zwischen der Halbleiterstruktur und der Gatestruktur beinhaltet.
  3. Verfahren nach Anspruch 2, wobei das Bilden der Öffnung das Bilden einer Mehrzahl von Öffnungen in der Isolationsschicht beinhaltet, um eine Mehrzahl von Gateisolationszwischenschichten zu definieren, und das Bilden der Gatestruktur das Bilden einer Mehrzahl von ersten und zweiten Metallschichten in der jeweiligen Mehrzahl von Öffnungen beinhaltet, die eine Mehrzahl von Gatestrukturen definiert, wobei das Bilden der Zwischengateisolationsschichten und der Isolationsstruktur umfasst: – abwechselndes Stapeln von Gateisolationszwischenschichten (123) und Opferschichten (SC) auf einem Substrat, – Bilden einer Öffnung (140), welche die Zwischengateisolationsschichten und die Opferschichten durchdringt, – Entfernen der Opferschichten und – Bilden der Isolationsstruktur konform in einem Raum, in dem die Opferschichten entfernt sind, und in der Öffnung.
  4. Verfahren nach Anspruch 2 oder 3, das des Weiteren das Bilden einer Barrierenschicht (144) zwischen der Isolationsstruktur und der ersten Metallschicht beinhaltet, wobei die Barrierenschicht während des Nassätzprozesses zusammen mit der ersten Metallschicht geätzt wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Isolationsschicht eine durch eine ionische Bindung gebundene Verbindung beinhaltet.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die erste Metallschicht und die zweite Metallschicht das gleiche Metall beinhalten.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei eine Bildungsgeschwindigkeit der ersten Metallschicht größer als jene der zweiten Metallschicht ist.
  8. Verfahren nach Anspruch 7, wobei das Bilden der ersten Metallschicht und das Bilden der zweiten Metallschicht das Zuführen einer ersten Metallquelle und eines ersten reduzierenden Gases in die Öffnung und das Zuführen einer zweiten Metallquelle und eines zweiten reduzierenden Gases in die Öffnung beinhaltet, wobei die erste Metallquelle und die zweite Metallquelle das gleiche Metallelement beinhalten.
  9. Verfahren nach Anspruch 8, wobei die erste Metallquelle und die zweite Metallquelle WF6 beinhalten.
  10. Verfahren nach Anspruch 8 oder 9, wobei das erste reduzierende Gas und/oder das zweite reduzierende Gas Wasserstoffatome, Wasserstoffradikale und/oder Wasserstoffionen beinhalten.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das erste reduzierende Gas Silan und/oder Diboran beinhaltet und/oder das zweite reduzierende Gas Wasserstoffgas beinhaltet.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei das Bilden der Isolationsschicht und der Öffnung umfasst: – Bilden einer vorläufigen Isolationsschicht auf dem Halbleitersubstrat und – anisotropes Ätzen der vorläufigen Isolationsschicht, bis die Oberseite des Halbleitersubstrats freigelegt ist.
  13. Verfahren nach Anspruch 12, wobei das Halbleitersubstrat einen leitfähigen Bereich beinhaltet, der durch den Boden der Öffnung freigelegt ist, und die erste Metallschicht mit dem leitfähigen Bereich des Halbleitersubstrats elektrisch verbunden ist.
  14. Verfahren nach Anspruch 12, das des Weiteren beinhaltet: – Bilden einer variablen Widerstandsstruktur (263), welche die zweite Metallschicht (256) kontaktiert, und – Bilden einer dritten Metallschicht (265) auf der variablen Widerstandsstruktur.
  15. Halbleiterbauelement mit – einem Substrat (100), – Gateisolationszwischenschichten (123) und Gatestrukturen (CG), die abwechselnd auf dem Substrat gestapelt sind, – einer Halbleiterstruktur (133), die sich entlang der Seitenwände der Gateisolationszwischenschichten und der Gatestrukturen von dem Substrat nach oben erstreckt, und – einer Isolationsstruktur (142) zwischen den Gatestrukturen und der Halbleiterstruktur, – wobei die Gatestrukturen eine erste Metallstruktur (154) und eine zweite Metallstruktur (156) beinhalten, wobei die erste Metallstruktur benachbart zu der Halbleiterstruktur ist und die zweite Metallstruktur durch die erste Metallstruktur von der Halbleiterstruktur beabstandet ist.
  16. Halbleiterbauelement, vorzugsweise nach Anspruch 15, mit – einem Substrat (100, 200), – einer Isolationsschicht (121, 123, 125, 242), die auf dem Substrat ausgebildet ist, – einer ersten Metallschicht (153, 253), die in einer Öffnung (140, 150, 250) der Isolationsschicht ausgebildet ist, und – einer zweiten Metallschicht (156, 256), die selektiv auf der geätzten ersten Metallschicht (154, 254) ausgebildet ist, – wobei eine durchschnittliche Kornabmessung der ersten Metallschicht kleiner als eine durchschnittliche Kornabmessung der zweiten Metallschicht ist.
  17. Halbleiterbauelement nach Anspruch 15 oder 16, wobei sich die Isolationsstruktur auf den Ober- und Unterseiten der Gatestrukturen erstreckt.
  18. Halbleiterbauelement nach einem der Ansprüche 15 bis 17, wobei die zweite Metallstruktur eine zweite Seitenwand der Gatestrukturen definiert, die einer ersten Seitenwand der Gatestrukturen benachbart zu der Halbleiterstruktur gegenüberliegt, wobei die zweite Metallstruktur mehr als die Isolationsstrukturen auf der zweiten Seitenwand der Gatestrukturen vorragt.
  19. Halbleiterbauelement nach einem der Ansprüche 15 bis 18, das des Weiteren eine Barrierenschicht zwischen der ersten Metallstruktur und der Isolationsstruktur beinhaltet, wobei eine der Halbleiterstruktur gegenüberliegende Seite der Barrierenschicht koplanar zu einer Seite der ersten Metallstruktur ist.
  20. Halbleiterbauelement nach einem der Ansprüche 15 bis 19, wobei die Isolationsstruktur Oxid-Nitrid-Oxid-Aluminiumoxid (ONOA) beinhaltet.
DE102010040129.3A 2009-09-03 2010-09-01 Halbleiterbauelement und Verfahren zur Herstellung desselben Active DE102010040129B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0083124 2009-09-03
KR1020090083124A KR101604054B1 (ko) 2009-09-03 2009-09-03 반도체 소자 및 그 형성방법

Publications (2)

Publication Number Publication Date
DE102010040129A1 true DE102010040129A1 (de) 2014-01-16
DE102010040129B4 DE102010040129B4 (de) 2022-06-09

Family

ID=43623578

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010040129.3A Active DE102010040129B4 (de) 2009-09-03 2010-09-01 Halbleiterbauelement und Verfahren zur Herstellung desselben

Country Status (5)

Country Link
US (2) US8415674B2 (de)
JP (1) JP5622491B2 (de)
KR (1) KR101604054B1 (de)
DE (1) DE102010040129B4 (de)
TW (1) TWI464807B (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
US9077344B2 (en) * 2010-12-07 2015-07-07 Atmel Corporation Substrate for electrical component and method
KR20130004784A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
KR101964085B1 (ko) * 2011-07-26 2019-07-31 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20130070930A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR101929785B1 (ko) * 2012-01-04 2019-03-14 삼성전자주식회사 반도체 소자
JP2013197396A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置及びその製造方法
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR101936752B1 (ko) * 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
US9082826B2 (en) * 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
KR102190370B1 (ko) * 2014-01-10 2020-12-11 삼성전자주식회사 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
TWI550764B (zh) * 2014-08-08 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
KR102238257B1 (ko) * 2014-08-26 2021-04-13 삼성전자주식회사 반도체 소자의 제조 방법
US9391176B2 (en) * 2014-10-23 2016-07-12 Globalfoundries Inc. Multi-gate FETs having corrugated semiconductor stacks and method of forming the same
JP6360457B2 (ja) * 2015-04-08 2018-07-18 東芝メモリ株式会社 半導体装置及びその製造方法
JP6343256B2 (ja) * 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
JP6346595B2 (ja) * 2015-08-25 2018-06-20 東芝メモリ株式会社 半導体装置及びその製造方法
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
KR102310232B1 (ko) * 2017-05-31 2021-10-06 어플라이드 머티어리얼스, 인코포레이티드 3d-nand 디바이스들에서의 워드라인 분리를 위한 방법들
US10121965B1 (en) * 2017-08-31 2018-11-06 Sandisk Technologies Llc Resistive random access memory device containing discrete memory material portions and method of making thereof
CN107863348B (zh) * 2017-11-01 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
JP2019160918A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
WO2020037489A1 (en) 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
US11024535B2 (en) * 2018-10-10 2021-06-01 Tokyo Electron Limited Method for filling recessed features in semiconductor devices with a low-resistivity metal
JP2022523689A (ja) 2019-01-28 2022-04-26 ラム リサーチ コーポレーション 金属膜の蒸着
KR102649568B1 (ko) * 2019-05-03 2024-03-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) * 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
CN115777140A (zh) * 2021-01-05 2023-03-10 朗姆研究公司 特征中的钼沉积
US11594495B2 (en) * 2021-03-23 2023-02-28 Micron Technology, Inc. Microelectronic devices including conductive levels having varying compositions, and related memory devices, electronic systems, and methods
KR20230017585A (ko) * 2021-07-28 2023-02-06 삼성전자주식회사 반도체 소자
TW202412178A (zh) * 2022-04-19 2024-03-16 美商蘭姆研究公司 鉬整合及無孔隙填充

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002536A (en) * 1990-07-06 1999-12-14 Hitachi Ltd. Digital transmission signal processing system and recording/reproducing system
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH1093083A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US7101795B1 (en) * 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
KR100430473B1 (ko) * 2001-02-06 2004-05-10 삼성전자주식회사 텅스텐 실리사이드 형성방법
TW544916B (en) * 2002-01-10 2003-08-01 Winbond Electronics Corp Memory device having complex type contact plug and its manufacturing method
US6667525B2 (en) * 2002-03-04 2003-12-23 Samsung Electronics Co., Ltd. Semiconductor device having hetero grain stack gate
US20040175897A1 (en) * 2003-03-07 2004-09-09 Paul Wensley Optimized buried strap formation utilizing polycrystalline SixC1-x
US7012024B2 (en) * 2003-08-15 2006-03-14 Micron Technology, Inc. Methods of forming a transistor with an integrated metal silicide gate electrode
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
KR100655774B1 (ko) * 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR20060058583A (ko) 2004-11-25 2006-05-30 삼성전자주식회사 도전성 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
KR100611076B1 (ko) * 2005-07-15 2006-08-09 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
JP4231055B2 (ja) * 2006-02-06 2009-02-25 株式会社東芝 半導体装置及びその製造方法
KR100818285B1 (ko) * 2006-11-17 2008-04-01 삼성전자주식회사 단결정 실리콘 로드 제조방법
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
US7977751B2 (en) * 2007-02-06 2011-07-12 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
US20090026618A1 (en) * 2007-07-25 2009-01-29 Samsung Electronics Co., Ltd. Semiconductor device including interlayer interconnecting structures and methods of forming the same
JP2009094237A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2010165989A (ja) * 2009-01-19 2010-07-29 Elpida Memory Inc 半導体装置の製造方法
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
US8193081B2 (en) * 2009-10-20 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for metal gate formation with wider metal gate fill margin
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101784338B1 (ko) * 2010-10-21 2017-10-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20120118947A (ko) * 2011-04-20 2012-10-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130004784A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
US9048334B2 (en) * 2011-08-22 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure
KR101847628B1 (ko) * 2011-09-28 2018-05-25 삼성전자주식회사 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법
KR101916223B1 (ko) * 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US8691682B2 (en) 2014-04-08
TW201133628A (en) 2011-10-01
KR20110024932A (ko) 2011-03-09
US20110049646A1 (en) 2011-03-03
TWI464807B (zh) 2014-12-11
DE102010040129B4 (de) 2022-06-09
KR101604054B1 (ko) 2016-03-16
US8415674B2 (en) 2013-04-09
JP5622491B2 (ja) 2014-11-12
JP2011054969A (ja) 2011-03-17
US20130164928A1 (en) 2013-06-27

Similar Documents

Publication Publication Date Title
DE102010040129B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE112018004626B4 (de) Verfahren zur herstellung von nanoblatttransistoren
DE102007032290B3 (de) Transistor, integrierte Schaltung und Verfahren zur Herstellung einer integrierten Schaltung
DE102017117845B4 (de) Verfahren zum Bilden einer Anordnung nichtflüchtiger Speicherzellen, Verfahren zum Bilden eines auf einem übergangsfreien Feldeffekttransistor basierenden nichtflüchtigen Speichers und eine auf einem übergangsfreien Feldeffekttransistor basierende nichtflüchtige Speicherstruktur
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102017117796A1 (de) Verfahren zur bildung von kontaktsteckern mit verringerter korrosion
DE102018110017B4 (de) Halbleiterspeichervorrichtung und herstellungsverfahren dafür
DE102012220825B4 (de) Verbesserung des polysilicium/metall- kontaktwiderstands in einem tiefen graben
DE102016118956B4 (de) Verfahren und vorrichtung zur zweistufigen dummy-gate-bildung
DE102020118388A1 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102018123386A1 (de) Dreidimensionale Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung
DE102021102547A1 (de) Luftspalte in speicherarraystrukturen
DE102004012241A1 (de) Verfahren zum Füllen von tiefen Grabenstrukturen mit Füllungen ohne Hohlräume
DE102016114573A1 (de) Dreidimensionale Halbleitervorrichtungen
DE102019200725A1 (de) FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht
DE102008006919A1 (de) Verdrahtungsstruktur eines Halbleiterbauelements und Verfahren zur Herstellung desselben
DE10128718B4 (de) Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102021107089A1 (de) Kondensator, speicherbauelement und verfahren
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102020133522A1 (de) Speicherarray-source-/drain-elektrodenstrukturen
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE112016003929B4 (de) Verfahren zum Herstellen eines ferroelektrischen Direktzugriffsspeichers auf vorstrukturierter Bodenelektrode und Oxidationsbarriere
DE102012100006B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021768000

Ipc: H01L0027115820

R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115820

Ipc: H10B0043270000

R020 Patent grant now final