JP2010165989A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】多層配線構造において、下層金属配線への接続用スルーホール内にボイドが発生することを防止する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に金属配線3を形成し、全面に層間絶縁膜4を形成する。絶縁膜内にスルーホールを形成する。スパッタエッチングにより、スルーホール開口部に傾斜部を設け断面を大きくするとともに金属配線の表面の酸化Alを除去する。半導体基板を冷却し、基板温度20℃〜40℃で、スルーホールの内面を含む全面に第1のチタン膜6、窒化チタン膜7、第2のチタン膜8、第1のAl層9aを形成する。続いて基板を加熱して第2のAl層9bをリフローしながら形成した後、第3のAl層9cを形成する。
【選択図】図8

Description

本発明は、半導体装置の製造方法に関する。
半導体装置は、半導体基板上に形成されるトランジスタ、ダイオード、キャパシタなどの機能素子と、それらの機能素子を接続して回路を構成するための配線を主たる構成部材として構成されている。近年、半導体装置の高集積化、あるいは高機能化のため、配線には多層配線構造が用いられている。
多層配線構造では、スルーホールを介して下層配線と上層配線を接続するビアプラグが必要となる。しかし、上層配線をAlで形成する場合、高集積化の進展に伴い、スルーホールの径が縮小されるとスパッタ法でAlを成膜するだけでは、スルーホール内をAlで完全に充填することが困難となってきた。これに対処するために、高温でリフローさせながらAlを成膜する方法や成膜したAlを熱処理してリフローさせる方法が用いられるようになってきた。
特許文献1(特開2001−015515号公報)には、絶縁膜内に形成したコンタクトホールを介して、半導体基板に形成した拡散層と上層Al配線を接続する方法が開示されている。より具体的には、Alの下地にバリヤ層として形成するチタン(Ti)膜を100から250℃の温度範囲で形成することにより、その上に形成するAlの結晶性を改善し、配線の信頼性を向上させる方法が記載されている。
図11は、特許文献1に記載されている図5を転記したものである。特許文献1に記載された技術を以下に述べる。
まず、半導体基板10上に形成された絶縁膜11内にコンタクトホールを形成する。次に、基板温度を100〜250℃に加熱制御した状態で、全面に厚さ20nm程度のチタン膜13を形成する。次に、全面にバリヤメタルとなる窒化チタン膜14を全面に形成する。次に、接触抵抗を低減させるために600℃の窒素雰囲気で熱処理する。
その後、Al膜との接合性を向上させるため、全面にチタン膜15を形成する。次に、低温スパッタにより全面にAl膜16を形成し、さらに高温スパッタにより全面にAl膜17を形成してコンタクトホールを埋め込むと同時にリフローAl配線層18を形成する。
上記方法によりチタン膜13の結晶性を向上させることができ、結果的にAl配線層18の結晶性も向上し、信頼性の高い配線層が得られる利点があると記載されている。
特開2001−015515号公報
しかし、発明者らの検討によれば、上記特許文献1に記載された技術は、図12に示すように、下層配線が半導体基板内に形成された拡散層ではなく金属配線30で構成される場合、スルーホール内にボイド19が発生しやすいという問題があることが明らかとなった。これは、以下の原因によるものと考えられる。すなわち、径が縮小されたスルーホールでは、チタン膜13を薄く形成せざるを得なくなる。この結果、チタン膜13を100〜250℃に加熱した状態で形成すると、スルーホールの側壁に形成されるチタン膜13aは凝集して不連続膜となる。そして、結果的に側壁部でのAl膜の濡れ性が悪くなり、リフローを阻害しているものと推察される。
また、下層配線30が金属配線の場合には、以下に述べる阻害要因も新たに発生することが明らかとなった。図13は、半導体基板10上に、層間絶縁膜20を介して金属配線30を形成し、さらに層間絶縁膜40を形成して、層間絶縁膜40内を貫通するようにスルーホール50を形成した状態を示している。
層間絶縁膜40にスルーホール50を形成することによってスルーホール50の底部に金属配線30の上面を露出させた場合、露出した金属配線30の表面には、自然酸化による酸化金属膜が形成される。このため、この状態で全面にチタン膜を形成すると導通不良の原因となる。
これを回避するためにチタン膜の形成直前に酸化金属膜をスパッタエッチングにより除去するが、スパッタエッチングされたリスパッタ酸化金属膜30aがスルーホールの側壁に形成されてしまう。
このリスパッタ酸化金属膜30aは酸素を含んでいるために、この上に形成されるチタン膜は酸化の影響を受ける。その結果、チタン膜の膜質は、スパッタエッチングの必要がない、下地が半導体基板の場合よりさらに悪化する。
膜質が悪化したチタン膜13の上に形成される窒化チタン膜14およびチタン膜15は下地チタン膜13の膜質の影響を受けて同じく膜質が悪化することとなる。結果的に側壁部でのAl膜の濡れ性が悪くなりリフローを阻害しているものと推察される。
本発明は、1以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
一実施形態は、
半導体基板上に金属配線を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
20℃〜40℃の温度範囲内で、前記スルーホールの内面を含む全面に第1のチタン膜、窒化チタン膜、第2のチタン膜を順次、形成する工程と、
前記第2のチタン膜上に第1のAl層を形成する工程と、
前記第1のAl層上に第2のAl層を形成する工程と、
前記第2のAl層上に第3のAl層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法に関する。
他の一実施形態は、
半導体基板上に金属配線を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
20℃〜40℃の温度範囲内で、前記スルーホールの内面を含む全面に第1の導電膜、第2の導電膜、第3の導電膜を順次、形成する工程と、
前記第3の導電膜上に第4の導電膜を形成する工程と、
前記第4の導電膜上に第5の導電膜を形成する工程と、
前記第5の導電膜上に第6の導電膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法に関する。
なお、本明細書では、配線層間のコンタクトに用いるコンタクトホールとして「スルーホール」という呼称を用いる。
下層金属配線と上層Al配線を接続するビアプラグの形成において、スルーホール内のAlのリフロー埋設性を確保する。また、上層Al配線を低抵抗とする。
本発明の半導体装置の製造方法の一例を説明するフローチャートである。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 実施例及び比較例のホール埋設率を示す図である。 関連する半導体装置を説明する図である。 関連する半導体装置の問題点を説明する図である。 関連する半導体装置の問題点を説明する図である。
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
(第1実施例)
以下、第1実施例について、図1〜図8を参照して説明する。図1は、第1実施例の半導体装置の製造方法の全体構成を各ステップ順に示している。また、図2〜図8は、図1の各ステップを行った後の状態を説明する断面図を示している。以下の説明では、図1の各ステップの説明に、図2〜図8に示した断面図を構成する各部材の符号を併用することとする。
最初に、ステップ1では、金属配線を形成する工程が実施される。図2に示すように、半導体基板1上に、層間絶縁膜2を介してAlからなる金属配線3を形成する。Alには、純AlやCu含有Alを用いることができる。
半導体基板上の全面にスパッタ法によりAlを成膜した後、リソグラフィ法とドライエッチング法により配線を形成する。Al配線3を形成した後、ドライエッチングのマスクとして用いたマスク材を除去する。金属配線3としてCuを用いる場合は、周知のダマシン法で形成することができる。
また、半導体基板にはシリコンの他、化合物半導体などを用いることができる。半導体基板としては例えば、半導体基板上にトランジスタやダイオードなどの能動素子、抵抗や複数の配線層などの受動素子が形成されているものを用いる。ステップ1における一連の工程は、各々独立する金属スパッタ装置、リソグラフィ装置、ドライエッチング装置を用いて実施される。
次に、ステップ2では、層間絶縁膜を形成する。図2に示すように、Al配線3を含む半導体基板上の全面に層間絶縁膜4を形成する。層間絶縁膜4の厚さは700nm〜1000nmとする。この層間絶縁膜4としては例えば、TEOS(Tetraethoxysilane)を原料とするプラズマCVD(Chemical Vapor Deposition)法により形成した酸化シリコン膜を用いることができる。また、フッ素(F)を含有する酸化シリコン膜(SiOF)や窒化炭素(CN)を含有する酸化シリコン膜(SiCN)などを用いることもできる。これらのSiOFやSiCNは低誘電率材料として知られている。
次に、ステップ3ではスルーホールを形成する。図2に示すように、リソグラフィ法とドライエッチング法により、層間絶縁膜4内をその厚み方向に貫通して、Al配線3の表面が露出するようにスルーホール5を形成する。スルーホール5の直径は250〜500nmとする。
スルーホール5を形成した後、ドライエッチングのマスクとして用いたマスク材を除去する。ステップ2における一連の工程は、各々独立するプラズマCVD装置、リソグラフィ装置、ドライエッチング装置を用いて実施される。
次に、ステップ4では、半導体基板を、真空搬送が可能なマルチチャンバーの内、脱ガス処理チャンバーに搬入し、脱ガス処理工程を実施する。層間絶縁膜4は水分(H2O)やCOなどの不安定な不純物を含有している。このため、後の工程で、これらの不純物が離脱すると、形成されている金属が酸化されAlのリフローを阻害する原因となる。そこで、リフローの阻害を回避するために、金属を形成する前の段階で脱ガス処理を行なう。
この脱ガス処理工程では、半導体基板1を真空状態に維持したマルチチャンバー型の処理装置に移設し、400〜450℃の非酸化性雰囲気中で35秒間、熱処理を行う。この段階で、スルーホール5内に露出するAl配線3の表面には、層間絶縁膜4からの離脱不純物によって酸化Alが形成される。
なお、ステップ4からステップ13まではマルチチャンバー型の装置内で処理することができるので、半導体基板1は大気に暴露されることがない。したがって、大気によって金属が酸化されることを回避できる。
次に、ステップ5では、半導体基板を、マルチチャンバーのうちスパッタエッチングチャンバーに移送して、図3に示すようにスパッタエッチング工程を実施する。ステップ5では、導通不良の原因となる、ステップ4で形成された酸化Alを除去する。ステップ5では、半導体基板1をエッチングチャンバーに移設し、高周波パワー400〜600W、好ましくは500Wで励起したアルゴン(Ar)ガスを用いて、半導体基板1全体をスパッタエッチングする。これにより、Al配線3の表面に形成されていた酸化Alはスパッタエッチングされ、スルーホール5の側壁にリスパッタ酸化Al3aが形成される。また、スルーホール5の開口部には傾斜部5aが形成される。
本実施例では、この傾斜部5aがスルーホール5の側壁と交差する深さD1が、Al配線3上に残存している層間絶縁膜4の厚さD2の15〜25%の範囲となるようにスパッタエッチングの時間を調整する。具体的には、30〜60秒間、スパッタエッチングを行う。この時、スルーホール5の開口部の直径は、スパッタエッチング前に比べて2×D1分だけ拡大する。このように本実施例では、傾斜部5aの角度がほぼ45°となる、スパッタエッチングの特性を利用してスルーホール5の開口部の直径を拡大させている。このように開口部の直径を拡大させることによって、後で行なうAlのリフローを確実に実施することができる効果も併せて有している。なお、本明細書において、「開口部」とは、スルーホールの、半導体基板上に形成された金属配線と最も離れた最上端の部分のことを表す。
次に、ステップ6では、マルチチャンバーの内、チタン、窒化チタン形成チャンバーに移送し、冷却処理を行なう。ステップ5のスパッタエッチング終了段階ではステップ4の脱ガス処理工程における熱処理の影響が残存し、半導体基板自体の温度が不均一に加温された状態にあるため、チタン、窒化チタンの形成に悪影響を及ぼす場合がある。すなわち、チタン、窒化チタンの膜厚が基板全体で不均一になりやすく、また、表面の凹凸も大きくなる。本実施例では、チタン、窒化チタン形成装置のステージには冷却機構が設けられている。ステップ6では冷却処理により、半導体基板の温度を20〜40℃の範囲内で制御する。本実施例では、半導体基板の温度を25℃とした。
次に、ステップ7では、同じチャンバー内で、図4に示すように第1チタン膜6を形成する。具体的には、直流パワー35〜40kW、好ましくは37kWで励起されたArを用いるスパッタ法により、層間絶縁膜4上での膜厚が18〜22nm、好ましくは20nmとなるように第1チタン膜6を形成する。
次に、ステップ8では、図5に示すように、第1チタン膜6上に窒化チタン膜7を形成する。具体的には、直流パワー30〜35kW、好ましくは33kWで励起されたArとN2を用いる反応性スパッタ法により、層間絶縁膜上での膜厚が18〜22nm、好ましくは20nmとなるように形成する。この窒化チタン膜7は、バリヤメタルとして機能する。
さらに、ステップ9では、窒化チタン膜7上に第2チタン膜8を形成する。具体的には、直流パワー35〜40kW、好ましくは37kWで励起されたArを用いるスパッタ法により、層間絶縁膜上での膜厚が18〜22nm、好ましくは20nmとなるように第2チタン膜8を形成する。この第2チタン膜8を設けることで、後の工程で形成する第1Al層9aとの接合性を向上させることができる。
次に、ステップ10では、半導体基板を第1Al層の形成チャンバーに移送し、図6に示すように、第1Al層9aを形成する。具体的には、直流パワー30〜40kW、好ましくは35kWで励起されたArを用いるスパッタ法により、層間絶縁膜4上での膜厚が140〜160nm、好ましくは150nmとなるように第1Al層9aを形成する。なお、ステップ10では、第1Al層の形成チャンバーに設けられた冷却機構により、ステップ6〜9に引き続いて半導体基板の温度は20〜40℃の範囲内で維持される。
次に、ステップ11では、半導体基板を第2Al層の形成チャンバーに移送し、加熱機構を用いて第2Al層を形成する前にプレヒート処理を行なう。このプレヒート処理では、半導体基板が載置されるステージの温度を400〜450℃、好ましくは415℃に設定して、60秒間、処理を行ない、半導体基板の温度を安定化させる。
次に、ステップ12では、リフローAl層形成工程を実施する。まず、ステップ12では、半導体基板の温度を415℃に安定化した後、図7に示すように、第2Al層9bを形成する。具体的には、直流パワー3〜4kW、好ましくは3.5kWで励起されたArを用いるスパッタ法により、層間絶縁膜4上での膜厚が250〜350nm、好ましくは300nmとなるように第2Al層9bを形成する。
ステップ12では、直流パワーを3〜4kWに低下させることにより、スパッタ堆積速度を100〜200nm/minになるように制御する。スパッタ堆積速度を低下させた状態で第2Al層のリフローを実施するので、スルーホール5内部にボイドを発生させることなく、確実に第2Al層9aを充填することができる。このステップ12は、スルーホール5の内部が充填されるまで実施する。本実施例では、層間絶縁膜4上に300nm形成した段階がステップ12の終了段階となる。
次に、ステップ13では、同じチャンバー内で、且つ同じ基板温度で、図8に示すように、第3Al層9cを形成する。具体的には、直流パワー直流パワー20〜25kW、好ましくは22kWで励起されたArを用いるスパッタ法により、層間絶縁膜4上での膜厚が500〜600nm、好ましくは550nmとなるように第3Al層9cを形成する。
本実施例では、ステップ12の段階でスルーホールは、第2のAl層9bで充填されているので、ボイドの発生を回避する必要がない。このため、第2のAl層形成に比べて直流パワーを増加させてスパッタ体積速度を増加させることができる。ステップ13におけるスパッタ堆積速度は1000nm/min以上となっている。
次に、図8には示していないが、ステップ13の後、第3Al層9c上にキャップ窒化チタンをスパッタ法により50nm程度、形成する。さらに、その後、リソグラフィとドライエッチング法により、キャップ窒化チタン、第3Al層9c、第2Al層9b、第1Al層9a、第2チタン膜8、窒化チタン膜7、第1チタン膜6を順次にエッチングし、Al配線を形成する。
本実施例では、ステップ5において、下地Al配線3表面の酸化物除去およびスルーホール開口径の拡大を目的にスパッタエッチングを行なうと、図3に示したように、スルーホール5の側壁にはリスパッタ酸化Al3aが形成される。リスパッタ酸化Al3aが形成された状態で、従来技術のように、第1チタン膜6、窒化チタン膜7、第2チタン膜8を100〜200℃に加熱された基板上に形成すると、特に第1チタン膜6がリスパッタ酸化Al3a中の酸素の影響を強く受けて酸化され、結晶性が悪くなる。この結果、その上に形成する窒化チタン膜7および第2チタン膜8の結晶性も悪化し、Alがリフローしにくくなりボイドが発生しやすくなる。また、第1Al層を加熱した状態で形成した場合もAlの粒径が大きくなってしまい、その後の第2、第3のAlのリフローを阻害する原因となる。さらに、リフローAlを単層で比較的早い堆積速度で形成した場合もボイドが発生しやすくなる。
これに対して本実施例では、スルーホール5の側壁にリスパッタ酸化Al3aが形成されていても、第1チタン膜6、窒化チタン膜7、第2チタン膜8および第1Al層を20〜40℃の基板温度で形成する。また、この後、基板を415℃に制御して、第2Al層を堆積速度が遅い条件でスルーホールが埋まる程度にリフロー形成し、続いて第3Al層を速い堆積速度でリフロー形成する。このため、生産性の低下を抑制しつつ、スルーホール内のプラグ部分にはボイドの発生がなく、層間絶縁膜上の配線部分では結晶性がよく低抵抗のAl配線層を形成することができる。
(第2実施例)
第2実施例について、図9を用いて説明する。下記に記載の事項以外は第1実施例と同じであるので記載を省略する。本実施例では、半導体基板1上に、層間絶縁膜2を介してAlからなる金属配線3を形成した後、バリヤ膜として窒化チタン膜31を形成する構成とする。バリヤ窒化チタン膜は、スパッタ法により厚さ50nm程度、形成する。
その後、第1実施例と同様に、層間絶縁膜4を堆積し、リソグラフィとドライエッチング法を用いてスルーホール5を形成する。次いで、ドライエッチングのマスクとして用いたマスク材を除去し、さらに、Arガスを用いたスパッタエッチングを施す。このスパッタエッチングにより、スルーホールの開口部には傾斜5aが形成され、開口径が拡大される。これにより、後で行なうAlのリフローが容易化される。また、このスパッタエッチングにより、スルーホール5の底部に露出するバリヤ窒化チタン31表面の酸化チタンがスパッタされ、スルーホール5の側面にはリスパッタ酸化チタン31aが形成される。
発明者の実験結果によれば、このリスパッタ酸化チタン31aは、第1実施例に記載したリスパッタ酸化Al3aに比べて、その上に形成する第1チタン膜の結晶性を阻害しないことが明らかになっている。リスパッタ酸化チタン31aと第1チタン膜とは同一元素のチタンを構成要素としていることが寄与しているものと推察される。したがって、金属配線3表面をバリヤ窒化チタン膜で被覆し、スルーホールの側面に形成されるリスパッタ膜をチタン含有膜とすることにより、リスパッタ酸化Alの場合に比べてさらに確実にAlのリフローを実現することができる。
(比較例1)
比較例1として、第1実施例において、図1に示したステップ12の第2Al層形成工程をスキップしたサンプルを作成した。
(比較例2)
比較例2として、第1実施例において、図1に示したステップ7の第1チタン膜形成、ステップ8の窒化チタン膜形成、ステップ9の第2チタン膜形成を200℃で行なったサンプルを作成した。
(評価)
上記第1実施例および第2実施例、比較例1および2で作成したサンプルについて、スルーホール内におけるAlの埋設率を走査型電子顕微鏡による断面観察で評価した。一つのサンプルにつき20個のスルーホールを観察し、その平均埋設率を図10に示した。
第1実施例のサンプルでは最終のステップ13で全てのサンプルにおいてスルーホールが完全にAlで充填されていることが確認された。第2実施例のサンプルではステップ12の段階で全てのサンプルにおいてスルーホールが完全にAlで充填されていることが確認された。
しかし、比較例1および2のサンプルでは最終のステップ13の段階においてもボイドが発生しており、スルーホールはAlで完全に充填されていないことが確認された。
1、10 半導体基板
2、4、11、20、40 層間絶縁膜
3、30 金属配線
3a 酸化Al
5、50 スルーホール
5a 傾斜部
6 第1チタン膜
7、14、31 窒化チタン膜
8 第2チタン膜
9a 第1Al層
9b 第2Al層
9c 第3Al層
13、15 チタン膜
13a チタン膜
16、17 Al膜
18 Al配線層
19 ボイド
30a 酸化金属膜
31a 酸化チタン

Claims (17)

  1. 半導体基板上に金属配線を形成する工程と、
    全面に絶縁膜を形成する工程と、
    前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
    前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
    20℃〜40℃の温度範囲内で、前記スルーホールの内面を含む全面に第1のチタン膜、窒化チタン膜、第2のチタン膜を順次、形成する工程と、
    前記第2のチタン膜上に第1のAl層を形成する工程と、
    前記第1のAl層上に第2のAl層を形成する工程と、
    前記第2のAl層上に第3のAl層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板上に金属配線を形成する工程と、
    全面に絶縁膜を形成する工程と、
    前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
    前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
    20℃〜40℃の温度範囲内で、前記スルーホールの内面を含む全面に第1の導電膜、第2の導電膜、第3の導電膜を順次、形成する工程と、
    前記第3の導電膜上に第4の導電膜を形成する工程と、
    前記第4の導電膜上に第5の導電膜を形成する工程と、
    前記第5の導電膜上に第6の導電膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項2において、
    前記第1の導電膜が第1のチタン膜、
    前記第2の導電膜が窒化チタン膜、
    前記第3の導電膜が第2のチタン膜、
    前記第4の導電膜が第1のAl層、
    前記第5の導電膜が第2のAl層、
    前記第6の導電膜が第3のAl層である、
    ことを特徴とする半導体装置の製造方法。
  4. 請求項1又は3において、
    前記スルーホールを形成する工程の後、前記スパッタエッチング工程の前に脱ガス処理工程をさらに有することを特徴とする半導体装置の製造方法。
  5. 請求項4において、
    前記脱ガス処理工程は、400℃〜450℃の温度範囲で前記半導体基板を熱処理する工程であることを特徴とする半導体装置の製造方法。
  6. 請求項4又は5において、
    前記脱ガス処理工程に続く前記スパッタエッチング工程の後、前記第1のチタン膜を形成する工程の前に、前記半導体基板を冷却する冷却処理工程をさらに有することを特徴とする半導体装置の製造方法。
  7. 請求項6において、
    前記冷却処理工程では、前記半導体基板が20℃〜40℃の温度範囲内となるように冷却されることを特徴とする半導体装置の製造方法。
  8. 請求項6又は7において、
    前記冷却処理工程の後、前記第1のチタン膜を形成する工程の前に、保護Al層を形成する工程をさらに有することを特徴とする半導体装置の製造方法。
  9. 請求項1、3乃至8のいずれか1項において、
    前記スパッタエッチング工程から前記第3のAl層を形成する工程までの工程は、大気に曝されないように連続的に行なわれることを特徴とする半導体装置の製造方法。
  10. 請求項1、3乃至9のいずれか1項において、
    前記第1のAl層の形成は、前記半導体基板が20℃〜40℃の温度範囲、雰囲気の圧力が0.1〜0.5mTorrの範囲で行なわれることを特徴とする半導体装置の製造方法。
  11. 請求項1、3乃至10のいずれか1項において、
    前記第2のAl層、および前記第3のAl層の形成は、前記半導体基板が400℃〜450℃の温度範囲で行なわれることを特徴とする半導体装置の製造方法。
  12. 請求項1、3乃至11のいずれか1項において、
    前記第1のAl層を形成する工程の後、前記第2のAl層を形成する工程の前に、前記半導体基板を加熱するプレヒート処理工程をさらに有することを特徴とする半導体装置の製造方法。
  13. 請求項1、3乃至12のいずれか1項において、
    前記第2のAl層を形成する工程におけるAl層の形成速度は、前記第3のAl層を形成する工程におけるAl層の形成速度より遅いことを特徴とする半導体装置の製造方法。
  14. 請求項1、3乃至13のいずれか1項において、
    前記第3のAl層を形成した後、前記第3のAl層、前記第2のAl層、前記第1のAl層、前記第2のチタン膜、前記窒化チタン膜、前記第1のチタン膜を順次エッチングしてAl配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
  15. 請求項1乃至14のいずれか1項において、
    前記金属配線の上面にはキャップ窒化チタン膜が形成されていることを特徴とする半導体装置の製造方法。
  16. 請求項1乃至15のいずれか1項において、
    前記金属配線はAl配線であることを特徴とする半導体装置の製造方法。
  17. 請求項1乃至15のいずれか1項において、
    前記金属配線はCu配線であることを特徴とする半導体装置の製造方法。
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