JP2010165989A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】多層配線構造において、下層金属配線への接続用スルーホール内にボイドが発生することを防止する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に金属配線３を形成し、全面に層間絶縁膜４を形成する。絶縁膜内にスルーホールを形成する。スパッタエッチングにより、スルーホール開口部に傾斜部を設け断面を大きくするとともに金属配線の表面の酸化Ａｌを除去する。半導体基板を冷却し、基板温度２０℃〜４０℃で、スルーホールの内面を含む全面に第１のチタン膜６、窒化チタン膜７、第２のチタン膜８、第１のＡｌ層９ａを形成する。続いて基板を加熱して第２のＡｌ層９ｂをリフローしながら形成した後、第３のＡｌ層９ｃを形成する。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。
半導体装置は、半導体基板上に形成されるトランジスタ、ダイオード、キャパシタなどの機能素子と、それらの機能素子を接続して回路を構成するための配線を主たる構成部材として構成されている。近年、半導体装置の高集積化、あるいは高機能化のため、配線には多層配線構造が用いられている。
多層配線構造では、スルーホールを介して下層配線と上層配線を接続するビアプラグが必要となる。しかし、上層配線をＡｌで形成する場合、高集積化の進展に伴い、スルーホールの径が縮小されるとスパッタ法でＡｌを成膜するだけでは、スルーホール内をＡｌで完全に充填することが困難となってきた。これに対処するために、高温でリフローさせながらＡｌを成膜する方法や成膜したＡｌを熱処理してリフローさせる方法が用いられるようになってきた。
特許文献１（特開２００１−０１５５１５号公報）には、絶縁膜内に形成したコンタクトホールを介して、半導体基板に形成した拡散層と上層Ａｌ配線を接続する方法が開示されている。より具体的には、Ａｌの下地にバリヤ層として形成するチタン（Ｔｉ）膜を１００から２５０℃の温度範囲で形成することにより、その上に形成するＡｌの結晶性を改善し、配線の信頼性を向上させる方法が記載されている。
図１１は、特許文献１に記載されている図５を転記したものである。特許文献１に記載された技術を以下に述べる。
まず、半導体基板１０上に形成された絶縁膜１１内にコンタクトホールを形成する。次に、基板温度を１００〜２５０℃に加熱制御した状態で、全面に厚さ２０ｎｍ程度のチタン膜１３を形成する。次に、全面にバリヤメタルとなる窒化チタン膜１４を全面に形成する。次に、接触抵抗を低減させるために６００℃の窒素雰囲気で熱処理する。
その後、Ａｌ膜との接合性を向上させるため、全面にチタン膜１５を形成する。次に、低温スパッタにより全面にＡｌ膜１６を形成し、さらに高温スパッタにより全面にＡｌ膜１７を形成してコンタクトホールを埋め込むと同時にリフローＡｌ配線層１８を形成する。
上記方法によりチタン膜１３の結晶性を向上させることができ、結果的にＡｌ配線層１８の結晶性も向上し、信頼性の高い配線層が得られる利点があると記載されている。
特開２００１−０１５５１５号公報
しかし、発明者らの検討によれば、上記特許文献１に記載された技術は、図１２に示すように、下層配線が半導体基板内に形成された拡散層ではなく金属配線３０で構成される場合、スルーホール内にボイド１９が発生しやすいという問題があることが明らかとなった。これは、以下の原因によるものと考えられる。すなわち、径が縮小されたスルーホールでは、チタン膜１３を薄く形成せざるを得なくなる。この結果、チタン膜１３を１００〜２５０℃に加熱した状態で形成すると、スルーホールの側壁に形成されるチタン膜１３ａは凝集して不連続膜となる。そして、結果的に側壁部でのＡｌ膜の濡れ性が悪くなり、リフローを阻害しているものと推察される。
また、下層配線３０が金属配線の場合には、以下に述べる阻害要因も新たに発生することが明らかとなった。図１３は、半導体基板１０上に、層間絶縁膜２０を介して金属配線３０を形成し、さらに層間絶縁膜４０を形成して、層間絶縁膜４０内を貫通するようにスルーホール５０を形成した状態を示している。
層間絶縁膜４０にスルーホール５０を形成することによってスルーホール５０の底部に金属配線３０の上面を露出させた場合、露出した金属配線３０の表面には、自然酸化による酸化金属膜が形成される。このため、この状態で全面にチタン膜を形成すると導通不良の原因となる。
これを回避するためにチタン膜の形成直前に酸化金属膜をスパッタエッチングにより除去するが、スパッタエッチングされたリスパッタ酸化金属膜３０ａがスルーホールの側壁に形成されてしまう。
このリスパッタ酸化金属膜３０ａは酸素を含んでいるために、この上に形成されるチタン膜は酸化の影響を受ける。その結果、チタン膜の膜質は、スパッタエッチングの必要がない、下地が半導体基板の場合よりさらに悪化する。
膜質が悪化したチタン膜１３の上に形成される窒化チタン膜１４およびチタン膜１５は下地チタン膜１３の膜質の影響を受けて同じく膜質が悪化することとなる。結果的に側壁部でのＡｌ膜の濡れ性が悪くなりリフローを阻害しているものと推察される。
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
一実施形態は、
半導体基板上に金属配線を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
２０℃〜４０℃の温度範囲内で、前記スルーホールの内面を含む全面に第１のチタン膜、窒化チタン膜、第２のチタン膜を順次、形成する工程と、
前記第２のチタン膜上に第１のＡｌ層を形成する工程と、
前記第１のＡｌ層上に第２のＡｌ層を形成する工程と、
前記第２のＡｌ層上に第３のＡｌ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法に関する。
他の一実施形態は、
半導体基板上に金属配線を形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
２０℃〜４０℃の温度範囲内で、前記スルーホールの内面を含む全面に第１の導電膜、第２の導電膜、第３の導電膜を順次、形成する工程と、
前記第３の導電膜上に第４の導電膜を形成する工程と、
前記第４の導電膜上に第５の導電膜を形成する工程と、
前記第５の導電膜上に第６の導電膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法に関する。
なお、本明細書では、配線層間のコンタクトに用いるコンタクトホールとして「スルーホール」という呼称を用いる。
下層金属配線と上層Ａｌ配線を接続するビアプラグの形成において、スルーホール内のＡｌのリフロー埋設性を確保する。また、上層Ａｌ配線を低抵抗とする。
本発明の半導体装置の製造方法の一例を説明するフローチャートである。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 本発明の半導体装置の製造方法の一例の一工程を説明する図である。 実施例及び比較例のホール埋設率を示す図である。 関連する半導体装置を説明する図である。 関連する半導体装置の問題点を説明する図である。 関連する半導体装置の問題点を説明する図である。
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
（第１実施例）
以下、第１実施例について、図１〜図８を参照して説明する。図１は、第１実施例の半導体装置の製造方法の全体構成を各ステップ順に示している。また、図２〜図８は、図１の各ステップを行った後の状態を説明する断面図を示している。以下の説明では、図１の各ステップの説明に、図２〜図８に示した断面図を構成する各部材の符号を併用することとする。
最初に、ステップ１では、金属配線を形成する工程が実施される。図２に示すように、半導体基板１上に、層間絶縁膜２を介してＡｌからなる金属配線３を形成する。Ａｌには、純ＡｌやＣｕ含有Ａｌを用いることができる。
半導体基板上の全面にスパッタ法によりＡｌを成膜した後、リソグラフィ法とドライエッチング法により配線を形成する。Ａｌ配線３を形成した後、ドライエッチングのマスクとして用いたマスク材を除去する。金属配線３としてＣｕを用いる場合は、周知のダマシン法で形成することができる。
また、半導体基板にはシリコンの他、化合物半導体などを用いることができる。半導体基板としては例えば、半導体基板上にトランジスタやダイオードなどの能動素子、抵抗や複数の配線層などの受動素子が形成されているものを用いる。ステップ１における一連の工程は、各々独立する金属スパッタ装置、リソグラフィ装置、ドライエッチング装置を用いて実施される。
次に、ステップ２では、層間絶縁膜を形成する。図２に示すように、Ａｌ配線３を含む半導体基板上の全面に層間絶縁膜４を形成する。層間絶縁膜４の厚さは７００ｎｍ〜１０００ｎｍとする。この層間絶縁膜４としては例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を原料とするプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した酸化シリコン膜を用いることができる。また、フッ素（Ｆ）を含有する酸化シリコン膜（ＳｉＯＦ）や窒化炭素（ＣＮ）を含有する酸化シリコン膜（ＳｉＣＮ）などを用いることもできる。これらのＳｉＯＦやＳｉＣＮは低誘電率材料として知られている。
次に、ステップ３ではスルーホールを形成する。図２に示すように、リソグラフィ法とドライエッチング法により、層間絶縁膜４内をその厚み方向に貫通して、Ａｌ配線３の表面が露出するようにスルーホール５を形成する。スルーホール５の直径は２５０〜５００ｎｍとする。
スルーホール５を形成した後、ドライエッチングのマスクとして用いたマスク材を除去する。ステップ２における一連の工程は、各々独立するプラズマＣＶＤ装置、リソグラフィ装置、ドライエッチング装置を用いて実施される。
次に、ステップ４では、半導体基板を、真空搬送が可能なマルチチャンバーの内、脱ガス処理チャンバーに搬入し、脱ガス処理工程を実施する。層間絶縁膜４は水分（Ｈ2Ｏ）やＣＯなどの不安定な不純物を含有している。このため、後の工程で、これらの不純物が離脱すると、形成されている金属が酸化されＡｌのリフローを阻害する原因となる。そこで、リフローの阻害を回避するために、金属を形成する前の段階で脱ガス処理を行なう。
この脱ガス処理工程では、半導体基板１を真空状態に維持したマルチチャンバー型の処理装置に移設し、４００〜４５０℃の非酸化性雰囲気中で３５秒間、熱処理を行う。この段階で、スルーホール５内に露出するＡｌ配線３の表面には、層間絶縁膜４からの離脱不純物によって酸化Ａｌが形成される。
なお、ステップ４からステップ１３まではマルチチャンバー型の装置内で処理することができるので、半導体基板１は大気に暴露されることがない。したがって、大気によって金属が酸化されることを回避できる。
次に、ステップ５では、半導体基板を、マルチチャンバーのうちスパッタエッチングチャンバーに移送して、図３に示すようにスパッタエッチング工程を実施する。ステップ５では、導通不良の原因となる、ステップ４で形成された酸化Ａｌを除去する。ステップ５では、半導体基板１をエッチングチャンバーに移設し、高周波パワー４００〜６００Ｗ、好ましくは５００Ｗで励起したアルゴン（Ａｒ）ガスを用いて、半導体基板１全体をスパッタエッチングする。これにより、Ａｌ配線３の表面に形成されていた酸化Ａｌはスパッタエッチングされ、スルーホール５の側壁にリスパッタ酸化Ａｌ３ａが形成される。また、スルーホール５の開口部には傾斜部５ａが形成される。
本実施例では、この傾斜部５ａがスルーホール５の側壁と交差する深さＤ１が、Ａｌ配線３上に残存している層間絶縁膜４の厚さＤ２の１５〜２５％の範囲となるようにスパッタエッチングの時間を調整する。具体的には、３０〜６０秒間、スパッタエッチングを行う。この時、スルーホール５の開口部の直径は、スパッタエッチング前に比べて２×Ｄ１分だけ拡大する。このように本実施例では、傾斜部５ａの角度がほぼ４５°となる、スパッタエッチングの特性を利用してスルーホール５の開口部の直径を拡大させている。このように開口部の直径を拡大させることによって、後で行なうＡｌのリフローを確実に実施することができる効果も併せて有している。なお、本明細書において、「開口部」とは、スルーホールの、半導体基板上に形成された金属配線と最も離れた最上端の部分のことを表す。
次に、ステップ６では、マルチチャンバーの内、チタン、窒化チタン形成チャンバーに移送し、冷却処理を行なう。ステップ５のスパッタエッチング終了段階ではステップ４の脱ガス処理工程における熱処理の影響が残存し、半導体基板自体の温度が不均一に加温された状態にあるため、チタン、窒化チタンの形成に悪影響を及ぼす場合がある。すなわち、チタン、窒化チタンの膜厚が基板全体で不均一になりやすく、また、表面の凹凸も大きくなる。本実施例では、チタン、窒化チタン形成装置のステージには冷却機構が設けられている。ステップ６では冷却処理により、半導体基板の温度を２０〜４０℃の範囲内で制御する。本実施例では、半導体基板の温度を２５℃とした。
次に、ステップ７では、同じチャンバー内で、図４に示すように第１チタン膜６を形成する。具体的には、直流パワー３５〜４０ｋＷ、好ましくは３７ｋＷで励起されたＡｒを用いるスパッタ法により、層間絶縁膜４上での膜厚が１８〜２２ｎｍ、好ましくは２０ｎｍとなるように第１チタン膜６を形成する。
次に、ステップ８では、図５に示すように、第１チタン膜６上に窒化チタン膜７を形成する。具体的には、直流パワー３０〜３５ｋＷ、好ましくは３３ｋＷで励起されたＡｒとＮ2を用いる反応性スパッタ法により、層間絶縁膜上での膜厚が１８〜２２ｎｍ、好ましくは２０ｎｍとなるように形成する。この窒化チタン膜７は、バリヤメタルとして機能する。
さらに、ステップ９では、窒化チタン膜７上に第２チタン膜８を形成する。具体的には、直流パワー３５〜４０ｋＷ、好ましくは３７ｋＷで励起されたＡｒを用いるスパッタ法により、層間絶縁膜上での膜厚が１８〜２２ｎｍ、好ましくは２０ｎｍとなるように第２チタン膜８を形成する。この第２チタン膜８を設けることで、後の工程で形成する第１Ａｌ層９ａとの接合性を向上させることができる。
次に、ステップ１０では、半導体基板を第１Ａｌ層の形成チャンバーに移送し、図６に示すように、第１Ａｌ層９ａを形成する。具体的には、直流パワー３０〜４０ｋＷ、好ましくは３５ｋＷで励起されたＡｒを用いるスパッタ法により、層間絶縁膜４上での膜厚が１４０〜１６０ｎｍ、好ましくは１５０ｎｍとなるように第１Ａｌ層９ａを形成する。なお、ステップ１０では、第１Ａｌ層の形成チャンバーに設けられた冷却機構により、ステップ６〜９に引き続いて半導体基板の温度は２０〜４０℃の範囲内で維持される。
次に、ステップ１１では、半導体基板を第２Ａｌ層の形成チャンバーに移送し、加熱機構を用いて第２Ａｌ層を形成する前にプレヒート処理を行なう。このプレヒート処理では、半導体基板が載置されるステージの温度を４００〜４５０℃、好ましくは４１５℃に設定して、６０秒間、処理を行ない、半導体基板の温度を安定化させる。
次に、ステップ１２では、リフローＡｌ層形成工程を実施する。まず、ステップ１２では、半導体基板の温度を４１５℃に安定化した後、図７に示すように、第２Ａｌ層９ｂを形成する。具体的には、直流パワー３〜４ｋＷ、好ましくは３.５ｋＷで励起されたＡｒを用いるスパッタ法により、層間絶縁膜４上での膜厚が２５０〜３５０ｎｍ、好ましくは３００ｎｍとなるように第２Ａｌ層９ｂを形成する。
ステップ１２では、直流パワーを３〜４ｋＷに低下させることにより、スパッタ堆積速度を１００〜２００ｎｍ／ｍｉｎになるように制御する。スパッタ堆積速度を低下させた状態で第２Ａｌ層のリフローを実施するので、スルーホール５内部にボイドを発生させることなく、確実に第２Ａｌ層９ａを充填することができる。このステップ１２は、スルーホール５の内部が充填されるまで実施する。本実施例では、層間絶縁膜４上に３００ｎｍ形成した段階がステップ１２の終了段階となる。
次に、ステップ１３では、同じチャンバー内で、且つ同じ基板温度で、図８に示すように、第３Ａｌ層９ｃを形成する。具体的には、直流パワー直流パワー２０〜２５ｋＷ、好ましくは２２ｋＷで励起されたＡｒを用いるスパッタ法により、層間絶縁膜４上での膜厚が５００〜６００ｎｍ、好ましくは５５０ｎｍとなるように第３Ａｌ層９ｃを形成する。
本実施例では、ステップ１２の段階でスルーホールは、第２のＡｌ層９ｂで充填されているので、ボイドの発生を回避する必要がない。このため、第２のＡｌ層形成に比べて直流パワーを増加させてスパッタ体積速度を増加させることができる。ステップ１３におけるスパッタ堆積速度は１０００ｎｍ／ｍｉｎ以上となっている。
次に、図８には示していないが、ステップ１３の後、第３Ａｌ層９ｃ上にキャップ窒化チタンをスパッタ法により５０ｎｍ程度、形成する。さらに、その後、リソグラフィとドライエッチング法により、キャップ窒化チタン、第３Ａｌ層９ｃ、第２Ａｌ層９ｂ、第１Ａｌ層９ａ、第２チタン膜８、窒化チタン膜７、第１チタン膜６を順次にエッチングし、Ａｌ配線を形成する。
本実施例では、ステップ５において、下地Ａｌ配線３表面の酸化物除去およびスルーホール開口径の拡大を目的にスパッタエッチングを行なうと、図３に示したように、スルーホール５の側壁にはリスパッタ酸化Ａｌ３ａが形成される。リスパッタ酸化Ａｌ３ａが形成された状態で、従来技術のように、第１チタン膜６、窒化チタン膜７、第２チタン膜８を１００〜２００℃に加熱された基板上に形成すると、特に第１チタン膜６がリスパッタ酸化Ａｌ３ａ中の酸素の影響を強く受けて酸化され、結晶性が悪くなる。この結果、その上に形成する窒化チタン膜７および第２チタン膜８の結晶性も悪化し、Ａｌがリフローしにくくなりボイドが発生しやすくなる。また、第１Ａｌ層を加熱した状態で形成した場合もＡｌの粒径が大きくなってしまい、その後の第２、第３のＡｌのリフローを阻害する原因となる。さらに、リフローＡｌを単層で比較的早い堆積速度で形成した場合もボイドが発生しやすくなる。
これに対して本実施例では、スルーホール５の側壁にリスパッタ酸化Ａｌ３ａが形成されていても、第１チタン膜６、窒化チタン膜７、第２チタン膜８および第１Ａｌ層を２０〜４０℃の基板温度で形成する。また、この後、基板を４１５℃に制御して、第２Ａｌ層を堆積速度が遅い条件でスルーホールが埋まる程度にリフロー形成し、続いて第３Ａｌ層を速い堆積速度でリフロー形成する。このため、生産性の低下を抑制しつつ、スルーホール内のプラグ部分にはボイドの発生がなく、層間絶縁膜上の配線部分では結晶性がよく低抵抗のＡｌ配線層を形成することができる。
（第２実施例）
第２実施例について、図９を用いて説明する。下記に記載の事項以外は第１実施例と同じであるので記載を省略する。本実施例では、半導体基板１上に、層間絶縁膜２を介してＡｌからなる金属配線３を形成した後、バリヤ膜として窒化チタン膜３１を形成する構成とする。バリヤ窒化チタン膜は、スパッタ法により厚さ５０ｎｍ程度、形成する。
その後、第１実施例と同様に、層間絶縁膜４を堆積し、リソグラフィとドライエッチング法を用いてスルーホール５を形成する。次いで、ドライエッチングのマスクとして用いたマスク材を除去し、さらに、Ａｒガスを用いたスパッタエッチングを施す。このスパッタエッチングにより、スルーホールの開口部には傾斜５ａが形成され、開口径が拡大される。これにより、後で行なうＡｌのリフローが容易化される。また、このスパッタエッチングにより、スルーホール５の底部に露出するバリヤ窒化チタン３１表面の酸化チタンがスパッタされ、スルーホール５の側面にはリスパッタ酸化チタン３１ａが形成される。
発明者の実験結果によれば、このリスパッタ酸化チタン３１ａは、第１実施例に記載したリスパッタ酸化Ａｌ３ａに比べて、その上に形成する第１チタン膜の結晶性を阻害しないことが明らかになっている。リスパッタ酸化チタン３１ａと第１チタン膜とは同一元素のチタンを構成要素としていることが寄与しているものと推察される。したがって、金属配線３表面をバリヤ窒化チタン膜で被覆し、スルーホールの側面に形成されるリスパッタ膜をチタン含有膜とすることにより、リスパッタ酸化Ａｌの場合に比べてさらに確実にＡｌのリフローを実現することができる。
（比較例１）
比較例１として、第１実施例において、図１に示したステップ１２の第２Ａｌ層形成工程をスキップしたサンプルを作成した。
（比較例２）
比較例２として、第１実施例において、図１に示したステップ７の第１チタン膜形成、ステップ８の窒化チタン膜形成、ステップ９の第２チタン膜形成を２００℃で行なったサンプルを作成した。
（評価）
上記第１実施例および第２実施例、比較例１および２で作成したサンプルについて、スルーホール内におけるＡｌの埋設率を走査型電子顕微鏡による断面観察で評価した。一つのサンプルにつき２０個のスルーホールを観察し、その平均埋設率を図１０に示した。
第１実施例のサンプルでは最終のステップ１３で全てのサンプルにおいてスルーホールが完全にＡｌで充填されていることが確認された。第２実施例のサンプルではステップ１２の段階で全てのサンプルにおいてスルーホールが完全にＡｌで充填されていることが確認された。
しかし、比較例１および２のサンプルでは最終のステップ１３の段階においてもボイドが発生しており、スルーホールはＡｌで完全に充填されていないことが確認された。
１、１０ 半導体基板
２、４、１１、２０、４０ 層間絶縁膜
３、３０ 金属配線
３ａ 酸化Ａｌ
５、５０ スルーホール
５ａ 傾斜部
６ 第１チタン膜
７、１４、３１ 窒化チタン膜
８ 第２チタン膜
９ａ 第１Ａｌ層
９ｂ 第２Ａｌ層
９ｃ 第３Ａｌ層
１３、１５ チタン膜
１３ａ チタン膜
１６、１７ Ａｌ膜
１８ Ａｌ配線層
１９ ボイド
３０ａ 酸化金属膜
３１ａ 酸化チタン

Claims (17)

  1. 半導体基板上に金属配線を形成する工程と、
    全面に絶縁膜を形成する工程と、
    前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
    前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
    ２０℃〜４０℃の温度範囲内で、前記スルーホールの内面を含む全面に第１のチタン膜、窒化チタン膜、第２のチタン膜を順次、形成する工程と、
    前記第２のチタン膜上に第１のＡｌ層を形成する工程と、
    前記第１のＡｌ層上に第２のＡｌ層を形成する工程と、
    前記第２のＡｌ層上に第３のＡｌ層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板上に金属配線を形成する工程と、
    全面に絶縁膜を形成する工程と、
    前記絶縁膜内をその厚み方向に貫通して前記金属配線の上面を露出させるスルーホールを形成する工程と、
    前記スルーホールの開口部の断面積を大きくするスパッタエッチング工程と、
    ２０℃〜４０℃の温度範囲内で、前記スルーホールの内面を含む全面に第１の導電膜、第２の導電膜、第３の導電膜を順次、形成する工程と、
    前記第３の導電膜上に第４の導電膜を形成する工程と、
    前記第４の導電膜上に第５の導電膜を形成する工程と、
    前記第５の導電膜上に第６の導電膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記第１の導電膜が第１のチタン膜、
    前記第２の導電膜が窒化チタン膜、
    前記第３の導電膜が第２のチタン膜、
    前記第４の導電膜が第１のＡｌ層、
    前記第５の導電膜が第２のＡｌ層、
    前記第６の導電膜が第３のＡｌ層である、
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１又は３において、
    前記スルーホールを形成する工程の後、前記スパッタエッチング工程の前に脱ガス処理工程をさらに有することを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記脱ガス処理工程は、４００℃〜４５０℃の温度範囲で前記半導体基板を熱処理する工程であることを特徴とする半導体装置の製造方法。
  6. 請求項４又は５において、
    前記脱ガス処理工程に続く前記スパッタエッチング工程の後、前記第１のチタン膜を形成する工程の前に、前記半導体基板を冷却する冷却処理工程をさらに有することを特徴とする半導体装置の製造方法。
  7. 請求項６において、
    前記冷却処理工程では、前記半導体基板が２０℃〜４０℃の温度範囲内となるように冷却されることを特徴とする半導体装置の製造方法。
  8. 請求項６又は７において、
    前記冷却処理工程の後、前記第１のチタン膜を形成する工程の前に、保護Ａｌ層を形成する工程をさらに有することを特徴とする半導体装置の製造方法。
  9. 請求項１、３乃至８のいずれか１項において、
    前記スパッタエッチング工程から前記第３のＡｌ層を形成する工程までの工程は、大気に曝されないように連続的に行なわれることを特徴とする半導体装置の製造方法。
  10. 請求項１、３乃至９のいずれか１項において、
    前記第１のＡｌ層の形成は、前記半導体基板が２０℃〜４０℃の温度範囲、雰囲気の圧力が０．１〜０．５ｍＴｏｒｒの範囲で行なわれることを特徴とする半導体装置の製造方法。
  11. 請求項１、３乃至１０のいずれか１項において、
    前記第２のＡｌ層、および前記第３のＡｌ層の形成は、前記半導体基板が４００℃〜４５０℃の温度範囲で行なわれることを特徴とする半導体装置の製造方法。
  12. 請求項１、３乃至１１のいずれか１項において、
    前記第１のＡｌ層を形成する工程の後、前記第２のＡｌ層を形成する工程の前に、前記半導体基板を加熱するプレヒート処理工程をさらに有することを特徴とする半導体装置の製造方法。
  13. 請求項１、３乃至１２のいずれか１項において、
    前記第２のＡｌ層を形成する工程におけるＡｌ層の形成速度は、前記第３のＡｌ層を形成する工程におけるＡｌ層の形成速度より遅いことを特徴とする半導体装置の製造方法。
  14. 請求項１、３乃至１３のいずれか１項において、
    前記第３のＡｌ層を形成した後、前記第３のＡｌ層、前記第２のＡｌ層、前記第１のＡｌ層、前記第２のチタン膜、前記窒化チタン膜、前記第１のチタン膜を順次エッチングしてＡｌ配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１乃至１４のいずれか１項において、
    前記金属配線の上面にはキャップ窒化チタン膜が形成されていることを特徴とする半導体装置の製造方法。
  16. 請求項１乃至１５のいずれか１項において、
    前記金属配線はＡｌ配線であることを特徴とする半導体装置の製造方法。
  17. 請求項１乃至１５のいずれか１項において、
    前記金属配線はＣｕ配線であることを特徴とする半導体装置の製造方法。
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