DE102009006826A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents
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Abstract
Verfahren zur Herstellung eines elektronischen Bauelements, wobei das Verfahren folgende Schritte aufweist: - Bereitstellen einer Trägerplatte, - teilweises Entfernen der Trägerplatte unter Ausbilden einer Vertiefung auf einer ersten Oberfläche der Trägerplatte, - Anordnen eines elektronischen Bauteils in der Vertiefung der Trägerplatte und - selektives Entfernen mindestens eines Teils einer zweiten Oberfläche der Trägerplatte, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt.
Description
- Die vorliegende Erfindung betrifft ein elektronisches Bauelement, insbesondere ein Halbleiterbauelement in Form eines COL-Bauteils (Chip-On-Lead). Sie betrifft auch ein Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Halbleiterbauelements.
- Herkömmliche gehäuste Halbleiterbauelemente werden durch Verbinden eines Halbleiterbauteils mit einer Chipinsel eines Flachleiterrahmens mit einem Klebstoff wie etwa einer Silberpaste hergestellt. Der Flachleiterrahmen ist durch Bonddrähte mit dem Halbleiterbauteil verbunden. Das ganze Halbleiterbauelement ausgenommen äußere Zuleitungen wird vergossen. Die äußeren Zuleitungen dienen als externer Anschluss.
- In jüngster Zeit hat die Nachfrage nach gehäusten Halbleiterbauelementen mit höherer Packungsdichte sowie geringerer Fläche und Dicke zur Entwicklung von neuen Bauteilen mit verschiedenen Strukturen geführt. Die neuen Bauteile können für tragbare Elektrogeräte verwendet werden, die geringe Größe und geringes Gewicht zusammen mit ausgezeichnetem thermischen und elektrischen Verhalten erfordern.
- Ein Beispiel eines neuen Bauteils ist ein COL-Bauteil (Chip-On-Lead), das einen direkt auf einen Flachleiterrahmen montierten Halbleiterchip beinhaltet. Das COL-Bauteil ist auch als LOC-Bauteil (Lead-On-Chip) be kannt.
- Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement anzugeben, welche eine weitere Verringerung der Bauelementgröße ermöglichen.
- Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein Verfahren zur Herstellung eines elektronischen Bauelements bereitgestellt, wobei das Verfahren folgende Schritte aufweist:
- – Bereitstellen einer Trägerplatte,
- – teilweises Entfernen der Trägerplatte unter Ausbilden einer Vertiefung auf einer ersten Oberfläche der Trägerplatte,
- – Anordnen eines elektronischen Bauteils in der Vertiefung der Trägerplatte und
- – selektives Entfernen mindestens eines Teils einer zweiten Oberfläche der Trägerplatte, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt.
- In einer bevorzugten Ausführungsform ist die Trägerplatte eine Flachleiterrahmenmaterialplatte.
- Die Flachleiterrahmenmaterialplatte kann einen durchgehenden Oberflächenbereich aufweisen.
- In einer weiteren bevorzugten Ausführungsform ist das elektronische Bauteil ein Halbleiterchip.
- Zudem ist es möglich, dass vor dem selektiven Entfernen der zweiten Oberfläche das elektronische Bauteil in eine Formmasse, insbesondere eine Gehäusemasse, eingebettet wird.
- Das teilweise Entfernen der Flachleiterrahmenmaterialplatte kann mittels Ätzen der Flachleiterrahmenmaterialplatte erfolgen.
- Bevorzugt erfolgt das selektive Entfernen mindestens eines Teils der zweiten Oberfläche der Flachleiterrahmenmaterialplatte mittels selektivem Ätzen der zweiten Oberfläche der Flachleiterrahmenmaterialplatte.
- In einer Ausgestaltung des Verfahrens wird die Vertiefung durch selektives Ätzen der ersten Oberfläche der Flachleiterrahmenmaterialplatte ausgebildet.
- Zudem ist es möglich, ein Verbindungsmaterial auf dem Halbleiterchip vor dem Anordnen des Halbleiterchips in der Vertiefung aufzubringen.
- Nach dem Anordnen des Halbleiterchips in der Vertiefung können mehrere Drähte zwischen dem Halbleiterchip und der Flachleiterrahmenmaterialplatte angebracht werden.
- In einer Ausführungsform wird der Halbleiterchip vor dem selektiven Ätzen der zweiten Oberfläche in eine Formmasse eingebettet.
- Bevorzugt wird die zweite Oberfläche selektiv geätzt, bis die Flachleiterrahmenmaterialplatte fragmentiert ist.
- Die Flachleiterrahmenmaterialplatte kann dabei zum Ausbilden elektrischer Verbindungselemente fragmentiert werden.
- In einer Ausführungsform weist das Verfahren den Schritt des Beschichtens von Bereichen der fragmentierten Flachleiterrahmenmaterialplatte auf.
- Die Flachleiterrahmenmaterialplatte kann ein Metallsubstrat aufweisen.
- Die Erfindung betrifft auch ein elektronisches Bauelement aufweisend:
- – mehrere elektrische Verbindungselemente, wobei mindestens eines der elektrischen Verbindungselemente eine Vertiefung auf einer Oberfläche des elektrischen Verbindungselements aufweist und
- – ein in der Vertiefung angeordnetes elektronisches Bauteil.
- Bevorzugt sind die elektrischen Verbindungselemente Zuleitungen.
- Das elektronische Bauteil kann ein Halbleiterchip sein.
- In einer Ausführungsform weist das elektronische Bauelement eine zwischen dem Halbleiterchip und der Vertiefung angeordnete Schicht aus Verbindungsmaterial auf.
- Weiterhin ist es möglich, dass die Schicht aus Verbin dungsmaterial ein elektrisch isolierendes und wärmeleitendes Material aufweist.
- In einer Ausgestaltung weist das elektronische Bauelement mehrere zwischen dem Halbleiterchip und den Zuleitungen angebrachte Drähte auf.
- Das elektronische Bauelement kann eine den Halbleiterchip und mindestens einen Bereich der Zuleitungen bedeckende Formmasse aufweisen.
- Bevorzugt ragt mindestens eine der Zuleitungen aus der Formmasse zumindest teilweise heraus.
- In einer Ausführungsform weist das elektronische Bauelement eine Schicht aus leitendem Material auf, wobei die Schicht aus leitendem Material auf den aus der Formmasse herausragenden Bereichen der mindestens einen zumindest teilweise herausragenden Zuleitung angeordnet ist.
- Die Erfindung betrifft darüber hinaus ein elektronisches Bauelement, aufweisend eine Zuleitung mit einer Vertiefung, wobei die Vertiefung ausgebildet ist, einen Halbleiterchip zu stützen.
- Das elektronische Bauelement weist bevorzugt ein zwischen der Zuleitung und dem Halbleiterchip angeordnetes Verbindungsmaterial auf.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt eine Ausführungsform eines Halbleiterbauelements mit einer Ansicht eines Teilbereichs eines ersten gekapselten COL-Bauteils. -
2 zeigt ein Flachleiterrahmenmaterial zum Herstellen des Bauteils gemäß1 . -
3 zeigt das Flachleiterrahmenmaterial gemäß2 mit einem Halbleiterchip. -
4 zeigt das Flachleiterrahmenmaterial gemäß3 mit einer geätzten unterseitigen Oberfläche. -
5 zeigt eine Ansicht eines Teilbereichs eines zweiten gekapselten COL-Bauteils. -
6 zeigt eine Vorderansicht eines Teilbereichs eines dritten gekapselten COL-Bauteils. -
7 zeigt eine Perspektivansicht des freigelegten dritten COL-Bauteils von oben. -
8 zeigt eine Perspektivansicht des dritten COL-Bauteils von unten. -
9 zeigt eine Perspektivansicht des dritten COL-Bauteils von oben. -
10 zeigt ein Flussdiagramm von Herstellungsschritten zum Herstellen des dritten COL-Bauteils gemäß8 . -
11 zeigt ein Flachleiterrahmenmaterial mit Einbuchtungen auf seiner oberseitigen Oberfläche. -
12 zeigt das Flachleiterrahmenmaterial gemäß11 mit Vertiefungen auf der oberseitigen Oberfläche. -
13 zeigt auf dem Flachleiterrahmenmaterial gemäß12 bereitgestellte Halbleiterchips -
14 zeigt mehrere mit den Halbleiterchips gemäß13 verbundene Bonddrähte. -
15 zeigt das Flachleiterrahmenmaterial gemäß14 , das mit einer Formmasse gekapselt ist. -
16 zeigt eine unterseitige Oberfläche des Flachleiterrahmenmaterials gemäß15 , die mit einer Maske versehen ist. -
17 zeigt eine Schicht aus leitendem Material, die auf die unterseitige Oberfläche des Flachleiterrahmenmaterials gemäß16 aufgebracht ist. -
18 zeigt die unterseitige Oberfläche des Flachleiterrahmenmaterials gemäß17 ohne die Maske. -
19 zeigt das Flachleiterrahmenmaterial gemäß18 mit geätzter unterseitigen Oberfläche. -
20 zeigt das Flachleiterrahmenmaterial gemäß19 , das aufgetrennt wird. -
21 zeigt das aufgetrennte Flachleiterrahmenmaterial. - Die Figuren sind aufgenommen, um ein eingehenderes Verständnis der vorliegenden Erfindung zu vermitteln, und sind in diese Beschreibung aufgenommen und stellen einen Teil dieser dar. Die Figuren veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der damit einhergehenden Vorteile der vorliegenden Erfindung lassen sich ohne weiteres unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstehen. Die Elemente der Figuren sind relativ zueinander nicht unbedingt maßstabsgetreu.
- In der folgenden ausführlichen Beschreibung wird auf die Figuren Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht werden Richtungsterminologien wie etwa "Oberseite", "Unterseite", "Vorderseite", "Rückseite", "vorderer", "hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Weil Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es ver steht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
- In der folgenden Beschreibung werden Details bereitgestellt, um Ausführungsformen der Erfindung zu beschreiben. Für den Fachmann ist es jedoch offensichtlich, dass Ausführungsformen ohne solche Details ausgeführt werden können.
-
1 zeigt eine Ansicht einer Ausführungsform eines Halbleiterbauelements mit einem Teilbereich eines ersten gekapselten COL-Bauteils10 . Das erste gekapselte COL-Bauteil10 beinhaltet mehrere Zuleitungsfinger11 und einen Halbleiterchip12 . - Die Zuleitungsfinger
11 weisen an den Enden der Zuleitungsfinger11 angeordnete Vertiefungen18 auf. Die Vertiefung18 wird auch als ein vertiefter Abschnitt bezeichnet. Der Halbleiterchip12 ist auf einer Vertiefung18 der Zuleitungsfinger11 angeordnet. Einzelne Zuleitungsfinger11 sind von ihren jeweiligen benachbarten Zuleitungsfingern11 getrennt angeordnet. - Die Vertiefung
18 ist zur Aufnahme des Halbleiterchips12 ausgebildet. Die Vertiefung18 ermöglicht, dass der Halbleiterchip12 auf einer geringeren Höhe angeordnet wird. Dadurch kann das COL-Bauteil10 dünner ausgebildet werden. Zudem trägt die Vertiefung18 dazu bei, ein Verschieben des Halbleiterchips12 zu verhindern und die Position des Halbleiterchips12 beizubehalten. - Die Zuleitungsfinger
11 bilden elektrische Kontakte oder elektrische Anschlüsse zwischen elektrischen Schaltungen des Halbleiterchips12 und einer externen Schaltungsanordnung. Der Halbleiterchip12 weist elektrische Schaltungen auf, die elektrische Signale von der externen Schaltungsanordnung empfangen, die elektrischen Signale verarbeiten und die verarbeiteten Signale an die externe Schaltungsanordnung übertragen. - In einem allgemeinen Sinn ist der Zuleitungsfinger
11 ein elektrisches Verbindungselement. Das elektrische Verbindungselement kann einen elektrischen Anschluss enthalten. Der Zuleitungsfinger11 wird auch als Zuleitung bezeichnet. In einer Ausführungsform ist der Halbleiterchip12 ein elektronisches Bauteil. Der Halbleiterchip12 kann eine digitale oder analoge Schaltungsanordnung enthalten. Das elektronische Bauteil kann diskrete elektrische Komponenten wie etwa Widerstände aufweisen. - Ein Verfahren zum Herstellen des ersten gekapselten COL-Bauteils
10 ist in den2 bis4 gezeigt. Eine Flachleiterrahmenmaterialplatte14 wird bereitgestellt, wie in2 gezeigt. Die Flachleiterrahmenmaterialplatte14 besitzt eine erste Oberfläche15' und eine zweite Oberfläche15'' , die der ersten Oberfläche15' gegenüberliegt. - Die erste Oberfläche
15' weist einen durchgehenden Oberflächenbereich auf. Der durchgehende Oberflächenbereich besitzt keinen Durchkontakt, keine Aussparung oder keine Öffnung in seiner Oberfläche. Dennoch kann der durchgehende Oberflächenbereich einen Hohlraum aufweisen. Mit anderen Worten ist der durchgehende Oberflächenbereich nicht unterbrochen. - Der durchgehende Oberflächenbereich der ersten Oberfläche
15' wird anschließend geätzt, um die Vertiefung18 zu bilden, wie in2 gezeigt. Danach wird der Halbleiterchip12 in der Vertiefung18 der ersten Oberfläche15' angeordnet. Dies ist in3 gezeigt. - Danach wird die zweite Oberfläche
15'' der Flachleiterrahmenmaterialplatte14 geätzt. Durch das Ätzen werden Öffnungen in der Flachleiterrahmenmaterialplatte14 gebildet, so dass ein Bereich des Bodens der Vertiefung18 entfernt wird, wobei dieser Bereich ein Bereich der Flachleiterrahmenmaterialplatte14 ist, der sich unterhalb des Halbleiterchips12 befindet. Die Öffnung verbindet die erste Oberfläche15' mit der zweiten Oberfläche15'' . Mit anderen Worten wird die Flachleiterrahmenmaterialplatte14 aufgetrennt, um einzelne Zuleitungsfinger11 auszubilden, wie in4 gezeigt. Das Auftrennen der Flachleiterrahmenmaterialplatte14 wird auch als Fragmentieren der Flachleiterrahmenmaterialplatte14 bezeichnet. - In einem allgemeinen Sinn ist die Flachleiterrahmenmaterialplatte
14 eine Art einer Trägerplatte. Die Trägerplatte ist zum Ausbilden von elektrischen Verbindungselementen oder Zuleitungsfingern vorgesehen. Der Prozess des Ätzens ist eine Art des Entfernens. -
5 zeigt eine Ansicht eines Teilbereichs eines zweiten gekapselten COL-Bauteils20 . Komponenten mit den gleichen Funktionen wie in den vorhergehenden Figuren werden mit den gleichen Bezugszeichen gekennzeichnet und im Folgenden nicht näher erörtert. - Das zweite gekapselte COL-Bauteil
20 enthält mehrere Zuleitungsfinger11 und einen Halbleiterchip12 , die von einer Formmasse21 bedeckt sind. Der Halbleiterchip12 ist auf einer Vertiefung18 der Zuleitungsfinger11 angeordnet. - Die Formmasse
21 schützt den Halbleiterchip12 vor der äußeren Umgebung. - In einem allgemeinen Sinn ist die Formmasse
21 eine Art einer Gehäusemasse. Die Gehäusemasse kann ein weiches Gel enthalten. - Ein Verfahren zum Herstellen des zweiten gekapselten COL-Bauteils
20 ist im Folgenden beschrieben. Das Verfahren beinhaltet das Bereitstellen einer Flachleiterrahmenmaterialplatte14 . Die Flachleiterrahmenmaterialplatte14 weist eine erste Oberfläche15' mit einem durchgehenden Oberflächenbereich und eine zweite Oberfläche15'' auf. - Anschließend wird der durchgehende Oberflächenbereich der ersten Oberfläche
15' geätzt, um die Vertiefung18 auszubilden. Der Halbleiterchip12 wird dann in der Vertiefung18 der ersten Oberfläche15' angeordnet. - Später wird die Formmasse
21 auf der Flachleiterrahmenmaterialplatte14 angeordnet. Die Formmasse21 bedeckt den Halbleiterchip12 und einen Bereich der ersten Oberfläche15' . Der durchgehende Oberflächenbereich der ersten Oberfläche15' verhindert, dass die Formmasse21 die zweite Oberfläche15'' erreicht. - Die zweite Oberfläche
15'' der Flachleiterrahmenmaterialplatte14 wird anschließend geätzt, um einzelne Zuleitungsfinger11 auszubilden. - Das Herstellungsverfahren des zweiten gekapselten COL-Bauteils
20 in der oben gezeigten Reihenfolge vermeidet das sog. "mold bleed", d. h. das Austreten oder Verbreiten der Formmasse21 von der ersten Oberfläche15' auf die zweite Oberfläche15'' . Bei anderen Verfahren zum Herstellen des COL-Bauteils20 erfolgt der Schritt des Ätzens der Flachleiterrahmenmaterialplatte14 vor dem Schritt des Bedeckens des Halbleiterchips12 mit der Formmasse21 . Die geätzte Flachleiterrahmenmaterialplatte14 besitzt Aussparungen, durch die die Formmasse21 auf die zweite Oberfläche15'' austreten kann. Das Austreten der Formmasse21 auf die zweite Oberfläche15'' wird bei dem obigen Verfahren verhindert, da die Aussparungen während des Schrittes des Bedeckens des Halbleiterchips12 nicht vorhanden sind. - Die
6 bis9 zeigen verschiedene Ansichten eines dritten COL-Bauteils30 . Eine Gesamtansicht wird durch eine Vorderansicht in6 dargestellt.7 zeigt eine freigelegte Perspektivansicht von oben für eine bessere Darstellung von internen Teilen des drit ten COL-Bauteils30 .8 zeigt eine Perspektivansicht von unten, während9 eine Perspektivansicht von oben darstellt. - Komponenten mit ähnlichen Funktionen wie in den vorhergehenden Figuren werden mit ähnlichen Bezugszeichen gekennzeichnet und im Folgenden nicht näher erörtert.
- Das dritte COL-Bauteil
30 weist einen Flachleiterrahmen31 auf. Der Flachleiterrahmen31 besitzt mehrere Zuleitungen33 und36 . Weitere Zuleitungen34 ,35 ,37 und38 des Flachleiterrahmens31 sind am besten in7 zu sehen. Die Zuleitungen34 bis38 weisen eine Vertiefung40 auf, die auf einer Oberseite der Zuleitungen34 bis38 vorgesehen wird. - Ein Halbleiterchip
42 wird auf der Vertiefung40 angeordnet, wie in6 und7 gezeigt. Mehrere Bonddrähte44 bis48 werden zwischen dem Halbleiterchip42 und den Zuleitungen33 bis38 angebracht. Ein Halbleiterchip-Verbindungsband50 wird zwischen dem Halbleiterchip42 und der Oberseite der Zuleitungen33 ,34 ,36 und37 bereitgestellt. Der Halbleiterchip42 , die Zuleitungen33 bis38 und die Bonddrähte44 bis48 werden mit einer Formmasse51 bedeckt. - Der Halbleiterchip
42 besitzt eine oberseitige aktive Oberfläche, auf der mehrere elektrische Schaltungen ausgebildet sind. Die elektrischen Schaltungen sind durch Kontaktflächen, die auf der aktiven Oberfläche angeordnet sind, mit den Bonddrähten44 bis48 verbunden. Die elektrischen Schaltungen und die Kontaktflächen sind in den6 bis9 nicht gezeigt. - Die Zuleitungen
33 bis35 können eine erste Reihe bilden, während die Zuleitungen36 bis38 eine zweite Reihe bilden können, wie in7 gezeigt. Die erste Reihe ist von der zweiten Reihe durch einen Spalt52 getrennt. Die Zuleitungen33 bis38 weisen ähnliche Profile und ähnliche Höhen auf. Teile der Zuleitungen33 bis38 ragen abwärtsgerichtet aus der Formmasse51 heraus, wie in6 und8 zu sehen. - Eine Schicht
53 aus leitendem Material, NiAu (Nickel-Gold), wird auf unterseitigen Oberflächen der Zuleitungen33 bis38 vorgesehen, wie in6 und8 gezeigt. Die leitende Schicht53 ist ausreichend groß, so dass für ein elektrisches Testen Testsonden keine hohe Präzision zum Kontaktieren der leitenden Schicht53 während des elektrischen Testens erfordern. Kontaktbereiche55 werden auf oberseitigen Oberflächen der Zuleitungen33 bis38 bereitgestellt. Die Kontaktbereiche55 sind durch die Bonddrähte44 bis48 mit dem Halbleiterchip42 verbunden. - Wie in
7 dargestellt, wird die Zuleitung33 durch den Bonddraht44 mit dem Halbleiterchip42 verbunden, während die Zuleitung34 durch den Bonddraht45 mit dem Halbleiterchip42 verbunden wird. In ähnlicher Weise wird die Zuleitung36 durch den Bonddraht46 mit dem Halbleiterchip42 verbunden. Die Zuleitung37 wird durch die Bonddrähte47 und48 mit dem Halbleiterchip42 verbunden. Die Bonddrähte44 ,45 und46 enthalten Goldmaterial, wohingegen die Bonddrähte47 und48 Aluminiummaterial aufweisen. - Das Halbleiterchip-Verbindungsband
50 ist auf der Unterseite des dritten COL-Bauteils30 freigelegt, wie in8 gezeigt. Das freigelegte Halbleiterchip-Verbindungsband50 besitzt eine teilweise rechteckige Form. Die Zuleitungen33 ,34 ,36 und37 bedecken Teile des Halbleiterchip-Verbindungsbandes50 . - Teile der Zuleitungen
33 bis38 ragen abwärtsgerichtet aus der Formmasse51 heraus. Die Zuleitung33 ,34 ,35 ,36 ,37 oder38 ist von ihrer benachbarten Zuleitung33 ,34 ,35 ,36 ,37 oder38 getrennt angeordnet. Die Zuleitungen33 bis38 weisen Einbuchtungen57 und58 auf, wie in6 und8 gezeigt. Die Einbuchtungen57 und58 besitzen eine teilweise zylindrische Form. - Wie in
9 zu sehen, besitzt die Formmasse51 eine im Wesentlichen kubische Form. Die Formmasse51 umschließt den Halbleiterchip42 , den Flachleiterrahmen31 und die Bonddrähte44 bis48 , sodass diese Teile nicht sichtbar sind. Die Formmasse51 bedeckt auch die Zuleitungen33 bis38 derart, dass Teile der Zuleitungen33 und38 nicht von der Formmasse51 bedeckt sind. - Die Vorsprünge der Zuleitungen
33 bis38 gestatten eine leichte elektrische Kontaktierung mit externen Anschlüssen, wie etwa Kontaktflächen einer Leiterplatte. Das Material der leitenden Schicht53 sorgt für einen guten elektrischen Kontakt zwischen den externen Anschlüssen und den Zuleitungen33 bis38 . - Das Halbleiterchip-Verbindungsband
50 weist ein wärmeleitendes Material zum Abführen von Wärme von dem im Betrieb befindlichen Halbleiterchip42 über die Zulei tungen33 ,34 ,36 und37 auf. - In einem allgemeinen Sinn sind die Zuleitungen
33 bis38 eine Art von Zuleitungsfingern. Die Formmasse ist eine Art von Gehäusemasse. Die Bonddrähte44 bis48 sind eine Art von Drähten. Das Halbleiterchip-Verbindungsband50 ist eine Art einer Schicht aus Verbindungsmaterial. - Das Flachleiterrahmenmaterial
31 kann in Form eines vorplattierten Rahmens (PPF – Pre-Plated Frame) mit der leitenden Schicht53 vorliegen. Die leitende Schicht53 kann anderes leitendes Material wie etwa Nickel-Palladium-Gold (NiPdAu) enthalten. Die Bonddrähte44 bis46 können Aluminiummaterial anstelle von Goldmaterial aufweisen, während die Bonddrähte47 und48 Goldmaterial anstelle von Aluminiummaterial enthalten können. Die Bonddrähte44 bis48 können das gleiche Material anstelle von verschiedenen Materialien aufweisen. Die Bonddrähte44 bis48 können durch Ball-Bonding- oder Wedge-Bonding-Technik mit dem Flachleiterrahmen31 oder dem Halbleiterchip42 verbunden werden. Das Halbleiterchip-Verbindungsband50 kann einen Halbleiterchip-Verbindungskleber wie etwa Epoxidkleber aufweisen. - Die einzelnen Teile des dritten COL-Bauteils
30 besitzen verschiedene Funktionen. Der Flachleiterrahmen31 bietet eine stützende Struktur für den Halbleiterchip42 , das Halbleiterchip-Verbindungsband50 und die Bonddrähte44 bis48 . Die Vertiefung40 ist vorgesehen, den Halbleiterchip42 aufzunehmen und bietet eine Stütze für den Halbleiterchip42 . Der Halbleiterchip42 bietet Elektronikfunktionen des dritten COL- Bauteils30 , die das Verarbeiten von analogen Signalen oder digitalen Signalen beinhalten. - Das Goldmaterial der Bonddrähte
44 bis46 ermöglicht eine leichte Anbringung der Bonddrähte44 bis46 an dem Halbleiterchip42 . Das Aluminiummaterial der Bonddrähte47 und48 gestattet, dass die Bonddrähte47 und48 einen dickeren Durchmesser für den Transport einer hohen elektrischen Stromdichte ohne Auferlegung von hohen Kosten besitzen. Die Bonddrähte44 bis48 bieten elektrische Verbindungswege zwischen dem Halbleiterchip42 und einem externen Substrat wie etwa einer Leiterplatte (PCB) durch die Zuleitungen33 ,34 ,36 und37 . - Die Zuleitungen
33 bis38 stellen externe elektrische Anschlüsse des dritten COL-Bauteils30 dar. Das Bonden der Bonddrähte47 und48 auf die gleiche Zuleitung37 gestattet das Übertragen einer größeren Strommenge zwischen der Zuleitung37 und dem Halbleiterchip42 . Das Halbleiterchip-Verbindungsband50 isoliert den Halbleiterchip42 elektrisch von den Zuleitungen33 ,34 ,36 und37 und leitet von dem Halbleiterchip42 erzeugte Wärme ab. - Die leitende Schicht
53 schützt den Flachleiterrahmen31 vor Oxidation. Die leitende Schicht53 stellt auch einen guten elektrischen Kontakt zu einem externen Substrat und gute Haftung zu dem externen Substrat bereit. In dem Fall, dass Lot aufgebracht wird, diffundiert das Goldmaterial der leitenden Schicht53 während eines Aufschmelzprozesses in das Lot und unterstützt das Verbinden des dritten COL-Bauteils30 mit dem externen Substrat. - Die Formmasse
51 ist zum Schutz interner Teile des dritten COL-Bauteils30 vor der externen Umgebung, wie etwa vor Wärme, elektrischer Entladung und mechanischen Erschütterungen, vorgesehen. Die internen Teile beinhalten die Zuleitungen33 bis38 , den Halbleiterchip42 und die Bonddrähte44 bis48 zusammen mit dem Halbleiterchip-Verbindungsband50 . Zudem sichert die Formmasse51 die internen Teile des dritten COL-Bauteils30 und verhindert, dass sich die internen Teile verschieben. -
10 zeigt ein Flussdiagramm60 der Herstellungsschritte61 bis71 zum Herstellen des dritten COL-Bauteils30 der6 bis9 . - Das Flussdiagramm
60 beginnt mit dem Schritt61 des Bereitstellens eines Flachleiterrahmenmaterials mit Einbuchtungen auf seiner oberseitigen Oberfläche. Die Einbuchtungen werden auch als Einprägungen und die oberseitige Oberfläche als obere Oberfläche bezeichnet. Der Schritt62 des Ätzens des Flachleiterrahmenmaterials zum Ausbilden von kubischen Vertiefungen auf der oberseitigen Oberfläche ist dann vorgesehen. Der Schritt64 des Befestigens bzw. Montierens von Halbleiterchips in den Vertiefungen ist nach dem Schritt62 angeordnet. Die Halbleiterchips werden auch als sogenannte "Dies" bezeichnet. Der Schritt65 des Verbindens der Halbleiterchips mit Bonddrähten ist nach dem Schritt64 angeordnet. - Der Schritt
68 des Kapselns der Halbleiterchips mit einer Formmasse folgt dem Schritt65 . Der Schritt69 des Plattierens einer leitenden Schicht auf einer unterseitigen Oberfläche des Flachleiterrahmenmaterials ist nach dem Schritt68 angeordnet. Die unterseitige Oberfläche wird auch als Bodenoberfläche bezeichnet. Der Schritt70 des Ätzens der unterseitigen Oberfläche des Flachleiterrahmenmaterials zum Ausbilden von Zuleitungen ist nach dem Schritt69 angeordnet. Der Schritt71 des Auftrennens des Flachleiterrahmenmaterials ist nach dem Schritt70 vorgesehen. - In einem allgemeinen Sinn können die oben erwähnten Schritte geändert werden. Beispielsweise kann der Schritt
62 des Ätzens den Schritt des Bereitstellens der Einbuchtungen auf dem Flachleiterrahmen beinhalten. - Ein Verfahren zum Herstellen des dritten COL-Bauteils
30 ist in den11 bis21 gezeigt. Eine Flachleiterrahmenmaterialplatte74 wird bereitgestellt, wie in11 gezeigt. Die Flachleiterrahmenmaterialplatte74 enthält eine Kupferlegierungsplatte mit einer gleichförmigen Dicke. Die Flachleiterrahmenmaterialplatte74 besitzt eine durchgehende unterseitige Oberfläche75 und eine durchgehende oberseitige Oberfläche76 , die der unterseitigen Oberfläche75 gegenüberliegt. Die durchgehende oberseitige Oberfläche76 oder die durchgehende unterseitige Oberfläche75 besitzt keinen Durchkontakt, keine Aussparung oder keine Öffnung darin. - Danach werden Einbuchtungen
77 auf der oberseitigen Oberfläche76 ausgebildet. Die Ausbildung der Einbuchtungen77 erfolgt durch einen chemischen Ätzprozess. Eine säurebeständige Maske wird zuerst auf der Obersei te der Kupferlegierungsplatte bereitgestellt. Die Maske besitzt Öffnungen, die Positionen der Einbuchtungen77 entsprechen. - Die Maske wird ausgebildet, indem eine Photolackschicht auf der oberseitigen Oberfläche
76 der Flachleiterrahmenmaterialplatte74 aufgebracht wird. Ultraviolettlicht (UV) wird später für eine vorbestimmte Dauer durch eine Photomaske auf die Photolackschicht aufgestrahlt. Dies bewirkt, dass Bereiche des Photolacks, die dem UV-Licht ausgesetzt werden, aushärten. Die nicht ausgehärteten Bereiche werden später entfernt. Die ausgehärteten Bereiche bilden die Maske. Mit anderen Worten wird ein Bild auf die Photolackschicht übertragen. - Die Kupferlegierungsplatte wird dann für eine vorbestimmte Dauer in ein Säurebad wie etwa Eisenchloridsäure (FeCl3) eingetaucht. Die Öffnungen legen Bereiche der Flachleiterrahmenmaterialplatte
74 , die durch die Säure entfernt werden sollen, frei. Das Entfernen bildet die Einbuchtungen77 auf der Flachleiterrahmenmaterialplatte74 . Danach wird die Kupferlegierungsplatte aus dem Säurebad entfernt. Die Maske und etwaige Restsäure werden später durch ein Mittel wie etwa Aceton entfernt. - Dieser Prozess erzeugt Einbuchtungen
77 , die in einer Gitterstruktur verteilt sind, wobei die Einbuchtungen77 an Verbindungsstellen der Gitterstruktur vorgesehen sind. Die Einbuchtungen77 besitzen eine spezielle Dicke und eine teilweise zylindrische Form. Die Einbuchtungen77 befinden sich in einem gleichen Abstand von der unterseitigen Oberfläche75 . Geometrische Ach sen der Einbuchtungen77 sind in11 als Längsachsen dargestellt. - Die Einbuchtungen
77 werden in späteren Schritten des Herstellungsprozesses verwendet, um die Flachleiterrahmenmaterialplatte74 zu positionieren oder auszurichten. - Wie in
12 dargestellt, wird die oberseitige Oberfläche76 der Flachleiterrahmenmaterialplatte74 danach geätzt, um die Vertiefungen40 auszubilden. Dieser Ätzschritt zum Ausbilden der Vertiefungen40 ist ähnlich dem oben erwähnten Ätzprozess zum Ausbilden der Einbuchtungen77 . - Die geätzte oberseitige Oberfläche
76 wird einem Entfernen von Teilen der Flachleiterrahmenmaterialplatte74 unterzogen. Die ungeätzte oberseitige Oberfläche76 bildet die Kontaktbereiche55 . - Das Halbleiterchip-Verbindungsband
50 wird auf einem Wafer bereitgestellt, der mehrere Halbleiterchips42 enthält. Der Wafer wird dann zersägt, um den Halbleiterchip42 von seinem benachbarten Halbleiterchip42 zu trennen. Das Zersägen trennt auch das Halbleiterchip-Verbindungsband50 , das an den Halbleiterchips42 angebracht ist. Das Halbleiterchip-Verbindungsband50 ist auf einer unterseitigen Oberfläche des Halbleiterchips42 angeordnet. - Die Halbleiterchips
42 werden später auf den Vertiefungen40 angeordnet, wie in13 dargestellt. Die Platzierung erfolgt unter Verwendung einer präzisen Halbleiterchip-Platzierungsmaschine. Das Halbleiterchip-Verbindungsband50 befestigt den Halbleiterchip42 an der Vertiefung40 und verhindert, dass sich der Halbleiterchip42 verschiebt. - Danach werden mehrere Bonddrähte
44 bis48 zwischen den Halbleiterchips42 und den Kontaktbereichen55 unter Verwendung einer Drahtbondmaschine angebracht. Dies ist in14 dargestellt. - Die Flachleiterrahmenmaterialplatte
74 wird später von der Formmasse51 bedeckt, wie in15 dargestellt. Der Bedeckungsprozess beinhaltet das Anordnen der Flachleiterrahmenmaterialplatte74 innerhalb einer Form. Wenn sich die Form in einem geschlossen Zustand befindet, wird die geschmolzene Formmasse51 bei einer hohen Temperatur in einen oberen Bereich der Form eingespritzt. Die geschmolzene Formmasse51 fließt innerhalb der Form und bedeckt die Halbleiterchips42 und die Bonddrähte44 bis48 . Die geschmolzene Formmasse51 wird durch die oberseitige Oberfläche76 der Flachleiterrahmenmaterialplatte74 daran gehindert, den unteren Teil der Flachleiterrahmenmaterialplatte74 zu erreichen. Es tritt keine Formmasse51 auf die unterseitige Oberfläche75 der Flachleiterrahmenmaterialplatte74 aus. - Danach wird die Formmasse
51 gekühlt. Durch das Kühlen kann die Formmasse in einen festen Zustand zurückkehren. Die Formmasse51 enthält ein Formtrennmittel zum leichten Entfernen der gekapselten Flachleiterrahmenmaterialplatte74 aus der Form. Die kapselnde Formmasse51 wird dann einem Nachformhärten unterzogen, um die Viskosität der kapselnden Formmasse51 zu erhöhen. - Wie in
16 dargestellt, wird anschließend eine Maske78 zum Ausbilden der leitenden Schicht53 auf der unterseitigen Oberfläche75 der Flachleiterrahmenmaterialplatte74 vorgesehen. Die Maske78 weist Öffnungen auf, durch die die unterseitige Oberfläche75 der Flachleiterrahmenmaterialplatte74 freigelegt und damit nicht bedeckt ist. - Die leitende Schicht
53 aus NiAu-Material wird danach auf die unterseitige Oberfläche75 der Flachleiterrahmenmaterialplatte74 aufgebracht. Die leitende Schicht53 wird auf den freigelegten Bereichen der unterseitigen Oberfläche75 aufgebracht. Dies ist in17 dargestellt. Das Aufbringen erfolgt durch sequentielles Eintauchen der Flachleiterrahmenmaterialplatte74 in eine Reihe von nasschemischen Bädern. - Danach wird die Maske
78 entfernt, wie in18 dargestellt. - Die unterseitigen Oberfläche
75 der Flachleiterrahmenmaterialplatte74 wird später geätzt, um das Halbleiterchip-Verbindungsband50 freizulegen, wie in19 dargestellt. Die leitende Schicht53 aus NiAu-Material wirkt als eine Ätzstoppmaske für diesen Ätzprozess. Die Schicht53 aus NiAu-Material besitzt eine Ätzbeständigkeitseigenschaft. Das Goldmaterial ist gegenüber Ätzen durch Säure beständig. Der Ätzprozess erzeugt Aussparungen52 auf der unterseitigen Oberfläche75 der Flachleiterrahmenmaterialplatte74 und legt Teile der unterseitigen Oberfläche des Halbleiterchip- Verbindungsbandes50 frei. Die Aussparungen52 verbinden die unterseitige Oberfläche75 mit der oberseitigen Oberfläche76 . - Die geätzte Flachleiterrahmenmaterialplatte
74 wird dann aufgetrennt, um getrennte COL-Bauteile30 auszubilden, wie in20 dargestellt. Das Auftrennen erfolgt durch Sägen entlang von Sägespuren80 . Die Sägespuren80 verlaufen von der oberseitigen Oberfläche der Formmasse51 zu den Einbuchtungen77 und zu der unterseitigen Oberfläche75 der Flachleiterrahmenmaterialplatte74 . Das Sägen trennt die Formmasse51 und die geätzte Flachleiterrahmenmaterialplatte74 auf, um getrennte COL-Bauteile30 auszubilden. - Die getrennten COL-Bauteile
30 sind in21 dargestellt. Die dritten COL-Bauteile30 können einem weiteren Verpacken und elektrischem Testen in einem späteren Schritt unterzogen werden, um sicherzustellen, dass die dritten COL-Bauteile30 die Packungs- und Bauelementspezifikationen erfüllen. - Das oben erwähnte Verfahren hält die Formmasse
51 an der oberseitigen Oberfläche76 des Flachleiterrahmens31 und verhindert vorteilhafterweise, dass die Formmasse51 die unterseitige Oberfläche75 erreicht. Somit wird ein "mold bleed" vermieden. Zudem liefert das Verfahren die Vertiefung40 zum Sichern der Halbleiterchips42 und ordnet die Halbleiterchips42 in einer geringeren Höhe an. - In einem allgemeinen Sinn können viele andere Ätztechniken verwendet werden, um die oben erwähnten Ätzpro zesse zu ersetzen. Die Einbuchtungen
77 können durch eine Stanzmaschine anstatt durch Ätzen bereitgestellt werden. - Wenngleich die obige Beschreibung viele Details enthält, sollten diese nicht so ausgelegt werden, dass sie den Schutzbereich der Ausführungsformen beschränken, sondern lediglich eine Darstellung der gezeigten Ausführungsformen liefern. Insbesondere sollten die oben angeführten Vorteile der Ausführungsformen nicht so ausgelegt werden, dass sie den Schutzbereich der Ausführungsformen beschränken, sondern lediglich, um mögliche Errungenschaften zu erläutern, wenn die beschriebenen Ausführungsformen in die Praxis umgesetzt werden. Somit sollte der Schutzbereich der Ausführungsformen durch die Ansprüche statt durch die angegebenen Beispiele bestimmt werden.
Claims (26)
- Verfahren zur Herstellung eines elektronischen Bauelements, wobei das Verfahren folgende Schritte aufweist: – Bereitstellen einer Trägerplatte, – teilweises Entfernen der Trägerplatte unter Ausbilden einer Vertiefung auf einer ersten Oberfläche der Trägerplatte, – Anordnen eines elektronischen Bauteils in der Vertiefung der Trägerplatte und – selektives Entfernen mindestens eines Teils einer zweiten Oberfläche der Trägerplatte, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt.
- Verfahren nach Anspruch 1, wobei die Trägerplatte eine Flachleiterrahmenmaterialplatte ist.
- Verfahren nach Anspruch 2, wobei die Flachleiterrahmenmaterialplatte einen durchgehenden Oberflächenbereich aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das elektronische Bauteil ein Halbleiterchip ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem selektiven Entfernen der zweiten Oberfläche das elektronische Bauteil in eine Formmasse eingebettet wird.
- Verfahren nach Anspruch 4 oder Anspruch 5, wobei das teilweise Entfernen der Flachleiterrahmenmaterialplatte mittels Ätzen der Flachleiterrahmenmaterialplatte erfolgt.
- Verfahren nach einem der Ansprüche 4 bis 6, wobei das selektive Entfernen mindestens eines Teils der zweiten Oberfläche der Flachleiterrahmenmaterialplatte mittels selektivem Ätzen der zweiten Oberfläche der Flachleiterrahmenmaterialplatte erfolgt.
- Verfahren nach Anspruch 6 oder Anspruch 7, wobei die Vertiefung durch selektives Ätzen der ersten Oberfläche der Flachleiterrahmenmaterialplatte ausgebildet wird.
- Verfahren nach einem der Ansprüche 4 bis 8, wobei ein Verbindungsmaterial auf dem Halbleiterchip vor dem Anordnen des Halbleiterchips in der Vertiefung aufgebracht wird.
- Verfahren nach einem der Ansprüche 4 bis 9, wobei nach dem Anordnen des Halbleiterchips in der Vertiefung mehrerer Drähte zwischen dem Halbleiterchip und der Flachleiterrahmenmaterialplatte angebracht werden.
- Verfahren nach einem der Ansprüche 7 bis 10, wobei vor dem selektiven Ätzen der zweiten Oberfläche der Halbleiterchip in eine Formmasse eingebettet wird.
- Verfahren nach einem der Ansprüche 7 bis 11, wobei die zweite Oberfläche selektiv geätzt wird, bis die Flachleiterrahmenmaterialplatte fragmentiert ist.
- Verfahren nach Anspruch 12, wobei die Flachleiterrahmenmaterialplatte zum Ausbilden elektrischer Verbindungselemente fragmentiert wird.
- Verfahren nach Anspruch 12 oder Anspruch 13, wobei das Verfahren den Schritt des Beschichtens von Bereichen der fragmentierten Flachleiterrahmenmaterialplatte aufweist.
- Verfahren nach einem der Ansprüche 4 bis 14, wobei die Flachleiterrahmenmaterialplatte ein Metallsubstrat aufweist.
- Elektronisches Bauelement aufweisend: – mehrere elektrische Verbindungselemente, wobei mindestens eines der elektrischen Verbindungselemente eine Vertiefung auf einer Oberfläche des elektrischen Verbindungselements aufweist und – ein in der Vertiefung angeordnetes elektronisches Bauteil.
- Elektronisches Bauelement nach Anspruch 16, wobei die elektrischen Verbindungselemente Zuleitungen sind.
- Elektronisches Bauelement nach Anspruch 16 oder Anspruch 17, wobei das elektronische Bauteil ein Halbleiterchip ist.
- Elektronisches Bauelement nach Anspruch 18, wobei das elektronische Bauelement eine zwischen dem Halbleiterchip und der Vertiefung angeordnete Schicht aus Verbindungsmaterial aufweist.
- Elektronisches Bauelement nach Anspruch 19, wobei die Schicht aus Verbindungsmaterial ein elektrisch isolierendes und wärmeleitendes Material aufweist.
- Elektronisches Bauelement nach einem der Ansprüche 18 bis 20, wobei das elektronische Bauelement mehrere zwischen dem Halbleiterchip und den Zuleitungen angebrachte Drähte aufweist.
- Elektronisches Bauelement nach einem der Ansprüche 18 bis 21, wobei das elektronische Bauelement eine den Halbleiterchip und mindestens einen Bereich der Zuleitungen bedeckende Formmasse aufweist.
- Elektronisches Bauelement nach Anspruch 22, wobei mindestens eine der Zuleitungen aus der Formmasse zumindest teilweise herausragt.
- Elektronisches Bauelement nach Anspruch 23, wobei das elektronische Bauelement eine Schicht aus leitendem Material aufweist und wobei die Schicht aus leitendem Material auf den aus der Formmasse herausragenden Bereichen der mindestens einen zumindest teilweise herausragenden Zuleitung angeordnet ist.
- Elektronisches Bauelement aufweisend eine Zuleitung mit einer Vertiefung, wobei die Vertiefung ausgebildet ist, einen Halbleiterchip zu stützen.
- Elektronisches Bauelement nach Anspruch 25, aufweisend ein zwischen der Zuleitung und dem Halbleiterchip angeordnetes Verbindungsmaterial.
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CN102177579A (zh) * | 2008-11-05 | 2011-09-07 | 株式会社三井高科技 | 半导体装置及其制造方法 |
US8089145B1 (en) * | 2008-11-17 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor device including increased capacity leadframe |
US9899349B2 (en) | 2009-01-29 | 2018-02-20 | Semiconductor Components Industries, Llc | Semiconductor packages and related methods |
WO2010099673A1 (en) * | 2009-03-06 | 2010-09-10 | Kaixin Inc. | Leadless integrated circuit package having high density contacts |
US8785253B2 (en) | 2009-04-03 | 2014-07-22 | Kaixin, Inc. | Leadframe for IC package and method of manufacture |
TW201039420A (en) * | 2009-04-17 | 2010-11-01 | Unimicron Technology Corp | Chip package structure and manufacturing method thereof |
US20100314728A1 (en) * | 2009-06-16 | 2010-12-16 | Tung Lok Li | Ic package having an inductor etched into a leadframe thereof |
US9362138B2 (en) * | 2009-09-02 | 2016-06-07 | Kaixin, Inc. | IC package and method for manufacturing the same |
US8435837B2 (en) * | 2009-12-15 | 2013-05-07 | Silicon Storage Technology, Inc. | Panel based lead frame packaging method and device |
CN102117753A (zh) * | 2010-01-05 | 2011-07-06 | 飞思卡尔半导体公司 | 封装半导体器件的方法 |
US8420508B2 (en) * | 2010-03-17 | 2013-04-16 | Stats Chippac Ltd. | Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof |
US8329509B2 (en) * | 2010-04-01 | 2012-12-11 | Freescale Semiconductor, Inc. | Packaging process to create wettable lead flank during board assembly |
CN101853832B (zh) * | 2010-04-28 | 2011-12-07 | 江苏长电科技股份有限公司 | 基岛露出型及埋入型基岛引线框结构及其先刻后镀方法 |
CN101853834B (zh) * | 2010-04-28 | 2012-01-04 | 江苏长电科技股份有限公司 | 下沉基岛及埋入型基岛引线框结构及其先刻后镀方法 |
CN201838585U (zh) * | 2010-06-17 | 2011-05-18 | 国碁电子(中山)有限公司 | 堆叠式芯片封装结构及其基板 |
JP4929382B2 (ja) * | 2010-07-13 | 2012-05-09 | 株式会社東芝 | 電子部品構造体及び電子機器 |
TW201241970A (en) * | 2011-04-08 | 2012-10-16 | Advanced Semiconductor Eng | Semiconductor package with recesses in the edged leadas |
CN102290396A (zh) * | 2011-09-26 | 2011-12-21 | 铜陵三佳山田科技有限公司 | Sma集成电路冲切成型产品及sma多排引线框架 |
US9576873B2 (en) * | 2011-12-14 | 2017-02-21 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with routable trace and method of manufacture thereof |
TWI446501B (zh) * | 2012-01-20 | 2014-07-21 | 矽品精密工業股份有限公司 | 承載板、半導體封裝件及其製法 |
TWI476841B (zh) * | 2012-03-03 | 2015-03-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
US8569112B2 (en) * | 2012-03-20 | 2013-10-29 | Stats Chippac Ltd. | Integrated circuit packaging system with encapsulation and leadframe etching and method of manufacture thereof |
US9312194B2 (en) * | 2012-03-20 | 2016-04-12 | Stats Chippac Ltd. | Integrated circuit packaging system with terminals and method of manufacture thereof |
US8623708B1 (en) * | 2012-07-05 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with grid-array mechanism and method of manufacture thereof |
US9105620B1 (en) * | 2012-12-27 | 2015-08-11 | Stats Chippac Ltd. | Integrated circuit packaging system with routable traces and method of manufacture thereof |
CN103400812A (zh) * | 2013-07-03 | 2013-11-20 | 华天科技(西安)有限公司 | 一种底填料填充的fcqfn封装件及其制作工艺 |
CN103400806A (zh) * | 2013-07-03 | 2013-11-20 | 华天科技(西安)有限公司 | 一种基于框架采用切割道优化技术的扁平封装件的制作工艺 |
CN103400805A (zh) * | 2013-07-03 | 2013-11-20 | 华天科技(西安)有限公司 | 一种基于框架采用切割刀优化技术的扁平封装件的制作工艺 |
US9013013B1 (en) * | 2013-12-06 | 2015-04-21 | Infineon Technologies Ag | Pressure sensor package having a stacked die arrangement |
US9773722B1 (en) * | 2014-05-07 | 2017-09-26 | UTAC Headquarters Pte. Ltd. | Semiconductor package with partial plating on contact side surfaces |
US10242934B1 (en) | 2014-05-07 | 2019-03-26 | Utac Headquarters Pte Ltd. | Semiconductor package with full plating on contact side surfaces and methods thereof |
US9741642B1 (en) | 2014-05-07 | 2017-08-22 | UTAC Headquarters Pte. Ltd. | Semiconductor package with partial plating on contact side surfaces |
US9905515B2 (en) | 2014-08-08 | 2018-02-27 | Mediatek Inc. | Integrated circuit stress releasing structure |
US9748187B2 (en) | 2014-12-19 | 2017-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer structure and method for wafer dicing |
US10269686B1 (en) | 2015-05-27 | 2019-04-23 | UTAC Headquarters PTE, LTD. | Method of improving adhesion between molding compounds and an apparatus thereof |
US9917038B1 (en) | 2015-11-10 | 2018-03-13 | Utac Headquarters Pte Ltd | Semiconductor package with multiple molding routing layers and a method of manufacturing the same |
WO2017181399A1 (en) * | 2016-04-22 | 2017-10-26 | Texas Instruments Incorporated | Improved lead frame system |
JP6678506B2 (ja) * | 2016-04-28 | 2020-04-08 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージ及び半導体パッケージの製造方法 |
US10276477B1 (en) | 2016-05-20 | 2019-04-30 | UTAC Headquarters Pte. Ltd. | Semiconductor package with multiple stacked leadframes and a method of manufacturing the same |
US9972558B1 (en) | 2017-04-04 | 2018-05-15 | Stmicroelectronics, Inc. | Leadframe package with side solder ball contact and method of manufacturing |
JP6621781B2 (ja) * | 2017-08-10 | 2019-12-18 | 太陽誘電株式会社 | 集合プリント基板、プリント配線板の製造方法 |
US10615105B2 (en) * | 2017-10-20 | 2020-04-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
JP7156641B2 (ja) * | 2019-02-14 | 2022-10-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置用のパッケージおよび半導体装置 |
DE102019112778B4 (de) * | 2019-05-15 | 2023-10-19 | Infineon Technologies Ag | Batchherstellung von Packages durch eine in Träger getrennte Schicht nach Anbringung von elektronischen Komponenten |
US11901309B2 (en) * | 2019-11-12 | 2024-02-13 | Semiconductor Components Industries, Llc | Semiconductor device package assemblies with direct leadframe attachment |
US11532539B2 (en) | 2020-12-29 | 2022-12-20 | Semiconductor Components Industries, Llc | Semiconductor package with wettable flank |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
JP2708191B2 (ja) * | 1988-09-20 | 1998-02-04 | 株式会社日立製作所 | 半導体装置 |
US5313102A (en) * | 1989-12-22 | 1994-05-17 | Texas Instruments Incorporated | Integrated circuit device having a polyimide moisture barrier coating |
JP2528991B2 (ja) * | 1990-02-28 | 1996-08-28 | 株式会社日立製作所 | 樹脂封止型半導体装置及びリ―ドフレ―ム |
US5214846A (en) * | 1991-04-24 | 1993-06-01 | Sony Corporation | Packaging of semiconductor chips |
JPH06151685A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | Mcp半導体装置 |
KR100269281B1 (ko) * | 1992-12-17 | 2000-10-16 | 윤종용 | 반도체장치 |
KR970010678B1 (ko) * | 1994-03-30 | 1997-06-30 | 엘지반도체 주식회사 | 리드 프레임 및 이를 이용한 반도체 패키지 |
US5796159A (en) * | 1995-11-30 | 1998-08-18 | Analog Devices, Inc. | Thermally efficient integrated circuit package |
US5863805A (en) * | 1996-07-08 | 1999-01-26 | Industrial Technology Research Institute | Method of packaging semiconductor chips based on lead-on-chip (LOC) architecture |
JP3006546B2 (ja) * | 1997-06-12 | 2000-02-07 | 日本電気株式会社 | 半導体装置及びリードフレーム |
US6933594B2 (en) * | 1998-06-10 | 2005-08-23 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
FR2798226B1 (fr) * | 1999-09-02 | 2002-04-05 | St Microelectronics Sa | Procede de mise en boitier d'une puce de semi-conducteur contenant des capteurs et boitier obtenu |
JP2001077232A (ja) * | 1999-09-06 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6451627B1 (en) * | 1999-09-07 | 2002-09-17 | Motorola, Inc. | Semiconductor device and process for manufacturing and packaging a semiconductor device |
US6420779B1 (en) * | 1999-09-14 | 2002-07-16 | St Assembly Test Services Ltd. | Leadframe based chip scale package and method of producing the same |
JP3883784B2 (ja) * | 2000-05-24 | 2007-02-21 | 三洋電機株式会社 | 板状体および半導体装置の製造方法 |
KR100393448B1 (ko) * | 2001-03-27 | 2003-08-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
DE10132385B4 (de) | 2001-07-06 | 2006-07-13 | Infineon Technologies Ag | Elektronisches Bauteil, einen Nutzen und einen Systemträger für ein derartiges Bauteil mit auf ihren Unterseiten verteilten Außenkontakten, sowie Verfahren zur Herstellung derselben |
US6482680B1 (en) * | 2001-07-20 | 2002-11-19 | Carsem Semiconductor Sdn, Bhd. | Flip-chip on lead frame |
DE10147375B4 (de) | 2001-09-26 | 2006-06-08 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
US6661087B2 (en) * | 2001-10-09 | 2003-12-09 | Siliconware Precision Industries Co., Ltd. | Lead frame and flip chip semiconductor package with the same |
US6812552B2 (en) * | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US7186588B1 (en) * | 2004-06-18 | 2007-03-06 | National Semiconductor Corporation | Method of fabricating a micro-array integrated circuit package |
US7943431B2 (en) * | 2005-12-02 | 2011-05-17 | Unisem (Mauritius) Holdings Limited | Leadless semiconductor package and method of manufacture |
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