DE102006060996B4 - Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung - Google Patents
Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung Download PDFInfo
- Publication number
- DE102006060996B4 DE102006060996B4 DE102006060996.4A DE102006060996A DE102006060996B4 DE 102006060996 B4 DE102006060996 B4 DE 102006060996B4 DE 102006060996 A DE102006060996 A DE 102006060996A DE 102006060996 B4 DE102006060996 B4 DE 102006060996B4
- Authority
- DE
- Germany
- Prior art keywords
- workpiece
- liner
- forming
- trench
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 109
- 238000002955 isolation Methods 0.000 title claims description 59
- 150000004767 nitrides Chemical class 0.000 claims abstract description 188
- 239000011810 insulating material Substances 0.000 claims abstract description 78
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 34
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 81
- 239000000463 material Substances 0.000 claims description 48
- 239000010410 layer Substances 0.000 claims description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 description 19
- 239000001257 hydrogen Substances 0.000 description 12
- 229910052739 hydrogen Inorganic materials 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000002243 precursor Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000003716 rejuvenation Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
- H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
Abstract
Verfahren zur Herstellung einer Halbleiteranordnung (250) mit den Schritten: Bereitstellen eines Werkstücks (202), wobei das Werkstück (202) eine obere Oberfläche aufweist; Ausbilden von zumindest einem Graben (208) im Werkstück (202), wobei der zumindest eine Graben (208) Seitenwände und eine Bodenoberfläche aufweist; Ausbilden eines dünnen Nitridliners (252) über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208) und über der oberen Oberfläche des Werkstücks (202) mittels Atomlagenabscheidung, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner (252) zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist; Abscheiden eines Isoliermaterials (214) über der oberen Oberfläche des Werkstücks (202), wobei der zumindest eine Graben (208) mit Isoliermaterial (214) aufgefüllt wird; und Entfernen von zumindest einem Teilbereich des Isoliermaterials (214) von oberhalb der oberen Oberfläche des Werkstücks (202), wobei nach dem Entfernen des zumindest einen Teilbereichs des Isoliermaterials (214) von oberhalb der oberen Oberfläche des Werkstücks (202), der dünne Nitridliner (252) in dem zumindest einen Graben (208) zumindest koplanar mit der oberen Oberfläche des Werkstücks (202) ist und wobei der dünne Nitridliner (252) und das Isoliermaterial (214) einen Isolationsbereich (260; 270) der Halbleiteranordnung (250) ausbilden.
Description
- Die vorliegende Erfindung bezieht sich im Allgemeinen auf eine Halbleiteranordnung, ein Verfahren zur Herstellung der Halbleiteranordnung und Verfahren zum Ausbilden eines Isolationsbereiches in einer Halbleiteranordnung und insbesondere auf eine Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung.
- Halbleiteranordnungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie beispielsweise Computern, Mobiltelefonen, persönlichen Datenverarbeitungsgeräten und vielen anderen Anwendungen. Heim-, Industrie- und Kraftfahrzeug-Geräte, welche in der Vergangenheit lediglich mechanische Komponenten aufwiesen, besitzen beispielsweise heutzutage elektronische Teile, welche Halbleiteranordnungen benötigen.
- Halbleiteranordnungen werden durch Abscheiden einer Vielzahl verschiedener Arten von Materialschichten über einem Halbleitersubstrat oder Wafer und einer Strukturierung der verschiedenen Materialschichten unter Verwendung einer Lithographie hergestellt. Die Materialschichten weisen üblicherweise dünne Schichten von leitendem, halbleitendem und isolierendem Material auf, welches zum Ausbilden von integrierten Schaltungen (IC) strukturiert und geätzt wird. Hierbei kann eine Vielzahl von Transistoren, Speicheranordnungen, Schaltern, Leiterbahnen, Dioden, Kondensatoren, logischen Schaltungen und anderen elektronischen Komponenten auf einem einzigen Baustein oder Chip ausgebildet werden.
- Zum Bereitstellen einer elektrischen Isolation zwischen aktiven Gebieten oder elektronischen Komponenten, welche in einer integrierten Schaltung ausgebildet sind, werden Isolationsbereiche verwendet. Flache Grabenisolierung (STI) und tiefe Grabenisolierung (DT) sind Beispiele für einige Isolationsbereiche, die in Halbleiteranordnungen weit verbreitet sind, obwohl auch andere Arten von Isolationsbereichen ausgebildet werden können.
- STI-Bereiche werden oftmals in Komplementär-Metall-Oxid-Halbleiter(CMOS)-Anordnungen verwendet, welche sowohl p-Kanal- als auch n-Kanal-Anordnungen in komplementären Konfigurationen verwenden. Die p- und n-Kanal-Anordnungen von CMOS-Anordnungen werden üblicherweise als p-Kanal-Metall-Oxid-Halbleiter(PMOS)- und n-Kanal-Metall-Oxid-Halbleiter(NMOS)-Transistoren bezeichnet. Der PMOS-Transistor ist in einer n-Wanne (z. B. einer mit n-Typ-Dotierstoffen implantierten Wanne) und der NMOS-Transistor in einer p-Wanne ausgebildet. Ein STI-Bereich ist zwischen der n-Wanne und der p-Wanne des jeweiligen PMOS-Transistors und NMOS-Transistors ausgebildet. Der STI-Bereich erstreckt sich üblicherweise innerhalb eines Halbleitersubstrats bis ca. zur Tiefe der maximalen n-Wannen- und p-Wannen-Dotierstoffkonzentration, z. B. bis ca. 0,2 bis 1,0 μm.
- Zum Ausbilden von Isolationsbereichen werden üblicherweise Gräben in einem Substrat ausgebildet und die Gräben mit Isoliermaterialien aufgefüllt. Ätzprozesse und chemisch-mechanische Polierverfahren (CMP) werden zum Entfernen von überschüssigem Isoliermaterial von der oberen Oberfläche des Substrats verwendet.
- So ist aus der den Oberbegriff des Patentanspruchs 14 bildenden Druckschrift
US 2005/0 170 606 A1 - Ein oft auftretendes Problem beim Ausbilden der Isolationsbereiche ist die Entstehung von Aussparungen oder Divots im Isoliermaterial, welches zum Auffüllen der Gräben verwendet wird. Das Fehlen von Isoliermaterial in den ausgesparten oder ausgestochenen Bereichen kann zu einer unzureichenden elektrischen Isolation zwischen aktiven Bereichen und zu einer unerwünschten Topographie führen, welche an der oberen Oberfläche des Substrats ausgebildet wird.
- Der Erfindung liegt daher die Aufgabe zugrunde eine Halbleiteranordnung mit verbessertem Isolationsbereich, ein Verfahren zur Herstellung der Halbleiteranordnung sowie verbesserte Verfahren zum Ausbilden eines Isolationsbereichs in einer Halbleiteranordnung anzugeben.
- Diese Aufgabe wird hinsichtlich der Vorrichtung durch eine Halbleiteranordnung mit den Merkmalen des Patentanspruchs 14, hinsichtlich des Verfahrens zur Herstellung der Halbleiteranordnung durch die Maßnahmen nach Patentanspruch 1 und hinsichtlich eines ersten und zweiten Verfahrens zum Ausbilden eines Isolationsbereichs in einer Halbleiteranordnung durch die Maßnahmen der Patentansprüche 5 und 9 gelöst.
- Bezüglich des Verfahrens zur Herstellung einer Halbleiteranordnung wird die Aufgabe durch ein Verfahren gelöst, bei dem ein Werkstück bereitgestellt wird, wobei das Werkstück eine obere Oberfläche aufweist, und zumindest ein Graben im Werkstück ausgebildet wird, wobei der zumindest eine Graben Seitenwände und eine Bodenoberfläche aufweist. Ein dünner Nitridliner wird über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens und über der oberen Oberfläche des Werkstücks unter Verwendung einer Atomlagenabscheidung (ALD) ausgebildet, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist. Ein Isoliermaterial wird über der oberen Oberfläche des Werkstücks abgeschieden, wobei der zumindest eine Graben mit Isoliermaterial aufgefüllt wird. Zumindest ein Teilbereich des Isoliermaterials wird von oberhalb der oberen Oberfläche des Werkstücks entfernt. Nach dem Entfernen des zumindest einen Teilbereichs des Isoliermaterials von oberhalb der oberen Oberfläche des Werkstücks ist der dünne Nitridliner in dem zumindest einen Graben zumindest koplanar mit der oberen Oberfläche des Werkstücks. Der dünne Nitridliner und das Isoliermaterial bilden einen Isolationsbereich der Halbleiteranordnung aus.
- Bezüglich eines ersten Verfahrens zum Ausbilden eines Isolationsbereiches in einer Halbleiteranordnung wird die Aufgabe durch ein Verfahren gelöst, bei dem ein Werkstück bereitgestellt wird und ein Padoxid über dem Werkstück ausgebildet wird. Ein Padnitrid wird über dem Padoxid ausgebildet und zumindest ein Graben wird im Padnitrid, Padoxid und Werkstück ausgebildet. Ein Oxidliner wird über zumindest einem Teilbereich des zumindest einen Grabens ausgebildet, welcher im Werkstück ausgebildet ist. Ein dünner Nitridliner wird über dem zumindest einen Graben und über dem Oxidliner unter Verwendung einer Atomlagenabscheidung ausgebildet, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist. Ein Oxidmaterial wird zum Auffüllen des zumindest einen Grabens mit Oxidmaterial abgeschieden, wobei ein erster Teilbereich des Oxidmaterials über einer Bodenoberfläche des Padnitrids angeordnet ist und wobei ein zweiter Teilbereich des Oxidmaterials über der oberen Oberfläche des Werkstücks angeordnet ist. Das Padnitrid wird entfernt und der erste Teilbereich des Oxidmaterials wird von oberhalb der Bodenoberfläche des Padnitrids entfernt. Zumindest ein Teilbereich des zweiten Teilbereichs des Oxidmaterials wird von oberhalb der oberen Oberfläche des Werkstücks entfernt, wobei nach dem Entfernen des zumindest einen Teilbereichs des zweiten Teilbereichs des Oxidmaterials von oberhalb der oberen Oberfläche des Werkstücks der dünne Nitridliner zumindest koplanar mit der oberen Oberfläche des Werkstücks ist, und wobei der dünne Nitridliner, der Oxidliner und das Isoliermaterial einen Isolationsbereich der Halbleiteranordnung ausbilden.
- Bezüglich eines zweiten Verfahrens zum Ausbilden eines Isolationsbereiches in einer Halbleiteranordnung wird die Aufgabe durch ein Verfahren gelöst, bei dem ein Werkstück bereitgestellt wird, wobei das Werkstück eine obere Oberfläche aufweist. Eine Opfermaterialschicht wird über dem Werkstück ausgebildet und zumindest ein Graben wird in der Opfermaterialschicht und dem Werkstück ausgebildet, wobei der zumindest eine Graben Seitenwände und eine Bodenoberfläche aufweist. Ein erster Liner wird über zumindest den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens im Werkstück ausgebildet. Ein zweiter Liner wird über dem ersten Liner mittels Atomlagenabscheidung ausgebildet, wobei der zweite Liner ein durch Atomlagenabscheidung aufgebrachter Nitridliner ist, der zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist. Der zumindest eine Graben wird mit Isoliermaterial aufgefüllt, wobei ein Teilbereich des Isoliermaterials über der oberen Oberfläche des Werkstücks angeordnet ist. Zumindest ein Teilbereich der Opfermaterialschicht wird von oberhalb des Werkstücks entfernt und der Teilbereich des Isoliermaterials wird von oberhalb der oberen Oberfläche des Werkstücks entfernt, wobei nach dem Entfernen des Isoliermaterials von oberhalb der oberen Oberfläche des Werkstücks zumindest der zweite Liner zumindest koplanar zur oberen Oberfläche des Werkstücks ist, und wobei der zweite Liner, der erste Liner und das Isoliermaterial einen Isolationsbereich der Halbleiteranordnung ausbilden.
- Hinsichtlich der Vorrichtung wird die Aufgabe der Erfindung durch eine Halbleiteranordnung gelöst mit einem Werkstück, das eine obere Oberfläche aufweist und zumindest einem Graben, der im Werkstück ausgebildet ist, wobei der zumindest eine Graben Seitenwände und eine Bodenoberfläche aufweist.
- Ein dünner Nitridliner ist über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens angeordnet und ein Isoliermaterial ist über dem dünnen Nitridliner innerhalb des Grabens angeordnet, wobei der dünne Nitridliner zumindest koplanar zu der oberen Oberfläche des Werkstücks ist, und wobei der dünne Nitridliner und das Isoliermaterial einen Isolationsbereich der Halbleiteranordnung aufweisen. Der dünne Nitridliner ist durch Atomlagenabscheidung aufgebracht, ist zusammenhängend und weist eine Schichtdicke von höchstens 2,5 nm auf.
- In den Unteransprüchen sind weitere vorteilhafte Ausführungsbeispiele der Erfindung gekennzeichnet.
- Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
-
1 bis4 Schnittansichten eines herkömmlichen Verfahrens zum Ausbilden von Isolationsbereichen in einer Halbleiteranordnung bei verschiedenen Herstellungsstufen, wobei Aussparungen über einem Nitridliner innerhalb des Grabens der Isolationsbereiche ausgebildet sind; -
5 bis9 Schnittansichten eines Verfahrens zum Ausbilden von Isolationsbereichen in einer Halbleiteranordnung gemäß eines ersten Ausführungsbeispiels bei verschiedenen Herstellungsstufen, wobei ALD zum Ausbilden eines ultradünnen Nitridliners innerhalb der Isolationsgräben verwendet wird, wodurch die Entstehung von Aussparungen über dem dünnen Nitridliner in nachfolgenden Herstellungsschritten verhindert wird; und -
10 eine Schnittansicht eines zweiten Ausführungsbeispiels der vorliegenden Erfindung, wobei Isolationsbereiche eine positive Stufenhöhe über der oberen Oberfläche des Werkstücks aufweisen. - Entsprechende Nummern und Symbole beziehen sich in den verschiedenen Figuren im Allgemeinen auf entsprechende Teile soweit nicht anders angegeben. Die Figuren sind zur klaren Darstellung der wesentlichen Aspekte der bevorzugten Ausführungsbeispiele gezeichnet und nicht notwendigerweise maßstabsgetreu.
- Die vorliegende Erfindung wird mit Bezug auf die bevorzugten Ausführungsbeispiele in einem bestimmten Zusammenhang beschrieben, nämlich dem Ausbilden von flachen Grabenisolationsbereichen (STI) in Halbleiteranordnungen. Die Erfindung kann jedoch auch auf die Ausbildung von anderen Arten von Isolationsstrukturen angewendet werden, wie beispielsweise einer tiefen Grabenisolation (DT).
- Nunmehr bezugnehmend auf die
1 bis4 ist ein herkömmliches Verfahren zum Ausbilden von Isolationsbereichen in einer Halbleiteranordnung100 gemäß einer Schnittansicht für verschiedene Herstellungsstufen dargestellt. Gemäß1 sind in einem Substrat102 , welches ein Padoxid104 und ein darauf ausgebildetes Padnitrid106 aufweist, Gräben108 ausgebildet. Ein Oxidliner110 ist über den Seitenwänden des Substrats102 ausgebildet, wobei ein Nitridliner112 unter Verwendung einer chemischen Niederdruckgasphasenabscheidung (LPCVD) wie dargestellt über dem Oxidliner110 und über dem Padoxid104 und Padnitrid106 ausgebildet wird. Die Gräben108 werden anschließend mit einem Isoliermaterial114 , welches Siliziumdioxid umfasst, aufgefüllt. - Zum Entfernen des Padnitrids
106 über dem Substrat102 wird gemäß2 ein Phosphorsäuren-Prozess116 verwendet. Gemäß3 kann ein CMP-Prozess zum Erleichtern eines Entfernens des Padnitrids und zum Entfernen des überschüssigen Isoliermaterials114 von der Oberfläche des Substrats102 verwendet werden. - Ein Problem beim herkömmlichen Ausbilden von Isolationsbereichen besteht darin, dass der Nitridliner
112 relativ dick ist. Beispielsweise werden herkömmliche Nitridliner112 üblicherweise mittels LPCVD abgeschieden, wie in der US PatentschriftUS 6 277 706 B1 sowie in der PatentschriftUS 5 447 884 A beschrieben ist. Beispielsweise wird in der Druckschrift US 6 277 706 B1 das Ausbilden eines Nitridliners mittels LPCVD und mit einer Dicke von 5 bis 10 nm beschrieben. Die Druckschrift US 5 447 884 A beschreibt das Ausbilden eines Nitridliners mittels LPCVD mit einer Dicke von weniger als 5 nm, insbesondere mit einer Dicke von 4 nm. - Da das Ausbilden eines Nitridliners unter Verwendung von LPCVD einen relativ dicken Nitridliner
112 liefert, werden gemäß3 Aussparungen120 beim Entfernen des Padnitrids106 und beim Entfernen des überschüssigen Isoliermaterials von der Oberfläche des Substrats102 ausgebildet. Darüber hinaus neigt das Ausbilden von Nitridlinern mit Schichtdicken kleiner 3 bis 4 nm mittels LPCVD zu einer unvollständigen und nicht zusammenhängenden Linerausbildung, was wiederum dazu führt, dass eine schlechte Diffusionsbarriere ausgebildet wird. Beispielsweise gibt die DruckschriftUS 5 447 884 an, dass ein mittels LPCVD und mit einer Dicke von 3 nm ausgebildeter Nitridliner eine Oxidation des Substrats hinter dem Nitridliner erlaubte. - Die Aussparungen
120 weisen eine Tiefe auf, die eine Funktion der Länge des Padnitrid-Ablöseprozesses darstellt und darüber hinaus teilweise eine Funktion der Dicke des Nitridliners112 ist, und beispielsweise auch eine Funktion der Viskosität der Phosphorsäure ist, welche zum Entfernen des überschüssigen Isoliermaterials114 von der oberen Oberfläche des Substrats102 verwendet wird. Beispielsweise können die Aussparungen120 eine Tiefe aufweisen, die größer oder gleich der Dicke des Nitridliners112 ist. Wenn der Nitridliner112 10 nm dick ist, so können die Aussparungen120 eine Tiefe unterhalb einer Oberfläche des Substrats102 von beispielsweise ca. 10 nm aufweisen. Die Aussparungen120 können beispielsweise auf Grund von ähnlichen Ätzraten für das Padnitrid106 und den Nitridliner112 ausgebildet werden. - Das Ausbilden der Aussparung
120 ist dahingehend problematisch, da es eine schlechte elektrische Isolierung der aktiven Bereiche innerhalb des Substrats102 verursacht. Die Ausbildung der Aussparung120 verursacht darüber hinaus eine ungleichmäßige und nicht ebene Topographie in der oberen Oberfläche des Substrats102 . Die Aussparungen120 erhöhen die Beanspruchung des Substrats102 , können Kurzschlüsse verursachen und eine Verschlechterung der Anordnung an den Kanten in der Nähe der Aussparungen120 bewirken. Somit sind zusätzliche Prozessschritte notwendig, um den Nitridliner über den Aussparungen120 gemäß4 aufzufüllen. - Beispielsweise kann ein zusätzlicher Nitridliner
122 abgeschieden oder rück-gefüllt werden, um die Aussparungen120 aufzufüllen, wobei anschließend ein weiterer Polier- und/oder Rückbilde-Prozess verwendet wird um den Nitridliner122 zu entfernen, wobei in einigen Anwendungen auch das Padoxid104 über der oberen Oberfläche des Substrats102 entfernt wird. Die hierbei auftretenden Probleme hinsichtlich der Reparatur einer Aussparung120 beinhalten eine schlechte Haftung des rück-gefüllten Nitridliners122 . Der rück-gefüllte Nitridliner122 kann sich ablösen und abbrechen, was ähnlich schädliche Wirkungen aufweist wie die vorstehend beschriebenen Aussparungen120 . - Die Ausführungsbeispiele der vorliegenden Erfindung erzielen technische Vorteile durch die Verwendung eines ALD-Prozesses zum Ausbilden eines Nitridliners bei der Ausbildung eines Isolationsbereiches, wodurch sich ein ultradünner Nitridliner mit zusammenhängender bzw. kontinuierlicher Bedeckung ergibt, welcher beispielsweise keine Poren oder Teilbereiche aufweist, in denen kein Nitrid ausgebildet wird. Die Ausbildung einer dünneren, zusammenhängenden Schicht zum Ausbilden des Nitridliners kann unter Verwendung von ALD eher erzielt werden als mit LPCVD. Der dünne Nitridliner führt nicht zur Ausbildung von Aussparungen in der Nähe des sehr dünnen Nitridliners auf Grund der Viskosität der Ätzchemie, welche beispielsweise Phosphorsäure umfassen kann, während dem Entfernungsprozess für eine Padnitridschicht und/oder eines überschüssigen Oxidfüllmaterials, wie nachfolgend beschrieben wird.
- Die
5 bis9 zeigen Schnittansichten eines Verfahrens zum Ausbilden von Isolationsbereichen in einer Halbleiteranordnung250 gemäß einem ersten Ausführungsbeispiel für verschiedene Herstellungsstufen, wobei zum Ausbilden eines ultradünnen Nitridliners ALD verwendet wird. Neuartige mittels ALD ausgebildete dünne Nitridliner verhindern die Ausbildung von Aussparungen über dem dünnen Nitridliner in nachfolgenden Herstellungsschritten. - Zunächst wird unter Bezugnahme auf
5 ein Werkstück202 bereitgestellt. Das Werkstück202 kann ein Halbleitersubstrat mit Silizium oder anderen Halbleitermaterialien aufweisen, welches beispielsweise von einer Isolierschicht bedeckt ist. Das Werkstück202 kann ebenfalls nicht dargestellte andere aktive Komponenten oder Schaltungen aufweisen. Das Werkstück202 kann beispielsweise Siliziumoxid über einkristallinen Silizium aufweisen. Das Werkstück202 kann andere nicht dargestellte leitende Schichten oder andere Halbleiterelemente wie z. B. Transistoren, Dioden, Kondensatoren usw. aufweisen. Verbundhalbleiter wie beispielsweise GaAs, InP, Si/Ge oder SiC können an Stelle von Silizium verwendet werden. Das Werkstück202 kann beispielsweise Si, SiGe, Ge, SiC oder ein SOI-Substrat aufweisen. - Ein Padoxid
204 ist über dem Werkstück202 ausgebildet. Das Padoxid204 kann beispielsweise ca. 4 nm von Siliziumdioxid (SiO2) aufweisen, obwohl das Padoxid204 alternativ andere Materialien und Abmessungen aufweisen kann. Das Padoxid204 wird nachfolgend auch beispielsweise als Padoxidschicht bezeichnet. - Über dem Padoxid
204 ist ein Padnitrid206 ausgebildet. Das Padnitrid206 kann beispielsweise ca. 100 nm von Siliziumnitrid (SixNy) aufweisen, obwohl das Padnitrid206 alternativ andere Materialien und Abmessungen aufweisen kann. Das Padnitrid206 wird nachfolgend auch als beispielsweise Padnitridschicht bezeichnet. Das Padnitrid206 und das Padoxid204 werden gemeinsam nachfolgend auch als beispielsweise Opfermaterial206 /204 bezeichnet. - Gräben
208 für Isolationsbereiche werden im Padnitrid206 , im Padoxid204 und im Werkstück202 gemäß6 ausgebildet. Die Gräben208 können eine Tiefe von der oberen Oberfläche des Werkstücks202 von etwa 350 nm in einigen Anwendungen aufweisen, obwohl die Tiefe beispielsweise auch ca. 0,2 bis 1,0 μm oder größer sein kann. Die Gräben108 können beispielsweise eine Breite von ca. 20 nm bis einige μm aufweisen, obwohl die Grabenbreite auch andere Abmessungen aufweisen kann. - Als Nächstes werden Seitenwände und Bodenoberflächen der Gräben
208 oxidiert, wodurch gemäß7 beispielsweise unter Verwendung eines thermischen Oxidationsprozesses in Anwesenheit von O2 ein Oxidliner210 ausgebildet wird, obwohl andere Oxidationsverfahren alternativ verwendet werden können. Der Oxidliner210 kann eine Dicke von beispielsweise ca. 5 bis 10 nm aufweisen, obwohl alternativ der Oxidliner210 auch andere Abmessungen aufweisen kann. Der Oxidliner210 weist in einigen Ausführungsbeispielen vorzugsweise eine Dicke von ca. 10 nm oder weniger auf. Vorzugsweise weist der Oxidliner210 Siliziumdioxid auf, obwohl alternativ andere Oxide und Isoliermaterialien ebenfalls verwendet werden können. - Vorzugsweise wird der Oxidliner
210 nur an den Seitenwänden eines Abschnitts des Grabens208 wie dargestellt innerhalb des Werkstücks202 ausgebildet. Alternativ kann gemäß7 der Oxidliner210 an den Seitenwänden des Padoxids204 und darüber hinaus (nicht dargestellt) auf dem Padnitrid206 innerhalb des Grabens208 und über der oberen Oberfläche des Padnitrids206 ausgebildet sein. - Ein Atomlagenabscheideprozess
254 wird vorzugsweise zum Ausbilden eines ultradünnen Nitridliners252 an den Seitenwänden und der Bodenoberfläche der Gräben208 beispielsweise über dem Oxidliner210 innerhalb der Gräben208 und auch über den Seitenwänden des Padoxids204 , des Padnitrids206 und über der oberen Oberfläche des Padnitrids206 gemäß7 ausgebildet. Der ultradünne Nitridliner252 weist vorzugsweise Siliziumnitrid auf; beispielsweise weist der Nitridliner252 vorzugsweise Si3N4, SixNy, oder Si3N4 oder SixNy kombiniert mit einer kleinen Menge von Wasserstoff z. B. ca. 1% oder weniger von Wasserstoff auf, obwohl der Nitridliner252 beispielsweise alternativ andere Nitridmaterialien aufweisen kann. - Der ALD-Prozess
254 kann beispielsweise einen schnellen ALD-Prozess (RAD) aufweisen. Alternativ kann der ALD-Prozess254 eine Temperatur von ca. 100 bis 500 Grad Celsius in einem Umgebungsgas von H2, N2, Ar, He unter Verwendung eines gasförmigen oder nicht gasförmigen Precursors aufweisen, obwohl andere Temperaturen und Umgebungsgase ebenfalls verwendet werden können. - Beispielsweise weist der ALD-Prozess
254 vorzugsweise einen Zwei-Zyklen-Prozess auf. Beispielsweise kann ein erster Zyklus verwendet werden, der einen Si-Ausbildezyklus aufweist, und ein zweiter Zyklus verwendet werden, der einen N-Ausbildezyklus aufweist. Der erste Zyklus kann einen ersten Precursor mit SiH4, Dichlorsilan (DCS), Trichlorsilan (TCS) oder andere Silizium enthaltende Substanzen als Si-Ausbildezyklus aufweisen, wobei der zweite Zyklus einen zweiten Precursor mit beispielsweise NH3, N2H4 oder anderen Stickstoff enthaltenden Substanzen als N-Ausbildezyklus aufweisen kann. Alternativ kann der ALD-Prozess254 einen einzigen Zyklus aufweisen oder beispielsweise drei oder mehr Zyklen besitzen. - Der ALD-Prozess
254 weist einen Druck von vorzugsweise ca. 133 bis 13332 Pascal und vorzugsweise einen Druck von ca. 133 bis 2000 Pascal auf, obwohl alternativ andere Drücke verwendet werden können. Der ALD-Prozess254 kann beispielsweise einen oder mehrere Abscheidezyklen aufweisen. Alternativ können ebenfalls andere Prozessparameter verwendet werden. Der ALD-Prozess254 kann beispielsweise einen selbstbegrenzenden Aufwachsprozess mit einem Wachstum von einer Atomschicht pro Zyklus aufweisen. Ein selbst-abschließender oder selbst-auslaufender Precursor kann in diesem Ausführungsbeispiel z. B. verwendet werden, wobei eine Anzahl von Zyklen zum Erreichen der gewünschten Gesamtdicke des dünnen Nitridliners252 wiederholt durchgeführt wird. Wenn ein schneller ALD-Prozess254 verwendet wird, so kann beispielsweise ein nicht selbstbegrenzender Precursor verwendet werden. Die Abscheidung einer konformalen Schicht von ca. 30 oder mehr Atomschichten kann beispielsweise durch einen einzigen Zyklus eines schnellen ALD-Prozesses254 erreicht werden. - Vorteilhafterweise ist der Nitridliner
252 extrem dünn und weist eine Dicke von 2,5 nm oder weniger auf. Vorzugsweise weist der Nitridliner252 darüber hinaus beispielsweise eine Dicke von 0,3 bis 2,5 nm oder weniger auf. Die Verwendung eines ALD-Prozesses254 zum Ausbilden des Nitridliners252 resultiert in der Ausbildung einer zusammenhängenden Schicht eines Nitridmaterials (welches eine vollständige Abdeckung liefert), welches bei derartigen Abmessungen abgeschieden werden kann. Alternativ weist der Nitridliner252 vorzugsweise eine Dicke von z. B. zumindest 0,8 nm auf. Wenn der Nitridliner252 beispielsweise eine Dicke von ca. 0,8 nm oder größer aufweist, so stellt der Nitridliner252 eine effektive Barrierenschicht zum Verhindern einer Bor-Penetration (B) dar, was vorteihalft ist, wenn das Werkstück202 mit B als Dotierstoffmaterial implantiert wird. Der Nitridliner252 mit einer Dicke von ca. 0,8 nm oder größer wirkt darüber hinaus als eine exzellente Diffusionsbarriere gegenüber anderen Dotierstoffarten. Beispielsweise verhindert der Nitridliner252 vorzugsweise eine Diffusion von Dotierstoffmaterialien wie Z. B. B aus dem Werkstück202 in das nachfolgend abgeschiedene Isoliermaterial214 , welches nachfolgend beschrieben wird. - Da zum Ausbilden des Nitridliners
252 ein ALD- oder RAD-Prozess254 verwendet wird, ist der Nitridliner252 sehr dünn, wobei er dennoch eine gleichmäßige, zusammenhängende Abdeckung des Nitridliners252 über den Seitenwänden von beispielsweise zumindest dem Oxidliner210 aufweist. Beispielsweise weist der dünne Nitridliner252 vorzugsweise einen nicht abgestuften Materialinhalt auf, wobei z. B. der dünne Nitridliner252 vorzugsweise die gleiche Menge von Si und N über die gesamte Dicke des Liners252 aufweist, beispielsweise von einem Punkt innerhalb des dünnen Nitridliners252 , der am nächsten zu den Seitenwänden und zur Bodenoberfläche des Grabens208 liegt und sich nach innen in Richtung des Isoliermaterials214 bewegt, welches den Graben füllt (siehe8 ). - Der Nitridliner
252 weist vorzugsweise z. B. das gleiche Material auf wie das Padnitrid206 . Beispielsweise weist der Nitridliner252 vorzugsweise Siliziumnitrid auf, obwohl andere Nitridmaterialien oder Isoliermaterialien oder Diffusionsbarrieren ebenfalls für beispielsweise den Nitridliner252 verwendet werden können. Beispielsweise kann der Nitridliner252 eine einzige Atomschicht, z. B. eine Monoschicht, von Siliziumnitridmolekülen aufweisen. Alternativ kann z. B. der Nitridliner252 einige Monoschichten (z. B. zwei bis zehn oder mehr Monoschichten von Siliziumnitridmolekülen) aufweisen. Beispielsweise weist der Nitridliner252 vorzugsweise eine Dicke auf, die ca. ein Zehntel oder weniger der Dicke des Oxidliners210 an den Seitenwänden und der Bodenoberfläche der Gräben208 ist. - In einem optionalen Prozess kann nach dem Ausbilden des dünnen Nitridliners
252 mittels ALD der Nitridliner252 zum Verbessern der Schicht-Zusammensetzung und -Eigenschaften, wie beispielsweise Verbesserung der Barriereneigenschaften und Spannungseigenschaften, behandelt werden. Beispielsweise kann das Werkstück202 einer Behandlung ausgesetzt werden, wie z. B. einem UV-Prozess, einem Plasmaprozess und/oder einem Wärmeprozess, um den Nitridliner252 zu behandeln. Der UV-Prozess kann beispielsweise eine Belichtung des Werkstücks202 mit Licht einer ultravioletten Wellenlänge aufweisen. Der UV-Prozess wird vorzugsweise bei einer Temperatur von beispielsweise ca. 250 bis 800 Grad Celsius durchgeführt, wobei er vorzugsweise bei einer Temperatur von z. B. ca. 400 bis 550 Grad Celsius durchgeführt wird, obwohl andere Temperaturen ebenso verwendet werden können. Der UV-Prozess kann einen Druck von ca. 133 bis 6666 Pascal in einer Umgebung von beispielsweise Ar, N2 oder He aufweisen, obwohl alternativ andere Drücke und Umgebungsgase ebenfalls verwendet werden können. Der UV-Prozess kann beispielsweise eine einzige Wellenlänge oder eine breitbandige Lichtquelle aufweisen. Der UV-Prozess weist beispielsweise einen breitbandigen Bereich auf, der zum Maximieren des UV-Behandlungseffekts optimiert ist. - Beispielsweise kann die optionale Behandlung einen Plasmaprozess aufweisen. Der Plasmaprozess kann das Aussetzen des Werkstücks
202 in einem Plasma bei einer Temperatur von ca. 400 bis 550 Grad Celsius umfassen. Der Plasmaprozess kann einen Druck von ca. 133 bis 13332 Pascal aufweisen, und vorzugsweise einen Druck von z. B. ca. 533 bis 1066 Pascal aufweisen. Der Plasmaprozess kann in einer Stickstoffumgebung durchgeführt werden, obwohl alternativ He, Ar oder andere Umgebungsgase verwendet werden können. Der Plasmaprozess kann beispielsweise bei hochfrequenter Radiofrequenz(HFRF)-Leistung von ca. 20 bis 100 Watt durchgeführt werden. Diese Prozessparameter sind beispielhaft aufgeführt; alternativ können ebenfalls andere Prozessparameter für den Plasmaprozess verwendet werden. - Beispielsweise kann die optionale Behandlung einen Wärmeprozess aufweisen. Der Wärmeprozess kann das Erwärmen des Werkstücks
202 in einem Ausheilprozess in einer Stickstoffumgebung bei einer Temperatur von beispielsweise ca. 400 bis 1000 Grad Celsius für ca. 30 Minuten bis 3 Stunden umfassen, obwohl alternativ andere Temperaturen, Zeitdauern und Umgebungsgase verwendet werden können. Vorzugsweise wird der Wärmeprozess z. B. in einer zu Sauerstoff verschiedenen Umgebung durchgeführt. Vorteihafterweise wird z. B. ein Sauerstoffausheilprozess nach dem Ausbilden des Nitridliners252 nicht benötigt. - Alternativ können eine oder mehrere dieser Behandlungsprozesse und/oder beispielsweise andere Behandlungsprozesse verwendet werden. Der optionale Behandlungsprozess kann beispielsweise einen oder mehrere UV-Prozesse, Plasma-Prozesse und/oder Wärme-Prozesse aufweisen.
- Vorteilhafterweise kann die optionale Behandlung zum Modulieren der Beanspruchung des Nitridliners
252 verwendet werden. Der Nitridliner252 kann auf Grund von unvollständiger Dissoziation der SiN-Bindungen während des Abscheideprozesses Siliziumnitrid mit Silizium und Nitrid aufweisen, welches eine geringe Menge von Wasserstoff besitzt. Beispielsweise kann der Nitridliner252 unter Verwendung eines Zwei-Zyklen-Prozesses mit Silan und Ammoniak ausgebildet werden, welche beide Wasserstoff enthalten. Der Wasserstoff kann in geringer Menge im dünnen Nitridliner252 vorhanden sein. Die Behandlung, z. B. mit einem UV-Prozess, Plasma-Prozess und/oder Wärme-Prozess, verändert den Wasserstoffgehalt des Nitridliners252 , und die Behandlungsparameter können derart gewählt werden, dass sie die Zug- oder Druck-Beanspruchung des Nitridliners252 verändern, z. B. erhöhen oder verringern. Die optionale Behandlung verändert die Bindung der Atome des Liners252 und kann beispielsweise die Leistungsfähigkeit der Anordnung verbessern. - Beispielsweise kann ein UV-Behandlungsprozess zum Entfernen von zumindest einem Teilbereich des Wasserstoffs in dem Nitridliner
252 verwendet werden, wodurch im Material des Nitridliners252 Hohlräume erzeugt werden. Die Hohlräume verursachen ein Schrumpfen des Liners252 , und das Entfernen des Wasserstoffs wandelt die Hohlräume in Siliziumnitridbindungen um, wodurch sich eine erhöhte Zug-Beanspruchung des Liners252 um beispielsweise 10 bis 300% oder mehr ergibt. Nach dem ALD-Prozess254 kann der Nitridliner252 Si3N4 oder SixNy kombiniert mit ca. 1% oder weniger von Wasserstoff aufweisen, und nach dem optionalen Behandlungsprozess kann der Nitridliner252 Si3N4 oder SixNy kombiniert mit weniger als ca. 1% Wasserstoff aufweisen, wobei z. B. der Nitridliner252 eine verringerte Menge von Wasserstoff enthält im Vergleich zum Wasserstoffgehalt des Nitridliners252 nach dem ALD-Prozess254 . - Als Nächstes wird ein Isoliermaterial
214 über den Gräben208 , z. B. über dem Nitridliner252 abgeschieden oder ausgebildet, um, wie in8 dargestellt, die Gräben208 bis zu einer Höhe von zumindest oberhalb der oberen Oberfläche des Werkstücks202 aufzufüllen. Wie dargestellt, kann beispielsweise das Isoliermaterial214 auch bis zu einer Höhe oberhalb der Bodenoberfläche beispielsweise des Padnitrids206 ausgebildet werden. Das Isoliermaterial214 weist vorzugsweise ein Oxidmaterial wie beispielsweise Siliziumdioxid auf, obwohl alternativ andere Isoliermaterialien für das Isoliermaterial214 verwendet werden können. - Als nächstes werden ein oder mehrere Entfernungs-Prozesse zum Entfernen des Padnitrids
206 von der oberen Oberfläche des Werkstücks202 und zum Entfernen von zumindest einem Teilbereich des überschüssigen Isoliermaterials214 von oberhalb zumindest einem Teilbereich der oberen Oberfläche des Werkstücks202 durchgeführt, wodurch sich die Struktur gemäß9 ergibt. Beispielsweise kann ein erster Ätzprozess mit Phosphorsäure zum Entfernen des Padnitrids206 verwendet werden. Optional kann ein zweiter Ätzprozess mit Flusssäure anschließend verwendet werden, um zumindest einen Teilbereich des überschüssigen Isoliermaterials214 über zumindest einem Teilbereich der oberen Oberfläche des Werkstücks202 zu entfernen. Alternativ kann das überschüssige Isoliermaterial214 während beispielsweise des ersten Ätzprozesses mit Phosphorsäure entfernt werden. Darüber hinaus können beispielsweise unterschiedliche Chemikalien zum Entfernen des Oxidmaterials und des Nitridmaterials verwendet werden. Ein CMP-Prozess kann ebenfalls beispielsweise zum Entfernen des überschüssigen Isoliermaterials214 und/oder des Padnitrids206 verwendet werden. - In den Ätzprozessen zum Entfernen des Padnitrids
206 und des überschüssigen Isoliermaterials214 oder in einem getrennten Ätzprozess kann das Padoxid204 ebenfalls entfernt werden, obwohl gemäß der strichlierten Darstellung in9 alternativ das Padoxid204 auch auf der Struktur verbleiben kann. Wenn das Padoxid204 auf der Struktur verbleibt, so sind das Isoliermaterial214 , der Oxidliner210 und der Nitridliner252 vorzugsweise zumindest koplanar zur oberen Oberfläche des Werkstücks202 ; wie in der strichlierten Darstellung gezeigt, kann Isoliermaterial214 , der Oxidliner210 und der Nitridliner252 leicht über die obere Oberfläche des Werkstücks202 um etwa die Dicke des Padoxids204 hinausragen. - Alternativ wird das Padoxid
204 unter Verwendung eines Ätzprozesses entfernt, der vorzugsweise selektiv zu Siliziumnitrid ist. Beispielsweise werden das Padoxid204 und ein oberer Teilbereich des Isoliermaterials214 und des Oxidliners210 mit einer Dicke von etwa gleich der Dicke des Padoxids204 ebenfalls von oberhalb der oberen Oberfläche des Werkstücks202 entfernt. Der dünne Nitridliner252 muss während dieses Ätzprozesses zum Entfernen des beispielsweise Padoxids204 nicht entfernt werden. Demzufolge kann der dünne Nitridliner252 z. B. zumindest koplanar zur oberen Oberfläche des Werkstücks202 liegen; beispielsweise kann sich der dünne Nitridliner252 leicht über die obere Oberfläche des Werkstücks202 um einen Betrag erstrecken, der in etwa gleich der Dicke des Padoxids204 ist. - Alternativ wird das Padoxid
204 mittels eines CMP-Prozesses entfernt, der ebenfalls einen oberen Teilbereich des dünnen Nitridliners252 entfernt. Beispielsweise besitzt der dünne Nitridliner252 eine obere Oberfläche, welche koplanar mit der oberen Oberfläche des Werkstücks202 ist. - Als Nächstes wird Bezug nehmend auf
10 in einem zweiten Ausführungsbeispielen der Überschuss-Entfernungsprozess zum Entfernen des Padnitrids206 und zumindest eines Teilbereichs der Isolierschicht214 über dem Graben208 derart entworfen, dass sich oberhalb des Werkstücks202 eine positive Stufenhöhe d1 ergibt, wobei die obere Oberfläche h1 des Isoliermaterials214 um einen Betrag d1 größer ist als die obere Oberfläche h2 des Werkstücks202 . Der Betrag der positiven Stufenhöhe d1 weist vorzugsweise ca. 30 nm und insbesondere beispielsweise ca. 0 bis 40 nm oberhalb der oberen Oberfläche h2 des Werkstücks202 oberhalb des Grabenbereichs auf, obwohl alternativ die positive Stufenhöhe d1 andere Abmessungen aufweisen kann. - Die Abmessung d1 kann auf Grund von Variationen im Ätzprozess, welcher beispielsweise Trocken- oder Nass-Ätzprozesse aufweisen kann, welche zum Entfernen des überschüssigen Isoliermaterials
206 ,214 und der Liner204 ,252 von der oberen Oberfläche des beispielsweise Werkstücks202 verwendet werden können, entlang einer Oberfläche eines Werkstücks202 um ca. 0 bis 40 nm oder mehr variieren. Alternativ kann die Abmessung d1 in etwa die gleiche Abmessung aufweisen wie für die Isolationsstrukturen260 (gezeigt in9 ) und die Isolationsstrukturen270 (gezeigt in10 ) entlang der Oberfläche eines Werkstücks202 und kann beispielsweise 0 bis 40 nm aufweisen. Vorzugsweise wird jedoch z. B. eine negative Stufenhöhe nicht erzeugt, beispielsweise ist die obere Oberfläche h1 des Isoliermaterials214 nicht unterhalb der oberen Oberfläche h2 des Werkstücks202 , was in einigen Anwendungsfällen zu einer unzureichenden Isolierung der Isolationsstrukturen260 und270 führen würde. Das Ziel einer positiven Stufenhöhe d1 dient z. B. vorzugsweise der Sicherstellung, dass beispielsweise eine negative Stufenhöhe nicht hergestellt wird. - Die Seitenwände des Teilbereichs des Isoliermaterials
214 , der sich oberhalb der oberen Oberfläche des Werkstücks202 erstreckt, können in Richtung des Isoliermaterials214 nach innen verjüngt sein, wie in10 dargestellt, was sich beispielsweise auf Grund der vorangehenden Rückbildungs- und Ätzschritte ergibt. - Vorzugsweise liegt im endgültigen Aufbau der Isolationsstrukturen
260 und270 z. B. der dünne Nitridliner252 im Graben208 zumindest koplanar mit der oberen Oberfläche des Werkstücks202 ; beispielsweise liegt der dünne Nitridliner252 koplanar mit der oberen Oberfläche des Werkstücks202 oder der dünne Nitridliner252 erstreckt sich leicht über die obere Oberfläche des Werkstücks202 um ca. 0 bis 40 nm. Ferner liegt vorzugsweise im endgültigen Aufbau der Isolationsstrukturen260 und270 auch das Isoliermaterial214 im Graben208 zumindest koplanar zu der oberen Oberfläche des Werkstücks202 ; beispielsweise liegt das Isoliermaterial214 koplanar zur oberen Oberfläche des Werkstücks202 oder das Isoliermaterial214 erstreckt sich leicht über die obere Oberfläche des Werkstücks202 um ca. 0 bis 40 nm. Vorteilhafterweise werden z. B. der dünne Nitridliner252 und das Isoliermaterial214 vorzugsweise nicht unter die obere Oberfläche des Werkstücks202 zurückgebildet, nachdem der hier beschriebene neuartige Herstellungsprozess durchgeführt wurde. - Die Isolationsstrukturen
260 und270 weisen Isolationsstrukturen auf, die das Isoliermaterial214 , den dünnen Nitridliner252 und den Oxidliner210 aufweisen. Die Isolationsstrukturen260 und270 können beispielsweise STI-Bereiche, DT-Isolationsbereiche oder andere Arten von Isolationsstrukturen aufweisen. Vor oder nach dem Ausbilden der hier beschriebenen neuartigen Isolationsstrukturen260 und270 können beispielsweise zwei oder mehrere (nicht dargestellte) aktive Gebiete im Werkstück202 ausgebildet werden, wobei ein Graben208 zwischen den zwei oder mehreren aktiven Gebieten ausgebildet wird. Die Isolationsstrukturen260 und270 liefern eine elektrische Isolation zwischen den aktiven Gebieten. Die optionalen hier beschriebenen Behandlungsprozesse verbessern beispielsweise die Leistungsfähigkeit der aktiven Gebiete. Beispielsweise können die aktiven Gebiete Transistoren aufweisen, wobei der Behandlungsprozess zu einer verbesserten Geräte-Leistungsfähigkeit der Transistoren führen kann, wie beispielsweise einem verringerten Leistungsverbrauch und/oder einer erhöhten Geschwindigkeit bei einem Wechsel zwischen den Zuständen der Transistoren, wenn die Transistoren beispielsweise von einem „Aus”-Zustand in einen „Ein”-Zustand übergeführt werden. - Vorteilhafterweise werden Verfahren zum Ausbilden von Isolationsbereichen
260 und270 sowie zugehöriger Strukturen bereitgestellt, wobei beispielsweise im Bereich256 gemäß9 und10 keine Aussparungen über dem ultradünnen Nitridliner252 während der verschiedenen Entfernungs-Prozesse für das Isoliermaterial214 ,206 ,204 und252 ausgebildet werden. Die Isolationsgebiete260 und270 weisen z. B. eine glatte Topographie oder eine positive Stufenhöhe oder Kombinationen hiervon entlang der Oberfläche eines Halbleiter-Werkstücks202 auf. Beispielsweise können einige Isolationsbereiche260 eine obere Oberfläche des Isoliermaterials214 aufweisen, welche gemäß9 koplanar zur oberen Oberfläche des Werkstücks202 liegt, und andere Isolationsbereiche270 können, wie in10 dargestellt ist, eine positive Stufenhöhe aufweisen, wobei beispielsweise die obere Oberfläche der Isolationsbereichs270 sich über die obere Oberfläche des Werkstücks um einen Betrag d1 erstreckt. - Vorteilhafterweise werden keine Nitridliner-Auffüllprozesse (wie beim Stand der Technik gemäß
4 ) benötigt, wodurch die Anzahl der für die Herstellung der Halbleiteranordnung250 notwendigen Herstellungs-Prozessschritte vorteilhafterweise verringert sind und somit die Kosten reduziert sind. Da ein Nitridliner-Rückfüllprozess nicht benötigt wird, können die mit den Nitridliner-Rückfüllprozessen einhergehenden Probleme vermieden werden, wie beispielsweise die Möglichkeit einer schlechten Haftung des rückgefüllten Liners und darauffolgendem Ausbeuteverlust. Ebenso kann die Möglichkeit einer Kontamination der Isolationsbereiche260 und270 verringert werden. - Die hier beschriebenen optionalen Behandlungsprozesse können die Beanspruchung des Nitridliners
252 ändern, wodurch sich eine Geräte-Leistungsfähigkeit verbessert. Der dünne Nitridliner252 liefert beispielsweise eine hervorragende Diffusionsbarriere, wodurch Substanzen wie implantierte Dotierstoffarten (welche beispielsweise in das Werkstück202 implantiert sind) daran gehindert werden in das Isoliermaterial214 der Isolationsbereiche260 und270 zu diffundieren, wodurch beispielsweise die elektrischen Isolationseigenschaften der neuartigen Isolationsbereiche260 und270 bewahrt oder verbessert werden. - Experimentelle Ergebnisse zeigen, dass der hier beschriebene ultradünne Nitridliner
252 dazu führt, dass keine Aussparungen in der Nähe des Nitridliners252 ausgebildet werden. Da der extrem dünne Nitridliner252 ultradünn ist, konnte erwartet werden, dass die Aussparungen mit einer geringeren Tiefe ausgebildet werden als Aussparungen, welche mit dickeren Nitridlinern ausgebildet werden. Vorteilhafterweise wurden jedoch unerwartete Ergebnisse durch die experimentellen Ergebnisse der Ausführungsbeispiele der vorliegenden Erfindung dahingehend erzielt, dass überhaupt keine Aussparungen ausgebildet werden. Es wird vermutet, dass auf Grund der extremen Dünnheit des dünnen Nitridliners252 , möglicherweise kombiniert mit der Viskosität der Ätzchemie in der Nähe des extrem dünnen Nitridliners252 während des nachfolgenden Entfernungs-Prozesses, welcher beispielsweise zum Entfernen der Padnitridschicht204 und/oder des überschüssigen Oxidfüllmaterials214 verwendet wird, keine Aussparungen in der Nähe des dünnen Nitridliners252 ausgebildet werden.
Claims (17)
- Verfahren zur Herstellung einer Halbleiteranordnung (
250 ) mit den Schritten: Bereitstellen eines Werkstücks (202 ), wobei das Werkstück (202 ) eine obere Oberfläche aufweist; Ausbilden von zumindest einem Graben (208 ) im Werkstück (202 ), wobei der zumindest eine Graben (208 ) Seitenwände und eine Bodenoberfläche aufweist; Ausbilden eines dünnen Nitridliners (252 ) über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208 ) und über der oberen Oberfläche des Werkstücks (202 ) mittels Atomlagenabscheidung, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner (252 ) zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist; Abscheiden eines Isoliermaterials (214 ) über der oberen Oberfläche des Werkstücks (202 ), wobei der zumindest eine Graben (208 ) mit Isoliermaterial (214 ) aufgefüllt wird; und Entfernen von zumindest einem Teilbereich des Isoliermaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ), wobei nach dem Entfernen des zumindest einen Teilbereichs des Isoliermaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ), der dünne Nitridliner (252 ) in dem zumindest einen Graben (208 ) zumindest koplanar mit der oberen Oberfläche des Werkstücks (202 ) ist und wobei der dünne Nitridliner (252 ) und das Isoliermaterial (214 ) einen Isolationsbereich (260 ;270 ) der Halbleiteranordnung (250 ) ausbilden. - Verfahren nach Patentanspruch 1, mit dem weiteren Schritt des Ausbildens einer Opfermaterialschicht (
204 ;206 ) über dem Werkstück (202 ) vor dem Ausbilden des zumindest einen Grabens (208 ) im Werkstück (202 ), wobei das Ausbilden des zumindest einen Grabens (208 ) im Werkstück (202 ) ferner den Schritt umfasst des Ausbildens von zumindest einem Graben (208 ) in der Opfermaterialschicht (204 ;206 ), wobei das Ausbilden des dünnen Nitridliners (252 ) ferner den Schritt umfasst des Ausbildens des dünnen Nitridliners (252 ) über Seitenwänden der Opfermaterialschicht (204 ;206 ) und über einer oberen Oberfläche der Opfermaterialschicht (204 ;206 ), mit dem weiteren Schritt eines Entfernens von zumindest einem Teilbereich der Opfermaterialschicht (204 ;206 ) nach dem Auffüllen des zumindest einen Grabens (208 ) mit Isoliermaterial (214 ). - Verfahren nach Patentanspruch 1 oder 2, wobei die obere Oberfläche des Werkstücks (
202 ) eine erste Höhe aufweist, wobei nach dem Entfernen des zumindest einen Teilbereichs des Isoliermaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ) das Isoliermaterial (214 ) eine zweite Höhe über dem zumindest einen Graben (208 ) aufweist, und wobei die zweite Höhe größer oder gleich der ersten Höhe der oberen Oberfläche des Werkstücks (202 ) ist. - Verfahren nach Patentanspruch 3, wobei die zweite Höhe sich von der ersten Höhe um 0 bis 40 nm unterscheidet.
- Verfahren zum Ausbilden eines Isolationsbereiches (
260 ;270 ) in einer Halbleiteranordnung (250 ) mit den Schritten: Bereitstellen eines Werkstücks (202 ); Ausbilden eines Padoxids (204 ) über dem Werkstück (202 ); Ausbilden eines Padnitrids (206 ) über dem Padoxid (204 ); Ausbilden von zumindest einem Graben (208 ) im Padnitrid (206 ), Padoxid (204 ) und Werkstück (202 ); Ausbilden eines Oxidliners (210 ) über zumindest einem Teilbereich des zumindest einen Grabens (208 ), welcher im Werkstück (202 ) ausgebildet ist; Ausbilden eines dünnen Nitridliners (252 ) über dem zumindest einen Graben (208 ) und über dem Oxidliner (210 ) unter Verwendung einer Atomlagenabscheidung, wobei der durch Atomlagenabscheidung aufgebrachte Nitridliner (252 ) zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist; Abscheiden eines Oxidmaterials (214 ) zum Auffüllen des zumindest einen Grabens (208 ) mit Oxidmaterial (214 ), wobei ein erster Teilbereich des Oxidmaterials (214 ) über einer Bodenoberfläche des Padnitrids (206 ) angeordnet ist und wobei ein zweiter Teilbereich des Oxidmaterials (214 ) über der oberen Oberfläche des Werkstücks (202 ) angeordnet ist; Entfernen des Padnitrids (206 ); Entfernen des ersten Teilbereichs des Oxidmaterials (214 ) von oberhalb der Bodenoberfläche des Padnitrids (206 ); und Entfernen von zumindest einem Teilbereich des zweiten Teilbereichs des Oxidmaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ), wobei nach dem Entfernen des zumindest einen Teilbereichs des zweiten Teilbereichs des Oxidmaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ) der dünne Nitridliner (252 ) zumindest koplanar mit der oberen Oberfläche des Werkstücks (202 ) ist, und wobei der dünne Nitridliner (252 ), der Oxidliner (210 ) und das Isoliermaterial (214 ) einen Isolationsbereich (260 ;270 ) der Halbleiteranordnung ausbilden. - Verfahren nach Patentanspruch 5, wobei das Ausbilden des Padnitrids (
206 ) und des dünnen Nitridliners (252 ) das Ausbilden von Siliziumnitrid umfasst, und wobei das Ausbilden des Padoxids (204 ), des Oxidliners (210 ) und des Oxidmaterials (214 ) das Ausbilden von Siliziumdioxid umfasst. - Verfahren nach Patentanspruch 5 oder 6, mit dem weiteren Schritt eines Ausbildens von zumindest zwei aktiven Gebieten im Werkstück (
202 ), wobei das Ausbilden des zumindest einen Grabens (208 ) ein Ausbilden eines Grabens (208 ) zwischen den zumindest zwei aktiven Gebieten umfasst und wobei das Abscheiden des Oxidmaterials (214 ) ein Ausbilden eines flachen Grabenisolationsbereichs (STI) zwischen den zumindest zwei aktiven Gebieten umfasst. - Verfahren nach einem der Patentansprüche 5 bis 7 mit dem weiteren Schritt einer Behandlung des dünnen Nitridliners (
252 ) mit einem UV-Prozess, einem Plasmaprozess, einem Wärme-Prozess oder Kombinationen hiervon nach dem Ausbilden des dünnen Nitridliners (252 ). - Verfahren zum Ausbilden eines Isolationsbereiches (
260 ;270 ) in einer Halbleiteranordnung (250 ) mit den Schritten: Bereitstellen eines Werkstücks (202 ), wobei das Werkstück (202 ) eine obere Oberfläche aufweist; Ausbilden einer Opfermaterialschicht (204 ,206 ) über dem Werkstück; Ausbilden von zumindest einem Graben in der Opfermaterialschicht (204 ,206 ) und dem Werkstück (202 ), wobei der zumindest eine Graben (208 ) Seitenwände und eine Bodenoberfläche aufweist; Ausbilden eines ersten Liners (210 ) über zumindest den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208 ) im Werkstück (202 ); Ausbilden eines zweiten Liners (252 ) über dem ersten Liner (210 ) mittels Atomlagenabscheidung, wobei der zweite Liner (252 ) ein durch Atomlagenabscheidung aufgebrachter Nitridliner ist, der zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist; Auffüllen des zumindest einen Grabens (208 ) mit Isoliermaterial (214 ), wobei ein Teilbereich des Isoliermaterials (214 ) über der oberen Oberfläche des Werkstücks (202 ) angeordnet ist; Entfernen von zumindest einem Teilbereich der Opfermaterialschicht (204 ,206 ) von oberhalb des Werkstücks (202 ); und Entfernen des Teilbereichs des Isoliermaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ), wobei nach dem Entfernen des Isoliermaterials (214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ) zumindest der zweite Liner (252 ) zumindest koplanar zur oberen Oberfläche des Werkstücks (202 ) ist, und wobei der zweite Liner (252 ), der erste Liner (210 ) und das Isoliermaterial (214 ) einen Isolationsbereich (260 ;270 ) der Halbleiteranordnung (250 ) ausbilden. - Verfahren nach Patentanspruch 9, wobei das Ausbilden des zweiten Liners (
252 ) das Ausbilden des zweiten Liners (252 ) mittels schneller Atomlagenabscheidung aufweist. - Verfahren nach Patentanspruch 9 oder 10, wobei zumindest der Teilbereich der Opfermaterialschicht (
204 ,206 ) eine Padnitridschicht (206 ) mit Siliziumnitrid aufweist, wobei das Ausbilden des zweiten Liners (252 ) das Ausbilden von Siliziumnitrid aufweist, und wobei das Entfernen von zumindest dem Teilbereich des Opfermaterials (204 ,206 ) von oberhalb des Werkstücks (202 ) das Entfernen der Padnitridschicht (206 ) aufweist. - Verfahren nach einem der Patentansprüche 9 bis 11, wobei zumindest der Teilbereich der Opfermaterialschicht (
204 ,206 ) eine Padoxidschicht (204 ) mit Siliziumdioxid aufweist, wobei das Ausbilden des ersten Liners (210 ) ein Ausbilden von Siliziumdioxid aufweist, und wobei das Auffüllen des zumindest einen Grabens (208 ) mit Isoliermaterial (214 ) das Auffüllen des Grabens mit Siliziumdioxid aufweist. - Verfahren nach einem der Patentansprüche 9 bis 12, wobei nach dem Entfernen des Teilbereichs des Isoliermaterials (
214 ) von oberhalb der oberen Oberfläche des Werkstücks (202 ) der erste Liner (210 ) und das Isoliermaterial (214 ) zumindest koplanar zu der oberen Oberfläche des Werkstücks (202 ) sind. - Halbleiteranordnung (
250 ) mit: einem Werkstück (202 ), wobei das Werkstück (202 ) eine obere Oberfläche aufweist; zumindest einem Graben (208 ), der im Werkstück (202 ) ausgebildet ist, wobei der zumindest eine Graben (208 ) Seitenwände und eine Bodenoberfläche aufweist; einem dünnen Nitridliner (252 ), der über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208 ) angeordnet ist und einem Isoliermaterial (214 ), welches über dem dünnen Nitridliner (252 ) innerhalb des Grabens (208 ) angeordnet ist, wobei der dünne Nitridliner (252 ) zumindest koplanar zu der oberen Oberfläche des Werkstücks (202 ) ist, und wobei der dünne Nitridliner (252 ) und das Isoliermaterial (214 ) einen Isolationsbereich (260 ;270 ) der Halbleiteranordnung (250 ) aufweisen; dadurch gekennzeichnet, dass der dünne Nitridliner (252 ) durch Atomlagenabscheidung aufgebracht und zusammenhängend ist und eine Schichtdicke von höchstens 2,5 nm aufweist. - Halbleiteranordnung nach Patentanspruch 14, dadurch gekennzeichnet, dass der dünne Nitridliner (
252 ) eine einzige Monoschicht von Nitridmolekülen oder 2 bis 10 Monoschichten von Nitridmolekülen aufweist. - Halbleiteranordnung nach Patentanspruch 14 oder 15, dadurch gekennzeichnet, dass das Isoliermaterial (
214 ) Siliziumdioxid aufweist. - Halbleiteranordnung nach einem der Patentansprüche 14 bis 16, gekennzeichnet durch einen dünnen Oxidliner (
210 ), der über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens (208 ) unterhalb des dünnen Nitridliners (252 ) angeordnet ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/312;878 | 2005-12-20 | ||
US11/312,878 US8501632B2 (en) | 2005-12-20 | 2005-12-20 | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102006060996A1 DE102006060996A1 (de) | 2007-08-09 |
DE102006060996B4 true DE102006060996B4 (de) | 2014-05-22 |
Family
ID=38174214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006060996.4A Expired - Fee Related DE102006060996B4 (de) | 2005-12-20 | 2006-12-20 | Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US8501632B2 (de) |
DE (1) | DE102006060996B4 (de) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8501632B2 (en) | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
US8936995B2 (en) * | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
US20080111212A1 (en) * | 2006-11-13 | 2008-05-15 | Promos Technologies Inc. | Capacitance structure of a semiconductor device and method for manufacturing the same |
US7524777B2 (en) * | 2006-12-14 | 2009-04-28 | Texas Instruments Incorporated | Method for manufacturing an isolation structure using an energy beam treatment |
US20120122319A1 (en) * | 2007-09-19 | 2012-05-17 | Hironobu Shimizu | Coating method for coating reaction tube prior to film forming process |
US7892939B2 (en) * | 2008-03-06 | 2011-02-22 | Infineon Technologies Ag | Threshold voltage consistency and effective width in same-substrate device groups |
US8202803B2 (en) * | 2009-12-11 | 2012-06-19 | Tokyo Electron Limited | Method to remove capping layer of insulation dielectric in interconnect structures |
US8765561B2 (en) | 2011-06-06 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating semiconductor device |
US20120319242A1 (en) * | 2011-06-20 | 2012-12-20 | Duli Mao | Dopant Implantation Hardmask for Forming Doped Isolation Regions in Image Sensors |
US8921944B2 (en) | 2011-07-19 | 2014-12-30 | United Microelectronics Corp. | Semiconductor device |
US9318370B2 (en) * | 2011-08-04 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-k dielectric liners in shallow trench isolations |
US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
US8927387B2 (en) * | 2012-04-09 | 2015-01-06 | International Business Machines Corporation | Robust isolation for thin-box ETSOI MOSFETS |
US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
US8772120B2 (en) | 2012-05-24 | 2014-07-08 | United Microelectronics Corp. | Semiconductor process |
US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
JP5842750B2 (ja) * | 2012-06-29 | 2016-01-13 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
TWI685061B (zh) * | 2016-05-04 | 2020-02-11 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
CN109148258B (zh) * | 2017-06-16 | 2022-05-03 | 联华电子股份有限公司 | 形成氧化层的方法 |
US11710631B2 (en) * | 2020-10-23 | 2023-07-25 | Applied Materials, Inc. | Tensile nitride deposition systems and methods |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
US6277706B1 (en) * | 1997-06-13 | 2001-08-21 | Nec Corporation | Method of manufacturing isolation trenches using silicon nitride liner |
WO2005027210A1 (en) * | 2003-09-04 | 2005-03-24 | Advanced Micro Devices, Inc | Memory cell structure having nitride layer with reduced charge loss and method for fabricating same |
US20050170606A1 (en) * | 2004-01-29 | 2005-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of achieving improved STI gap fill with reduced stress |
Family Cites Families (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US659207A (en) * | 1900-01-31 | 1900-10-09 | Foster Engineering Company | Combination-valve. |
US5387538A (en) | 1992-09-08 | 1995-02-07 | Texas Instruments, Incorporated | Method of fabrication of integrated circuit isolation structure |
EP0698284B1 (de) | 1994-03-15 | 2000-05-10 | National Semiconductor Corporation | Planarisierter isolationsgraben und feldoxid-isolationsstruktur |
US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
KR100230425B1 (ko) | 1997-06-20 | 1999-11-15 | 윤종용 | 보이드를 갖는 트렌치 소자분리막 형성방법 |
KR100230431B1 (ko) | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
US5843820A (en) * | 1997-09-29 | 1998-12-01 | Vanguard International Semiconductor Corporation | Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor |
KR100252866B1 (ko) | 1997-12-13 | 2000-04-15 | 김영환 | 반도체소자 및 이의 제조방법 |
JP3519589B2 (ja) | 1997-12-24 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路の製造方法 |
TW383451B (en) | 1998-05-05 | 2000-03-01 | United Microelectronics Corp | Manufacturing method for shallow trench isolation structure |
KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
US5989978A (en) | 1998-07-16 | 1999-11-23 | Chartered Semiconductor Manufacturing, Ltd. | Shallow trench isolation of MOSFETS with reduced corner parasitic currents |
JP2001168092A (ja) | 1999-01-08 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
TW448537B (en) | 1999-10-29 | 2001-08-01 | Taiwan Semiconductor Mfg | Manufacturing method of shallow trench isolation |
US6647594B1 (en) * | 1999-12-14 | 2003-11-18 | Ford Global Technologies, Llc | Grab handle assembly |
JP3344397B2 (ja) | 2000-01-21 | 2002-11-11 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100326942B1 (ko) * | 2000-01-21 | 2002-03-13 | 윤종용 | 무경계 콘택 구조체 및 그 형성방법 |
DE60125338T2 (de) | 2000-03-07 | 2007-07-05 | Asm International N.V. | Gradierte dünne schichten |
US6309924B1 (en) | 2000-06-02 | 2001-10-30 | International Business Machines Corporation | Method of forming self-limiting polysilicon LOCOS for DRAM cell |
US6583025B2 (en) | 2000-07-10 | 2003-06-24 | Samsung Electronics Co., Ltd. | Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace |
JP2002076287A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
US6406975B1 (en) | 2000-11-27 | 2002-06-18 | Chartered Semiconductor Manufacturing Inc. | Method for fabricating an air gap shallow trench isolation (STI) structure |
KR100346842B1 (ko) * | 2000-12-01 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
KR100354439B1 (ko) | 2000-12-08 | 2002-09-28 | 삼성전자 주식회사 | 트렌치 소자 분리막 형성 방법 |
US6313008B1 (en) | 2001-01-25 | 2001-11-06 | Chartered Semiconductor Manufacturing Inc. | Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon |
KR100428804B1 (ko) | 2001-02-23 | 2004-04-29 | 삼성전자주식회사 | 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조 |
KR20020071063A (ko) | 2001-03-02 | 2002-09-12 | 삼성전자 주식회사 | 덴트 없는 트렌치 격리 구조 및 그 형성 방법 |
KR100512167B1 (ko) | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
JP2002289683A (ja) | 2001-03-28 | 2002-10-04 | Nec Corp | トレンチ分離構造の形成方法および半導体装置 |
US20020197823A1 (en) * | 2001-05-18 | 2002-12-26 | Yoo Jae-Yoon | Isolation method for semiconductor device |
KR100428806B1 (ko) | 2001-07-03 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
US6740955B1 (en) | 2001-07-03 | 2004-05-25 | Samsung Electronics Co., Ltd. | Trench device isolation structure |
US6720259B2 (en) * | 2001-10-02 | 2004-04-13 | Genus, Inc. | Passivation method for improved uniformity and repeatability for atomic layer deposition and chemical vapor deposition |
US6740592B1 (en) | 2001-12-03 | 2004-05-25 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation scheme for border-less contact process |
KR100426485B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
KR100461330B1 (ko) | 2002-07-19 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 sti 형성공정 |
US6734082B2 (en) * | 2002-08-06 | 2004-05-11 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape |
TW556316B (en) | 2002-09-25 | 2003-10-01 | Nanya Technology Corp | A method of fabricating a shallow trench isolation with high aspect ratio |
KR100468771B1 (ko) | 2002-10-10 | 2005-01-29 | 삼성전자주식회사 | 모스 트랜지스터의 제조방법 |
JP2004193585A (ja) * | 2002-11-29 | 2004-07-08 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
US6750117B1 (en) | 2002-12-23 | 2004-06-15 | Macronix International Co., Ltd. | Shallow trench isolation process |
JP2004207564A (ja) | 2002-12-26 | 2004-07-22 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
KR100505419B1 (ko) * | 2003-04-23 | 2005-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 제조방법 |
US7163860B1 (en) * | 2003-05-06 | 2007-01-16 | Spansion Llc | Method of formation of gate stack spacer and charge storage materials having reduced hydrogen content in charge trapping dielectric flash memory device |
US7141485B2 (en) * | 2003-06-13 | 2006-11-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation structure with low sidewall capacitance for high speed integrated circuits |
US7166539B2 (en) | 2003-07-22 | 2007-01-23 | Micron Technology, Inc. | Wet etching method of removing silicon from a substrate |
KR100546386B1 (ko) | 2003-10-10 | 2006-01-26 | 삼성전자주식회사 | 보이드를 방지할 수 있는 반도체 디바이스의 sti막형성방법 |
KR100511924B1 (ko) * | 2003-12-19 | 2005-09-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
KR100532503B1 (ko) | 2004-02-03 | 2005-11-30 | 삼성전자주식회사 | 쉘로우 트렌치 소자 분리막의 형성 방법 |
US7332409B2 (en) * | 2004-06-11 | 2008-02-19 | Samsung Electronics Co., Ltd. | Methods of forming trench isolation layers using high density plasma chemical vapor deposition |
US7229893B2 (en) * | 2004-06-23 | 2007-06-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for a semiconductor device with a high-k gate dielectric |
US7332408B2 (en) | 2004-06-28 | 2008-02-19 | Micron Technology, Inc. | Isolation trenches for memory devices |
JP4813778B2 (ja) * | 2004-06-30 | 2011-11-09 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100546161B1 (ko) | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
US7271464B2 (en) * | 2004-08-24 | 2007-09-18 | Micron Technology, Inc. | Liner for shallow trench isolation |
US7358586B2 (en) * | 2004-09-28 | 2008-04-15 | International Business Machines Corporation | Silicon-on-insulator wafer having reentrant shape dielectric trenches |
US7176138B2 (en) * | 2004-10-21 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective nitride liner formation for shallow trench isolation |
KR100593673B1 (ko) * | 2004-10-27 | 2006-06-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법 |
US20060105106A1 (en) * | 2004-11-16 | 2006-05-18 | Applied Materials, Inc. | Tensile and compressive stressed materials for semiconductors |
US7122439B2 (en) | 2004-11-17 | 2006-10-17 | International Business Machines Corporation | Method of fabricating a bottle trench and a bottle trench capacitor |
US7271463B2 (en) * | 2004-12-10 | 2007-09-18 | Micron Technology, Inc. | Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base |
JP4228150B2 (ja) * | 2005-03-23 | 2009-02-25 | 東京エレクトロン株式会社 | 成膜装置、成膜方法及び記憶媒体 |
JP2006286788A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体装置とその製造方法 |
US7232730B2 (en) * | 2005-04-29 | 2007-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a locally strained transistor |
US7566655B2 (en) * | 2005-05-26 | 2009-07-28 | Applied Materials, Inc. | Integration process for fabricating stressed transistor structure |
US20060286819A1 (en) * | 2005-06-21 | 2006-12-21 | Applied Materials, Inc. | Method for silicon based dielectric deposition and clean with photoexcitation |
US7229896B2 (en) * | 2005-08-03 | 2007-06-12 | United Microelectronics Corp. | STI process for eliminating silicon nitride liner induced defects |
US20070087565A1 (en) * | 2005-10-18 | 2007-04-19 | Marcus Culmsee | Methods of forming isolation regions and structures thereof |
US7678662B2 (en) * | 2005-12-13 | 2010-03-16 | Applied Materials, Inc. | Memory cell having stressed layers |
US8501632B2 (en) | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
KR100818711B1 (ko) | 2006-12-07 | 2008-04-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
2005
- 2005-12-20 US US11/312,878 patent/US8501632B2/en not_active Expired - Fee Related
-
2006
- 2006-12-20 DE DE102006060996.4A patent/DE102006060996B4/de not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
EP0690493B1 (de) * | 1994-06-29 | 1998-08-26 | International Business Machines Corporation | Flache Grabenisolation mit dünner Nitridauskleidung |
US6277706B1 (en) * | 1997-06-13 | 2001-08-21 | Nec Corporation | Method of manufacturing isolation trenches using silicon nitride liner |
WO2005027210A1 (en) * | 2003-09-04 | 2005-03-24 | Advanced Micro Devices, Inc | Memory cell structure having nitride layer with reduced charge loss and method for fabricating same |
US20050170606A1 (en) * | 2004-01-29 | 2005-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of achieving improved STI gap fill with reduced stress |
Non-Patent Citations (1)
Title |
---|
COTLER,T.J. (u.a.): High Quality Plasma-Enhanced Chemical Vapor Deposited Silicon Nitride Films: J. Electrochemist. Soc., Vol. 140, No. 7, July 1993, S. 2071-2075 * |
Also Published As
Publication number | Publication date |
---|---|
US8501632B2 (en) | 2013-08-06 |
DE102006060996A1 (de) | 2007-08-09 |
US20070141852A1 (en) | 2007-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102006060996B4 (de) | Halbleiteranordnung mit Isoliergraben und Verfahren zu deren Herstellung | |
DE102017117984B4 (de) | Herstellung von dotierten bereichen in halbleiter-streifen und mit diesem verfahren hergestellte vorrichtung | |
DE112005000704B4 (de) | Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung | |
DE112005001029B4 (de) | Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit | |
DE112005003123B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung | |
DE102008046400B4 (de) | Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors | |
DE102004026149B4 (de) | Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten | |
DE112007003116B4 (de) | Verfahren zur Herstellung eines verspannten Transistors und Transistor | |
DE102004052578A1 (de) | Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung | |
EP2657961A1 (de) | Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation | |
DE102006040762B4 (de) | N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung | |
DE102007007071B4 (de) | Halbleiteranordnung mit einem grabenförmigen Isolationsgebiet und Verfahren zu deren Herstellung | |
DE10360537A1 (de) | Tiefe Isolationsgräben | |
DE102019117322A1 (de) | Silizium-mischschicht zur blockierung von diffusion | |
DE102020129544A1 (de) | Gatestrukturen in transistoren und verfahren zu deren ausbildung | |
DE102019129773B4 (de) | Transistoren mit reduzierten defekten und verfahren zu deren herstellung | |
DE102011076695B4 (de) | Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist | |
DE102012213825A1 (de) | Verhinderung eines ILD-Verlustes in Austauschgatetechnologien durch Oberflächenbehandlung | |
DE19933564C1 (de) | Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement | |
DE102019121152A1 (de) | Sperrfreier ansatz zur bildung von kontaktstiften | |
DE102019103725A1 (de) | Verfahren zum Herstellen eines Halbleiter-Bauelements mit reduzierter Durchbiegung und besserer Grabenfüllleistung | |
DE102012100006A1 (de) | Halbleiterbauelement und Herstellungsverfahren dafür | |
DE102006046380A1 (de) | Feldeffekttransistor mit einem elastisch verspannten Kanalgebiet und Verfahren zu dessen Herstellung | |
DE19840385A1 (de) | Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises | |
DE112004002634B4 (de) | Integrierte Schaltung, Verfahren zur Herstellung einer integrierten Schaltung und Verfahren zur Herstellung flacher Grabenisolationsstrukturen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative | ||
R020 | Patent grant now final |
Effective date: 20150224 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |