DE102006051154A1 - Halbleiterspeichervorrichtung - Google Patents

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DE102006051154A1
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sense amplifier
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bit lines
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Tomoko Nobutoki
Ken Ota
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Elpida Memory Inc
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Abstract

In einer Halbleiterspeichervorrichtung, die einen geteilten Leseverstärkerabschnitt, ein Paar Speicherzellenabschnitte, die auf entgegengesetzter Seite des geteilten Leseverstärkerabschnitts angeordnet sind, ein Paar Transfergatter zwischen dem Paar von Speicherzellenabschnitten und dem geteilten Leseverstärkerabschnitt, und Bitleitungen enthält, die eine Anzahl von Bitleitungspaaren bilden und das Paar von Speicherzellenabschnitten miteinander durch das Paar von Transfergattern und den geteilten Leseverstärkerabschnitt verbinden, sind Bitleitungen in einem Bitleitungspaar der Anzahl von Bitleitungspaaren an einer wesentlichen Mitte zwischen dem Paar von Transfergattern auf den entgegengesetzten Seiten verdreht.

Description

  • Diese Anmeldung beansprucht Priorität auf die japanische Patentanmeldung 2005-316463, deren Offenbarung hierin durch Bezugnahme eingeschlossen ist.
  • Hintergrund der Erfindung
  • Diese Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine geteilte Leseverstärkerschaltung oder einen solchen Abschnitt.
  • In den letzten Jahren ist eine Halbleiterspeichervorrichtung zunehmend in Richtung auf eine größere Kapazität und höhere Integration verbessert worden. In einem dynamischen Direktzugriffsspeicher (der im Folgenden als ein DRAM abgekürzt wird) werden Produkte mit einer Speicherkapazität von Gbit entwickelt. Durch Vergrößern der Speicherkapazität wird die Halbleiterspeichervorrichtung miniaturisiert. Zum Vergrößern der Speicherkapazität sind verschiedene Vorschläge gemacht worden.
  • In dem DRAM mit einer großen Kapazität wird ein geteilter Leseverstärkerabschnitt verwendet. Dem Leseverstärkerabschnitt werden selektiv Daten von Speicherzellen auf entgegengesetzten Seiten des Leseverstärkerabschnitts zugeführt und er führt eine Leseoperation aus. Ferner werden Wortleitungen zum Steuern der Speicherzellen nicht direkt von einem Reihendecoder in die Speicherzellen eingegeben, sondern es wird ein Teilungsdecodierungssystem verwendet. Nach einer Erhöhung der Betriebsgeschwindigkeit der Halbleiterspeichervorrichtung wird ein Takterzeugungsverfahren zum zeitweiligen Trennen eines Speicherzellenabschnitts und eines Leseverstärkerabschnitts auf Lesen hin eingesetzt, um eine Lesegeschwindigkeit zu erhöhen. Bei diesem Verfahren wird Takterzeugung durch Vorsehen eines Transfergatters zum Trennen des Speicherzellenteils und des Leseverstärkerabschnitts ausgeführt. Eine gesamte Kapazität eines Bitleitungspaars (D/DB) wird nicht geladen und entladen, sondern es wird nur ein Teil des Leseverstärkerteils bei einer hohen Geschwindigkeit verstärkt.
  • Als eine Gegenmaßnahme gegen Rauschen zwischen Bitleitungen werden die Bitleitungen innerhalb eines Speicherzellenarrays verdreht, um ein Kopplungsrauschen zwischen benachbarten Bitleitungen zu reduzieren und einen Betriebsfehler aufgrund des Rauschens zu verhindern. Somit sind der geteilte Leseverstärkerabschnitt, das das Transfergatter verwendende Takterzeugungsverfahren und die Rauschgegenmaßnahme vorgeschlagen und in praktische Verwendung umgesetzt worden. Beim derzeitigen Stand entstehen jedoch infolge der Maßstabsvergrößerung und der Miniaturisierung mehrere Probleme um den Leseverstärkerabschnitts herum zum Zuführen von Daten zu den Speicherzellen und Empfangen derselben von diesen.
  • Bezugnehmend auf die 1 bis 4 sollen diese Probleme beim derzeitigen Stand beschrieben werden. Bezugnehmend auf 1 ist ein existierender Leseverstärkerabschnitt SA an linke und rechte Transfergatter TG-L/R und linke und rechte Speicherzellenarrays MA-L/R über Bitleitungspaare D/DB angeschlossen. Der Leseverstärkerabschnitt SA ist von einem geteilten Typ. Die Speicherzellen sind an Schnittpunkten der Bitleitungen und Wortleitungen angeordnet. Zum Beispiel soll eine Operation in dem Fall beschrieben werden, in dem eine der Wortleitungen des linken Speicherzellenarrays MA-L ausgewählt wird. Das linke Transfergatter TG-L wird aktiviert und eine Potentialdifferenz wird in dem Bitleitungspaar D/DB erzeugt. Die Wortleitungen des rechten Speicherzellenarrays MA-R und das Transfergatter TG-R sind inaktiviert. Die Bitleitungspaare D/DB des rechten Speicherzellenarrays MA-R werden von dem Leseverstärkerabschnitt SA getrennt.
  • Der Leseverstärkerabschnitt SA kann Signalverstärkung ausführen, wenn die Potentialdifferenz in dem Bitleitungspaar D/DB erhalten wird. Wenn die Potentialdifferenz in dem Bitleitungspaar D/DB in dem Leseverstärkerabschnitt erhalten wird, wird deshalb das linke Speicherzellenarray MA-L wieder durch das linke Transfergatter TG-L getrennt. Durch Verstärken nur eines Teils in dem Leseverstärkerabschnitt SA in der oben genannten Weise kann eine Lesegeschwindigkeit erhöht werden. Daten, die durch den Leseverstärkerabschnitt SA verstärkt und ausgelesen werden, durchqueren einen Hauptverstärker, um aus einer Eingangs-/Ausgangsschaltung ausgegeben zu werden. Gleichzeitig wird das linke Transfergatter TG-L wieder aktiviert und Neuschreiben in die Speicherzellen wird ausgeführt. Wenn die Datenleseoperation und die Neuschreibeoperation in die Speicherzellen abgeschlossen sind, wird das linke Transfergatter TG-L getrennt. Dann wird der nächste Zyklus begonnen.
  • Bei dem geteilten Leseverstärkerabschnitt werden die Speicherzellen MA-L/R und der Leseverstärkerabschnitt SA durch die Transfergatter TG-L/R getrennt. Zum Erhöhen der Lesegeschwindigkeit wird eine gesamte Kapazität des Bitleitungspaars D/DB auf das Lesen hin nicht geladen oder entladen. Stattdessen wird das Takterzeugungsverfahren zum zeitweiligen Trennen der Speicherzellenarrays MA-L/R und des Leseverstärkerabschnitts SA und Verstärken nur eines Teils in dem Leseverstärkerabschnitt SA verwendet. Nach Verstärkung durch den Leseverstärkerabschnitt SA werden die Speicherzellenarrays MA-L/R und der Leseverstärkerabschnitt SA wieder durch die Transfergatter TG verbunden. Somit wird durch die Verwendung der Transfergatter TG Takterzeugung zum Umschalten zwischen Verbindung/Trennung/Verbindung ausgeführt. Auf diese Weise kann die Leseoperation bei einer hohen Geschwindigkeit ausgeführt werden.
  • Bezugnehmend auf 2 befinden sich zwei Sätze von Leseverstärkern und Transfergattern nebeneinander. Die Bitleitungen von den Speicherzellen sind an den Leseverstärkerabschnitt SA über die Transfergatter TG-L/R angeschlossen. Zwei Sätze der Bitleitungen D/DB in den Leseverstärkern sind durch AB und D/E abgebildet, wie in der Figur dargestellt ist. Im Fall einer CMOS-Schaltung weist jeder der Leseverstärker zwei CMOS-Inverterschaltungen auf, von denen jede schleifengeschaltet ist. Die CMOS-Inverterschaltung weist einen PMOS-Bereich, der mit einem MOS-Lasttransistor versehen ist, und einen NMOS-Bereich auf, der mit einem MOS-Treibertransistor versehen ist. Als Stromversorungen werden eine hohe Stromversorgungsspannung SAP und eine niedrige Stromversorgungsspannung SAN angelegt. Jeder Leseverstärker des Leseverstärkerabschnitts SA verstärkt Daten von einer ausgewählten Speicherzelle.
  • Bezugnehmend auf 3 soll das Layout um die Leseverstärker in 2 herum beschrieben werden. In dieser sind nur zwei Sätze der Bitleitungspaare A/B und D/E gezeigt. Durch Wiederholen dieses Layouts wird ein Array gebildet. In 3 wird jeder des PMOS-Transistors und des NMOS-Transistors, die den Leseverstärker bilden, durch einen geraden Kanal realisiert. Zum Beispiel verwenden in dem NMOS-Bereich die Transistoren auf der linken Seite die Bitleitungen A und E als Drains, C als eine Source und die Bitleitungen B und D als Gates. Die Bitleitungen A und E sind an die Drains durch Bitkontakte angeschlossen. Die Source C wird geteilt. Die Gates sind an die Bitleitungen B und D durch Gate-Polykontakte angeschlossen. Die Transistoren auf der rechten Seite verwenden die Bitleitungen B und D als Drains, C als eine Source und die Bitleitungen A und E als Gates. Die Source C wird mit dem benachbarten Leseverstärker geteilt.
  • Bezugnehmend auf 4 soll das Layout eines zweiten existierenden Leseverstärkerabschnitts beschrieben werden. In 4 sind die Leseverstärker durch einen ringförmigen Kanal realisiert. Der Kanal in einer Ringform vermeidet den Kink-Effekt und reduziert daher ein Ungleichgewicht. Die Transistoren auf der linke Seite in der Figur verwenden die Bitleitungen A und D als Drains, C als eine Source und die Bitleitungen B und E als Gates. Die Transistoren auf der rechten Seite verwenden die Bitleitungen B und E als Drains, C als eine Source, und die Bitleitungen A und D als Gates. Die Source C wird geteilt. Das Layout ist sowohl für den NMOS-Transistors der Antriebsseite als auch den PMOS-Transistors der Lastseite des Leseverstärkers anwendbar.
  • Als eine Operation des oben genannten Leseverstärkerabschnitts wird Takterzeugung durch Verwendung der Transfergatter TG so ausgeführt, dass die Kapazität der Bitleitung, die an den Leseverstärker bei Aktivierung angeschlossen wird, relativ klein ist.
  • Dies ist geeignet für eine Hochgeschwindigkeitsoperation. Wie in den 3 und 4 dargestellt ist, sind die Bitleitungen B und D jedoch einander über einen gesamten Bereich in dem Leseverstärkerabschnitt benachbart. Deshalb wird die Lesegeschwindigkeit durch Rauschen von der benachbarten Bitleitung gesenkt. Im schlechtesten Fall wird das Auftreten eines Beurteilungsfehlers bewirkt.
  • Bei der Halbleiterspeichervorrichtung, in der Takterzeugung durch die Verwendung des Transfergatters TG ausgeführt wird, ist Kopplungsrauschen durch benachbarte Bitleitungen in dem Leseverstärkerabschnitt nicht unbedeutend, obwohl es in der Vergangenheit unbedeutend war. In dem existierenden Leseverstärkerabschnitt sind bestimmte Bitleitungen einander über den gesamten Bereich des Leseverstärkerabschnitts benachbart, so dass die Lesegeschwindigkeit als Reaktion auf Rauschen von der benachbarten Bitleitung gesenkt wird, und im schlechtesten Fall kann Auftreten eines Beurteilungsfehlers bewirkt werden. Der Grund, aus dem das erste Problem auftritt, besteht darin, dass Miniaturisierung in den letzten Jahren zunehmend fortschreitet und der Einfluss von Kopplungsrauschen durch benachbarte Bitleitungen in dem Leseverstärkerabschnitt erhöht wird.
  • Die Gegenmaßnahme gegen Rauschen zwischen den Bitleitungen und die Verkleinerung der Fläche des Leseverstärkers sind in den folgenden Patentdokumenten offenbart. In der nichtgeprüften Japanischen Patentanmeldungsveröffentlichung (JP-A)Nr. 563-148489 sind Kreuzungspunkte innerhalb eines Speicherzellenarrays vorgesehen und sind Bitleitungen an den Kreuzungspunkten verdreht. Durch Verdrehen der Bitleitungen wird ein Kopplungsrauschen zwischen den benachbarten Bitleitungen unterdrückt und ein Betriebsfehler aufgrund des Rauschens wird vermieden. Die Kreuzungspunkte müssen die Bitleitungen jedoch so verdrehen, dass die Layoutfläche vergrößert wird. In der nichtgeprüften Japanischen Patentanmeldungsveröffentlichung (JP-A) Nr. 2000-123574 lässt man Bitleitungen eines Leseverstärkers und eine Hauptbitleitung einander an Verbindungspunkten (Wählerschalter YSW) zwischen den Bitleitungen des Leseverstärkers und der Hauptbitleitung überkreuzen. In der nichtgeprüften Japanischen Patentanmeldungsveröffentlichung (JP-A) Nr. H2-166690 wird eine Diffusionsschicht des Leseverstärkers geteilt, um so eine Fläche zu verkleinern. Keines der oben genannten Patentdokumente befasst sich jedoch mit einem Problem bezüglich der Erzeugung eines Rauschens zwischen Verdrahtungen in dem Leseverstärker und keines beschreibt eine Gegenmaßnahmen gegen das Problem.
  • Wie oben beschrieben ist, sind die oben genannten Patentdokumente auf die Gegenmaßnahme gegen ein Rauschen zwischen den Bitleitungen gerichtet, die auf dem Speicherzellenarray angeordnet sind, und beschreibt keine Gegenmaßnahme gegen das Problem der Erzeugung von Rauschen zwischen Verdrahtungen in dem Leseverstärkerabschnitt aufgrund der Unkenntnis bezüglich des Problems. Nach dem Fortschreiten von Miniaturisierung und Verwendung des Takterzeugungsverfahrens befinden sich die Bitleitungen in dem Leseverstärkerabschnitt jedoch dicht nebeneinander. Infolgedessen wird der Einfluss von Kopplungsrauschen durch benachbarte Bitleitungen erhöht, wodurch er nicht mehr unbedeutend wird. Verglichen mit der Kapazität der gesamten Bitleitungen ist der Einfluss jedoch klein. Deshalb wird in dem Layout des existierenden Leseverstärkerabschnitts Verdrehung der Bitleitungen in dem Leseverstärkerabschnitt nicht berücksichtigt.
  • Der Grund hierfür ist wie folgt. In dem Fall, wenn die Bitleitung in dem Leseverstärkerabschnitt verdreht werden, muss eine andere Verdrahtungsschicht über einen Kontakt verwendet werden, so dass die Layoutfläche vergrößert wird. Bei der konventionellen Technik wird nicht über Verdrehen der Bitleitungen in dem Leseverstärkerabschnitt nachgedacht, welches durch eine Vergrößerung der Layoutfläche begleitet wird. Deshalb wird das Problem bezüglich Erzeugung von Rauschen zwischen Verdrahtungen innerhalb des Leseverstärkerabschnitts ungelöst gelassen.
    •
  • Zusammenfassung der Erfindung
  • Es ist deshalb eine Aufgabe dieser Erfindung, einen Leseverstärkerabschnitt zu schaffen, der eine kleine Fläche aufweist und der Rauschen zwischen benachbarten Bitleitungen in dem Leseverstärkerabschnitt reduzieren kann.
  • Es ist eine andere Aufgabe dieser Erfindung, eine Halbleiterspeichervorrichtung mit dem oben genannten Leseverstärkerabschnitt zu schaffen.
  • Der Leseverstärkerabschnitt gemäß dieser Erfindung ist dadurch gekennzeichnet, dass die Bitleitungen innerhalb des Leseverstärkerabschnitts verdreht sind. Durch Verdrehen der Bitleitungen innerhalb des Leseverstärkerabschnitts innerhalb einer kleinen Fläche ist es möglich, den Einfluss von Kopplungsrauschen durch benachbarte Bitleitungen in dem Leseverstärkerabschnitt zu reduzieren.
  • Zum Lösen der oben genannten Aufgaben nimmt diese Erfindung grundsätzlich die folgenden Techniken an. Es wird einfach verstanden werden, dass diese Erfindung verschiedene angewendete Techniken enthält, die auf verschiedene Weisen innerhalb des technischen Hauptinhalts dieser Erfindung modifiziert werden können.
  • Das heißt, Halbleiterspeichervorrichtungen gemäß dieser Erfindung und Leseverstärkerabschnitte gemäß dieser Erfindung sind wie folgt:
    • (1) eine Halbleiterspeichervorrichtung, umfassend: einen geteilten Leseverstärkerabschnitt; ein Paar Speicherzellenabschnitte, die auf den entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts angeordnet sind; ein Paar Transfergatter, die auf entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts und zwischen dem Paar von Speicherzellenabschnitten und dem geteilten Leseverstärkerabschnitt angeordnet sind; und Bitleitungen, die eine Mehrzahl von Bitleitungspaaren bilden und das Paar von Speicherzellenabschnitten miteinander durch das Paar von Transfergattern und den geteilten Leseverstärkerabschnitt verbinden; wobei die Bitleitungen in einem Bitleitungspaar der Anzahl von Bitleitungspaaren an einer wesentlichen Mitte zwischen dem Paar von Transfergattern auf den entgegengesetzten Seiten verdreht sind.
    • (2) Die Halbleiterspeichervorrichtung nach der oben genannten Struktur (1), bei der jedes des Paars von Transfergattern Takterzeugung ausführt, um jedes des Paars von Speicherzellenabschnitten und den geteilten Leseverstärkerabschnitt zeitweilig zu trennen und dadurch einen inneren Teil des geteilten Leseverstärkerabschnitts zu verstärken.
    • (3) Die Halbleiterspeichervorrichtung nach der oben genannten Struktur (1), bei der der geteilte Leseverstärkerabschnitt einen ersten geteilten Leseverstärker mit den Bitleitungen in dem Bitleitungspaar der Anzahl von Bitleitungspaaren, die verdreht sind, und einen zweiten t geteilten Leseverstärker mit den Bitleitungen in einem anderen Bitleitungspaar der Anzahl von Bitleitungspaaren aufweist, die nicht verdreht sind, wobei der erste und der zweite geteilte Leseverstärker abwechselnd angeordnet sind.
    • (4) Die Halbleiterspeichervorrichtung nach der oben genannten Struktur (1), bei der die Bitleitungen in dem Bitleitungspaar durch eine ringförmige Gateelektrode eines Transistors in dem geteilten Leseverstärkerabschnitt verdreht sind.
    • (5) Die Halbleiterspeichervorrichtung nach der oben genannten Struktur (4), bei der ein Teil der Gateelektrode als eine Verdrahtung verwendet wird.
    • (6) Die Halbleiterspeichervorrichtung nach der oben genannten Struktur (1), bei der die Bitleitungen in dem Bitleitungspaar durch eine Verdrahtungsschicht verdreht sind, die in einem Well-Isolierbereich des geteilten Leseverstärkerabschnitts ausgebildet sind.
    • (7) Ein geteilter Leseverstärkerabschnitt zum Gebrauch in einer Halbleiterspeichervorrichtung, umfassend: ein Paar Speicherzellenabschnitte, die auf entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts angeordnet sind, ein Paar Transfergatter, die auf den entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts und zwischen dem Paar von Speicherzellenabschnitten und dem geteilten Leseverstärkerabschnitt angeordnet sind; und Bitleitungen, die eine Anzahl von Bitleitungspaaren bilden und die das Paar von Speicherzellenabschnitten durch das Paar von Transfergattern und den geteilten Leseverstärkerabschnitt miteinander verbinden; wobei die Bitleitungen in einem Bitleitungspaar der Anzahl von Bitleitungspaaren an einer Position verdreht sind, die einer wesentlichen Mitte zwischen dem Paar von Transfergattern auf den entgegengesetzten Seiten entspricht.
    • (8) Der geteilte Leseverstärkerabschnitt nach der oben genannten Struktur (7), bei dem die Bitleitungen in dem Bitleitungspaar durch eine ringförmige Gateelektrode eines Transistors verdreht sind.
    • (9) Der geteilte Leseverstärkerabschnitt nach der oben genannten Struktur (8), bei dem ein Teil der Gateelektrode als eine Verdrahtung verwendet wird.
    • (10) Der geteilte Leseverstärkerabschnitt nach der oben genannten Struktur (7), bei dem die Bitleitungen in dem Bitleitungspaar durch eine Verdrahtungsschicht verdreht sind, die in einem Wellisolierbereich ausgebildet ist.
  • Der Leseverstärker der Halbleiterspeichervorrichtung gemäß dieser Erfindung ist ein geteilter Leseverstärker eines Takterzeugungssystems, in dem die Transfergatter vorgesehen sind, um einen Speicherzellenabschnitt und einen Leseverstärkerabschnitt auf Lesen hin zu trennen, wodurch nur ein Teil in dem Leseverstärker verstärkt wird. In dem Leseverstärker sind Bitleitungen in dem Bitleitungspaar an einer wesentlichen Mitte zwischen dem linken und rechten Transfergatter verdreht. Durch Verdrehen der Bitleitungen in abwechselnden Bitleitungspaaren wird Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Daher wird ein Leseverstärker geschaffen, der eine bei Hochgeschwindigkeit stabile Operation ausführen kann, ohne die Layoutfläche zu vergrößern und ohne durch Kopplungsrauschen durch benachbarte Bitleitungen beeinträchtigt zu werden. Es wird weiter eine Halbleiterspeichervorrichtung mit dem oben genannten Leseverstärker geschaffen.
  • Kurze Beschreibung der Zeichnung:
  • 1 ist ein Blockdiagramm um einen existierenden Leseverstärkerabschnitt herum;
  • 2 ist ein Schaltbild um den in 1 dargestellten Leseverstärkerabschnitt herum;
  • 3 zeigt ein Layout um den in 2 dargestellten Leseverstärkerteil herum;
  • 4 zeigt ein Layout von Transistoren eines zweiten existierenden Leseverstärkerabschnitts;
  • 5 ist ein Blockdiagramm um einen Leseverstärkerabschnitt gemäß dieser Erfindung herum;
  • 6 ist ein Schaltbild um den in 5 dargestellten Leseverstärkerabschnitt herum;
  • 7 zeigt ein Layout um den in 6 dargestellten Leseverstärkerabschnitt herum;
  • 8 zeigt ein Layout eines Kreuzungsabschnitts in einer Ausführungsform;
  • 9 zeigt ein modifiziertes Layout des Kreuzungsabschnitts in 8; und
  • 10 zeigt ein Layout eines Kreuzungsabschnitts in einer zweiten Ausführungsform.
    •
  • Beschreibung der bevorzugten Ausführungsformen
  • Bevorzugte Ausführungsformen dieser Erfindung sollen detailliert unter Bezugnahme auf die Zeichnung beschrieben werden.
  • Erste Ausführungsform
  • Bezugnehmend auf die 5 bis 9 soll eine erste Ausführungsform beschrieben werden.
  • Bezugnehmend auf 5 wird ein Leseverstärkerabschnitt SA mit Transfergattern TG-L/R und Speicherzellenarrays MA-L/R geschaffen, die links und rechts angeordnet und über Bitleitungspaare D/DB verbunden sind. Der Leseverstärkerabschnitt SA ist von einem geteilten Typ. Speicherzellen sind an Kreuzungspunkten von Bitleitungen und Wortleitungen angeordnet. Zum Beispiel soll eine Operation in einem Fall beschrieben werden, wenn eine der Wortleitungen des linken Speicherzellenarrays MA-L ausgewählt wird. Das linke Transfergatter TG-L wird aktiviert und eine Potentialdifferenz zwischen Potentialen von den Speicherzellen wird in dem Bitleitungspaar D/DB erzeugt. Die Wortleitungen des rechten Speicherzellenarrays MA-R und das Transfergatter TG-R sind inaktiviert. Die Bitleitungspaare D/DB des rechten Speicherzellenarrays MA-R sind von dem Leseverstärkerabschnitt SA getrennt.
  • Der Leseverstärkerabschnitt SA kann Signalverstärkung ausführen, wenn die Potentialdifferenz in dem Bitleitungspaar D/DB erhalten wird. Wenn die Potentialdifferenz in dem Bitleitungspaar D/DB in dem Leseverstärkerabschnitt erhalten wird, wird deshalb das linke Speicherzellenarray MA-L wieder durch das linke Transfergatter TG-L getrennt. Durch Verstärken nur eines Teils in dem Leseverstärkerabschnitt SA in der oben genannten Weise kann eine Lesegeschwindigkeit erhöht werden. Durch den Leseverstärkerabschnitt SA verstärkte und ausgelesene Daten durchqueren einen Hauptverstärker, um von einer Eingangs-/Ausgangsschaltung ausgegeben zu werden. Gleichzeitig wird das linke Transfergatter TG-L wieder aktiviert und Neuschreiben in die Speicherzellen wird ausgeführt. Wenn die Datenleseoperation und die Neuschreibeoperation in die Speicherzellen abgeschlossen sind, wird das linke Transfergatter TG-L getrennt. Dann wird ein nächster Zyklus begonnen.
  • In dem geteilten Leseverstärkerabschnitt werden die Speicherzellenarrays MA-L/R und der Leseverstärkerabschnitt SA durch die Transfergatter TG-L/R getrennt. Zum Erhöhen der Lesegeschwindigkeit, wird eine gesamte Kapazität des Bitleitungspaars D/DB beim Lesen nicht geladen oder entladen. Stattdessen wird das Takterzeugungsverfahren zum zeitweiligen Abtrennen der Speicherzellenarrays MA-L/R und des Leseverstärker abschnitts SA und Verstärken nur eines Teils in dem Leseverstärkerabschnitt SA verwendet. Nach Verstärkung durch den Leseverstärkerabschnitt SA werden die Speicherzellenarrays MA-L/R und der Leseverstärkerabschnitt SA wieder durch die Transfergatter verbunden. Somit wird durch die Verwendung der Transfergatter TG Takterzeugung ausgeführt, um Verbindung/Trennung/Verbindung zu schalten. Auf diese Weise kann die Leseoperation bei einer hohen Geschwindigkeit ausgeführt werden.
  • Wenn bestimmte Bitleitungen aneinander über eine gesamte Fläche des Leseverstärkerabschnitts SA angrenzen, kann die Lesegeschwindigkeit als Reaktion auf Rauschen von der benachbarten Bitleitung gesenkt werden. Ferner kann das Auftreten eines Beurteilungsfehlers bewirkt werden. Angesichts des Obigen werden die Bitleitungen in Abwechselnden der Leseverstärker, die einander benachbart sind, um die Mitte herum innerhalb des Leseverstärkerabschnitts SA verdreht. Durch Verdrehen der Bitleitungen wird Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Zum Beispiel werden die Bitleitungen in jedem des zweiten und des vierten Leseverstärkers, wie gezählt von oben in 5, verdreht. Es wird angenommen, dass in jedem Bitleitungspaar die Bitleitung D und die Bitleitung DB auf einen hohen Pegel bzw. einen niedrigen Pegel geändert werden. Die Bitleitung DB in dem ersten Bitleitungspaar wird auf einen niedrigen Pegel geändert. In dem an der Mitte verdrehten zweiten Bitleitungspaar sind jedoch die letzteren Hälften der Bitleitung D eines hohen Pegels und der Bitleitung DB eines niedrigen Pegels hinsichtlich ihrer Position umgekehrt. Deshalb wird Rauschen durch benachbarte Bitleitungen beseitigt.
  • Die Bitleitungen werden durch die Verwendung des Layouts des Leseverstärkeranteils SA so verdreht, dass der Layoutbereich nicht vergrößert wird. Bezugnehmend auf 6 weist eine Struktur um den Leseverstärkerabschnitt herum eine linke Bitleitungs-Vorladeschaltung Pre-L, ein linkes Transfergatter TG-L, den Leseverstärkerabschnitt SA, einen selektiven Anschlussschalter YSW zum selektiven Anschließen von IO-Wegen (I/OT, I/OB), ein rechtes Transfergatter TG-R und eine rechte Bitleitungs-Vorladeschaltung Pre-R auf. Der linken Bitleitungs-Vorladeschaltung Pre-L/R wird ein Vorladungssignal PRE und ein Vorladungspotential HVC zugeführt und sie lädt die Bitlei tungen vor, wenn nicht darauf zugegriffen wird. Der selektive Anschlussschalter YSW überträgt zu den I/O-Wegen (I/OT, I/OB) Daten auf dem durch ein Spaltenauswahlsignal ausgewählten Bitleitungspaar.
  • Bezugnehmend auf 7 sind die Bitleitungen A und B in dem Bitleitungspaar an dem NMOS-Transistorabschnitt des Leseverstärkerabschnitts verdreht. 7 zeigt das Layout, das dem Schaltbild von 6 entspricht. Das Layout enthält die linke Bitleitungs-Vorladeschaltung Pre-L, das linke Transfergatter TG-L, den Leseverstärkerabschnitt SA, den selektiven Anschlussschalter YSW für die I/O-Wege, das rechte Transfergatter TG-R und die rechte Bitleitungs-Vorladungsschaltung Pre-R. Da in 7 der Leseverstärkerabschnitt durch die Transfergatter TG getrennt ist, sind die Bitleitungen in dem Leseverstärkerabschnitt durch das obere Bitleitungspaar A/B und das nächste Bitleitungspaar D/E in der vertikalen Richtung dargestellt. Hierbei kreuzen die Bitleitungen A und B in dem Bitleitungspaar sich auf der Seite des NMOS-Transistors. Alternativ können sich die Bitleitungen A und B in dem Bitleitungspaar auf der Seite des PMOS-Transistors kreuzen.
  • Bezugnehmend auf 8 ist der Kreuzungsabschnitt, wo die Bitleitungen verdreht sind, detailliert gezeigt. In 8 sind zwei Paare von Bitleitungen A/B und D/E und ein gemeinsamer Knoten C gezeigt. Ein Treibertransistor des Leseverstärkerabschnitts wird durch einen ringförmigen Kanal realisiert. Der Kanal in einer Ringform vermeidet den Kink-Effekt und reduziert deshalb effektiv ein Ungleichgewicht. In den letzten Jahren wurde eine Betriebsspannung gesenkt und das Ungleichgewicht des Leseverstärkerabschnitts muss wie oben beschrieben reduziert werden. Die Aufgabe dieser Erfindung (ein Kopplungsrauschen zwischen benachbarten Bitleitungen zu beseitigen) ist einer der Ansätze zum Reduzieren des Ungleichgewichts. Deshalb wird in Kombination mit einem Ringgatter ein synergistischer Effekt erwartet.
  • Die von der linken Seite verlegte Bitleitung A wird an ein Drain durch einen Bitkontakt angeschlossen und an ein Gate des rechten angrenzenden Transistors durch einen Gate-Polykontakt angeschlossen. Ein Teil der Gateelektrode des Transistors wird als eine Verdrahtung verwendet. Eine Seite der ringförmigen Gateelektrode wird als eine Verdrahtung verwendet und die Bitleitung A wird von dem anderen Ende derselben extrahiert. Andererseits ist die von der linken Seite verlegte Bitleitung B an die Gateelektrode angeschlossen und wird erneut von einer Position auf halbem Weg um die ringförmige Gateelektrode herum extrahiert. Hierbei werden zwei Seiten der ringförmigen Gateelektrode als Verdrahtungen verwendet und die Bitleitung B wird von einer diagonalen Ecke extrahiert. Die Bitleitung B ist an ein Drain durch einen Bitkontakt angeschlossen. Die Bitleitungen E und D in dem zweiten Bitleitungspaar überkreuzen sich nicht, sondern sind gerade installiert.
  • Die der Bitleitung E des zweiten Bitleitungspaars benachbarte Bitleitung ist B und A auf der linken Seite bzw. der rechten Seite in 8. Wenn die Bitleitungen A und B komplementär arbeiten, wird das Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Zum Beseitigen des Rauschens wird der Transistor mit den verdrehten Bitleitungen (oberer linker Transistor in 8) wünschenswert um die Mitte des Leseverstärkers herum angeordnet. Wie in 7 dargestellt ist, ist zum Beispiel in dem Layout des Leseverstärkers SA und des selektiven Anschlussschalters YSW für die I/O-Wege der Mittelabschnitt ein NMOS-Transistorabschnitt des Leseverstärkers. Der Kreuzungsabschnitt ist jedoch nicht auf den NMOS-Transistorabschnitt begrenzt. Es ist wichtig, dass der Kreuzungsteil eine wesentliche Mitte eines Abschnitts ist, der durch das linke und das rechte Transfergatter getrennt wird. Hierbei muss die wesentliche Mitte die Mitte sein, so dass das Rauschen zwischen benachbarten Bitleitungen im wesentlichen beseitigt wird.
  • Bezugnehmend auf 9 ist eine Modifikation von 8 dargestellt. In 8 sind das Gate-Poly und die Bitleitung durch den Kontakt an dem Kanal verbunden. Wenn jedoch in dem Prozess gehemmt, kann eine Diffusionsschicht unter dem Kontakt entfernt werden. Alternativ wird das Gate-Poly von dem Kanal zu einer Position über einem Feld (Isolierbereich) extrahiert und der Gate-Polykontakt wird auf dem Feld ausgebildet, wie in 9 dargestellt ist.
  • In dieser Ausführungsform wird die Gateelektrode des Transistors, der den Leseverstärker bildet, als eine Verdrahtung verwendet, und die Bitleitungen werden verdreht. In dem Transistorbereich des Leseverstärkers, der einer wesentlichen Mitte zwischen dem linken und rechten Transfergatter entspricht, werden die Bitleitungen in dem Bitleitungspaar verdreht. Durch Verdrehen der Bitleitungen in abwechselnden Bitleitungspaaren wird das Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Somit wird ein Leseverstärker, der eine bei Hochgeschwindigkeit stabile Operation ausführen kann, durch Verdrehen der Bitleitungen in dem Bitleitungspaar erhalten, ohne die Layoutfläche zu vergrößern, um so den Einfluss des Kopplungsrauschens durch benachbarte Bitleitungen in dem Leseverstärker zu beseitigen. Es wird auch eine Halbleiterspeichervorrichtung mit dem oben genannten Leseverstärker erhalten.
  • Zweite Ausführungsform
  • Bezugnehmend auf 10 soll eine zweite Ausführungsform dieser Erfindung beschrieben werden. In dieser Ausführungsform wird ein Kreuzungsabschnitt in einem PN-Well-Isolierbereich des Leseverstärkerabschnitts ausgebildet.
  • Bezugnehmend auf 10 enthält der Leseverstärkerabschnitt einen PMOS als einen Lasttransistor zum Anheben der Bitleitungen auf ein Stromversorgungspotential und einen NMOS als einen Antriebstransistor zum Entladen auf ein Erdepotential GND. Die beiden Typen von Transistoren PMOS und NMOS werden in einem N-Well-Bereich und einem P-Well-Bereich ausgebildet, die einen verschiedenen Störstellentyp aufweisen. Zum Isolieren des P-Well- und des N-Well-Bereichs wird ein vorbestimmter Bereich benötigt. Durch die Verwendung des vorbestimmten Bereichs werden die Bitleitungen verdreht.
  • In den beiden Paaren von Bitleitungen A, B und D, E werden die Bitleitungen A und B in dem Bitleitungspaar über eine zusätzliche Verdrahtungsschicht K verdreht. Zum Beispiel wird die Bitleitung B als die zusätzliche Verdrahtungsschicht K über Kontakte 1 und 2 installiert, und die Bitleitung A wird auf der zusätzlichen Verdrahtungsschicht K verdreht. Zum Verdrehen der Bitleitung wird die zusätzliche Verdrahtungsschicht über die Kontakte verwendet. Durch die Verwendung des Well-Isolierbereichs wird die Fläche jedoch nicht vergrößert. Die Bitleitungen D und E in dem Bitleitungspaar werden nicht in der Anordnungsreihenfolge ausgetauscht. Die Bitleitung, die an die Bitleitung D angrenzt, ist A auf der linken Seite und B auf der rechten Seite in 10. Wenn die Bitleitungen A und B komplementär arbeiten, wird Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Zum Beseitigen des Rauschens befindet sich die Position, wo die Bitleitung verdreht wird (die zusätzliche Verdrahtungsschicht K) wünschenswert um die Mitte des Leseverstärkerabschnitts herum.
  • In dieser Ausführungsform ist der Kreuzungsabschnitt, wo die Bitleitung verdreht wird, in dem PN-Well-Isolierbereich des Leseverstärkers angeordnet. In dem PN-Well-Isolierbereich des Leseverstärkers sind die Bitleitungen in dem Bitleitungspaar an einer wesentlichen Mitte zwischen dem linken und rechten Transfergatter verdreht. Durch Verdrehen der Bitleitungen in abwechselnden Paaren wird das Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Auf diese Weise wird ein Leseverstärker, der eine bei Hochgeschwindigkeit stabile Operation ausführen kann, durch Verdrehen der Bitleitungen in dem Bitleitungspaar erhalten, ohne die Layoutfläche zu vergrößern, um so den Einfluss von Kopplungsrauschen durch benachbarte Bitleitungen in dem Leseverstärkerabschnitt zu beseitigen. Es wird ferner eine Halbleiterspeichervorrichtung mit dem oben genannten Leseverstärkerabschnitt erhalten.
  • Die Halbleiterspeichervorrichtung gemäß dieser Erfindung nimmt den geteilten Leseverstärker an. Ferner weist die Halbleiterspeichervorrichtung die Transfergatter zum Trennen des Speicherzellenabschnitts und des Leseverstärkerabschnitts auf Lesen hin zum Ausführen von Takterzeugung auf, wodurch nur ein Teil in dem Leseverstärkerabschnitt verstärkt wird. In dem Leseverstärker werden die Bitleitungen in dem Bitleitungspaar an einer wesentlichen Mitte zwischen dem linken und rechten Transfergatter verdreht. Durch Verdrehen der Bitleitungen in abwechselnden Paaren wird das Kopplungsrauschen durch benachbarte Bitleitungen beseitigt. Auf diese Weise wird ein Leseverstärker, der eine bei Hochgeschwindigkeit stabile Operation ausgeführt kann, durch Verdrehen der Bitleitungen in dem Bitleitungspaar erhalten, ohne die Layoutfläche zu vergrößern, um so den Einfluss des Kopplungsrauschens durch benachbarte Bitleitungen in dem Leseverstärker zu beseitigen. Es wird ferner eine Halbleiterspeichervorrichtung mit dem oben genannten Leseverstärker erhalten.
  • Obwohl die Erfindung in Verbindung mit einigen bevorzugten Ausführungsformen derselben beschrieben wurde, ist diese Erfindung nicht auf die vorhergehenden Ausführungsformen begrenzt, sondern kann auf verschiedene andere Arten innerhalb des Umfangs der anliegenden Patentansprüche modifiziert werden.

Claims (10)

  1. Halbleiterspeichervorrichtung, umfassend: einen geteilten Leseverstärkerabschnitt; ein Paar Speicherzellenabschnitte, die auf entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts angeordnet sind; ein Paar Transfergatter, die auf den entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts und zwischen dem Paar von Speicherzellenabschnitten und dem geteilten Leseverstärkerabschnitt angeordnet sind; und Bitleitungen, die eine Mehrzahl von Bitleitungspaaren bilden und das Paar von Speicherzellenabschnitten miteinander durch das Paar von Transfergattern und den geteilten Leseverstärkerabschnitt verbinden; wobei die Bitleitungen in einem Bitleitungspaar der Anzahl von Bitleitungspaaren an einer wesentlichen Mitte zwischen dem Paar von Transfergattern auf den entgegengesetzten Seiten verdreht sind.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jedes des Paars von Transfergattern Takterzeugung ausführt, um jedes des Paars von Speicherzellenabschnitten und den geteilten Leseverstärkerabschnitt zeitweilig zu trennen und dadurch einen inneren Teil des geteilten Leseverstärkerabschnitts zu verstärken.
  3. Halbleiterspeichervorrichtung nach der Anspruch 1, bei der der geteilte Leseverstärkerabschnitt einen ersten geteilten Leseverstärker mit den Bitleitungen in dem Bitleitungspaar der Anzahl von Bitleitungspaaren, die verdreht sind, und einen zweiten t geteilten Leseverstärker mit den Bitleitungen in einem anderen Bitleitungspaar der Anzahl von Bitleitungspaaren aufweist, die nicht verdreht sind, wobei der erste und der zweite geteilte Leseverstärker abwechselnd angeordnet sind.
  4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Bitleitungen in dem Bitleitungspaar durch eine ringförmige Gateelektrode eines Transistors in dem geteilten Leseverstärkerabschnitt verdreht sind.
  5. Halbleiterspeichervorrichtung nach Anspruch 4, bei der ein Teil der Gateelektrode als eine Verdrahtung verwendet wird.
  6. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Bitleitungen in dem Bitleitungspaar durch eine Verdrahtungsschicht verdreht sind, die in einem Well-Isolierbereich des geteilten Leseverstärkerabschnitts ausgebildet sind.
  7. Geteilter Leseverstärkerabschnitt zum Gebrauch in einer Halbleiterspeichervorrichtung, umfassend: ein Paar Speicherzellenabschnitte, die auf entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts angeordnet sind, ein Paar Transfergatter, die auf den entgegengesetzten Seiten des geteilten Leseverstärkerabschnitts und zwischen dem Paar von Speicherzellenabschnitten und dem geteilten Leseverstärkerabschnitt angeordnet sind; und Bitleitungen, die eine Anzahl von Bitleitungspaaren bilden und die das Paar von Speicherzellenabschnitten durch das Paar von Transfergattern und den geteilten Leseverstärkerabschnitt miteinander verbinden; wobei die Bitleitungen in einem Bitleitungspaar der Anzahl von Bitleitungspaaren an einer Position verdreht sind, die einer wesentlichen Mitte zwischen dem Paar von Transfergattern auf den entgegengesetzten Seiten entspricht.
  8. Geteilter Leseverstärkerabschnitt nach Anspruch 7, bei dem die Bitleitungen in dem Bitleitungspaar durch eine ringförmige Gateelektrode eines Transistors verdreht sind.
  9. Geteilter Leseverstärkerabschnitt nach Anspruch 8, bei dem ein Teil der Gateelektrode als eine Verdrahtung verwendet wird.
  10. Geteilter Leseverstärkerabschnitt nach Anspruch 7, bei dem die Bitleitungen in dem Bitleitungspaar durch eine Verdrahtungsschicht verdreht sind, die in einem Well-Isolierbereich ausgebildet ist.
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