KR20070046762A - 반도체 메모리 장치 - Google Patents

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KR20070046762A
KR20070046762A KR1020060106475A KR20060106475A KR20070046762A KR 20070046762 A KR20070046762 A KR 20070046762A KR 1020060106475 A KR1020060106475 A KR 1020060106475A KR 20060106475 A KR20060106475 A KR 20060106475A KR 20070046762 A KR20070046762 A KR 20070046762A
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겐 오따
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엘피다 메모리, 아이엔씨.
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Abstract

공유 감지 증폭기부, 공유 감지 증폭기부의 대향 측들에 배치된 메모리 셀부들의 쌍, 공유 감지 증폭기부의 대향 측들에 그리고 메모리 셀부들의 쌍과 공유 감지 증폭기부 사이에 배치된 전송 게이트들의 쌍, 및 다수의 비트 라인 쌍을 구성하며, 전송 게이트들의 쌍과 공유 감지 증폭기부를 통해서 메모리 셀부들의 쌍을 서로 연결하는 비트 라인들을 포함하는 반도체 메모리 장치에서, 다수의 비트 라인 쌍 중 소정의 비트 라인 쌍에 있는 비트 라인들은 대향 측들에 있는 전송 게이트들의 쌍 사이의 실질적인 중심에서 트위스트되어 있다.
감지 증폭기, 전송 게이트, 비트 라인, 메모리 셀, 게이트 전극

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 기존의 감지 증폭기부 주변에 대한 블록도.
도 2는 도 1의 감지 증폭기부 주변에 대한 회로도.
도 3은 도 2의 감지 증폭기부 주변에 대한 레이아웃.
도 4는 기존의 제2 감지 증폭기부의 트랜지스터들의 레이아웃.
도 5는 본 발명에 따른 감지 증폭기부 주변에 대한 블록도.
도 6은 도 5의 감지 증폭기부 주변에 대한 회로도.
도 7은 도 6의 감지 증폭기부 주변에 대한 레이아웃.
도 8은 제1 실시예의 교차부(intersecting portion)의 레이아웃.
도 9는 도 8의 교차부의 수정 레이아웃.
도 10은 제2 실시예의 교차부의 레이아웃.
<도면의 주요 부분에 대한 부호의 설명>
SA: 감지 증폭기부
D/DB: 비트 라인 쌍
TG-L: 좌 전송 게이트
TG-R: 우 전송 게이트
MA-L: 좌 메모리 셀 어레이
MA-R: 우 메모리 셀 어레이
A, B, D, E: 비트 라인
이 출원은 일본 특허 출원 JP 2005-316463을 우선권 주장하고 있으며, 이 우선 출원의 내용은 참조로 본 명세서에 통합되어 있다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공유 감지 증폭기 회로 또는 부분에 관한 것이다.
최근에는 반도체 메모리 장치가 고용량 및 고집적도의 추구에 따라 점점 더 향상되고 있다. 동적 랜덤 액세스 메모리(이하 DRAM이라 한다)에 있어서, 1 Gbit의 메모리 용량을 가지는 제품이 개발되고 있다. 메모리 용량을 증가시킴으로써, 반도체 메모리 장치는 소형화되고 있다. 메모리 용량을 증가시키기 위한 다양한 제안이 있어 왔다.
대용량의 DRAM에는 공유 감지 증폭기부(shared sense amplifier portion)가 이용된다. 감지 증폭기부는 감지 증폭기부의 대향 측들에 있는 메모리 셀로부터 선택적으로 데이터를 제공받고 감지 동작을 실행한다. 또한, 메모리 셀을 제어하기 위한 워드 라인이 행 디코더로부터 메모리 셀에 직접 입력되지 않지만 구분적인 디코딩 시스템이 이용된다. 반도체 메모리 장치의 동작 속도 증가 추세에 따라서, 감지 속도를 증가시키기 위해 감지 시에 메모리 셀부와 감지 증폭기부를 일시적으로 분리하는 클로킹(clocking) 방법이 이용된다. 이 방법에 있어서 클로킹은 메모리 셀부와 감지 증폭기부를 분리하기 위한 전송 게이트(transfer gate)를 제공함으로써 실행된다. 비트 라인 쌍(D/DB)의 전체 용량이 충전 및 방전되지 않지만 감지 증폭기부의 일부만이 고속으로 증폭된다.
비트 라인들 간의 노이즈에 대한 대책으로서, 인접한 비트 라인들 간의 커플링 노이즈(coupling noise)를 줄이고 이 노이즈에 기인한 동작 에러를 피하기 위해 메모리 셀 어레이 안쪽에 비트 라인들이 트위스트(twist) 되어 있다. 그래서, 공유 감지 증폭기부, 전송 게이트를 이용하는 클로킹 방법, 및 노이즈 대책이 제안되고 실제 이용되어 왔다. 그러나 현 상황에서는 규모의 증대와 소형화 추세에 따라서, 메모리 셀에 데이터를 공급하고 이 메모리 셀로부터 데이터를 수신하는 감지 증폭기부 주위에 여러 문제점이 발생한다.
도 1 내지 도 4를 참조하여 현 상황에서의 문제점들을 설명하기로 한다. 도 1을 참조해 보면, 기존의 감지 증폭기부(SA)는 비트 라인 쌍(D/DB)을 경유해서 좌우 전송 게이트(TG-L/R) 및 좌우 메모리 셀 어레이(MA-L/R)에 연결되어 있다. 감지 증폭기부(SA)는 공유형(shared type)이다. 메모리 셀들은 비트 라인과 워드 라인이 교차하는 지점에 배열되어 있다. 예를 들어, 좌 메모리 셀 어레이(MA-L)의 워드 라인들 중 하나가 선택되는 경우의 동작에 대해 설명한다. 좌 전송 게이트(TG-L)가 활성화되고, 비트 라인 쌍(D/DB)에 전위차가 생긴다. 우 메모리 셀 어레이(MA-R)의 워드 라인 및 전송 게이트(TG-R)는 비활성화된다. 우 메모리 셀 어 레이(MA-R)의 비트 라인 쌍(D/DB)은 감지 증폭기부(SA)로부터 분리된다.
감지 증폭기부(SA)는 비트 라인 쌍(D/DB)에서의 전위차를 얻으면 신호 증폭을 실행할 수 있다. 그러므로, 비트 라인 쌍(D/DB)에서의 전위차가 감지 증폭기부에서 얻어질 때, 좌 메모리 셀 어레이(MA-L)는 좌 전송 게이트(TG-L)에 의해 다시 분리된다. 앞서 설명한 방식으로 감지 증폭기부(SA) 내의 일부만을 증폭함으로써, 감지 속도를 증가시킬 수 있다. 감지 증폭기부(SA)에 의해 증폭되어 판독된 데이터는 메인 증폭기를 통과하여 입/출력 회로로부터 출력된다. 동시에, 좌 전송 게이트(TG-L)가 다시 활성화되고 메모리 셀에의 재기록 동작이 실행된다. 데이터 판독 동작 및 메모리 셀에의 재기록 동작이 완료되면, 좌 전송 게이트(TG-L)가 분리된다. 그러고 나서, 다음 사이클이 시작된다.
공유 감지 증폭기부에 있어서, 메모리 셀(MA-L) 및 감지 증폭기부(SA)는 전송 게이트(TG-L/R)에 의해 분리된다. 감지 속도를 증가시키기 위해, 감지 시에 비트 라인 쌍(D/DB)의 전체 용량이 충전 또는 방전되지 않는다. 대신에, 메모리 셀 어레이(MA-L/R) 및 감지 증폭기부(SA)를 일시적으로 분리하고 감지 증폭기부(SA)의 일부만을 증폭하는 클로킹 방법이 이용된다. 감지 증폭기부(SA)에 의한 증폭 후에, 메모리 셀 어레이(MA-L/R) 및 감지 증폭기부(SA)는 전송 게이트(TG)에 의해 다시 연결된다. 그래서, 전송 게이트(TG)를 이용하여, 연결/분리/연결을 전환(switch)하기 위해 클로킹을 실행한다. 이 방식으로, 판독 동작을 고속으로 실행할 수 있다.
도 2를 참조해 보면, 2 세트의 감지 증폭기 및 전송 게이트가 서로 인접해 있다. 메모리 셀로부터의 비트 라인은 전송 게이트(TG-L/R)를 경유해서 감지 증폭기부(SA)에 연결된다. 감지 증폭기에서의 2 세트의 비트 라인(D/DB)은 도면에 도시되어 있는 바와 같이 A/B 및 D/E로 표기되어 있다. CMOS 회로의 경우에, 감지 증폭기 각각은 두개의 CMOS 인버터 회로를 포함하고 있으며, 이들 인버터 회로 각각은 루프-연결되어 있다. CMOS 인버터 회로는 로드(load) MOS 트랜지스터가 제공되어 있는 PMOS 영역 및 드라이버 MOS 트랜지스터가 제공되어 있는 NMOS 영역을 포함하고 있다. 전원이 공급될 때, 고 전원 전압(SAP) 및 저 전원 전압(SAN)이 인가된다. 감지 증폭기부(SA)의 각 감지 증폭기는 선택된 메모리 셀로부터의 데이터를 증폭한다.
도 3을 참조하여 도 2의 감지 증폭기 주위의 레이아웃을 설명하기로 한다. 여기서는 단지 두 세트의 비트 라인 쌍(A/B 및 D/E)이 도시되어 있다. 이 레이아웃을 반복함으로써 어레이가 형성된다. 도 3에서, 감지 증폭기를 형성하는 PMOS 트랜지스터와 NMOS 트랜지스터 각각은 직선 채널(straight channel)로 구현된다. 예를 들어, NMOS 영역에서, 좌측의 트랜지스터는 드레인으로서 비트 라인 A 및 E, 소스로서 비트 라인 C, 및 게이트로서 비트 라인 B 및 D를 이용한다. 비트 라인 A 및 E는 비트 콘택트(contact)에 의해 드레인에 연결된다. 소스 C는 공유된다. 게이트들은 게이트 폴리(poly) 콘택트에 의해 비트 라인 B 및 D에 연결된다. 우측의 트랜지스터는 드레인으로서 비트 라인 B 및 D, 소스로서 비트 라인 C, 및 게이트로서 비트 라인 A 및 E를 이용한다. 소스 C는 인접한 감지 증폭기와 공유된다.
도 4를 참조하여 기존의 제2 감지 증폭기부의 레이아웃에 대해 설명하기로 한다. 도 4에서, 감지 증폭기의 트랜지스터들은 링형 채널로 구현된다. 링형의 채널은 Kink 효과를 피할 수 있으므로 불균형(unbalance)을 효과적으로 줄일 수 있다. 도면에서 좌측의 트랜지스터는 드레인으로서 비트 라인 A 및 D, 소스로서 비트 라인 C, 및 게이트로서 비트 라인 B 및 E를 이용한다. 우측의 트랜지스터는 드레인으로서 비트 라인 B 및 E, 소스로서 비트 라인 C, 및 게이트로서 비트 라인 A 및 D를 이용한다. 소스 C는 공유된다. 이 레이아웃은 감지 증폭기의 드라이브-측 NMOS 트랜지스터 및 로드-측 PMOS 트랜지스터 둘다에 적용할 수 있다.
앞서 언급한 감지 증폭기부의 동작으로서, 활성화시에 감지 증폭기에 연결된 비트 라인의 용량이 비교적 작게 되도록 전송 게이트(TG)를 이용하여 클로킹을 실행한다. 이는 고속 동작에 적합하다. 그러나 도 3 및 도 4에 도시된 바와 같이, 비트 라인 B 및 D는 감지 증폭기부의 전체 영역에 걸쳐서 서로 인접해 있다. 그러므로, 감지 속도가 인접한 비트 라인으로부터의 노이즈에 의해 감소 된다. 최악의 경우는 판단 에러가 발생할 수 있다.
전송 게이트(TG)를 이용하여 클로킹을 실행하는 반도체 메모리 장치에 있어서, 감지 증폭기부의 인접한 커플링 노이즈는 과거에는 무시할 수 있었을지라도 지금은 무시할 수 없다. 기존의 감지 증폭기부에서는, 특정 비트 라인들이 감지 증폭기부의 전체 영역에 걸쳐서 서로 인접해 있으므로, 인접한 비트 라인으로부터의 노이즈에 응답해서 감지 속도가 떨어지고 최악의 경우에는 판단 에러가 발생한다. 첫번째 문제가 발생하는 이유는 최근 들어서 소형화가 진전되고 있어 감지 증폭기부의 인접 커플링 노이즈의 영향이 증가되고 있기 때문이다.
비트 라인들 간의 노이즈와 감지 증폭기 영역의 감소에 대한 대책은 다음의 특허 문서에 개시되어 있다. 일본 특허 출원 공보(JP-A) S63-148489호에서, 교차점은 메모리 셀 어레이 안쪽에 제공되어 있고, 비트 라인은 교차점에서 트위스트되어 있다. 비트 라인을 트위스트 시켜서, 인접 비트 라인들 간의 커플링 노이즈를 억제하고 이 노이즈에 기인한 동작 에러를 피할 수 있다. 그러나. 교차점들은 레이아웃 영역이 증가되도록 비트 라인을 트위스트 시키는 것이 요구된다. 일본 특허 출원 공보(JP-A) 2000-123574호에서, 감지 증폭기의 비트 라인과 메인 비트 라인은 감지 증폭기의 비트 라인과 메인 비트라인 사이의 연결 점(셀렉터 스위치(YSW))에서 서로 교차하게 되어 있다. 일본 특허 출원 공보(JP-A) H2-166690호에서, 감지 증폭기의 확산층은 영역을 감소시키기 위해 공유되어 있다. 그러나, 앞서 언급한 특허 출원 공보 중 어느 것도 감지 증폭기 내의 배선(wiring)들 사이의 노이즈 발생에 대한 문제를 제기하지 않고 있으며 이 문제에 대한 대책을 설명하고 있지 않다.
앞서 설명한 바와 같이, 앞서 언급한 특허 문서들은 메모리 셀 어레이에 배치된 비트 라인들 간의 노이즈에 대한 대책을 다루고 있으나 감지 증폭기부 내의 배선들 간의 노이즈 발생 문제에 대한 인식이 없으므로 이 문제에 대한 대책을 다루고 있지 않다. 그러나, 소형화의 진보 및 클로킹 방법의 이용에 따라서, 감지 증폭기부 내의 비트 라인들은 서로 밀접하게 인접해 있다. 결과적으로, 인접 커플링 노이즈의 영향이 증가되어 무시할 수 없게 된다. 그러나, 비트 라인 전체의 용량에 비교해 볼 때는 이 영향은 작다. 그러므로, 기존의 감지 증폭기부의 레이아 웃에서는 감지 증폭기부의 비트 라인들을 트위스트 시키는 것에 대해 고려하고 있지 않다.
그 이유는 다음과 같다. 비트 라인이 감지 증폭기부 내에서 트위스트되어 있는 경우에, 다른 배선층은 레이아웃 영역이 증가되도록 콘택트를 통해 이용되어야만 한다. 종래 기술에서는 레이아웃 영역 증가에 수반되는 감지 증폭기부 내의 비트 라인을 트위스트 시키는 것에 대한 사상이 없다. 그러므로, 감지 증폭기부 내의 배선들 간의 노이즈 발생에 대한 문제는 여전히 풀리지 않고 남아 있다.
그러므로 본 발명의 목적은 영역이 작고 내부의 인접 비트 라인들 간의 노이즈를 줄일 수 있는 감지 증폭기부를 제공하는 것이다.
본 발명의 다른 목적은 앞서 언급한 감지 증폭기부를 가지고 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 감지 증폭기부는 비트 라인들이 감지 증폭기 내에서 트위스트되어 있는 것을 특징으로 한다. 작은 영역 내의 감지 증폭기부 내에서 비트 라인들을 트위스트 시킴으로써 감지 증폭기부 내의 인접 커플링 노이즈 영향을 줄일 수 있다.
앞서 언급한 목적들을 달성하기 위해, 본 발명은 기본적으로 다음 기술을 채택하고 있다. 본 발명의 기술 핵심 내에서 다양한 방식으로 수정된 다양한 응용 기술을 본 발명이 포함하는 것은 쉽게 이해할 수 있을 것이다.
즉, 본 발명에 따른 반도체 메모리 장치와 본 발명에 따른 감지 증폭기부는 다음과 같다.
(1) 반도체 메모리 장치로서,
공유 감지 증폭기부;
상기 공유 감지 증폭기부의 대향 측들에 배치된 메모리 셀부들의 쌍;
상기 공유 감지 증폭기부의 상기 대향 측들에 그리고 상기 메모리 셀부들의 쌍과 상기 공유 감지 증폭기부 사이에 배치된 전송 게이트들의 쌍; 및
다수의 비트 라인 쌍을 구성하며, 상기 전송 게이트들의 쌍과 상기 공유 감지 증폭기부를 통해서 상기 메모리 셀부들의 쌍을 서로 연결하는 비트 라인들을 포함하고,
상기 다수의 비트 라인 쌍 중 소정의 비트 라인 쌍에 있는 비트 라인들은 대향 측들에 있는 상기 전송 게이트들의 쌍 사이의 실질적인 중심에서 트위스트되어 있다.
(2) (1)의 반도체 메모리 장치에 있어서, 상기 전송 게이트들의 쌍 각각은 상기 메모리 셀부들의 쌍 각각과 상기 공유 감지 증폭기부를 일시적으로 분리하여 상기 공유 감지 증폭기부의 내측부를 증폭하기 위해 클로킹을 실행한다.
(3) (1)의 반도체 메모리 장치에 있어서, 상기 공유 감지 증폭기부는 상기 다수의 비트 라인 쌍 중 상기 비트 라인 쌍의 비트 라인들이 트위스트되어 있는 제1 공유 감지 증폭기, 및 상기 다수의 비트 라인 쌍 중 다른 비트 라인 쌍의 비트 라인들이 트위스트되어 있지 않은 제2 공유 감지 증폭기를 포함하며, 상기 제1 및 제2 공유 감지 증폭기들은 교대로 배열되어 있다.
(4) (1)의 반도체 메모리 장치에 있어서, 상기 비트 라인 쌍의 비트 라인들이 상기 공유 감지 증폭기부 내의 트랜지스터의 링형 게이트 전극에 의해 트위스트된다.
(5) (4)의 반도체 메모리 장치에 있어서, 상기 게이트 전극의 일부는 배선으로서 이용된다.
(6) (1)의 반도체 메모리 장치에 있어서, 상기 비트 라인 쌍의 비트 라인들은 상기 공유 감지 증폭기부의 웰 분리 영역에 형성된 배선층에 의해 트위스트된다.
(7) 공유 감지 증폭기부의 대향 측들에 배치된 메모리 셀부들의 쌍; 상기 공유 감지 증폭기부의 상기 대향 측들에 그리고 상기 메모리 셀부들의 쌍과 상기 공유 감지 증폭기부 사이에 배치된 전송 게이트들의 쌍; 및 다수의 비트 라인 쌍을 구성하며, 상기 전송 게이트들의 쌍과 상기 공유 감지 증폭기부를 통해서 상기 메모리 셀부들의 쌍을 서로 연결하는 비트 라인들을 포함하는 반도체 메모리 장치에 이용되는 공유 감지 증폭기부로서,
상기 다수의 비트 라인 쌍 중 소정의 비트 라인 쌍에 있는 비트 라인들은 상기 대향 측들에 있는 상기 전송 게이트들의 쌍 사이의 실질적인 중심에 대응하는 위치에서 트위스트된다.
(8) (7)의 공유 감지 증폭기부에 있어서, 상기 비트 라인 쌍의 비트 라인들은 트랜지스터의 링형 게이트 전극에 의해 트위스트된다.
(9) (8)의 공유 감지 증폭기부에 있어서, 상기 게이트 전극의 일부는 배선으로서 이용된다.
(10) (7)의 공유 감지 증폭기부에 있어서, 상기 비트 라인 쌍의 비트 라인들은 웰 분리 영역에 형성된 배선층에 의해 트위스트된다.
본 발명에 따른 반도체 메모리 장치의 감지 증폭기는, 감지시에 메모리 셀부와 감지 증폭기부를 분리하여 감지 증폭기부의 일부만을 증폭하기 위한 전송 게이트들이 제공되어 있는 클로킹 시스템의 공유 감지 증폭기이다. 좌우 전송 게이트들 사이의 실질적인 중심에 있는 감지 증폭기에서, 비트 라인 쌍의 비트 라인들이 트위스트된다. 비트 라인들을 교호 비트 라인 쌍으로 트위스트 시킴으로써 인접 커플링 노이즈가 제거된다. 그래서, 레이아웃 영역을 증가시키지도 않고도 인접 커플링 노이즈에 의한 영향을 받음이 없이 고속의 안정적인 동작을 실행할 수 있는 감지 증폭기가 제공된다. 또한, 전술한 감지 증폭기를 가지는 반도체 메모리 장치가 제공된다.
본 발명의 양호한 실시예는 도면을 참조하여 상세히 설명할 것이다.
제1 실시예
도 5 내지 도 9를 참조하여, 제1 실시예를 설명하기로 한다.
도 5를 보면, 감지 증폭기부(SA)는 좌우에 배열되어 있고 비트 라인 쌍(D/DB)을 통해서 연결되어 있는 전송 게이트(TG-L/R) 및 메모리 셀 어레이(MA-L/R)를 갖추고 있다. 감지 증폭기부(SA)는 공유형이다. 메모리 셀은 비트 라인과 워드 라인의 교차점에 배치된다. 예를 들어, 좌 메모리 셀 어레이(MA-L)의 워드 라인들 중 하나가 선택되는 경우에 있어서의 동작에 대해 설명하기로 한다. 좌 전송 게이트(TG-L)는 활성화되고, 메모리 셀로부터의 전위들 간의 전위차가 비트 라인 쌍(D/DB)에서 발생된다. 우 메모리 셀 어레이(MA-R)의 워드 라인 및 전송 게이트(TG-R)는 비활성화된다. 우 메모리 셀 어레이(MA-R)의 비트 라인 쌍(D/DB)은 감지 증폭기부(SA)로부터 분리된다.
감지 증폭기부(SA)는 비트 라인 쌍(D/DB)에서의 전위차가 얻어지면 신호 증폭을 실행할 수 있다. 그러므로, 비트 라인 쌍(D/DB)에서의 전위차가 감지 증폭기부에서 얻어질 때, 좌 메모리 셀 어레이(MA-L)는 좌 전송 게이트(TG-L)에 의해 다시 분리된다. 앞서 언급한 방식으로 감지 증폭기부(SA) 내의 일부만을 증폭시켜서 감지 속도를 증가시킬 수 있다. 감지 증폭기부(SA)에서 증폭되어 판독된 데이터는 메인 증폭기를 통과하여 입/출력 회로로부터 출력된다. 동시에, 좌 전송 게이트(TG-L)는 다시 활성화되고 메모리 셀들에의 재기입이 실행된다. 데이터 판독 동작 및 메모리 셀들에의 재기입 동작이 완료되면, 좌 전송 게이트(TG-L)는 분리된다. 그러고 나서, 다음 사이클이 시작된다.
공유 감지 증폭기부에서, 메모리 셀 어레이(MA-L/R) 및 감지 증폭기부(SA)는 전송 게이트(TG-L/R)에 의해 분리된다. 감지 속도를 증가시키기 위해, 비트 라인 쌍(D/DB)의 전체 용량은 감지시에 충전 또는 방전되지 않는다. 대신에, 메모리 셀 어레이(MA-L/R) 및 감지 증폭기부(SA)를 일시적으로 분리시키고 감지 증폭기부(SA)내의 일부만을 증폭하는 클로킹 방법이 이용된다. 감지 증폭기부(SA)에 의한 증폭 후에, 메모리 셀 어레이(MA-L/R) 및 감지 증폭기부(SA)는 전송 게이트(TG)에 의해 다시 연결된다. 그래서, 전송 게이트(TG)를 이용해서 연결/분리/연결을 스위치하는 클로킹을 실행한다. 이러한 방식으로, 판독 동작을 고속으로 실행할 수 있다.
특정 비트 라인들이 감지 증폭기부(SA)의 전체 영역에 걸쳐서 서로 인접해 있다면, 인접 비트 라인으로부터의 노이즈에 응답해서 감지 속도가 떨어질 수 있다. 또한, 판단 에러가 발생할 수도 있다. 이를 고려하여, 서로 인접해 있는 감지 증폭기들에 있어서 하나 건너 하나의 감지 증폭기의 비트 라인을 감지 증폭기부(SA) 내의 실질적인 중심에서 트위스트 한다. 비트 라인을 트위스트 시키면 인접 커플링 노이즈가 제거된다. 예를 들어, 도 5의 감지 증폭기로부터 카운트할 때 제2 및 제4 감지 증폭기 각각의 비트 라인은 트위스트되어 있다. 각 비트 라인 쌍에서, 비트 라인 D 및 비트 라인 DB는 각각 고 레벨 및 저 레벨로 바뀐다고 가정한다. 제1 비트 라인 쌍에 있는 비트 라인 DB는 저 레벨로 바뀐다. 그러나, 중심에서 트위스트되어 있는 제2 비트 라인 쌍에서 고 레벨의 비트 라인 D 및 저 레벨의 비트 라인 DB의 후반(latter halves)은 위치가 반대로 된다. 그러므로, 인접 노이즈가 제거된다.
비트 라인은 레이아웃 영역이 증가되지 않도록 감지 증폭기부(SA)의 레이아웃을 이용하여 트위스트된다. 도 6을 참조해 보면, 감지 증폭기부 주변 구조는 좌 비트 라인 프리차지(precharge) 회로(Pre-L), 좌 전송 게이트(TG-L), 감지 증폭기부(SA), IO 경로(I/OT, I/OB)를 선택적으로 연결하는 선택적 연결 스위치(YSW), 우 전송 게이트(TG-R), 우 비트 라인 프리차지 회로(Pre-R)를 포함하고 있다. 좌 비트 라인 프리차지 회로(Pre-L/R)는 프리차지 신호(PRE) 및 프리차지 전위(HVC)를 공급 받으며, 액세스되지 않을 때는 비트 라인을 프리차지한다. 선택적 연결 스위치(YSW)는 열 선택 신호에 의해 선택된 비트 라인 쌍에서의 데이터를 I/O 경로(I/OT, I/OB)에 전송한다.
도 7을 참조해 보면, 비트 라인 쌍에 있는 비트 라인 A 및 B는 감지 증폭기부의 NMOS 트랜지스터부에서 트위스트되어 있다. 도 7은 도 6의 회로도에 대응하는 레이아웃을 보여주고 있다. 이 레이아웃은 좌 비트 라인 프라차지 회로(Pre-L), 좌 전송 게이트(TG-L), 감지 증폭기부(SA), I/O 경로에 대한 선택적 연결 스위치(YSW), 우 전송 게이트(TG-R), 및 우 비트 라인 프리차지 회로(Pre-R)를 포함하고 있다. 도 7에서, 감지 증폭기부는 전송 게이트(TG)에 의해 분리되기 때문에, 감지 증폭기부의 비트 라인은 수직 방향으로 상위 비트 라인 쌍 A/B 및 다음 비트 라인 쌍 D/E로 표현되어 있다. 여기서, 비트 라인 쌍의 비트 라인 A 및 B는 NMOS 트랜지스터의 측면에서 교차한다. 대안적으로, 비트 라인 쌍의 비트 라인 A 및 B는 PMOS 트랜지스터의 측면에서 교차할 수 있다.
도 8을 참조하면, 비트 라인이 트위스트되어 있는 교차부가 상세하게 도시되어 있다. 도 8에는 2 쌍의 비트 라인(A/B 및 D/E) 및 공통 노드(C)가 도시되어 있다. 감지 증폭기부의 드라이버 트랜지스터가 링형 채널로 구현된다. 링형의 채널은 Kink 효과를 피할 수 있으므로 불균형을 효과적으로 줄일 수 있다. 최근에는, 동작 전압을 낮추고 감지 증폭기부의 불균형을 앞서 설명한 바와 같이 줄여야만 한다. 본 발명의 목적(인접 비트 라인들 간의 커플링 노이즈를 제거하는 것)은 이 불균형을 줄이기 위한 접근방식들 중 하나이다. 그러므로, 링 게이트와 조합하면 시 너지 효과가 기대된다.
좌측으로부터 배선된 비트 라인 A는 비트 콘택트에 의해 드레인에 연결되어 있고 게이트 폴리 콘택트에 의해 오른쪽 인접 트랜지스터의 게이트에 연결되어 있다. 이 트랜지스터의 게이트 전극의 일부는 배선으로서 이용된다. 링형 게이트 전극의 한쪽은 배선으로 이용되고 비트 라인 A는 링형 게이트 전극의 다른 단부로부터 신장(extract)되어 있다. 한편, 좌측으로부터 배선된 비트 라인 B는 게이트 전극에 연결되어 있고 링형 게이트 전극 중간 지점으로부터 다시 신장되어 있다. 여기서, 두 측의 링형 게이트 전극은 배선으로서 이용되고 비트 라인 B는 대각선 코너로부터 신장되어 있다. 비트 라인 B는 비트 콘택트에 의해 드레인에 연결되어 있다. 제2 비트 라인 쌍의 비트 라인 E 및 D는 교차하지 않지만 직선으로 배선되어 있다.
제2 비트 라인 쌍의 비트 라인 E에 인접한 비트 라인은 각각 도 8의 좌측 및 우측에 있는 비트 라인 B 및 A이다. 비트 라인 A 및 B가 상보적으로 동작한다면, 인접 커플링 노이즈가 제거된다. 이 노이즈를 제거하기 위해서, 비트 라인이 트위스트되어 있는 트랜지스터(도 8의 상위 좌 트랜지스터)는 바람직하게 감지 증폭기의 실질적인 중심에 배치되어 있다. 예를 들어, 도 7에 도시된 바와 같이, 감지 증폭기(SA) 및 I/O 경로에 대한 선택적 연결 스위치(YSW)의 레이아웃에서, 중앙부는 감지 증폭기의 NMOS 트랜지스터부이다. 그러나, 교차부는 NMOS 트랜지스터부에 제한되지 않는다. 교차부가 좌우 전송 게이트에 의해 분리된 부분의 실질적인 중심이라는 것은 중요하다. 여기서, 실질적인 중심은 인접 비트 라인들 간의 노이즈 가 실질적으로 제거되도록 하는 중심이어야 한다.
도 9에는 도 8의 변형이 도시되어 있다. 도 8에서, 게이트 폴리 및 비트 라인은 채널상의 콘택트에 의해 연결되어 있다. 그러나, 프로세스에서 금지된다면 접촉하고 있는 확산 층은 삭제할 수 있다. 대안적으로, 도 9에 도시된 바와 같이, 게이트 폴리는 채널로부터 필드(절연 영역) 위의 한 지점까지 신장되며, 게이트 폴리 콘택트는 이 필드에 형성된다.
이 실시예에서, 감지 증폭기를 형성하는 트랜지스터의 게이트 전극은 배선으로 이용되고 비트 라인들이 트위스트된다. 좌우 전송 게이트들 간의 실질적인 중심에 대응하는, 감지 증폭기의 트랜지스터 영역에서, 비트 라인 쌍의 비트 라인들은 트위스트되어 있다. 교호의 비트 라인 쌍의 비트 라인들을 트위스트 시킴으로써 인접 커플링 노이즈를 제거할 수 있다. 그래서, 감지 증폭기에서 인접 커플링 노이즈의 영향을 제거하기 위해 레이아웃 영역을 증가시킴이 없이 비트 라인 쌍의 비트 라인을 트위스트 시킴으로써 고속 안정적인 동작을 실행할 수 있는 감지 증폭기를 얻을 수 있다. 또한 앞서 언급한 감지 증폭기를 갖춘 반도체 메모리 장치를 얻을 수 있다.
제2 실시예
도 10을 참조하여 본 발명의 제2 실시예를 설명하기로 한다. 이 실시예에서는, 교차부가 감지 증폭기부의 PN 웰 분리 영역에 형성된다.
도 10을 참조하면, 감지 증폭기부는 비트 라인을 전원 전위로 끌어올리기 위한 로드 트랜지스터로서의 PMOS 및 접지 전위(GND)로 방전시키기 위한 드라이브 트 랜지스터로서의 NMOS를 포함하고 있다. 2 종류의 트랜지스터 PMOS 및 NMOS는 불순물 유형에서 서로 다른 N-웰 영역 및 P-웰 영역에 형성된다. P-웰과 N-웰 영역을 분리하기 위해 소정의 영역이 필요하다. 이 소정의 영역을 이용하여 비트 라인을 트위스트한다.
두 쌍의 비트 라인 A, B 및 D, E에서, 비트 라인 쌍의 비트 라인 A 및 B는 부가의 배선층 K를 통해서 트위스트된다. 예를 들어, 비트 라인 B는 콘택트 1 및 2를 통해서 부가의 배선층 K로서 배선되어 있고, 비트 라인 A는 부가의 배선층 K에서 트위스트된다. 비트 라인을 트위스트 하기 위해 부가의 배선층이 콘택트를 경유해 이용된다. 그러나, 웰 분리 영역을 이용함으로써 영역이 증가되지는 않는다. 비트 라인 쌍의 비트 라인 D 및 E는 배열 순서가 바뀌지 않는다. 비트 라인 D에 인접한 비트 라인은 각각 도 10의 좌측 및 우측에 있는 A 및 B이다. 비트 라인 A 및 B가 상보적으로 동작한다면, 인접 커플링 노이즈가 제거된다. 노이즈를 제거하기 위해, 비트 라인이 트위스트되어 있는 위치(부가의 배선층(K))는 바람직하게는 감지 증폭기부의 거의 중심에 배치된다.
이 실시예에서, 비트 라인이 트위스트되어 있는 교차부는 감지 증폭기의 PN 웰 분리 영역에 배열된다. 좌우 전송 게이트의 실질적인 중심에 있는 감지 증폭기의 PN 웰 분리 영역에서, 비트 라인 쌍의 비트 라인이 트위스트된다. 비트 라인을 교호하는 쌍으로 트위스트 함으로써 인접 커플링 노이즈를 제거한다. 그래서, 감지 증폭기부의 인접 커플링 노이즈의 영향을 없애기 위해서 레이아웃 영역을 증가시킴이 없이 비트 라인 쌍의 비트 라인들을 트위스트 시켜서 고속의 안정적인 동작 을 실행할 수 있는 감지 증폭기를 얻을 수 있다. 또한, 전술한 감지 증폭기부를 갖춘 반도체 메모리 장치를 얻을 수 있다.
본 발명에 따른 반도체 메모리 장치는 공유 감지 증폭기를 채택하고 있다. 또한 반도체 메모리 장치는 클로킹을 실행하기 위해 감지시에 메모리 셀부와 감지 증폭기부를 분리하여 감지 증폭기부의 일부만을 증폭하기 위한 전송 게이트를 포함하고 있다. 좌우 전송 게이트 간의 실질적인 중심에 있는 감지 증폭기에서, 비트 라인 쌍의 비트 라인이 트위스트된다. 비트 라인을 교호하는 쌍으로 트위스트 함으로써 인접 커플링 노이즈가 제거된다. 그래서, 감지 증폭기의 인접 커플링 노이즈의 영향을 없애기 위해서 레이아웃 영역을 증가시킴이 없이 비트 라인 쌍의 비트 라인들을 트위스트 시켜서 고속의 안정적인 동작을 실행할 수 있는 감지 증폭기를 얻을 수 있다. 또한, 전술한 감지 증폭기를 갖춘 반도체 메모리 장치를 얻을 수 있다.
본 발명이 몇몇 양호한 실시예를 들어서 설명되었을지라도, 본 발명은 이들 실시예에 한정되지 않으며 첨부된 특허청구범위 내에서 다양한 다른 방식으로 수정될 수 있다.
본 발명에 따르면 좌우 전송 게이트의 실질적인 중심에 있는 감지 증폭기에서, 비트 라인 쌍의 비트 라인들이 트위스트된다. 비트 라인들을 교호 비트 라인 쌍으로 트위스트 시킴으로써 인접 커플링 노이즈가 제거된다. 그래서, 레이아웃 영역을 증가시키지도 않고도 인접 커플링 노이즈의 영향을 받지 않는 고속의 안정 적인 동작을 실행할 수 있는 감지 증폭기가 제공된다.

Claims (10)

  1. 반도체 메모리 장치로서,
    공유 감지 증폭기부;
    상기 공유 감지 증폭기부의 대향 측들에 배치된 메모리 셀부들의 쌍;
    상기 공유 감지 증폭기부의 상기 대향 측들에 그리고 상기 메모리 셀부들의 쌍과 상기 공유 감지 증폭기부 사이에 배치된 전송 게이트들의 쌍; 및
    다수의 비트 라인 쌍을 구성하며, 상기 전송 게이트들의 쌍과 상기 공유 감지 증폭기부를 통해서 상기 메모리 셀부들의 쌍을 서로 연결하는 비트 라인들
    을 포함하고,
    상기 다수의 비트 라인 쌍 중 소정의 비트 라인 쌍에 있는 비트 라인들은 상기 대향 측들에 있는 상기 전송 게이트들의 쌍 사이의 실질적인 중심에서 트위스트되어 있는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 전송 게이트들의 쌍 각각은 상기 메모리 셀부들의 쌍 각각과 상기 공유 감지 증폭기부를 일시적으로 분리하여 상기 공유 감지 증폭기부의 내측부를 증폭하기 위해 클로킹(clocking)을 실행하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 공유 감지 증폭기부는 상기 다수의 비트 라인 쌍 중 상기 비트 라인 쌍의 상기 비트 라인들이 트위스트되어 있는 제1 공유 감지 증폭기, 및 상기 다수의 비트 라인 쌍 중 다른 비트 라인 쌍의 비트 라인들이 트위스트되어 있지 않은 제2 공유 감지 증폭기를 포함하며, 상기 제1 및 제2 공유 감지 증폭기들은 교대로 배열되어 있는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 비트 라인 쌍의 상기 비트 라인들은 상기 공유 감지 증폭기부 내의 트랜지스터의 링형 게이트 전극에 의해 트위스트되어 있는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 게이트 전극의 일부는 배선으로서 이용되는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 비트 라인 쌍의 상기 비트 라인들은 상기 공유 감지 증폭기부의 웰 분리 영역에 형성된 배선층에 의해 트위스트되는 반도체 메모리 장치.
  7. 공유 감지 증폭기부의 대향 측들에 배치된 메모리 셀부들의 쌍; 상기 공유 감지 증폭기부의 상기 대향 측들에 그리고 상기 메모리 셀부들의 쌍과 상기 공유 감지 증폭기부 사이에 배치된 전송 게이트들의 쌍; 및 다수의 비트 라인 쌍을 구성 하며, 상기 전송 게이트들의 쌍과 상기 공유 감지 증폭기부를 통해서 상기 메모리 셀부들의 쌍을 서로 연결하는 비트 라인들을 포함하는 반도체 메모리 장치에 이용되는 공유 감지 증폭기부로서,
    상기 다수의 비트 라인 쌍 중 소정의 비트 라인 쌍에 있는 상기 비트 라인들은 상기 대향 측들에 있는 상기 전송 게이트들의 쌍 사이의 실질적인 중심에 대응하는 위치에서 트위스트되어 있는 공유 감지 증폭기부.
  8. 제7항에 있어서,
    상기 비트 라인 쌍의 상기 비트 라인들은 트랜지스터의 링형 게이트 전극에 의해 트위스트되는 공유 감지 증폭기부.
  9. 제8항에 있어서,
    상기 게이트 전극의 일부는 배선으로서 이용되는 공유 감지 증폭기부.
  10. 제7항에 있어서,
    상기 비트 라인 쌍의 상기 비트 라인들은 웰 분리 영역에 형성된 배선층에 의해 트위스트되는 공유 감지 증폭기부.
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