JP2006277948A - 半導体装置 - Google Patents

Abstract

【課題】半導体記憶装置においてデータの破壊や誤読み出しを防止する。
【解決手段】半導体記憶装置は、ビット線ＢＬと接続された差動増幅型センスアンプ１１と、ビット線ＢＬとデータ線ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２を含むデータ伝送回路とを備えている。ビット線ＢＬには、容量制御スイッチＱｎ７を介して付加容量Ｃ１が設けられている。読み出し動作状態において差動増幅型センスアンプ１１が起動された後であってカラム選択スイッチ１２によってデータ線ＤＬとビット線ＢＬとが接続される前に、容量制御スイッチＱｎ７によって付加容量Ｃ１とビット線ＢＬとが接続される。
【選択図】図７

Description

本発明は、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置に関し、特に、データの誤読み出し防止手段に関するものである。

図１１は、従来の半導体記憶装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である（特許文献１及び２参照）。

図１１に示すように、被選択メモリセル（図示省略）からビット線対ＢＬ及び／ＢＬにそれぞれデータが読み出されると、各ビット線の電位が差動型センスアンプ１により増幅される。また、メモリセルが、１つのトランジスタと１つのキャパシタとから構成された１Ｔ１Ｃ型メモリである場合、ビット線対ＢＬ及び／ＢＬの一方のビット線に供給された比較電位が差動型センスアンプ１により増幅される。

差動型センスアンプ１を活性化するためには、信号ＳＡ１をＬｏｗ（Ｌｏ）にすると共に信号ＳＡ２をＨｉｇｈ（Ｈｉ）にすることによって、Ｐチャネル型ＭＯＳトランジスタＱｐ１及びＮチャネル型ＭＯＳトランジスタＱｎ１をそれぞれＯＮ状態にする。ここで、例えばビット線ＢＬに“１”のデータが読み出されると、差動増幅によりビット線ＢＬの最終的な電位は電源電圧（Ｖｃｃ）レベルになると共に、ビット線／ＢＬの最終的な電位はＧＮＤレベルになる。その結果、Ｐチャネル型ＭＯＳトランジスタＱｐ２及びＮチャネル型ＭＯＳトランジスタＱｎ３がＯＮ状態になると共にＰチャネル型ＭＯＳトランジスタＱｐ３及びＮチャネル型ＭＯＳトランジスタＱｎ２がＯＦＦ状態になる。

続いて、カラム選択信号ＳＷをＨｉにして、カラム選択スイッチ２の一対のＮチャネル型ＭＯＳトランジスタＱｎ４をＯＮ状態にすることにより、メモリセルからの読み出しデータがデータ線対ＤＬ及び／ＤＬに伝送される。

図１２は、図１１に示す従来の半導体記憶装置においてビット線からデータ線にデータが正常に伝送された時のビット線及びデータ線の電位変化を示す図である。

図１２に示すように、センスアンプ１が活性化されたとき、ビット線対ＢＬ及び／ＢＬはそれぞれ電源電圧レベル及びＧＮＤレベルになっている。ここで、カラム選択信号ＳＷをＬｏからＨｉにすると、Ｎチャネル型ＭＯＳトランジスタＱｎ４がＯＮし、それによりビット線ＢＬからデータ線ＤＬに電荷がチャージされる結果、データ線ＤＬの電位が上昇する。尚、ＭＯＳトランジスタＱｎ４がＯＮした瞬間、データ線ＤＬへのチャージ電流が発生するため、ビット線ＢＬの電位は低下する。しかし、データ線ＤＬの電位が上昇するにつれてチャージ電流が減少するので、ビット線ＢＬの電位は再上昇して電源電圧レベルになる。一方、データ線／ＤＬには、データ線間干渉によるわずかな電位上昇がみられる。このため、データ線／ＤＬと接続するビット線／ＢＬの電位も同様にわずかに上昇するが、最終的にはビット線／ＢＬの電位はＧＮＤレベルに戻る。
特開平５−２８７５２号公報 特開平６−２０８７８６号公報

しかしながら、前述の従来の半導体記憶装置においては、データの破壊や誤読み出しが生じるという問題がある。

前記に鑑み、本発明は、半導体記憶装置においてデータの破壊や誤読み出しを防止することを目的とする。

前記の目的を達成するために、本願発明者らは、従来の半導体記憶装置においてデータの破壊や誤読み出しが生じる原因を検討した結果、次のようなことが分かった。

すなわち、従来のセンスアンプ１及びカラム選択スイッチ２においては、ビット線負荷容量と比べて、データ線長に依存する配線容量、又はデータ線間距離に依存する配線間容量等が大きい。従って、センスアンプ１を構成するＭＯＳトランジスタＱｐ１及びＱｐ２の合計のオン抵抗と比べて、カラム選択スイッチ２であるＭＯＳトランジスタＱｎ４のオン抵抗が低い場合、読み出し動作において誤読み出しとなる危険性が高い。

図１３は、図１１に示す従来の半導体記憶装置において誤読み出しが起きる場合のビット線及びデータ線の電位変化を示す図である。

図１３に示すように、センスアンプ１が活性化されたとき、ビット線対ＢＬ及び／ＢＬはそれぞれ電源電圧レベル及びＧＮＤレベルになっている。ここで、カラム選択信号ＳＷをＬｏからＨｉにすると、Ｎチャネル型ＭＯＳトランジスタＱｎ４がＯＮし、それによりビット線ＢＬからデータ線ＤＬに電荷がチャージされる結果、データ線ＤＬの電位が上昇する。ところで、ＭＯＳトランジスタＱｎ４がＯＮした瞬間、データ線ＤＬへのチャージ電流が発生するため、ビット線ＢＬの電位は低下する。このとき、ビット線容量と比較してデータ線容量が極めて大きく且つＰチャネル型ＭＯＳトランジスタＱｐ１及びＱｐ２の合計のオン抵抗と比べてカラム選択スイッチ２であるＭＯＳトランジスタＱｎ４のオン抵抗が低いと、ビット線ＢＬの電位低下がより大きく起こる。

一方、大きなデータ線間容量に起因するデータ線間干渉によってデータ線／ＤＬの電位上昇も大きい。そのため、データ線／ＤＬと低抵抗で接続するビット線／ＢＬの電位上昇も大きくなる。同時に、ビット線ＢＬのレベル低下によって、Ｐチャネル型ＭＯＳトランジスタＱｐ３がＯＮすると共にＮチャネル型ＭＯＳトランジスタＱｎ３が高抵抗化する。以上のことが重なってビット線／ＢＬの電位上昇はより大きくなる。その結果、ビット線対ＢＬ及び／ＢＬ間の電位逆転が起こり、読み出しデータが破壊されてしまう。

本発明は、以上の検討結果に基づき得られたものであって、具体的には、本発明に係る第１の半導体装置は、ビット線と接続された差動増幅型センスアンプと、データ線とビット線との接続・非接続を切替制御するカラム選択スイッチを含むデータ伝送回路と、付加容量とビット線との接続・非接続を切替制御する容量制御スイッチとを備え、読み出し動作状態において差動増幅型センスアンプが起動された後であってカラム選択スイッチによってデータ線とビット線とが接続される前に、容量制御スイッチによって付加容量とビット線とが接続される。

第１の半導体装置によると、カラム選択スイッチがＯＮした瞬間（データ線とビット線とが接続された瞬間）、ビット線（ハイレベルになるビット線）からデータ線へのチャージ電流が発生するが、付加容量によって該ビット線のトータル容量が十分に大きくなっているため、該ビット線の電位低下を抑制することができる。また、ハイレベルになるビット線のトータル容量が十分に大きいため、該ビット線の電位が、差動増幅型センスアンプにおけるローレベルになるビット線と電源とを接続するＰチャネル型ＭＯＳトランジスタの閾値以下に低下することがない。このため、ローレベルになるビット線と接続されるデータ線に、データ線間干渉によるわずかな電位上昇が生じ、それによって該ビット線にも同様にわずかな電位上昇が生じたとしても、該ビット線に、それ以上の電位上昇が生じることを防止できる。従って、ビット線対間の電位関係をより安定させることができるため、ビット線からデータ線へのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しをより確実に防止できる。

本発明に係る第２の半導体装置は、ビット線と接続された差動増幅型センスアンプと、データ線とビット線との接続・非接続を切替制御するカラム選択スイッチを含むデータ伝送回路と、データ線の分割・非分割を切替制御するデータ線分割スイッチとを備え、読み出し動作状態において差動増幅型センスアンプが起動され且つカラム選択スイッチによってデータ線とビット線とが接続されるまで、データ線分割スイッチによってデータ線が分割されている。

第２の半導体装置によると、カラム選択スイッチがＯＮした瞬間（データ線とビット線とが接続された瞬間）、ビット線（ハイレベルになるビット線）からデータ線へのチャージ電流が発生するが、データ線分割スイッチによってデータ線が分割されてデータ線のトータル容量が十分に小さくなっているため、ハイレベルになるビット線の電位低下を抑制することができる。また、データ線のトータル容量が十分に小さいため、ハイレベルになるビット線の電位が、差動増幅型センスアンプにおけるローレベルになるビット線と電源とを接続するＰチャネル型ＭＯＳトランジスタの閾値以下に低下することがない。このため、ローレベルになるビット線と接続されるデータ線に、データ線間干渉によるわずかな電位上昇が生じ、それによって該ビット線にも同様にわずかな電位上昇が生じたとしても、該ビット線に、それ以上の電位上昇が生じることを防止できる。従って、ビット線対間の電位関係をより安定させることができるため、ビット線からデータ線へのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しをより確実に防止できる。

本発明によると、ビット線とデータ線との負荷容量比率を改善させるためにビット線付加容量及びその接続制御用スイッチを設けることにより、又はデータ線分割スイッチを設けることにより、データ読み出し動作におけるカラム選択スイッチＯＮ時の相補ビット線の電位逆転に起因するデータ破壊を防止することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的には、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置について、図面を参照しながら説明する。

図１は、第１の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。

図１に示すように、本実施形態の半導体装置におけるセンスアンプ１１は、第１、第２及び第３のＰチャネル型ＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３、並びに第１、第２及び第３のＮチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３から構成されている。

第１のＰチャネル型ＭＯＳトランジスタＱｐ１のソース電極はセンスアンプ１１の電源に接続されている。第１のＰチャネル型ＭＯＳトランジスタＱｐ１のゲート電極には、センスアンプ１１の動作を制御する信号ＳＡ１が入力される。第２及び第３のＰチャネル型ＭＯＳトランジスタＱｐ２及びＱｐ３のそれぞれのソース電極は第１のＰチャネル型ＭＯＳトランジスタＱｐ１に接続されている。第２のＰチャネル型ＭＯＳトランジスタＱｐ２のゲート電極及びドレイン電極はそれぞれビット線／ＢＬ及びビット線ＢＬと接続されている。第３のＰチャネル型ＭＯＳトランジスタＱｐ３のゲート電極及びドレイン電極はそれぞれビット線ＢＬ及びビット線／ＢＬと接続されている。

第１のＮチャネル型ＭＯＳトランジスタＱｎ１のソース電極は接地されている。第１のＮチャネル型ＭＯＳトランジスタＱｎ１のゲート電極には、センスアンプ１１の動作を制御する信号ＳＡ２が入力される。第２及び第３のＮチャネル型ＭＯＳトランジスタＱｎ２及びＱｎ３のそれぞれのソース電極は第１のＮチャネル型ＭＯＳトランジスタＱｎ１に接続されている。第２のＮチャネル型ＭＯＳトランジスタＱｎ２のゲート電極及びドレイン電極はそれぞれビット線／ＢＬ及びビット線ＢＬと接続されている。第３のＮチャネル型ＭＯＳトランジスタＱｎ３のゲート電極及びドレイン電極はそれぞれビット線ＢＬ及びビット線／ＢＬと接続されている。

一方、本実施形態の半導体装置におけるカラム選択スイッチ１２、つまり、ビット線対ＢＬ及び／ＢＬとデータ線対ＤＬ及び／ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２は、一対のＮチャネル型ＭＯＳトランジスタＱｎ４よりなる。各Ｎチャネル型ＭＯＳトランジスタＱｎ４のゲート電極にはカラム選択信号ＳＷが入力される。

ここで、本実施形態の特徴は、センスアンプ１１を活性化してビット線ＢＬをＨｉレベルとした時のＭＯＳトランジスタＱｐ１及びＱｐ２の合計のオン抵抗と比べて、カラム選択スイッチ１２を構成する各ＭＯＳトランジスタＱｎ４のオン抵抗の方が大きいことである。

本実施形態の半導体装置の具体的な動作は次の通りである。

被選択メモリセル（図示省略）からビット線対ＢＬ及び／ＢＬにそれぞれデータが読み出されると、各ビット線の電位が差動型センスアンプ１１により増幅される。また、メモリセルが、１つのトランジスタと１つのキャパシタとから構成された１Ｔ１Ｃ型メモリである場合、ビット線対ＢＬ及び／ＢＬの一方のビット線に供給された比較電位が差動型センスアンプ１１により増幅される。

差動型センスアンプ１１を活性化するためには、信号ＳＡ１をＬｏにすると共に信号ＳＡ２をＨｉにすることによって、Ｐチャネル型ＭＯＳトランジスタＱｐ１及びＮチャネル型ＭＯＳトランジスタＱｎ１をそれぞれＯＮ状態にする。ここで、例えばビット線ＢＬに“１”のデータが読み出されると、差動増幅によりビット線ＢＬの最終的な電位は電源電圧（Ｖｃｃ）レベルになると共に、ビット線／ＢＬの最終的な電位はＧＮＤレベルになる。その結果、Ｐチャネル型ＭＯＳトランジスタＱｐ２及びＮチャネル型ＭＯＳトランジスタＱｎ３がＯＮ状態になると共にＰチャネル型ＭＯＳトランジスタＱｐ３及びＮチャネル型ＭＯＳトランジスタＱｎ２がＯＦＦ状態になる。

続いて、カラム選択信号ＳＷをＨｉにして、カラム選択スイッチ１２のＮチャネル型ＭＯＳトランジスタＱｎ４をＯＮ状態にすることにより、メモリセルからの読み出しデータがデータ線対ＤＬ及び／ＤＬに伝送される。

図２は、図１に示す本実施形態の半導体装置においてビット線からデータ線にデータが正常に伝送された時のビット線及びデータ線の電位変化を示す図である。

図２に示すように、センスアンプ１１が活性化されたとき、ビット線対ＢＬ及び／ＢＬはそれぞれ電源電圧レベル及びＧＮＤレベルになっている。ここで、カラム選択信号ＳＷをＬｏからＨｉにすると、カラム選択スイッチ１２のＮチャネル型ＭＯＳトランジスタＱｎ４がＯＮし、それによりビット線ＢＬからデータ線ＤＬに電荷がチャージされる結果、データ線ＤＬの電位が上昇する。尚、ＭＯＳトランジスタＱｎ４がＯＮした瞬間、データ線ＤＬへのチャージ電流が発生するが、ＭＯＳトランジスタＱｎ４のオン抵抗が比較的大きいので、ビット線ＢＬの電位低下は小さい。また、センスアンプ１１のトランジスタ列（ＭＯＳトランジスタＱｐ１及びＱｐ２）の合計のオン抵抗がＭＯＳトランジスタＱｎ４のオン抵抗と比べて小さいので、ビット線ＢＬの電位が、ビット線／ＢＬとセンスアンプ１１の電源とを接続するＰチャネル型ＭＯＳトランジスタＱｐ３の閾値以下に低下することはない。すなわち、ＭＯＳトランジスタＱｐ３はＯＮせず、従ってＭＯＳトランジスタＱｎ３は十分にＯＮ状態にある。このため、データ線／ＤＬにデータ線間干渉によるわずかな電位上昇が生じ、それによってデータ線／ＤＬと接続するビット線／ＢＬにも同様にわずかな電位上昇が生じたとしても、ビット線／ＢＬに、それ以上の電位上昇が起こることはない。

従って、第１の実施形態によると、ビット線対ＢＬ及び／ＢＬの間の電位関係を安定させることができるため、ビット線ＢＬ又は／ＢＬからデータ線ＤＬ又は／ＤＬへのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しを防止できる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的には、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置について、図面を参照しながら説明する。

第２の実施形態が第１の実施形態と異なっている点は、第２の実施形態の半導体装置におけるカラム選択スイッチが、読み出し用カラム選択スイッチと書き込み用カラム選択スイッチとから構成されていることである。

図３は、第２の実施形態に係る半導体装置におけるカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。尚、本実施形態の半導体装置におけるセンスアンプは、図１に示す第１の実施形態のセンスアンプ１１と同様のものであるとする。

図３に示すように、本実施形態の半導体装置におけるカラム選択スイッチ、つまり、ビット線対ＢＬ及び／ＢＬとデータ線対ＤＬ及び／ＤＬとの接続・非接続を切替制御するカラム選択スイッチは、書き込み動作用のスイッチである一対のＮチャネル型ＭＯＳトランジスタＱｎ５と、読み出し動作用のスイッチである一対のＮチャネル型ＭＯＳトランジスタＱｎ６とを備えている。各Ｎチャネル型ＭＯＳトランジスタＱｎ５のゲート電極には書き込み動作用の制御信号ＳＷＷが入力されると共に、各Ｎチャネル型ＭＯＳトランジスタＱｎ６のゲート電極には読み出し動作用の制御信号ＳＷＲが入力される。

ここで、本実施形態の第１の特徴は、Ｎチャネル型ＭＯＳトランジスタＱｎ６のオン抵抗が、Ｎチャネル型ＭＯＳトランジスタＱｎ５のオン抵抗よりも大きいことである。

また、本実施形態の第２の特徴は、各Ｎチャネル型ＭＯＳトランジスタＱｎ５（書き込み動作用のＭＯＳトランジスタ）及び各Ｎチャネル型ＭＯＳトランジスタＱｎ６（読み出し動作用のＭＯＳトランジスタ）のそれぞれにおけるデータ線ＤＬ又はデータ線／ＤＬとの接続部分が共通の不純物拡散層から構成されていることである。

図４は、本実施形態のカラム選択スイッチにおける、ＭＯＳトランジスタＱｎ５及びＭＯＳトランジスタＱｎ６のそれぞれとデータ線ＤＬとの接続部分及びその近傍部分のレイアウトを模式的に示す図である。尚、図４において、■は各トランジスタとビット線ＢＬ又はデータ線ＤＬとを接続するプラグを表している。また、ＩＬ（点領域）は不純物拡散層を表している。図４に示すように、ＭＯＳトランジスタＱｎ５及びＭＯＳトランジスタＱｎ６のそれぞれにおけるデータ線ＤＬとの接続部分は共通の不純物拡散層Ｃから構成されている。

本実施形態の半導体装置の具体的な動作は次の通りである。

まず、読み出し動作においては、制御信号ＳＷＷはＬｏのままで制御信号ＳＷＲがＬｏからＨｉに遷移し、それによりオン抵抗が比較的大きいＭＯＳトランジスタＱｎ６がＯＮしてビット線ＢＬ及び／ＢＬからそれぞれデータ線ＤＬ及び／ＤＬへデータが伝送される。

また、書き込み動作においては、制御信号ＳＷＲはＬｏのままで制御信号ＳＷＷがＬｏからＨｉに遷移し、それによりオン抵抗が比較的小さいＭＯＳトランジスタＱｎ５がＯＮしてデータ線ＤＬ及び／ＤＬからそれぞれビット線ＢＬ及び／ＢＬへデータが伝送される。

尚、本実施形態においても、センスアンプを活性化してビット線ＢＬをＨｉレベルとした場合におけるセンスアンプのトランジスタ列（図１のＭＯＳトランジスタＱｐ１及びＱｐ２）の合計のオン抵抗と比べて、読み出し用のカラム選択スイッチであるＭＯＳトランジスタＱｎ６のオン抵抗の方が大きいという関係が保たれているものとする。これにより、第１の実施形態と同様に、ビット線対ＢＬ及び／ＢＬの間の電位関係を安定させることができるため、ビット線ＢＬ又は／ＢＬからデータ線ＤＬ又は／ＤＬへのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しを防止できる。

第２の実施形態によると、カラム選択スイッチが、読み出し用カラム選択スイッチと書き込み用カラム選択スイッチとから構成されているため、書き込み用カラム選択スイッチのオン抵抗を大きくすることなく、読み出し用カラム選択スイッチのオン抵抗のみを大きくできる。このため、読み出し用カラム選択スイッチのオン抵抗を、差動増幅型センスアンプのトランジスタ列のオン抵抗よりも大きくすることができるので、第１の実施形態と同様の効果が得られる。

また、第２の実施形態によると、書き込み用カラム選択スイッチとして、オン抵抗が比較的小さい書き込み専用のＭＯＳトランジスタＱｎ５を用いているため、安定且つ高速な書き込み動作を実行させることが可能になる。

さらに、第２の実施形態によると、読み出し用カラム選択スイッチ及び書き込み用カラム選択スイッチのそれぞれにおけるデータ線ＤＬ又は／ＤＬとの接続部分が共通の不純物拡散層から構成されているため、読み出し用及び書き込み用にそれぞれカラム選択スイッチを設けたことによるレイアウト面積の増大を最小限に抑制することができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的には、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置について、図面を参照しながら説明する。

第３の実施形態が第１の実施形態と異なっている点は、第３の実施形態の半導体装置におけるカラム選択スイッチが、読み出し用カラム選択スイッチと書き込み用カラム選択スイッチとから構成されていることである。

図５は、第３の実施形態に係る半導体装置におけるカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。尚、本実施形態の半導体装置におけるセンスアンプは、図１に示す第１の実施形態のセンスアンプ１１と同様のものであるとする。また、図５においては、隣接する２つのセンスアンプと対応する２つのカラム選択スイッチのうち、言い換えると、隣接する一対のカラムのそれぞれに配置された一対のカラム選択スイッチのうち、各センスアンプと接続された各ビット線対の一方（ビット線ＢＬ１及びビット線ＢＬ２）とデータ線ＤＬとの接続・非接続を切替制御する部分のみを抜粋して示している。すなわち、各センスアンプと接続された各ビット線対の他方（ビット線／ＢＬ１及びビット線／ＢＬ２）とデータ線／ＤＬとの接続・非接続を切替制御するカラム選択スイッチ部分の図示は省略している。

図５に示すように、本実施形態の半導体装置における一のカラム選択スイッチ、つまり、ビット線ＢＬ１（及び／ＢＬ１）とデータ線ＤＬ（及び／ＤＬ）との接続・非接続を切替制御するカラム選択スイッチは、書き込み動作用のスイッチであるＮチャネル型ＭＯＳトランジスタＱｎ５１と、読み出し動作用のスイッチであるＮチャネル型ＭＯＳトランジスタＱｎ６１とを備えている。ＭＯＳトランジスタＱｎ５１のゲート電極には書き込み動作用の制御信号ＳＷＷ１が入力されると共に、ＭＯＳトランジスタＱｎ６１のゲート電極には読み出し動作用の制御信号ＳＷＲ１が入力される。

また、本実施形態の半導体装置における他のカラム選択スイッチ、つまり、ビット線ＢＬ２（及び／ＢＬ２）とデータ線ＤＬ（及び／ＤＬ）との接続・非接続を切替制御するカラム選択スイッチは、書き込み動作用のスイッチであるＮチャネル型ＭＯＳトランジスタＱｎ５２と、読み出し動作用のスイッチであるＮチャネル型ＭＯＳトランジスタＱｎ６２とを備えている。ＭＯＳトランジスタＱｎ５２のゲート電極には書き込み動作用の制御信号ＳＷＷ２が入力されると共に、ＭＯＳトランジスタＱｎ６２のゲート電極には読み出し動作用の制御信号ＳＷＲ２が入力される。

ここで、本実施形態の第１の特徴は、Ｎチャネル型ＭＯＳトランジスタＱｎ６１のオン抵抗が、Ｎチャネル型ＭＯＳトランジスタＱｎ５１のオン抵抗よりも大きいと共に、Ｎチャネル型ＭＯＳトランジスタＱｎ６２のオン抵抗が、Ｎチャネル型ＭＯＳトランジスタＱｎ５２のオン抵抗よりも大きいことである。

また、本実施形態の第２の特徴は、同一カラムに配置されたＭＯＳトランジスタＱｎ５１及びＱｎ６１のそれぞれにおけるデータ線ＤＬ（又はデータ線／ＤＬ）との接続部分が共通の不純物拡散層から構成されていると共に、同一カラムに配置されたＭＯＳトランジスタＱｎ５２及びＱｎ６２のそれぞれにおけるデータ線ＤＬ（又はデータ線／ＤＬ）との接続部分が共通の不純物拡散層から構成されていることである。

さらに、本実施形態の第３の特徴は、隣接カラムのそれぞれに配置されたＭＯＳトランジスタＱｎ５１及びＱｎ５２のそれぞれにおけるデータ線ＤＬ（又はデータ線／ＤＬ）との接続部分が共通の不純物拡散層から構成されていると共に、隣接カラムのそれぞれに配置されたＭＯＳトランジスタＱｎ６１及びＱｎ６２のそれぞれにおけるデータ線ＤＬ（又はデータ線／ＤＬ）との接続部分が共通の不純物拡散層から構成されていることである。

図６は、本実施形態の一対のカラム選択スイッチにおける、ＭＯＳトランジスタＱｎ５１、Ｑｎ５２、Ｑｎ６１及びＱｎ６２のそれぞれとデータ線ＤＬとの接続部分及びその近傍部分のレイアウトを模式的に示す図である。尚、図６において、■は各トランジスタとビット線ＢＬ１、ＢＬ２又はデータ線ＤＬとを接続するプラグを表している（プラグの一部分についてはその輪郭を破線で示している）。また、ＩＬ（点領域）は不純物拡散層を表している。図６に示すように、ＭＯＳトランジスタＱｎ５１、Ｑｎ５２、Ｑｎ６１及びＱｎ６２のそれぞれにおけるデータ線ＤＬとの接続部分は共通の不純物拡散層Ｃから構成されている。

本実施形態の半導体装置の具体的な動作は次の通りである。

まず、読み出し動作においては、制御信号ＳＷＷ１又はＳＷＷ２はＬｏのままで制御信号ＳＷＲ１又はＳＷＲ２がＬｏからＨｉに遷移し、それによりオン抵抗が比較的大きいＭＯＳトランジスタＱｎ６１又はＱｎ６２がＯＮしてビット線ＢＬ１（及び／ＢＬ１）又はビット線ＢＬ２（及び／ＢＬ２）からデータ線ＤＬ（及び／ＤＬ）へデータが伝送される。

また、書き込み動作においては、制御信号ＳＷＲ１又はＳＷＲ２はＬｏのままで制御信号ＳＷＷ１又はＳＷＷ２がＬｏからＨｉに遷移し、それによりオン抵抗が比較的小さいＭＯＳトランジスタＱｎ５１又はＱｎ５２がＯＮしてデータ線ＤＬ（及び／ＤＬ）からビット線ＢＬ１（及び／ＢＬ１）又はビット線ＢＬ２（及び／ＢＬ２）へデータが伝送される。

尚、本実施形態においても、センスアンプの一方を活性化してビット線ＢＬ１又はＢＬ２をＨｉレベルとした場合における活性化したセンスアンプのトランジスタ列（センスアンプの電源とビット線とを接続する少なくとも１つのＰチャネル型ＭＯＳトランジスタ）の合計のオン抵抗と比べて、読み出し用のカラム選択スイッチであるＭＯＳトランジスタＱｎ６１又はＱｎ６２のオン抵抗の方が大きいという関係が保たれているものとする。これにより、第１の実施形態と同様に、ビット線ＢＬ１及び／ＢＬ１の間の電位関係、又はビット線ＢＬ２及び／ＢＬ２の間の電位関係を安定させることができるため、ビット線ＢＬ１及び／ＢＬ１又はビット線ＢＬ２及び／ＢＬ２からデータ線ＤＬ及び／ＤＬへのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しを防止できる。

第３の実施形態によると、カラム選択スイッチが、読み出し用カラム選択スイッチと書き込み用カラム選択スイッチとから構成されているため、書き込み用カラム選択スイッチのオン抵抗を大きくすることなく、読み出し用カラム選択スイッチのオン抵抗のみを大きくできる。このため、読み出し用カラム選択スイッチのオン抵抗を、差動増幅型センスアンプのトランジスタ列のオン抵抗よりも大きくすることができるので、第１の実施形態と同様の効果が得られる。

また、第３の実施形態によると、書き込み用カラム選択スイッチとして、オン抵抗が比較的小さい書き込み専用のＭＯＳトランジスタを用いているため、安定且つ高速な書き込み動作を実行させることが可能になる。

さらに、第３の実施形態によると、同一カラムに配置された読み出し用カラム選択スイッチ及び書き込み用カラム選択スイッチのそれぞれにおけるデータ線ＤＬ（又は／ＤＬ）との接続部分が共通の不純物拡散層から構成されている。また、隣接カラムのそれぞれに配置された一対の読み出し用カラム選択スイッチのそれぞれにおけるデータ線ＤＬ（又は／ＤＬ）との接続部分、及び隣接カラムのそれぞれに配置された一対の書き込み用カラム選択スイッチのそれぞれにおけるデータ線ＤＬ（又は／ＤＬ）との接続部分が共通の不純物拡散層から構成されている。このため、読み出し用及び書き込み用にそれぞれカラム選択スイッチを設けたことによるレイアウト面積の増大を最小限に抑制することができる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置、具体的には、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置について、図面を参照しながら説明する。

図７は、第４の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。

図７に示すように、本実施形態の半導体装置におけるセンスアンプ１１は、第１の実施形態と同様に、第１、第２及び第３のＰチャネル型ＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３、並びに第１、第２及び第３のＮチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３から構成されている。

また、本実施形態の半導体装置におけるカラム選択スイッチ１２、つまり、ビット線対ＢＬ及び／ＢＬとデータ線対ＤＬ及び／ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２は、第１の実施形態と同様に、一対のＮチャネル型ＭＯＳトランジスタＱｎ４よりなる。各Ｎチャネル型ＭＯＳトランジスタＱｎ４のゲート電極にはカラム選択信号ＳＷ１が入力される。

ここで、本実施形態の特徴は、ビット線対ＢＬ及び／ＢＬのそれぞれに、容量制御スイッチであるＮチャネル型ＭＯＳトランジスタＱｎ７を介して、各ビット線のトータル容量を増加させるためのビット線付加容量Ｃ１が設けられていることである。各Ｎチャネル型ＭＯＳトランジスタＱｎ７のゲート電極には制御信号ＳＷ２が入力される。

次に、本実施形態の半導体装置の具体的な動作について、図８のタイミングチャートを用いて説明する。

被選択メモリセル（図示省略）からビット線ＢＬ及び／ＢＬにそれぞれデータが読み出された後、制御信号ＳＡ１及びＳＡ２の状態をそれぞれ遷移させることによってセンスアンプ１１を活性化させる。次に、制御信号ＳＷ２をＬｏからＨｉにすることによって、ビット線ＢＬ及び／ＢＬにそれぞれビット線付加容量Ｃ１を接続してビット線ＢＬ及び／ＢＬのトータル容量を増加させる。続いて、カラム選択信号ＳＷ１をＬｏからＨｉにすることによって、カラム選択スイッチ１２のＭＯＳトランジスタＱｎ４がＯＮし、その結果、ビット線ＢＬからデータ線ＤＬに電荷がチャージされてデータ線ＤＬの電位が上昇する。

ＭＯＳトランジスタＱｎ４がＯＮした瞬間、データ線ＤＬへのチャージ電流が発生するが、ビット線ＢＬのトータル容量が十分に大きいので、ビット線ＢＬの電位低下は少ない。また、ビット線ＢＬのトータル容量が十分に大きいため、この時のビット線ＢＬの電位が、ビット線／ＢＬとセンスアンプ１１の電源とを接続するＰチャネル型ＭＯＳトランジスタＱｐ３の閾値以下に低下することはない。すなわち、ＭＯＳトランジスタＱｐ３はＯＮせず、従ってＭＯＳトランジスタＱｎ３は十分にＯＮ状態にある。このため、データ線／ＤＬにデータ線間干渉によるわずかな電位上昇が生じ、それによってデータ線／ＤＬと接続するビット線／ＢＬにも同様にわずかな電位上昇が生じたとしても、ビット線／ＢＬに、それ以上の電位上昇が起こることはない。

従って、第４の実施形態によると、ビット線対ＢＬ及び／ＢＬの間の電位関係を安定させることができるため、ビット線ＢＬ又は／ＢＬからデータ線ＤＬ又は／ＤＬへのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しを防止できる。

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置、具体的には、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置について、図面を参照しながら説明する。

図９は、第５の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。

図９に示すように、本実施形態の半導体装置におけるセンスアンプ１１は、第１の実施形態と同様に、第１、第２及び第３のＰチャネル型ＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３、並びに第１、第２及び第３のＮチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３から構成されている。

また、本実施形態の半導体装置におけるカラム選択スイッチ１２、つまり、ビット線対ＢＬ及び／ＢＬとデータ線対ＤＬ及び／ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２は、第１の実施形態と同様に、一対のＮチャネル型ＭＯＳトランジスタＱｎ４よりなる。各Ｎチャネル型ＭＯＳトランジスタＱｎ４のゲート電極にはカラム選択信号ＳＷ１が入力される。

ここで、本実施形態の特徴は、読み出し動作においてデータ線ＤＬ及び／ＤＬのトータル容量を減少させるため、データ線ＤＬ及び／ＤＬのそれぞれに、各データ線の分割・非分割を切替制御するデータ線分割スイッチであるＮチャネル型ＭＯＳトランジスタＱｎ８が設けられていることである。各Ｎチャネル型ＭＯＳトランジスタＱｎ８のゲート電極には制御信号ＳＷ２が入力される。

次に、本実施形態の半導体装置の具体的な動作について、図１０のタイミングチャートを用いて説明する。

被選択メモリセル（図示省略）からビット線ＢＬ及び／ＢＬにそれぞれデータが読み出された後、制御信号ＳＡ１及びＳＡ２の状態をそれぞれ遷移させることによってセンスアンプ１１を活性化させる。次に、カラム選択信号ＳＷ１をＬｏからＨｉにすることによって、カラム選択スイッチ１２のＭＯＳトランジスタＱｎ４がＯＮし、その結果、ビット線ＢＬからデータ線ＤＬに電荷がチャージされてデータ線ＤＬの電位が上昇する。尚、本実施形態では、この時点までデータ線分割スイッチであるＭＯＳトランジスタＱｎ８をＯＦＦにしておくことによってデータ線ＤＬ及び／ＤＬが分割されている。そのため、ＭＯＳトランジスタＱｎ４がＯＮした瞬間、データ線ＤＬへのチャージ電流が発生するが、データ線ＤＬのトータル容量が十分に小さいため、ビット線ＢＬの電位低下は少ない。次に、ビット線ＢＬの電位レベルが十分に再上昇した後、制御信号ＳＷ２をＬｏからＨｉにすることによって、データ線分割スイッチであるＭＯＳトランジスタＱｎ８をＯＮし、それによってビット線ＢＬからデータ線ＤＬへのデータ伝送を行なう。このとき、ＭＯＳトランジスタＱｎ８がＯＮすることにより増加するデータ線ＤＬの容量は十分に小さいため、データ線ＤＬ及びビット線ＢＬのそれぞれにおける電位低下は小さい。また、データ線ＤＬのトータル容量が十分に小さいため、制御信号ＳＷ１又は制御信号ＳＷ２の状態を遷移させた時にも、ビット線ＢＬの電位が、ビット線／ＢＬとセンスアンプ１１の電源とを接続するＰチャネル型ＭＯＳトランジスタＱｐ３の閾値以下に低下することはない。すなわち、ＭＯＳトランジスタＱｐ３はＯＮせず、従ってＭＯＳトランジスタＱｎ３は十分にＯＮ状態にある。このため、データ線／ＤＬにデータ線間干渉によるわずかな電位上昇が生じ、それによってデータ線／ＤＬと接続するビット線／ＢＬにも同様にわずかな電位上昇が生じたとしても、ビット線／ＢＬに、それ以上の電位上昇が起こることはない。

従って、第５の実施形態によると、ビット線対ＢＬ及び／ＢＬの間の電位関係を安定させることができるため、ビット線ＢＬ又は／ＢＬからデータ線ＤＬ又は／ＤＬへのデータ伝送が正常に行なわれるので、読み出し動作時におけるデータ破壊や誤読み出しを防止できる。

尚、第５の実施形態において、カラム選択スイッチ１２のＭＯＳトランジスタＱｎ４をＯＮした後に再びＯＦＦし、その後、再度ＯＮする場合、ＭＯＳトランジスタＱｎ４のＯＦＦと共にデータ線分割スイッチであるＭＯＳトランジスタＱｎ８をＯＦＦにし、ＭＯＳトランジスタＱｎ４を再度ＯＮした後に、ＭＯＳトランジスタＱｎ８をＯＮすることによって、本実施形態と同様の効果が得られる。

また、第５の実施形態において、データ線ＤＬ又は／ＤＬに設けるデータ線分割スイッチの数は特に限定されるものではない。すなわち、データ線ＤＬ又は／ＤＬに複数個のデータ線分割スイッチを設けて、データ線ＤＬ又は／ＤＬを３つ以上の部分に直列的に分割した場合にも、本実施形態と同様の効果が得られる。

本発明は、センスアンプと、カラム選択スイッチを含むデータ伝送回路とを備えた半導体記憶装置に関し、特に、データの誤読み出し防止手段として用いた場合には、データ読み出し動作におけるカラム選択スイッチＯＮ時の相補ビット線の電位逆転に起因するデータ破壊を防止することができ、非常に有用である。

本発明の第１の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 本発明の第１の実施形態に係る半導体装置においてビット線からデータ線にデータが正常に伝送された時のビット線及びデータ線の電位変化を示す図である。 本発明の第２の実施形態に係る半導体装置におけるカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 本発明の第２の実施形態に係る半導体装置におけるカラム選択スイッチのレイアウトを示す図である。 本発明の第３の実施形態に係る半導体装置におけるカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 本発明の第３の実施形態に係る半導体装置におけるカラム選択スイッチのレイアウトを示す図である。 本発明の第４の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 本発明の第４の実施形態に係る半導体装置における読み出し動作のタイミングを示す図である。 本発明の第５の実施形態に係る半導体装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 本発明の第５の実施形態に係る半導体装置における読み出し動作のタイミングを示す図である。 従来の半導体記憶装置におけるセンスアンプ部及びカラム選択スイッチを含むデータ伝送回路部の回路構成を示す図である。 従来の半導体記憶装置においてビット線からデータ線にデータが正常に伝送された時のビット線及びデータ線の電位変化を示す図である。 従来の半導体記憶装置において誤読み出しが起きる場合のビット線及びデータ線の電位変化を示す図である。

符号の説明

１１ センスアンプ
１２ カラム選択スイッチ
Ｑｐ１ Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ２ Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ３ Ｐチャネル型ＭＯＳトランジスタ
Ｑｎ１ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ２ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ３ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ４ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ５ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ５１ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ５２ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ６ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ６１ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ６２ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ７ Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ８ Ｎチャネル型ＭＯＳトランジスタ
ＢＬ ビット線
／ＢＬ ビット線
ＢＬ１ ビット線
ＢＬ２ ビット線
ＤＬ データ線
／ＤＬ データ線
ＳＡ１ 制御信号
ＳＡ２ 制御信号
ＳＷ 制御信号
ＳＷ１ 制御信号
ＳＷ２ 制御信号
ＳＷＷ 制御信号
ＳＷＷ１ 制御信号
ＳＷＷ２ 制御信号
ＳＷＲ 制御信号
ＳＷＲ１ 制御信号
ＳＷＲ２ 制御信号
ＩＬ 不純物拡散層
Ｃ 共通拡散層
Ｃ１ ビット線付加容量

Claims (2)

1. ビット線と接続された差動増幅型センスアンプと、
   データ線と前記ビット線との接続・非接続を切替制御するカラム選択スイッチを含むデータ伝送回路と、
   付加容量と前記ビット線との接続・非接続を切替制御する容量制御スイッチとを備え、
   読み出し動作状態において前記差動増幅型センスアンプが起動された後であって前記カラム選択スイッチによって前記データ線と前記ビット線とが接続される前に、前記容量制御スイッチによって前記付加容量と前記ビット線とが接続されることを特徴とする半導体装置。
2. ビット線と接続された差動増幅型センスアンプと、
   データ線と前記ビット線との接続・非接続を切替制御するカラム選択スイッチを含むデータ伝送回路と、
   前記データ線の分割・非分割を切替制御するデータ線分割スイッチとを備え、
   読み出し動作状態において前記差動増幅型センスアンプが起動され且つ前記カラム選択スイッチによって前記データ線と前記ビット線とが接続されるまで、前記データ線分割スイッチによって前記データ線が分割されていることを特徴とする半導体装置。

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