DE102006042688A1 - Starr-Flexible gedruckte Leiterplatte für gehäuseweise Übereinanderstapelung und Herstellungsverfahren - Google Patents
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Abstract
Die vorliegende Erfindung betrifft eine starr-flexible mehrschichtige gedruckte Leiterplatte, umfassend: ein flexibles Substrat, dessen Schaltungen an beiden Seiten gebildet sind und das biegbar ist; ein starres Substrat, das an dem flexiblen Substrat anlaminiert ist, mit Schaltungen, die an beiden Seiten gebildet sind, und mit einer Aussparung, innerhalb der ein Halbleiterchip angebracht ist; ein Klebeblatt, das das flexible Substrat und das starre Substrat verklebt und eine Isoliereigenschaft besitzt. Erfindungsgemäß kann, wenn dieselbe Anzahl von Halbleiterchips angebracht wird oder POP realisiert wird, die Gesamtdicke des Gehäuses geringer sein. Auch können zwei oder mehr Halbleiterchips unter Verwendung des Raums wie der Dicke der Kernschicht angebracht werden, und die Struktur, die, wenn die Anzahl der an dem unteren Substrat angebrachten Halbleiterchips von eins zu zwei bei herkömmlicher Technik wird, unmöglich ist, kann realisiert werden.
Description
- Querverweisung auf verwandte Anmeldungen
- Diese Anmeldung nimmt die Priorität aus der Koreanischen Patentanmeldung Nr. 2005-0085644, eingereicht beim Koreanischen Patentamt am 14. September 2005, in Anspruch, deren Offenbarung hier durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
- Hintergrund
- 1. Technisches Gebiet
- Die vorliegende Erfindung betrifft eine gedruckte Leiterplatte, insbesondere eine gedruckte Leiterplatte für gehäuseweise übereinander Stapelung und ein Verfahren zur Herstellung derselben, wobei es eine Höhendifferenz in der Oberfläche des Substrats zur Anbringung von 2 oder mehr IC-Chips an dem unteren Substrat der gedruckten Leiterplatte gibt.
- 2. Beschreibung des Standes der Technik
- Ein Halbleitergehäuse stellt eine elektrische Verbindung zu Halbleiterchips, die Schaltungen aufweisen, her und ist zum Schutz gegen jeden äußeren Stoß ein abgedichtetes Gehäuse, sodass es eine Wirkung auf die physikalische Funktion und das Erscheinungsbild ausübt, damit es im realen Leben brauchbar ist. Das Halbleitergehäuse ist das Ergebnis des Verfahrens der Unterbringung eines Halbleiters in einem Gehäuse, um Halbleiterchips als Produkt herzustellen.
- Obwohl sogar mehrere Zig bis mehrere Hundert Chips, die mit identischen Schaltungen gedruckt sind, auf einem Wafer angeordnet werden können, kann ein Halbleiterchip selbst ein elektrisches Signal mit von außen zugeführter Elektrizität nicht übertragen oder empfangen.
- Des Weiteren kann der Halbleiterchip leicht durch einen äußeren Stoß beschädigt werden, weil der Halbleiterchip feine Schaltungen aufweist. Das heißt, der Halbleiterchip selbst kann kein perfektes Produkt sein, jedoch kann er eine Rolle als perfektes Produkt spielen, indem er an einer gedruckten Leiterplatte angebracht wird.
- Die Technik der Unterbringung in einem Gehäuse beeinflusst die Verkleinerung der Größe des Halbleiterchips, die Verbesserung der Fähigkeit, Wärme abzugeben, die elektrische Leistung, die Zuverlässigkeit und die Amortisierung. Daher wird die Technik der Unterbringung in einem Gehäuse benötigt, um die hohe Integration und die hohe Effizienz von Halbleitereinrichtungen zu unterstützen. Das Halbleitergehäuse erfüllt nicht nur die Anforderungen der Halbleitereinrichtungen, sondern weist auch bei Unterbringung in einem Gehäuse eine Leistung, die für den Zustand geeignet ist, auf, wenn die Chips an einer gedruckten Leiterplatte angebracht werden.
- Der Raum zur Anbringung der Halbleiterchips ist gegenwärtig mit der hohen Anforderung an miniaturisierte tragbare elektronische Einrichtungen kleiner geworden, und die Anzahl der Halbleiterchips ist gegenwärtig mit der hohen Anforderung an mehrfache Funktionen und eine hohe Leistung der Produkte vergrößert worden.
- Wegen der Miniaturisierung, mehr Kapazität und hoher Verarbeitungsgeschwindigkeit von Halbleiterchips bei schneller Entwicklung der der Multimedia- und Computerkommunikationsindustrie sind die Forschungsanstrengungen zur Auffindung dünnerer Halbleitergehäuse und einer höheren Integration mit mehr Stiften verstärkt worden.
- Daher muss das Halbleitergehäuse dem Trend nach leichter, dünner und kleiner Gestaltung folgen, um die Effizienz des Gehäuses je Einheitsvolumen zu erhöhen. Entsprechend dem oben angegebenen Trend ist ein chipgroßes Gehäuse (CSP), dessen Größe fast die gleiche wie die Größe eines Chips ist, eingeführt worden.
- Über das Gehäuse hinaus, das auf die Größe eines Chips verkleinert worden ist, ist auch ein gestapeltes CSP (SCSP), bei dem ein Chip auf einem weiteren Chip gestapelt ist, oder ein Mehrchipmodul-(MCM) Gehäuse entwickelt worden, bei dem mehrere Halbleiterchips mit unterschiedlichen Funktionen in einem Gehäuse angeordnet sind.
- Gehäuse auf Gehäuse (POP), bei dem ein Gehäuse auf einem weiteren Gehäuse gestapelt wird, wird für hochdichte Gehäuse beliebt. Die Dicke eines Gesamtgehäuses ist die stärkste Einschränkung für die Ausführungsform von POP. Es besteht die Nachfrage für die Anbringung von 2 oder mehr Halbleiterchips, an Stelle eines Halbleiterchips, an dem unteren Substrat, sodass die Leistung von POP größer wird.
-
1a und1b zeigen die Figuren der Struktur von POP entsprechend einer herkömmlichen Technologie und einem jüngsten Trend. - Gemäß
1a ist in herkömmlicher Weise ein Halbleiterchip100 auf einem unteren Substrat10 gestapelt, und ist die Dicke des Gesamtgehäuses H1. - Gemäß
1b sind gemäß einem jüngsten Trend zwei Halbleiterchips100 und110 auf einem unteren Substrat10 gestapelt. In diesem Fall ist die Dicke des Gesamtgehäuses H2. H2 ist größer als H1, wie in1a dargestellt ist, was dem Trend der leichten, dünnen und kleinen Ausbildung entgegensteht. - Es ist versucht worden, das Problem der Dicke durch Verwendung einer Technik der dünnen Gestaltung des Gesenks zu lösen, um die Dicke eines Gesamtgehäuses entsprechend dem Trend zur leichten, dünnen und kleinen Ausbildung zu verringern. Jedoch gibt es funktionelle Probleme, die durch die Arbeit eines Halbleiterchips während einer langen Zeitspanne verursacht werden, wenn dünne Halbleiterchips verwendet werden.
- Zusammenfassung
- Entsprechend ist es Aufgabe der vorliegenden Erfindung, eine starr-flexible gedruckte Leiterplatte mit einer Aussparung mit einer Höhendifferenz in der Oberfläche des Substrats zu schaffen, an der Halbleiterchips angebracht werden.
- Auch ist es Aufgabe der vorliegenden Erfindung, eine starr-flexible gedruckte Leiterplatte zu schaffen, die die Dicke von Gesamtgehäusen herabsetzen kann, wenn die gleiche Anzahl von Halbleiterchips angebracht wird.
- Auch ist es Aufgabe der vorliegenden Erfindung, eine starr flexible gedruckte Leiterplatte zu schaffen, bei der die Unterbringung von 2 oder mehr Halbleiterchips in einem Gehäuse unter Verwendung eines Raums möglich ist, der gleich der Dicke einer Kernschicht ist.
- Auch ist es Aufgabe der vorliegenden Erfindung, eine starr-flexible gedruckte Leiterplatte zu schaffen, die die Verwerfung der Platte unter Verwendung einer dicken Kernschicht herabsetzen kann.
- Auch ist es Aufgabe der vorliegenden Erfindung, eine starr-flexible gedruckte Leiterplatte zu schaffen, die ein feines Muster unter Verwendung eines flexiblen mit Kupfer überzogenen Laminats (FCCL) bilden kann.
- Ein Aspekt der vorliegenden Erfindung schafft eine starr-flexible mehrschichtige gedruckte Leiterplatte, umfassend: ein flexibles Substrat, dessen Schaltungen an beiden Seiten gebildet sind und das biegbar ist; ein starres Substrat mit einer Aussparung, das an dem flexiblen Substrat anlaminiert ist und dessen Schaltungen an beiden Seiten ausgebildet sind und bei dem Halbleiterchips in der Aussparung angebracht werden können; und eine Klebefolie, die das flexible Substrat und das starre Substrat verklebt und eine Isoliereigenschaft besitzt.
- Hier ist das starre Substrat dicker als das flexible Substrat.
- Auch sind Leiterklebepads für eine elektrische Verbindung mit den Halbleiterchips an dem flexiblen Substrat innerhalb der Aussparung und an dem starren Substrat am Rand des Öffnungsteils der Aussparung gebildet.
- Ferner sind das flexible Substrat und das starre Substrat über innere Verbindungslöcher oder Sackverbindungslöcher elektrisch miteinander verbunden.
- Auch ist eine Vielzahl von starren Substraten mit der Aussparung mit einem vorbestimmten Spalt an dem flexiblen Substrat anlaminiert, und ist eine gehäuseweise Stapelung Gehäuse über Gehäuse (POP) durch Falten des flexiblen Substrats mit dem vorbestimmten Spalt gebildet, nachdem Halbleiterchips innerhalb der Aussparung angebracht worden sind.
- Ein weiterer Aspekt der vorliegenden Erfindung schafft ein Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte, umfassend: (a) Bilden einer einzelnen Schaltung an einem flexiblen Substrat; (b) Anlaminieren eines starren Substrats mit einer Schaltung und einer Aussparung an dem flexiblen Substrat; (c) Bohren von Verbindungslöchern, die das flexible Substrat und das starre Substrat verbinden; (d) Plattieren der Verbindungslöcher; (e) Bilden einer äußeren Schaltung an einem Laminat des flexiblen Substrats und des starren Substrats; und (f) Bilden von Leiterklebepads für eine elektrische Verbindung mit Halbleiterchips an dem flexiblen Substrat innerhalb der Aussparung und an dem starren Substrat am Rand des Öffnungsteils der Aussparung.
- Hier wird in Schritt (a) die einzelne Schaltung durch ein Rolle-zu-Rolle-Verfahren an dem flexiblen Substrat gebildet.
- Auch umfasst der Schritt (b): Bilden der Aussparung an dem starren Substrat unter Verwendung eines Stanzstempels oder einer Fräse;
- Des Weiteren umfasst der Schritt (b) ferner: (b-1) Laminieren unter Druck unter Verwendung einer Klebefolie zwischen dem flexiblen Substrat und dem starren Substrat. Hier werden das flexible Substrat und das starre Substrat an einer gewünschten Position unter Verwendung eines Niets oder eines Stifts laminiert. Auch ist vor dem Schritt (b-1) ferner umfasst: Laminieren eines konformen Films derart, dass er die Klebefolie die Leiterklebepads nicht abdeckt.
- Auch wird in Schritt (b) eine Vielzahl von starren Substraten an dem flexiblen Substrat mit einem vorbestimmte Spalt anlaminiert und nach dem Schritt (f) sind des Weiteren umfasst: (g) Anbringen einer Vielzahl von Halbleiterchips innerhalb jeder Aussparung und (h) Falten und Formen des mit dem vorbestimmten Spalt anlaminierten flexiblen Substrats.
- Weitere Aspekte und Vorteile des vorliegenden allgemeinen Konzepts der Erfindung sind teilweise in der nachfolgenden Beschreibung dargelegt und sind teilweise aus der Beschreibung ersichtlich oder können bei der praktischen Ausführung des allgemeinen Konzepts der Erfindung erfahren werden.
- Kurze Beschreibung der Zeichnungen
- Diese und/oder weitere Aspekte und Vorteile des vorliegenden allgemeinen Konzepts der Erfindung sind aufgrund der nachfolgenden Beschreibung der Ausführungsformen in Verbindung mit den beigefügten Zeichnungen ersichtlich und besser zu würdigen, in denen zeigen:
-
1a und1b die Figuren der Struktur von POP gemäß der herkömmlichen Technik und dem jüngsten Trend; -
2 ein im Vergleich mit der herkömmlichen Erfindung dünneres Gehäuse gemäß einer Ausführungsform der vorliegenden Erfindung; -
3a bis3j ein Verfahren zur Bildung einer Aussparung zum Anbringen von Halbleiterchips an einer starr-flexiblen gedruckten Leiterplatte gemäß einer Ausführungsform der vorliegenden Erfindung; -
4a einen Schnitt durch eine starr-flexible gedruckte Leiterplatte, die mittels der in3a bis3j dargestellten Verfahren hergestellt ist; -
4b eine Draufsicht auf die in4a dargestellte starr-flexible gedruckte Leiterplatte; -
5a die ungefaltete starr-flexible gedruckte Leiterplatte für POP gemäß einer Ausführungsform der vorliegenden Erfindung; -
5b eine beispielhafte Ansicht mit der Darstellung der durch Umfalten um sich kleineren, in5a dargestellten starr-flexiblen gedruckten Leiterplatte für POP. - Detaillierte Beschreibung
- Nachfolgend werden Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen detaillierter beschrieben. In der Beschreibung sind unter Bezugnahme auf die beigefügten Zeichnungen diejenigen Bauteile mit gleichen Bezugszeichen bezeichnet, die ohne Rücksicht auf die Figurennummerierung die gleichen sind oder solchen entsprechen, und redundante Erläuterungen sind weggelassen.
-
2 zeigt ein dünneres Gehäuse gemäß einer Ausführungsform der vorliegenden Erfindung im Vergleich mit der herkömmlichen Erfindung. Ein unteres Substrat eines POP-Gehäuses ist in2 dargestellt. - Gemäß
2 ist das Gehäuse auf der linken Seite ein Stapelgehäuse, an dem 2 oder mehr Halbleiterchips100 und110 gemäß einer herkömmlichen Technik angebracht sind. Das Gehäuse auf der rechten Seite weist eine Aussparung200 gemäß einer Ausführungsform der vorliegenden Erfindung auf, und die Halbleiterchips100 und110 sind darin angebracht, sodass die Gesamtdicke des POP-Gehäuses um H3 verringert ist. Daher kann die Gesamtdicke eines POP-Gehäuses durch die Verwendung einer gedruckten Leiterplatte, die eine Aussparung aufweist, die dazu ausgebildet ist, dass ein Höhenunterschied in der Oberfläche eines erfindungsgemäßen Substrats vorhanden ist, dünner sein. -
3a bis3j zeigen ein Verfahren zur Bildung einer Aussparung zum Anbringen von Halbleiterchips an einer starr-flexiblen gedruckten Leiterplatte gemäß einer Ausführungsform der vorliegenden Erfindung. - Gemäß
3a sind Schaltungen und eine Aussparung310 in einer Kernschicht30 gebildet. - Zuerst wird eine Innenschichtschaltung
305 an einer einzelnen Seitenfläche oder an beiden Seitenflächen einer Harzschicht eines mit Kupfer überzogenen Laminats (FCCL)330 gebildet, das die Kernschicht30 bildet. Bei der vorliegenden Erfindung ist das mit Kupfer überzogene Laminat300 , das die Kernschicht30 bildet, vorzugsweise ein starres Substrat. - Die Innenschichtschaltung
305 wird an dem mit Kupfer überzogenen Laminat oder dem Substrat gebildet, dessen Kupferplattierung mit einer gewünschten Gestalt fertig gestellt ist. Die Innenschichtschaltung305 wird durch Ausbreiten eines lichtempfindlichen Photoresists auf dem Substrat, durch dichtes Ankleben einer Photomaske an dem Substrat, durch Bilden einer gewünschten Schaltung an dem Photoresist unter Verwendung von ultravioletten Strahlen und durch ÄWegäzen unnötigen Kupfers mittels einer chemischen Reaktion gebildet. Die Innenschichtschaltung305 kann im Wege eines subtraktiven Verfahrens oder additiven Verfahrens gemäß einem Herstellungsverfahren gebildet werden. - Das subtraktive Verfahren wird auch Abdeck- und Ätzverfahren genannt, weil das Ätzen im Allgemeinen durchgeführt wird, nachdem eine Abdeckung an Teilen, an denen die Schaltung gebildet wird, und an den inneren Teilen von Löchern mit dem Photoresist durchgeführt worden ist. Das Verfahren umfasst auch das Freilegen von Kupferteilen dort, wo die Schaltungen gebildet werden, das Wegäzen der restlichen Kupferteile und das Bilden einer Schaltung. Daher ist das verwendete Verfahren des Entfernens des Kupfers ein chemisches Verfahren. Andererseits ist ein additives Verfahren ein Verfahren zur Bildung einer Schaltung unter Hinzufügung von Kupfer. Es wird bevorzugt, dass die Innenschichtschaltung
305 mittels des subtraktiven Verfahrens gebildet wird und dass eine Außenschichtschaltung mittels des additiven Verfahrens oder eines halb-additiven Verfahrens, das eine Modifikation des additiven Verfahrens ist, gebildet wird Es ist jedoch offensichtlich, dass die Innenschichtschaltung305 oder die Außenschichtschaltung mittels verschiedener anderer Verfahren gebildet werden können. - Obwohl sich die Beschreibung auf einen Fall konzentriert, bei dem die Innenschichtschaltung
305 mittels des subtraktiven Verfahrens gebildet wird, soll dies den Umfang der vorliegenden Erfindung nicht einschränken. - In
3a ist das mit Kupfer überzogene Laminat300 , das die Kernschicht bildet, angeordnet. Und Löcher350 werden wie folgt gebildet: mittels eines Bohrverfahrens unter Verwendung eines mechanischen Bohrers, eines Stanzstempels, einer Fräse oder eines Laserbohrers (nämlich eines CO2-Laserbohrers oder eines Nd-Yag-Laserbohrers) und mittels eines Kupferplattierverfahrens mit einer chemischen Kupferplattierung oder einer elektrischen Kupferplattierung. Mittels des Maskenverfahrens und des Ätzverfahrens wird die Innenschichtschaltung305 gebildet, und es wird eine Inaugenscheinnahme der Innenschichtschaltung305 durchgeführt, ob sie ordnungsgemäß gebildet ist oder nicht. - Die Löcher
350 sind vorzugsweise innere Verbindungslöcher (IVH). Die inneren Verbindungslöcher sind blinde und eingegrabene Verbindungslöcher, die eine Verbindung zwischen 2 oder mehr leitfähigen Schichten einer mehrschichtigen gedruckten Leiterplatte herstellen, jedoch die mehrschichtige gedruckte Leiterplatte nicht durchdringen. - Die Aussparung
310 zur Anbringung von Halbleiterchips kann gebildet werden, wenn das Bohrverfahren zur Bildung des Lochs350 durchgeführt wird oder separat im Wege des Stanzens oder mechanischen Bohrens unter Verwendung einer Fräse oder im Wege des Laserbohrens unter Verwendung eines CO2-Laserbohrers oder eines Nd-Yag-Laserbohrers, nachdem die Innenschichtschaltung305 gebildet ist. - Bei der vorliegenden Erfindung ist die Kernschicht
30 vorzugsweise dicker als ein flexibles Substrat (FCCL)330 , wodurch verhindert ist, dass sich unerwünschte Teile des FCCL330 verbiegen. Es kann nämlich eine Verwerfung verhindert werden. - Gemäß
3b wird ein FCCL330 hergestellt. Und eine Schaltung335 an einer einzigen Seitenfläche wird mittels eines Rolle-zu-Rolle-Verfahrens gebildet. Es werden ein Verbindungssteg, wo eine Verbindung gebildet wird, und ein Leitermuster gebildet. - Hierbei ist das Rolle-zu-Rolle-Verfahren ein Verfahren, das Rollen verwendet, um das FCCL
330 flach abzustützen und um eine Schaltung335 an einer einzigen Seitenfläche zu bilden, weil das FCCL330 dünn und biegbar ist. - Ein Zuführungsteil und ein Aufwickelteil weisen je eine Rolle auf. Das FCCL
330 wird flach gehalten, während es von dem Zuführungsteil zu dem Aufwickelteil gerollt wird. Während sich das FCCL330 von dem Zuführungsteil zu dem Aufwickelteil bewegt, wird eine Schaltung335 an einer einzigen Seitenfläche mittels eines allgemeinen Verfahrens wie Trockenfilmlaminieren, Belichten, Entwickeln, Bohren, Fräsen und Plattieren etc. gebildet. - Gemäß
3c werden die Kernschicht30 und das FCCL330 , in dem jede Schaltung gebildet wird, unter Verwendung einer Klebefolie340 laminiert. Während des oben angegebenen Laminierens wird ein Laminieren unter Verwendung eines Niets oder Stifts durchgeführt, um eine genaue Fluchtung der Kernschicht30 und des FCCL330 zu schaffen. Die Klebefolie340 ist eine aus einem Klebematerial hergestellte Folie, um jede Schicht zu verkleben, und kann ein Prepreg oder ein Klebefilm sein. - Ein Padteil (A in
3e ) wird durch die Klebefolie340 nicht abgedeckt, wenn die Kernschicht30 und das FCCL330 unter Verwendung der Klebefolie340 laminiert werden, wie in3d und3e dargestellt ist. - Gemäß
3d und3e wird ein konformer Film342 verwendet, sodass die Klebefolie340 das Padteil (A in3e ) dort nicht abdeckt, wo die in der Innenschicht gebildete Schaltung angeschlossen wird, wenn Halbleiterchips angebracht werden. Auch schafft der konforme Film342 einen gleichmäßigen Druck an dem Substrat durch Füllen der Aussparung310 , wobei er während des Laminierungverfahrens aufgeschmolzen wird. Die Klebefolie340 gestattet somit, dass die Kernschicht30 an dem FCCL330 mit dem gleichmäßigen Druck haftet. Ein Polyethylenfilm oder ein Polyninylchloridfilm kann als konformer Film342 verwendet werden. - Zu diesem Zeitpunkt wird eine Dummyplatte
344 als Dämpfer zum Schutz verwendet, damit sich der Druck nicht am Rand des Öffnungsteils der Aussparung310 konzentriert, und verhindert sie eine Beschädigung der Schaltung. Und es wird ein Trennfilm346 verwendet, um den Dummyfilm344 später leicht von dem Substrat zu trennen. - Der konforme Film
342 , der Dummyfilm344 und der Trennfilm346 werden entfernt, und eine mehrschichtige gedruckte Leiterplatte, an der das FCCL330 und die Kernschicht30 , in der die Aussparung310 gebildet ist, laminiert sind, wird wie in3f dargestellt gebildet. - Gemäß
3g werden Verbindungen360 in den Isolierteilen des FCCL330 unter Verwendung eines Laserbohrers (nämlich eines CO2-Laserbohrers oder eines Nd-Yag-Laserbohrers) an dem in3f dargestellten Laminat gebildet. Die Verbindungen360 schaffen eine elektrische Verbindung zwischen den Schaltungen335 , die an der Oberfläche des FCCL330 gebildet sind, und stellen eine Verbindung zwischen dem FCCL330 und der Kernschicht30 her. Die Größe der Verbindung und der Bohrzustand können entsprechend der Dicke des FCCL330 und der Dicke der Klebefolie340 bestimmt werden. Die Verbindung360 ist vorzugsweise ein blindes Verbindungsloch. - Gemäß
3h werden die Kernschicht30 und das FCCL330 verbunden, indem eine Keimschicht nach einer Oberflächenbehandlung (IAR: ionengestützte Reaktion) des Teils, wo die Verbindung360 gebildet wird, und eine Plattierung362 gebildet werden. Die Keimschicht kann durch chemisches Plattieren oder Sputtern gebildet werden, und nach dem Plattieren wird der Verbindungsteil durch elektrolytisches Plattieren plattiert. Beispielsweise ist die Keimschicht eine Kupferplattierung mit einer Dicke von 0,3 bis 1,5 ⎕m, und wird die Keimschicht weiter plattiert, um eine Dicke von etwa 10 ⎕m durch das elektrolytische Plattieren zu schaffen. - Bei dem oben angegebenen Plattierverfahren wird der Teil mit Ausnahme der Verbindung
360 mit einem Schutzfilm abgedeckt, um den Padteil der Kernschicht30 und das FCCL330 (A in3e ) zu schützen. - Gemäß
3i wird eine äußere Schaltung364 an beiden Seiten des Laminats gebildet, in dem die Verbindung360 gebildet wird und das plattiert wird. Die äußere Schaltung364 wird durch Laminieren eines trockenen Films, Wegätzen des nicht benötigten Kupfers an Teilen, ausgenommen an dem Teil, der eine Verbindung oder eine Schaltung ist, durch das Abdeckverfahren und Bilden der Schaltung gebildet. Dies ist mittels des oben angegebenen Verfahrens möglich, das unter Bezugnahme auf3a beschrieben ist. - Gemäß
3j wird das Drucken von Photolötresist (PSR) für den Schutz der äußeren Schaltung364 durchgeführt. Die äußere Schaltung wird durch Beschichten mit dem Lötresist370 geschützt. PSR-Tinte als Lötresist370 wird verwendet, damit das Lötmittel, das dazu verwendet wird, Bauteile an der gedruckten Leiterplatte anzubringen, an den notwendigen Teilen haftet, und daher ist verhindert, dass es an unnötigen Teilen haftet. Wegen der Eigenschaften der PSR-Tinte leistet die PSR-Tinte einen Beitrag dazu, dass das Lötmittel nicht an Teilen haftet, an denen die PSR-Tinte verbleibt, und an Teilen haftet, wo die PSR-Tinte nicht verbleibt, sodass elektronische Bauteile an den Teilen angebracht werden können, an denen das Lötmittel haftet. Auch wird die PSR-Tinte als Beschichtung aufgebracht, um die Oberflächenschaltung der gedruckten Leiterplatte gegen die äußere Umgebung zu schützen. - Das Lötmasken-Druckverfahren umfasst das Bilden einer Rauhigkeit an der äußeren Schaltung
364 , damit die PSR-Tinte gut an der gedruckten Leiterplatte haften kann, das Entfernen von Verunreinigungen, das Beschichten mit der PSR-Tinte unter Verwendung eines Siebdruckverfahrens oder eines Sprühbeschichtungsverfahrens, das Belichten, das Entwickeln und das vollständige Härten. - Auch wird in dem Fall der Anbringung eines Halbleiterchips innerhalb der Aussparung
310 ein Leiterklebepad320 durch das elektrolytische Goldplattieren oder das stromlose Goldplattieren gebildet, um eine elektrische Verbindung zwischen der Kernschicht30 und dem FCCL330 herzustellen. Durch das Goldplattieren sind eine elektrische Verbindung und ein Schutz gegenüber der äußeren Umgebung möglich. - Das elektrolytische Goldplattieren ist ein Plattierverfahren durch elektrisches Extrahieren von Gold und ist in Weichgold und Hartgold entsprechend der Härte des Goldes aufgeteilt. Weichgold wird bei Produkten verwendet, die Bindeeigenschaften erforderlich machen, wie beispielsweise Kugelgitteranordnungen und dergleichen, und Hartgold wird bei Produkten verwendet, die eine hohe Abriebfestigkeit und hohe elektrische Eigenschaften erforderlich machen. Das stromlose Goldplattieren ist ein Plattierverfahren mit der Verwendung einer chemischen Reaktion ohne Elektrizität und wird in hauchdünnes Plattieren und in dickes Plattieren in Abhängigkeit von der Dicke der Goldplattierung unterteilt.
- Bei der vorliegenden Erfindung weist das Leiterklebepad
320 vorzugsweise zwei Schichten auf, die jeweils an der Kernschicht30 und dem FCCL330 gebildet sind, um zwei oder mehr Halbleiterchips anzubringen. - Auch wird zu dem Zeitpunkt der Bildung eines POP ein Beulenbildungspad (nicht dargestellt), an dem die Beule zur elektrischen Verbindung mit einem Gehäuse für eine weitere gedruckte Leiterplatte, das an dem Gehäuse für eine gedruckte Leiterplatte in
3j und bei Aufrechterhaltung eines Laminierungspalts anlaminiert ist, an der Kernschicht30 gebildet. Das Beulenbildungspad kann auch durch elektrolytisches oder stromloses Goldplattieren gebildet werden. Eine elektrische Verbindung und ein Schutz gegen die äußere Umgebung sind durch die Goldplattierung möglich. -
4a ist ein Schnitt durch die starr-flexible gedruckte Leiterplatte, die durch die in3a bis3j dargestellten Verfahren hergestellt ist, und4b ist eine Draufsicht auf die in4a dargestellte starr-flexible gedruckte Leiterplatte. - Gemäß
4a umfasst die starr-flexible gedruckte Leiterplatte eine Kernschicht30 , ein FCCL330 , eine Klebefolie340 , eine Aussparung310 innerhalb der Kernschicht30 , ein Leiterklebepad320 und Verbindungen350 . - Gemäß
4b ist die Kernschicht30 an dem FCCL330 anlaminiert, und ist die Aussparung310 , innerhalb der ein Halbleiterchip angebracht werden kann, in der Kernschicht30 gebildet. Das Leiterklebepad320 zur elektrischen Verbindung mit dem Halbleiterchip ist an dem A-Teil des FCCL330 gebildet, der durch die Aussparung310 freigelegt ist. Ein weiteres Leiterklebepad320 zur elektrischen Verbindung mit dem Halbleiterchip ist an dem Rand des Öffnungsteils der Aussparung310 der Kernschicht30 gebildet. - Und es wird ein Beulenbildungspad, nämlich ein Kugelpad 4ββ, an dem die Beule zur elektrischen Verbindung mit einem weiteren Gehäuse einer gedruckten Leiterplatte an dem Gehäuse einer gedruckten Leiterplatte in
3j und unter Beibehaltung des Spalts gebildet werden kann, an der Kernschicht gebildet. -
5a zeigt die ungefaltete starr-flexible gedruckte Leiterplatte für POP gemäß einer Ausführungsform der vorliegenden Erfindung, und5b ist eine beispielhafte Ansicht mit der Darstellung der durch Umfalten kleineren starr-flexiblen gedruckten Leiterplatte für POP, die in5a dargestellt ist. - Gemäß
5a sind zwei Kernschichten30 mit der Aussparung310 , dargestellt in4b , an dem FCCL330 mit einem vorbestimmten Spalt anlaminiert. - Und danach werden alle Kernschichten
30 miteinander laminiert, indem der zentrale Teil des FCCL330 , wo die Kernschicht30 nicht laminiert ist, wie in5b dargestellt ist, gefaltet wird. Zu diesem Zeitpunkt können die elektrische Verbindung und der Spalt zwischen den Gehäusen durch Bildung der Beule510 an dem Kugelpad400 aufrechterhalten werden. - Die miniaturisierte starr-flexible gedruckte Leiterplatte für POP kann stabil bei Produkten angebracht werden, indem die gefaltete Gestalt durch Formen aufrechterhalten wird.
- Wie oben beschriebenen wird die starr-flexible gedruckte Leiterplatte der vorliegenden Erfindung so hergestellt, dass sie einen Höhenunterschied in der Oberfläche eines Substrats durch Bildung einer Aussparung in dem Teil aufweist, an dem Halbleiterchips angebracht werden. Auch darin, wenn dieselbe Anzahl von Halbleiterchips angebracht wird, kann die Dicke des Gesamtgehäuses verringert sein, oder wenn POP realisiert wird, kann die Gesamtdicke des Gehäuses geringer sein.
- Auch können zwei oder mehr Halbleiterchips unter Verwendung desselben Raums wie die Dicke der Kernschicht angebracht werden, und dann, wenn die Anzahl der an dem Boden des Substrats anzubringenden Halbleiterchips von 1 auf 2 vergrößert wird, wird dies möglich, was bei einer herkömmlichen flexiblen gedruckten Schaltung unmöglich ist.
- Auch kann die Verwerfung der Platte durch die Verwendung einer dicken Kernschicht verringert werden.
- Auch kann ein feines Muster durch Verwendung eines flexiblen Substrats gebildet werden.
- Zwar hat die obige Beschreibung neue Merkmale der Erfindung in Anwendung bei verschiedenen Ausführungsformen angegeben, jedoch ist für den Fachmann ersichtlich, das verschiedene Weglassungen, Ersetzungen und Änderungen der Form und von Einzelheiten der dargestellten Vorrichtung und des dargestellten Verfahrens durchgeführt werden können, ohne den Umfang der Erfindung zu verlassen. Daher ist der Umfang der Erfindung durch die beigefügten Ansprüche statt durch die vorausgehende Beschreibung definiert. Alle Änderungen, die innerhalb der Bedeutung und des Äquivalenzsumfangs der Ansprüche liegen, sind durch ihren Umfang umfasst.
Claims (12)
- Starr-flexible mehrschichtige gedruckte Leiterplatte, umfassend: ein flexibles Substrat, dessen Schaltungen an beiden Seiten gebildet sind und das biegbar ist; ein starres Substrat mit einer Aussparung, das an dem flexiblen Substrat anlaminiert ist und dessen Schaltungen an beiden Seiten ausgebildet sind und bei dem Halbleiterchips in der Aussparung angebracht werden können; und eine Klebefolie, die das flexible Substrat und das starre Substrat verklebt und eine Isoliereigenschaft besitzt.
- Starr-flexible mehrschichtige gedruckte Leiterplatte nach Anspruch 1, wobei das starre Substrat dicker ist als das flexible Substrat.
- Starr-flexible mehrschichtige gedruckte Leiterplatte nach Anspruch 1, wobei Leiterklebepads für eine elektrische Verbindung mit den Halbleiterchips an dem flexiblen Substrat innerhalb der Aussparung und an dem starren Substrat am Rand des Öffnungsteils der Aussparung gebildet sind.
- Starr-flexible mehrschichtige gedruckte Leiterplatte nach Anspruch 1, wobei das flexible Substrat und das starre Substrat über innere Verbindungslöcher oder Sackverbindungslöcher elektrisch miteinander verbunden sind.
- Starr-flexible mehrschichtige gedruckte Leiterplatte nach Anspruch 1, wobei eine Vielzahl von starren Substraten mit der Aussparung mit einem vorbestimmten Spalt an dem flexiblen Substrat anlaminiert ist und eine gehäuseweise Stapelung Gehäuse über Gehäuse (POP) durch Falten des flexiblen Substrats mit dem vorbestimmten Spalt gebildet ist, nachdem Halbleiterchips innerhalb der Aussparung angebracht worden sind.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte, umfassend: (a) Bilden einer einzelnen Schaltung an einem flexiblen Substrat; (b) Anlaminieren eines starren Substrats mit einer Schaltung und einer Aussparung an dem flexiblen Substrat; (c) Bohren von Verbindungslöchern, die das flexible Substrat und das starre Substrat verbinden; (d) Plattieren der Verbindungslöcher; (e) Bilden einer äußeren Schaltung an einem Laminat des flexiblen Substrats und des starren Substrats; und (f) Bilden von Leiterklebepads für eine elektrische Verbindung mit Halbleiterchips an dem flexiblen Substrat innerhalb der Aussparung und an dem starren Substrat am Rand des Öffnungsteils der Aussparung.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 6, wobei in Schritt (a) die einzelne Schaltung durch ein Rolle-zu-Rolle-Verfahren an dem flexiblen Substrat gebildet wird.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 6, wobei der Schritt (b) umfasst: Bilden der Aussparung an dem starren Substrat unter Verwendung eines Stanzstempels oder einer Fräse;
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 6, wobei der Schritt (b) des Weiteren umfasst: (b-1) Laminieren unter Druck unter Verwendung einer Klebefolie zwischen dem flexiblen Substrat und dem starren Substrat.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 9, wobei das flexible Substrat und das starre Substrat an einer gewünschten Position unter Verwendung eines Niets oder eines Stifts laminiert werden.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 9, wobei vor dem Schritt (b-1) ferner umfasst ist: Laminieren eines konformen Films derart, dass er die Klebefolie die Leiterklebepads nicht abdeckt.
- Verfahren zur Herstellung einer mehrschichtigen starr-flexiblen gedruckten Leiterplatte nach Anspruch 9, wobei in Schritt (b) eine Vielzahl von starren Substraten an dem flexiblen Substrat mit einem vorbestimmte Spalt anlaminiert wird und nach dem Schritt (f) sind des Weiteren umfasst (g) Anbringen einer Vielzahl von Halbleiterchips innerhalb jeder Aussparung und (h) Falten und Formen des mit dem vorbestimmten Spalt anlaminierten flexiblen Substrats.
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Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080258286A1 (en) * | 2007-04-23 | 2008-10-23 | Texas Instruments Incorporated | High Input/Output, Low Profile Package-On-Package Semiconductor System |
US7635914B2 (en) * | 2007-05-17 | 2009-12-22 | Texas Instruments Incorporated | Multi layer low cost cavity substrate fabrication for pop packages |
US8120921B2 (en) | 2007-07-19 | 2012-02-21 | Nec Corporation | Device having electronic components mounted therein and method for manufacturing such device |
KR100920825B1 (ko) | 2007-12-03 | 2009-10-08 | 삼성전기주식회사 | 경연성 인쇄회로기판 제조방법 |
KR101061175B1 (ko) | 2008-02-18 | 2011-09-01 | 주식회사 하이닉스반도체 | 반도체 패키지용 기판 |
JP2009295958A (ja) | 2008-05-09 | 2009-12-17 | Panasonic Corp | 半導体装置 |
JP5370765B2 (ja) * | 2008-09-29 | 2013-12-18 | 日立化成株式会社 | 半導体素子搭載用パッケージ基板とその製造方法 |
US8072770B2 (en) * | 2008-10-14 | 2011-12-06 | Texas Instruments Incorporated | Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame |
US20100327419A1 (en) | 2009-06-26 | 2010-12-30 | Sriram Muthukumar | Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same |
KR101692441B1 (ko) | 2010-08-25 | 2017-01-03 | 삼성전자주식회사 | 반도체 패키지 |
KR101817156B1 (ko) | 2010-12-28 | 2018-01-10 | 삼성전자 주식회사 | 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법 |
DE102011076273A1 (de) | 2011-05-23 | 2012-11-29 | Continental Automotive Gmbh | Leiterplatte für elektrische Bauelemente und Leiterplattensystem |
CN102446883A (zh) * | 2011-12-12 | 2012-05-09 | 清华大学 | 一种通用封装基板、封装结构和封装方法 |
KR101319808B1 (ko) * | 2012-02-24 | 2013-10-17 | 삼성전기주식회사 | 경연성 인쇄회로기판 제조 방법 |
KR102053349B1 (ko) | 2013-05-16 | 2019-12-06 | 삼성전자주식회사 | 반도체 패키지 |
KR101547257B1 (ko) * | 2014-02-11 | 2015-08-25 | 국립대학법인 울산과학기술대학교 산학협력단 | 접을 수 있는 전자장치의 제조 방법 및 이를 적용한 전자장치 |
US9576935B2 (en) * | 2014-04-16 | 2017-02-21 | Infineon Technologies Ag | Method for fabricating a semiconductor package and semiconductor package |
KR101631625B1 (ko) * | 2015-05-13 | 2016-06-17 | 울산과학기술원 | 전자장치 및 전자장치의 제조방법 |
KR102327991B1 (ko) * | 2016-12-16 | 2021-11-18 | 삼성디스플레이 주식회사 | 디스플레이 장치의 제조방법 |
WO2019055436A1 (en) * | 2017-09-12 | 2019-03-21 | Knowles Cazenovia, Inc. | VERTICAL BATTERY OF SWITCHED FILTERS |
KR102474378B1 (ko) * | 2017-12-13 | 2022-12-06 | 현대자동차 주식회사 | 차량용 도어 |
KR20190071023A (ko) * | 2017-12-13 | 2019-06-24 | 현대자동차주식회사 | 차량용 도어 |
CN112053960B (zh) * | 2020-09-10 | 2022-06-28 | 深圳市深濠精密科技有限公司 | 一种高堆叠封装结构及其形成方法 |
KR102546473B1 (ko) * | 2022-03-25 | 2023-06-22 | 주식회사 에스아이 플렉스 | 연성 인쇄 회로 기판의 층간 정합 공법 |
KR102546472B1 (ko) * | 2022-03-25 | 2023-06-22 | 주식회사 에스아이 플렉스 | 연성 인쇄 회로 기판의 층간 정합 공법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0260490A1 (de) * | 1986-08-27 | 1988-03-23 | Kabushiki Kaisha Toshiba | Verbindungsschicht für ein elektronisches Bauelement und Verfahren zum Verbinden eines elektronischen Bauelementes mit einer solchen Schicht |
JPH0595080A (ja) * | 1991-10-01 | 1993-04-16 | Ibiden Co Ltd | マルチ集積回路搭載基板 |
JPH0637408A (ja) * | 1992-07-13 | 1994-02-10 | Sumitomo Electric Ind Ltd | フレックス・ リジッドプリント配線板 |
JP3064780B2 (ja) * | 1993-01-12 | 2000-07-12 | イビデン株式会社 | フレックスリジッド多層プリント配線板の製造方法 |
JP3224889B2 (ja) * | 1993-01-13 | 2001-11-05 | イビデン株式会社 | プリント配線板とその製造方法 |
JPH06334098A (ja) * | 1993-05-20 | 1994-12-02 | Shinko Electric Ind Co Ltd | 半導体装置 |
US5622588A (en) * | 1995-02-02 | 1997-04-22 | Hestia Technologies, Inc. | Methods of making multi-tier laminate substrates for electronic device packaging |
US5646446A (en) * | 1995-12-22 | 1997-07-08 | Fairchild Space And Defense Corporation | Three-dimensional flexible assembly of integrated circuits |
JP3514361B2 (ja) * | 1998-02-27 | 2004-03-31 | Tdk株式会社 | チップ素子及びチップ素子の製造方法 |
KR100271656B1 (ko) * | 1998-05-30 | 2000-11-15 | 김영환 | 비지에이 반도체 패키지 및 그 제조방법 |
KR20000059562A (ko) * | 1999-03-05 | 2000-10-05 | 이형도 | 다층 플렉시블 기판 |
KR20020053253A (ko) * | 2000-12-27 | 2002-07-05 | 이중구 | 티비지에이 반도체패키지와 이의 제조방법 |
US6627984B2 (en) * | 2001-07-24 | 2003-09-30 | Dense-Pac Microsystems, Inc. | Chip stack with differing chip package types |
JP3892259B2 (ja) * | 2001-09-14 | 2007-03-14 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP2003332743A (ja) * | 2002-05-14 | 2003-11-21 | Olympus Optical Co Ltd | リジットフレキシブル基板 |
JP4191169B2 (ja) * | 2005-05-23 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及び実装体 |
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