KR20020053253A - 티비지에이 반도체패키지와 이의 제조방법 - Google Patents

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KR20020053253A
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plating layer
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semiconductor package
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KR1020000082752A
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복경순
류재철
노형호
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이중구
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Abstract

티비지에이 반도체패키지와 이의 제조방법를 개시한다. 본 발명은 반도체 칩이 실장되는 적어도 하나 이상의 금속재로 된 프레임에 부분적으로 도금층이 형성되고, 나머지 영역에는 산화피막층이 형성되고, 프레임의 상부에는 도전성 접착제를 매개로 하여 회로테이프가 부착되고, 산화피막층을 형성한 이후에 도금층에 흡착된 부산물을 제거하는 것을 포함한다.

Description

티비지에이 반도체패키지와 이의 제조방법{TBGA semiconductor package and fabrication method of the same}
본 발명은 티비지에이 반도체패키지에 관한 것으로서, 보다 상세하게는 본딩성과 열방출성이 향상되도록 도금층의 표면과, 복수개의 프레임을 접착시키는 접착제의 구조와 이에 따른 제조방법이 개선된 티비지에이 반도체패키지와 이의 제조방법에 관한 것이다.
통상적으로, 티비지에이(TBGA, tape ball grid array) 반도체패키지는 회로패턴이 형성된 테이프가 열을 방출하는 방열판상에 직접적으로 부착되는 원피스형(one-piece type)과, 지지역할을 하는 스티프너(stiffener)와 방열판로 된 복수개의 프레임상에 부착되는 투피스형(two-piece)으로 분류할 수 있다.
티비지에이 반도체패키지는 스티프너 또는 방열판에 형성된 캐비티(cavity)를 통하여 반도체 칩이 실장되고, 반도체 칩과 회로테이프의 회로패턴이 와이어본딩에 의하여 전기적으로 접속되고, 회로패턴에 연결된 솔더볼 랜드부에 솔더볼이 부착되어 외부기판의 단자와 연결되어 있다.
도 1은 종래의 티비지에이 반도체패키지(10)의 일 예를 도시한 것이다.
도면을 참조하면, 상기 반도체패키지(10)는 회로패턴(11)이 형성된 회로테이프(12)와, 상기 회로테이프(12)의 아랫면에 접착제(13)를 매개로 하여 부착되는 방열판(14)과, 상기 방열판(14)에 형성된 캐비티(14a)에 실장되는 반도체 칩(15)과, 상기 회로패턴(11)과 반도체 칩(15)을 와이어본딩시키는 와이어(16)와, 와이어본딩되는 부분을 몰딩하는 몰딩재(17)와, 상기 회로패턴(11)에 부착되는 솔더볼(18)을포함한다. 상기 반도체패키지(10)는 원피스형 반도체패키지에 해당된다.
이러한 티비지에이 반도체패키지를 제조하는 공정에 있어서, 방열판이나 또는 스티프너의 외면에는 접착제와의 접착을 견고하게 하기 위하여 산화피막층을 형성시키게 된다. 즉, 일반적으로 구리소재로 된 방열판 또는 스티프너의 외면에는 양극산화처리에 의하여 구리산화층(copper oxidation layer)이 박막으로 형성되어 있다. 구리산화층은 침상(針狀) 조직으로서 표면적이 넓어지는 효과가 있다. 이에 따라, 방열판 또는 스티프너는 접착제와의 접착성이 향상된다고 할 수 있다.
한편, 상기 방열판 또는 스티프너와 회로테이프와의 부착을 위하여 사용되는 접착제는 에폭시계열의 절연테이프를 사용하게 된다.
이러한 구조를 가지는 종래의 티비지에이 반도체패키지는 다음과 같은 문제점을 가지고 있다.
첫째, 스티프너 또는 방열판의 일단에는 외부기판의 단자에 접지되는 솔더볼과 통전가능한 도금층이 더 형성되어, 상기 도금층과 반도체 칩이 와이어본딩될 수 있다. 이 경우에는 도금층으로는 귀금속 소재를 사용하게 된다. 이때, 상기 스티프너 또는 방열판의 외면에는 접착제와의 접착을 강화시키기 위하여 산화피막층을 형성하게 되는데, NaOH, NaClO2, Na3PO4를 함유한 전해질용액이 담긴 욕(bath)내로 스티프너 또는 방열판을 침적하여 산화피막층을 형성하게 되면, 상기 도금층의 표면에는 전해질용액내의 염소, 산소 및 반응부산물인 구리등이 흡착된다. 이러한 물질들의 흡착은 추후 와이어본딩시 본딩성을 현저히 저하시키는 요인이 된다.
둘째, 회로테이프와 스티프너 사이에 개재되거나, 스티프너와 방열판 사이에개재되는 접착제는 절연성을 가지고 있으므로, 반도체 패키지의 구동에 의한 온도가 상승시 열이 외부로 방출되는 경로가 차단되어 접지 기능또한 좋지 않게 되어서 반도체 패키지의 신뢰성 확보가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 스티프너 또는 방열판의 일단에 형성되는 도금층의 표면구조를 개선하여 와이어본딩성을 향상시키는 티비지에이 반도체패키지와 이의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 스티프너와 방열판과 회로테이프 사이에 개재되는 접착제가 전도성을 가져서 열방출성과 접지성이 향상된 티비지에이 반도체패키지와 이의 제조방법을 제공하는데 있다.
도 1은 종래의 티비지에이 반도체패키지의 일 예를 도시한 단면도,
도 2는 본 발명에 따른 프레임에 산화피막층이 형성된 것을 도시한 단면도,
도 3는 본 발명의 제1 실시예에 따른 티비지에이 반도체패키지를 도시한 단면도,
도 4는 본 발명의 제2 실시예에 따른 티비지에이 반도체패키지를 도시한 단면도.
<도면의 주요 부분에 대한 간단한 설명>
10,30,40...티비지에이 반도체 패키지
11...회로패턴12,31,41...회로테이프
13...접착제14,33,43...방열판
15,34,46...반도체 칩16...와이어
17,36,48...몰딩재18,37...솔더볼
22,38,400...도금층23,33b,43b,45b...산화피막층
410...도전재
상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 티비지에이 반도체패키지는,
반도체 칩;
상기 반도체 칩이 실장될 캐비티가 형성되며, 상기 캐비티의 가장자리를 따라서 부분적으로 도금층이 형성되고, 상기 도금층을 제외한 표면에는 산화피막층이 형성된 금속재로서 상기 반도체 칩에서 발생한 열을 방출하기 위한 적어도 하나 이상의 프레임;
상기 프레임상에 접착제를 매개로 하여 부착되며, 회로패턴층이 형성된 회로테이프;
상기 반도체 칩과 회로패턴층 및 도금층에 각각 와이어본딩되는 와이어;
상기 와이어본딩되는 영역을 감싸는 몰딩재; 및
상기 회로패턴층의 윗면에 부착되어 외부단자와 전기적으로 연결되는 솔더볼;를 포함하는 것을 특징으로 한다.
또한, 상기 프레임은 상기 회로테이프의 아랫면에 제1 접착제를 매개로 하여 부착되며, 상기 도금층이 형성되어 접지 및 지지하는 스티프너와, 상기 스티프너의 아랫면에 제2 접착제를 매개로 하여 부착되어 열을 방출하는 방열판인 것을 특징으로 한다.
게다가, 상기 접착제는 상기 회로테이프로부터 발생한 열을 외부로 방출가능하도록 도전성 물질을 함유하고 있는 것을 특징으로 한다.
나아가, 상기 도금층은 도금후 행해지는 상기 산화피막층을 형성하기 위하여 사용되는 전해질용액에 생성되는 부산물이 그 표면에 흡착된 것을 제거하고 형성한 것을 특징으로 한다.
본 발명의 다른 측면에 따른 티비지에이 반도체패키지의 제조방법은,
캐비티가 형성된 금속판으로 된 적어도 하나 이상의 프레임을 준비하는 단계;
상기 프레임에 도금층을 부분적으로 도금하는 단계;
상기 도금층이 형성된 이외의 부분에 산화피막층을 형성시키는 단계;
상기 도금층의 표면에 흡착되는 산화피막층 형성시 생성된 부산물을 제거하는 단계; 및
상기 프레임의 캐비티에 반도체 칩을 실장하고, 프레임상에 회로패턴층이 형성된 회로테이프를 부착시키고, 상기 반도체 칩과 회로패턴층 및 도금층을 각각 와이어본딩시키고, 와이어본딩되는 영역을 몰딩재로 몰딩하고, 상기 회로패턴층에 솔더볼을 접합시켜서 반도체 패키지를 완성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 산화피막층 형성시 생성된 부산물을 제거하는 단계에서는,
상기 프레임을 양극으로 하여 전해질용액이 저장된 전해욕내에 침적하여 양극전해에 의하여 상기 프레임에 흡착된 부산물을 제거하는 것을 특징으로 한다.
게다가, 상기 양극전해는 10 내지 20 g/l의 수산화칼륨(KOH) 수용액내에 실버톤 엔씨(SILVERTON NC) ＃2를 50 내지 70 g/l이 혼합한 욕에서, 상기 욕내의 온도는 상온이고, 전류밀도는 1 내지 10 A/dm2정도이며, 상기 프레임의 침적시간은 5 내지 10초이내에서 수행하는 것을 특징으로 한다.
더욱이, 상기 양극전해는 10 내지 20 g/l의 수산화칼륨(KOH) 수용액내에 숙신이미드(succinimide)를 15 내지 30 g/l이 혼합된 욕에서, 상기 욕내의 온도는 상온이고, 전류밀도는 0.1 내지 1 A/dm2정도이며, 상기 프레임의 침적시간은 5 내지 10초이내에서 수행하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 티비지에이 반도체패키지를 상세하게 설명하고자 한다.
도 2는 본 발명의 일 예에 따른 프레임(20)을 도시한 것이다.
도면을 참조하면, 상기 프레임(20)은 티비지에 반도체 패키지의 방열판이 될 수도 있고, 방열판상에 위치하는 스티프너일 수도 있다.
상기 프레임(20)에는 반도체 칩이 장착되는 캐비티(21)가 형성되어 있다. 상기 캐비티(21)의 가장자리를 따라서는 추후 반도체 칩의 전극패드와 와이어본딩되는 본딩패드에 해당되는 다수개의 도금층(22)이 형성되어 있다. 이때, 상기 프레임(20)은 구리 소재로 된 금속판이고, 상기 도금층(22)은 귀금속, 예컨대 은, 금, 팔라듐이 0.1 내지 5 마이크로미터정도의 두께로 형성되는 것이 바람직하다.
상기 프레임(20)의 표면에는 산화피막층(23)이 형성되어 있다. 상기 산화피막층(23)은 상기 프레임(20)을 양극으로 하여 NaOH나, NaClO2나, Na3PO4를 함유하는 전해질용액이 저장된 욕내에서 전기분해를 하여 상기 프레임(20)의 표면에 형성이 가능하다. 이때, 상기 산화피막층(23)은 침상 조직을 가지며, 흑색을 띄게 된다.
도 3은 본 발명의 제1 실시예에 따른 원피스형 티비지에이 반도체 패키지(30)를 도시한 것이다.
도면을 참조하면, 상기 반도체패키지(30)는 회로테이프(31)와, 상기 회로테이프(31)의 아랫면에 접착제(32)를 매개로 하여 부착되는 방열판(33)을 포함한다. 상기 회로테이프(31)에는 폴리이미드와 같은 테이프(31a)상에 구리패턴층(31b)이 형성되어 있고, 상기 구리패턴층(31b)이 형성되지 않은 부분에는 광솔더레지스터(photo solder resist,PSR,31c)를 구비하고 있다.
상기 방열판(33)에는 소정 크기의 캐비티(33a)가 형성되어 있고, 이캐비티(33a)에는 반도체 칩(34)이 실장되어 있다. 상기 반도체 칩(34)은 상기 구리패턴층(31b)과 제1 와이어(35a)에 의하여 와이어본딩되어 있다. 상기 반도체 칩(34)과 와이어본딩되는 영역에는 외부로부터 보호하기 위하여 몰딩재(36)가 몰딩되어 있다. 상기 구리패턴층(31b)에는 니켈 및 금도금층과 같은 다중도금층(미도시)이 형성되어 있고, 그 윗면에는 외부기판의 단자와 접속되는 솔더볼(37)이 접합되어 있다.
한편, 상기 캐비티(33a)의 가장자리에 해당되는 방열판(33)의 일단에는 귀금속으로 된 도금층(38)이 수마이크로미터 이내로 도금되어 있다. 상기 도금층(38)은 반도체 칩(34)과 제2 와이어(35b)에 의하여 와이어본딩되어 있다.
또한, 상기 방열판(33)의 외면에는 상기 접착제(32)와의 접착력을 향상시키기 위하여 산화피막층(33b)이 형성되어 있다. 상기 산화피막층(33b)은 상기 도금층(38)이 형성되는 부분을 제외하고는 상기 방열판(33)의 전표면에 형성되어 있다. 상기 산화피막층(33b)은 양극산화에 의하여 형성시킬 수 있고, 침상조직이다.
여기서, 상기 접착제(32)는 도전설 물질을 함유하여 상기 회로테이프(31)로부터 발생되는 열을 상기 방열판(33)을 통하여 외부로 신속하게 방출이 가능하다. 또한, 상기 도금층(38)은 상기 산화피막층(33b)이 형성시 사용되는 전해질용액에 함유된 반응부산물이 상기 도금층(38)의 표면에 흡착된 것을 제거하는 박리공정이 수행되어 와이어본딩성을 향상시키도록 형성되어 있다.
도 4는 본 발명의 제2 실시예에 따른 투피스형 티비지에이 반도체패키지(40)를 도시한 것이다.
도면을 참조하면, 상기 반도체패키지(40)는 회로테이프(41)와, 상기 회로테이프(41)의 아랫면에 제1 접착제(42)를 매개로 하여 부착되는 스티프너(43)와, 상기 스티프너(43)의 아랫면에 제2 접착제(44)를 매개로 하여 부착되는 방열판(45)과, 상기 스티프너(43a)에 형성된 캐비티(43a)에 실장되는 반도체 칩(46)을 포함한다.
상기 회로테이프(41)에는 폴리이미드와 같은 테이프(41a)상에 구리패턴층(41b)이 형성되어 있고, 상기 구리패턴층(41b)이 형성되지 않은 부분에는 광솔더레지스터(41c)가 도포되어 있다.
상기 반도체 칩(46)은 상기 구리패턴층(41b)과 제1 와이어(47a)에 의하여 와이어본딩되어 있다. 상기 와이어본딩되는 부분에는 외부로부터 보호하기 위하여 몰딩재(48)가 몰딩되어 있다. 상기 구리패턴층(41b)의 윗면에는 외부기판의 단자와 접속되는 제1 솔더볼(49a)이 접합되어 있다.
상기 스티프너(43)의 윗면에는 귀금속으로 된 도금층(400)이 도금되어 있고, 상기 도금층(400)은 도전재(410)가 개재된 쓰루홀(420)을 통하여 상기 구리패턴층(41b)과 전기적으로 연결되어 있다. 상기 구리패턴층(41b)의 윗면에는 접지기능을 하는 제2 솔더볼(49b)이 접합되어 있다. 이에 따라, 상기 반도체 칩(46)과 도금층(400)은 제2 와이어(47b)에 의하여 와이어본딩되어서, 상기 구리패턴층(41b)에 형성된 제2 솔더볼(49b)을 통하여 외부기판의 단자와 접지가능하다.
이때, 상기 회로테이프(41)와 스티프너(43) 사이에 개재되는 제1 접착제(42)와, 상기 스티프너(43)와 방열판(45) 사이에 개재되는 제2 접착제(44)와의 접착력을 향상시키기 위하여 상기 스티프너(43)와 방열판(45)의 외면에는 각각의 산화피막층(43b)(45b)이 형성되어 있다.
여기서, 상기 스티프너(43)의 산화피막층(43b)은 상기 도금층(400)이 형성되는 부분을 제외하고 상기 스티프너(43)의 전표면에 형성되어 있는데, 산화피막층(43b)을 형성시키기 위한 과정에서 사용되는 전해질용액에 함유된 염소, 산소 및 반응부산물인 구리등이 상기 도금층(400)의 표면에 흡착된 것을 제거하는 박리공정을 수행하여 도금층(400)을 완성하게 된다.
또한, 상기 제1 및 제2 접착제(42)(44)는 접착성을 가짐과 동시에 반도체패키지(40)의 내부로부터 발생되는 열을 외부로 신속하게 방출하기 위하여 열전도가 용이한 도전성 물질이 함유되어 있다. 특히, 상기 스티프너(42)는 회로테이프(41)와 방열판(45) 사이에 열적으로 고립되어 있는데 상기 제1 및 제2 접착제(42)(44)가 전도성을 가지고 있으므로, 상기 방열판(45)을 경유하여 외부로 신속하게 열을 방출하는 것이 가능하여 온도상승을 억제할 수 있다.
이하, 상기와 같은 구조를 가지는 티비이에이 반도체 패키지를 제조하는 과정중 방열판이나, 스티프너의 외면에 도금층과 산화피막층이 형성되는 부분만을 발췌하여 설명하면 다음과 같다. 여기서는 도 4를 참조하여 설명하기로 한다.
실시예1
상기 방열판(43)에는 캐비티(43a)의 가장자리를 따라서 접지역할이 가능하도록 와이어본딩되는 본딩패드부에 해당되는 도금층(400)을 형성시켰다. 상기도금층(400)은 귀금속, 예컨대 금, 은, 팔라듐으로 되어 있고, 그 두께는 0.1 내지 5 마이크로미터가 되도록 전기도금법으로 형성시켰다.
이어서, 상기 방열판(43)의 외면에는 상기 도금층(400)이 형성되는 이외의 부분에 산화피막층(43b)을 형성시켰다. 상기 산화피막층(43b)은 NaOH나, NaClO2나, Na3PO4을 함유하는 전해질용액이 저장된 전해욕내로 상기 방열판(43)을 침적하여 형성시켰다.
이때, 상기 도금층(400)의 표면에는 산화피막층(43b)을 형성시키는 과정에서 전해질용액에 함유된 염소, 산소 및 반응부산물인 구리가 흡착되어 추후 와이어본딩시 와이어본딩성이 저하된다.
이를 방지하기 위하여, 상기 산화피막층(43b)을 형성시킨 다음에는 상기 도금층(400)의 표면에 흡착된 이물질을 제거하는 공정을 수행하였다.
즉, 10 내지 20 g/l의 수산화칼륨(KOH) 수용액에 상용화된 실버톤엔씨(SILVERTON NC) ＃2를 50 내지 70 g/l이 혼합된 욕내, 더욱 바람직하게는 14 g/l의 수산화칼륨 수용액에 실버톤 엔씨 ＃2를 60 g/l로 혼합한 욕내에서 상기 방열판(43)을 양극으로 하여 전해시켰다. 이때, 욕내의 온도는 상온에서 실시하고, 전류밀도는 1 내지 10 A/dm2(바람직하게는 5 A/dm2)로 실시하였다. 또한, 상기 방열판(43)의 침적시간은 5 내지 10초로 하였다.
실시예2
상기 방열판(43) 상에 은도금층(400)을 형성시키고, 산화피막층(43b)을 형성시키는 과정은 실시예 1과 동일하다. 산화피막층(43b)이 형성된 다음에는 상기 은도금층(400)의 표면에 흡착된 성분을 제거하기 위하여 양극전해를 실시한다.
즉, 10 내지 20 g/l의 수산화칼륨(KOH) 수용액에 숙신이미드(succinimide)를 15 내지 30 g/l이 혼합된 전해욕, 더욱 바람직하게는 10 g/l의 수산화칼륨 수용액에 숙신이미드 20 m/l로 혼합한 전해욕내에서 상기 방열판(43)을 양극으로 하여 전해시켰다. 이때, 욕내의 온도는 상온에서 실시하고, 전류밀도는 0.1 내지 1 A/dm2(바람직하게는 0.5 A/dm2)로 실시하였다. 또한, 상기 방열판(43)의 침적시간은 5 내지 10초로 하였다.
비교예
방열판상에 은도금층만을 형성시켰다. 즉, 산화피막층은 방열판의 표면에 형성되어 있지 않다.
상기 실시예 1 및 2를 통하여 박리된 도금층(400)은 그 두께가 10 내지 20 Å를 가지며, 상기 방열판(43)이 욕내에 침적되는 동안에 산화피막층(43b)은 내알칼리성이 우수하므로 침상구조에 변화가 없었다.
다음 공정으로, 본딩패드에 해당하는 상기 도금층(400)은 반도체 칩(46)과 와이어본더에 의하여 와이어본딩된다.
이러한 과정을 통한 와이어(47b)에 대한 인장력은 다음과 같다.
시편번호 시편제조과정 와이어본딩 인장력(단위:gf)
1차공정 2차공정 평균값
1 은도금층(산화피막층없음) 8.66
2 산화피막층형성(1min) 은도금층박리없음 7.41
3 은도금층박리(10마이크로인치) 8.99
4 은도금층박리(20마이크로인치) 9.27
5 산화피막층형성(3min) 은도금층박리없음 8.43
6 은도금층박리(10마이크로인치) 9.11
7 은도금층박리(20마이크로인치) 9.20
8 산화피막층형성(5min) 은도금층박리없음 7.61
9 은도금층박리(10마이크로인치) 8.75
10 은도금층박리(20마이크로인치) 8.57
표 1을 참조하면, 은도금층(400)이 형성된 방열판(43)의 표면에 산화피막층(43b)을 1,3,5분동안 시간을 변화시켜 형성시키는 공정과, 은도금층(400)의 표면일부를 0,10,20 마이크로인치별로 박리시키는 공정을 거친다음 와이어본딩하여 인장력을 측정하였다.
시편1은 방열판에 산화피막층은 형성되지 않고, 은도금층만 형성된 경우에 해당되는데, 이 경우에는 와이어본딩력은 8.66 gf였다.
시편2,3,4는 상기 방열판(43)의 소정부분에 은도금층(400)을 형성시키고, 그 이외의 부분에 산화피막층(43b)을 1분동안 형성시키고, 은도금층(400)의 표면일부를 적정두께별로 박리한 경우이다. 이 경우에는 은도금층(400)의 표면일부를 박리하지 않은 경우와, 10 마이크로인치로 박리한 경우와, 20 마이크로인치로 박리한 경우에 와이어본딩력은 각각 7.41, 8.99, 9.27 gf였다.
시편5,6,7은 상기 방열판(43)의 소정부분에 은도금층(400)을 형성시키고, 그 이외의 부분에 산화피막층(43b)을 3분동안 형성시키고, 은도금층(400)의 표면일부를 적정두께별로 박리한 경우이다. 이 경우에는 은도금층(400)의 표면일부를 박리하지 않은 경우와, 10 마이크로인치로 박리한 경우와, 20 마이크로인치로 박리한 경우에 와이어본딩력은 각각 8.43, 9.11, 9.20 gf였다.
시편8,9,10은 상기 방열판(43)의 소정부분에 은도금층(400)을 형성시키고, 그 이외의 부분에 산화피막층(43b)을 5분동안 형성시키고, 은도금층(400)의 표면일부를 적정두께별로 박리한 경우이다. 이 경우에는 은도금층(400)의 표면일부를 박리하지 않은 경우와, 10 마이크로인치로 박리한 경우와, 20 마이크로인치로 박리한 경우에 와이어본딩력은 각각 7.61, 8.75, 8.57 gf였다.
결과적으로, 동일한 시간동안 산화피막층(43b)을 형성시키고 난 다음에, 은도금층(400)을 박리시키는 두께가 많을수록 와이어본딩력은 향상되었다. 또한, 상기 산화피막층(43b)가 형성되는 시간을 줄일수록, 즉, 산화피막층(43b)의 두께가 얇고, 은도금층(39)을 박리시키는 두께가 클수록 은도금층(39)만 형성시키는 경우와 비교하여 와이어본딩력은 향상되는 경향을 보였다.
이상의 설명에서와 같이 본 발명의 티비지에이 반도체패키지와 이의 제조방법은 다음과 같은 효과를 얻을 수 있다.
첫째, 스티프너나 방열판의 표면에 형성되는 산화피막층이 부분적으로 도금된 도금층의 표면에 부착되는 것을 박리하여 와이어본딩성을 향상시킨다.
둘째, 회로테이프와, 스티프너와, 방열판 사이에 개재되는 접착제가 도전성을 가지게 되어서 열방출이 신속하게 이루어진게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 반도체 칩;
    상기 반도체 칩이 실장될 캐비티가 형성되며, 상기 캐비티의 가장자리를 따라서 부분적으로 도금층이 형성되고, 상기 도금층을 제외한 표면에는 산화피막층이 형성된 금속재로서 상기 반도체 칩에서 발생한 열을 방출하기 위한 적어도 하나 이상의 프레임;
    상기 프레임상에 접착제를 매개로 하여 부착되며, 회로패턴층이 형성된 회로테이프;
    상기 반도체 칩과 회로패턴층 및 도금층에 각각 와이어본딩되는 와이어;
    상기 와이어본딩되는 영역을 감싸는 몰딩재; 및
    상기 회로패턴층의 윗면에 부착되어 외부단자와 전기적으로 연결되는 솔더볼;를 포함하는 것을 특징으로 하는 티비지에이 반도체패키지.
  2. 제1항에 있어서,
    상기 프레임은 상기 회로테이프의 아랫면에 제1 접착제를 매개로 하여 부착되며, 상기 도금층이 형성되어 접지 및 지지하는 스티프너와, 상기 스티프너의 아랫면에 제2 접착제를 매개로 하여 부착되어 열을 방출하는 방열판인 것을 특징으로 하는 티비지에이 반도체패키지.
  3. 제1항에 있어서,
    상기 접착제는 상기 회로테이프로부터 발생한 열을 외부로 방출가능하도록 도전성 물질을 함유하고 있는 것을 특징으로 하는 티비지에이 반도체패키지.
  4. 제1항에 있어서,
    상기 도금층은 도금후 행해지는 상기 산화피막층을 형성하기 위하여 사용되는 전해질용액에 생성되는 부산물이 그 표면에 흡착된 것을 제거하고 형성한 것을 특징으로 하는 티비지에이 반도체패키지.
  5. 캐비티가 형성된 금속판으로 된 적어도 하나 이상의 프레임을 준비하는 단계;
    상기 프레임에 도금층을 부분적으로 도금하는 단계;
    상기 도금층이 형성된 이외의 부분에 산화피막층을 형성시키는 단계;
    상기 도금층의 표면에 흡착되는 산화피막층 형성시 생성된 부산물을 제거하는 단계; 및
    상기 프레임의 캐비티에 반도체 칩을 실장하고, 프레임상에 회로패턴층이 형성된 회로테이프를 부착시키고, 상기 반도체 칩과 회로패턴층 및 도금층을 각각 와이어본딩시키고, 와이어본딩되는 영역을 몰딩재로 몰딩하고, 상기 회로패턴층에 솔더볼을 접합시켜서 반도체 패키지를 완성하는 단계;를 포함하는 것을 특징으로 하는 티비지에이 반도체패키지의 제조방법.
  6. 제5항에 있어서,
    상기 산화피막층 형성시 생성된 부산물을 제거하는 단계에서는,
    상기 프레임을 양극으로 하여 전해질용액이 저장된 전해욕내에 침적하여 양극전해에 의하여 상기 프레임에 흡착된 부산물을 제거하는 것을 특징으로 하는 티비지에이 반도체패키지의 제조방법.
  7. 제6항에 있어서,
    상기 양극전해는 10 내지 20 g/l의 수산화칼륨(KOH) 수용액내에 실버톤 엔씨(SILVERTON NC) ＃2를 50 내지 70 g/l이 혼합한 욕에서, 상기 욕내의 온도는 상온이고, 전류밀도는 1 내지 10 A/dm2정도이며, 상기 프레임의 침적시간은 5 내지 10초이내에서 수행하는 것을 특징으로 하는 티비지에이 반도체패키지의 제조방법.
  8. 제6항에 있어서,
    상기 양극전해는 10 내지 20 g/l의 수산화칼륨(KOH) 수용액내에 숙신이미드(succinimide)를 15 내지 30 g/l이 혼합된 욕에서, 상기 욕내의 온도는상온이고, 전류밀도는 0.1 내지 1 A/dm2정도이며, 상기 프레임의 침적시간은 5 내지 10초이내에서 수행하는 것을 특징으로 하는 티비지에이 반도체패키지의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20030077785A (ko) * 2002-03-27 2003-10-04 주식회사 칩팩코리아 테이프 볼 그리드 어레이 패키지
KR100471413B1 (ko) * 2002-03-27 2005-02-21 주식회사 칩팩코리아 테이프 볼 그리드 어레이 패키지
KR100661297B1 (ko) * 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법

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